KR20190087120A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 소거를 위해, 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하고, 상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가한다. 셀 스트링의 그룹화를 통하여 소거의 단위 용량을 감소함으로써 메타 데이터 등을 저장하기 위한 스페어 블록들의 개수 및/또는 사이즈의 감소를 통하여 비휘발성 메모리 장치의 사이즈를 감소하고 불필요한 소거를 억제하여 비휘발성 메모리 장치의 수명을 증가할 수 있다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법{Nonvolatile memory device and method of performing an erase operation in the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다. 최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 소거의 단위 용량이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 소거의 단위 용량을 감소할 수 있는 비휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 소거의 단위 용량을 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법에서, 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하고, 상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법은, 상기 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계, 상기 복수의 셀 스트링들의 공통 소스 라인 및 비트 라인들 중 적어도 하나에 소거 전압을 인가하는 단계 및 상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록, 상기 선택 스트링 그룹의 채널만을 선택적으로 상기 소거 전압이 인가되는 상기 공통 소스 라인 및 상기 비트 라인들 중 적어도 하나에 전기적으로 연결하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 각각 포함하고, 상기 복수의 셀 스트링들은 복수의 스트링 그룹들로 분할되는 적어도 하나의 메모리 블록 및 상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법은 셀 스트링의 그룹화를 통하여 소거의 단위 용량을 감소함으로써 메타 데이터 등을 저장하기 위한 스페어 블록들의 개수 및/또는 사이즈의 감소를 통하여 비휘발성 메모리 장치의 사이즈를 감소하고 불필요한 소거를 억제하여 비휘발성 메모리 장치의 수명을 증가할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 6은 도 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 8 및 9는 도 7의 메모리 블록의 소거 방법의 실시예들을 나타내는 타이밍도들이다.
도 10은 선택 트랜지스터의 스위칭 동작을 설명하기 위한 도면이다.
도 11a 내지 13b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 도면들이다.
도 14는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 사시도이다.
도 15는 도 14의 메모리 블록에 포함되는 경계층의 일 실시예를 설명하기 위한 단면도이다.
도 16a 내지 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 도면들이다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 2 내지 6을 참조하여 후술하는 바와 같이, 비휘발성 메모리 장치는 적어도 하나의 메모리 블록을 포함할 수 있고, 각 메모리 블록은 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함할 수 있다.
도 1을 참조하면, 하나의 메모리 블록에 포함되는 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할한다(S100). 상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가한다(S200).
하나의 메모리 블록은 반도체 기판에 형성되는 동일한 웰에 형성되는 복수의 셀 스트링들의 집합으로 정의될 수 있다. 하나의 메모리 블록에 포함되는 복수의 셀 스트링들은 동일한 웰 바이어스 전압 및 공통 소스 라인을 통한 동일한 소스 라인 전압에 의해 제어된다. 본 발명의 실시예들에 따른 셀 스트링들의 그룹화는 웰의 분할에 따른 셀 스트링들의 그룹화 또는 분할과는 구별된다.
일 실시예에서, 도 7 내지 10을 참조하여 후술하는 바와 같이, 접지 선택 트랜지스터들이 형성되는 하나의 게이트 층에 복수의 접지 선택 라인들을 형성하고, 상기 복수의 접지 선택 라인들을 스트링 그룹 별로 상기 접지 선택 트랜지스터들의 게이트 전극들에 각각 연결하는 방식으로 셀 스트링들을 그룹화할 수 있다. 다른 실시예에서, 도 11a 및 11b를 참조하여 후술하는 바와 같이, 스트링 선택 트랜지스터들의 제어 단위를 그룹화하는 방식으로 셀 스트링들을 그룹화할 수 있다. 또 다른 실시예에서, 도 13a 및 13b를 참조하여 후술하는 바와 같이, 접지 선택 트랜지스터들이 형성되는 복수의 게이트 층들에 복수의 접지 선택 라인들을 각각 형성하고, 상기 접지 선택 트랜지스터들의 문턱 전압을 다르게 설정하는 방식으로 셀 스트링들을 그룹화할 수 있다.
예를 들어, 수직형 낸드(VNAND) 플래시 메모리 장치는 세대 발전에 따라 워드 라인의 단수 증가와 스트링 선택 라인의 개수 증가가 발생하고 이에 따라 메모리 블록의 사이즈가 증가하여, 소거 동작의 단위 용량이 증가하는 문제가 있다. 메모리 블록의 사이즈가 증가하는 경우, 메모리 칩의 전체 블록 수에서 일정 비율로서 산정되는 스페어 블록(spare block)의 개수가 증가하고 이에 따라 메모리 칩의 사이즈가 증가한다. 소거의 단위 용량의 증가는 메모리 블록의 일부 내용만 변경하고자 하는 경우에도, 다른 부분까지 불필요한 소거를 추가로 수행해야 하는 문제점을 초래한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법은 셀 스트링의 그룹화를 통하여 소거의 단위 용량을 감소함으로써 메타 데이터 등을 저장하기 위한 스페어 블록들의 개수 및/또는 사이즈의 감소를 통하여 비휘발성 메모리 장치의 사이즈를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법은 셀 스트링의 그룹화를 통하여 소거의 단위 용량을 감소함으로써 불필요한 소거를 억제하여 비휘발성 메모리 장치의 수명을 증가할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 2에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어, 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(460)는 메모리 블록의 웰 및/또는 공통 소스 라인에 소거 전압을 인가하고 소거 어드레스에 기초하여 메모리 블록의 모든 워드라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(460)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 6은 도 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 또한 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 도 14를 참조하여 후술하는 바와 같은 중간 스위칭 라인에 해당할 수 있으며, 중간 스위칭 라인에 결합된 메모리 셀들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 도면에 도시하지는 않았으나 중간 스위칭 라인에 해당하는 게이트 라인은 후술하는 바와 같이 분리될 수 있다. 도 6에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
이하, 메모리 블록을 나타내는 도면들에서 도시의 편의상 메모리 셀들에 참조 부호는 생략하고, 수직 방향으로 적층된 게이트 라인들에 대한 참조 부호만을 도시한다. 상기 게이트 라인들은 스트링 선택 트랜지스터들에 연결되는 스트링 선택 라인(SSL), 메모리 셀들에 연결되는 워드 라인(WL), 더미 셀에 연결되는 더미 워드 라인(DWL), 중간 스위칭 라인(MSL) 및 접지 선택 트랜지스터들에 연결되는 접지 선택 라인(GSL)을 포함할 수 있다. 중간 스위칭 라인(MSL)에 의해 구동되는 메모리 셀들 또는 트랜지스터들은 중간 스위칭 트랜지스터들이라 칭할 수 있다.
이하, 도면들에서는 도시 및 설명의 편의상 동일한 비트 라인(BL)에 연결되는 4개의 셀 스트링들(STR1~STR4)이 도시되지만, 이에 한정되는 것은 아니며 동일한 비트 라인(BL)에 연결되는 스트링들의 개수는 다양하게 결정될 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 7에는 편의상 하나의 비트 라인(BL)에 연결되는 복수의 셀 스트링들(STR1~STR4)이 도시되어 있다. 도 6을 참조하여 전술한 바와 같이 제3 방향(D3)으로 신장된 복수의 비트 라인들이 제2 방향(D2)으로 배열될 수 있으며, 스트링 선택 라인들(SSL1~SSL4)의 각각에는 상기 복수의 비트 라인들에 각각 연결된 복수의 셀 스트링들이 연결되는 것을 이해할 수 있을 것이다.
도 7을 참조하면, 비휘발성 메모리 장치의 메모리 블록은 복수의 셀 스트링들(STR1~STR4)을 포함하고, 복수의 셀 스트링들(STR1~STR4)의 각각은 수직 방향 또는 제1 방향(D1)으로 배치되는 복수의 메모리 셀들을 포함한다.
복수의 셀 스트링들(STR1~STR4)은 복수의 스트링 그룹들(SG1, SG2)로 분할될 수 있다. 도 7에는 도시 및 설명의 편의상 각각의 비트 라인(BL)에 연결된 4개의 셀 스트링들(STR1~STR4)이 2개씩 2개의 스트링 그룹들(SG1, SG2)로 분할된 예를 도시하고 있으나, 각각의 비트 라인(BL)에 연결되는 셀 스트링들의 개수, 스트링 그룹들의 개수 및 각 스트링 그룹에 포함되는 셀 스트링들의 개수는 다양하게 결정될 수 있다.
복수의 게이트 라인 층들에는 스트링 선택 라인들(SSL1~SSL4), 더미 워드 라인들(DWL), 워드 라인들(WL), 접지 선택 라인들(GSL1, GLS2) 및 하부 접지 선택 라인(BGSL)이 형성될 수 있다. 실시예에 따라서, 더미 워드 라인들(DWL)은 수직 방향(D1)으로 연속하여 2개 이상 배치될 수 있으며, 하부 접지 선택 라인(BGSL)은 생략될 수 있다. 복수의 셀 스트링들(STR1~STR4)의 드레인 단(drain end)은 비트 라인(BL)에 연결되고 소스 단(source end)은 공통 소스 라인(CSL)에 연결될 수 있다. 실시예에 따라서, 소거 전압(VERS)은 공통 소스 라인(CSL)에 인가될 수도 있고, 웰(PPW)의 바이어스 전압으로서 인가될 수도 있다.
도 7에 도시된 바와 같이, 접지 선택 트랜지스터들이 형성되는 하나의 게이트 층에 복수의 접지 선택 라인들(GSL1, GSL2)을 형성하고, 복수의 접지 선택 라인들(GSL1, GSL2)을 스트링 그룹 별로 접지 선택 트랜지스터들의 게이트 전극들에 각각 연결하는 방식으로 복수의 셀 스트링들(STR1~STR4)을 그룹화할 수 있다. 즉 제1 스트링 그룹(SG1)은 제1 접지 선택 라인(GSL1)에 상응하고, 제2 스트링 그룹(SG2)은 제2 접지 선택 라인(GSL2)에 상응할 수 있다. 이러한 접지 선택 라인들(GSL1, GSL2)을 이용하여 선택 스트링 그룹의 채널에만 선택적으로 소거 전압(VERS)을 인가할 수 있다.
도 7에는 설명 및 도시의 편의를 위하여 제1 스트링 그룹(SG1)이 선택 스트링 그룹에 해당하고 제2 스트링 그룹(SG2)이 비선택 스트링 그룹에 해당하는 예가 도시되어 있다. 즉, 도 7에 표시된 화살표는 제1 스트링 그룹(SG1)의 채널에만 소거 전압(VERS)이 인가되고 제2 스트링 그룹(SG2)의 채널에는 소거 전압(VERS)이 차단되는 것을 나타낸다.
도 8 및 9는 도 7의 메모리 블록의 소거 방법의 실시예들을 나타내는 타이밍도들이다.
도 7에는 설명 및 도시의 편의를 위하여 제1 스트링 그룹(SG1)이 선택 스트링 그룹에 해당하고 제2 스트링 그룹(SG2)이 비선택 스트링 그룹에 해당하는 예가 도시되어 있다. 소거 대상이 되는 선택 스트링 그룹의 개수는 1개에만 한정되는 것은 아니며, 복수의 스트링 그룹들이 선택되고 복수의 선택 스트링 그룹들이 동시에 소거될 수도 있다.
도 7에 표시된 화살표는 제1 스트링 그룹(SG1)의 채널에만 소거 전압(VERS)이 인가되고 제2 스트링 그룹(SG2)의 채널에는 소거 전압(VERS)이 차단되는 것을 나타낸다. 이 경우, 제1 스트링 선택 라인(SSL1)은 선택 스트링 선택 라인(SSLs)에 해당하고 나머지 스트링 선택 라인(SSL2)은 비선택 스트링 선택 라인(SSLu)에 해당한다. 또한, 제1 접지 선택 라인(GSL1)은 선택 접지 선택 라인(GSLs)에 해당하고 나머지 접지 선택 라인(GSL2)은 비선택 접지 선택 라인(GSLu)에 해당한다.
도 7, 8 및 9는 공통 소스 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 7, 8 및 9를 참조하면, 소거 동작을 위해 복수의 셀 스트링들(STR1~STR4)의 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가할 수 있다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 접지 선택 트랜지스터들을 턴온시킬 수 있다. 또한, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 비선택 접지 선택 라인(GSLu)에 턴오프 전압(VGOFF)을 인가함으로써 복수의 스트링 그룹들(SG1, SG2) 중 선택 스트링 그룹(SG1)을 제외한 비선택 스트링 그룹(SG2)의 비선택 접지 선택 트랜지스터들을 턴오프시킬 수 있다. 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 하부 접지 선택 라인(BGSL)에 턴온 전압(VGON)을 인가함으로써 이에 연결된 접지 선택 트랜지스터들을 턴온시킬 수 있다. 하부 접지 선택 라인(BGSL) 및 이에 연결된 접지 선택 트랜지스터들은 생략될 수 있다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 선택 라인(SSLs) 및 비선택 스트링 선택 라인(SSLu)에는 턴오프 전압(VSOFF)을 인가함으로써 모든 스트링 선택 트랜지스터들을 턴오프시킬 수 있다. 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 워드 라인들(WL)에는 소거 허용 전압(VERSWL)을 인가함으로써 워드 라인들(WL)에 연결된 선택 스트링 그룹(SG1)의 메모리 셀들이 소거될 수 있다. 한편 도 8 및 9에 도시하지는 않았으나, 더미 워드 라인(DWL)에는 소거 금지 전압이 인가될 수 있다. 여기서 소거 허용 전압(VERSWL)은 메모리 셀이 소거될 수 있을 정도로 메모리 셀의 채널 전압과 상대적으로 큰 차이가 나는 전압을 나타낸다. 예를 들어, 메모리 셀의 채널에 약 18V의 소거 전압(VERS)이 인가되는 경우 소거 허용 전압(VERSWL)은 접지 전압(즉, 0V)로 설정될 수 있다.
도 8은 바이어싱 방식에 의한 소거 방법을 나타내고 도 9는 플로팅 방식에 의한 소거 방법을 나타낸다.
도 8에 도시된 바와 같이, 소거 전압(VERS)의 인가 시점(T0)부터 일정한 기준 지연 시간이 경과한 시점(T1)에 선택 접지 선택 라인(GSLs)을 플로팅시키고, 상기 기준 지연 시간이 경과하기 전에 비선택 접지 선택 라인(GSLu)을 플로팅시킬 수 있다. 도 8에서 점선으로 나타낸 전압 레벨은 해당 게이트 라인이 플로팅 상태에 있음을 나타낸다. 플로팅 상태에 있는 게이트 라인의 실제 전압 레벨은 해당 셀 또는 해당 트랜지스터의 채널 전압에 연동하여 변화할 수 있다. 도 8에는 소거 전압(VERS)의 인가 시점(T0)과 비선택 접지 선택 라인(GSLu)의 플로팅 시점(T0)이 일치하는 것으로 도시되어 있으나, 도 10을 참조하여 후술하는 바와 같이, 비선택 접지 선택 라인(GSLu)은 소거 전압(VERS)의 인가 시점(T0)보다 약간 뒤처질 수 있다.
도 9에 도시된 바와 같이, 소거 전압(VERS을 인가하는 동안 선택 접지 선택 라인(GSLs)에 상기 턴온 전압(VGON)을 바이어스 전압으로서 인가할 수 있다. 한편, 소거 전압(VERS)을 인가하는 동안 비선택 접지 선택 라인(GSLu)에 턴오프 전압(VGOFF)을 바이어스 전압으로서 인가할 수 있다.
도 10은 선택 트랜지스터의 스위칭 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 접지 선택 라인에 의해 제어되는 접지 선택 트랜지스터의 턴온 전압(VGON) 및 턴오프 전압(VGOFF)의 전압 레벨은 상기 접지 선택 트랜지스터의 문턱 전압(VTH)을 기준으로 결정될 수 있다. 기준 전압(VREF)은 소거 전압(VERS)에서 문턱 전압(VTH)을 뺀 전압에 상응한다.
접지 선택 트랜지스터의 소스 전극에 소거 전압(VERS)이 인가되는 동안에 접지 선택 트랜지스터의 게이트 전극에 기준 전압(VERS)보다 낮은 턴온 전압(VGON)이 인가되는 경우, 상응하는 선택 셀 스트링의 채널로 홀(hole)이 주입 또는 발생되어 선택 셀 스트링의 채널에 소거 전압(VERS)이 인가될 수 있다. 반면에 접지 선택 트랜지스터의 소스 전극에 소거 전압(VERS)이 인가되는 동안에 접지 선택 트랜지스터의 게이트 전극에 기준 전압(VERS)보다 높은 턴오프 전압(VGOFF)이 인가되는 경우, 상응하는 선택 셀 스트링의 채널로의 홀의 주입 또는 발생이 차단될 수 있다.
도 8을 참조하여 설명한 바와 같이, 소거 전압(VERS)의 인가 시점(T0)부터 기준 지연 시간(tRD)이 경과한 시점(T1)에서 선택 접지 선택 라인(GSLs)을 플로팅시킬 수 있다. 이 경우, 선택 접지 선택 라인(GSLs)의 전압이 소거 전압(VERS)의 증가에 따라서 부스팅되더라도 소거 전압(VERS)과는 접지 선택 트랜지스터의 문턱 전압(VTH)보다 큰 차이를 유지할 수 있다. 결과적으로 선택 접지 선택 라인(GSLs)의 전압은 기준 전압(VREF)보다 낮은 턴온 전압(VGON)을 유지할 수 있다. 반면에, 기준 지연 시간(tRD)이 경과하기 전에 비선택 접지 선택 라인(GSLu)을 플로팅시킬 수 있고, 결과적으로 비선택 접지 선택 라인(GSLu)의 전압은 기준 전압(VREF)보다 높은 턴오프 전압(VGOFF)을 유지할 수 있다.
한편, 도 10에 도시된 바와 같은 턴온 전압(VGON) 및 턴오프 전압(VGOFF)은 도 9를 참조하여 설명한 바와 같은 바이어싱 방식에 의해서도 구현될 수 있다.
턴온 전압(VGON) 및 턴오프 전압(VGOFF)을 각각 소거 전압(VERS)과 일정한 간격을 유지함으로써, 스위칭 동작을 수행하면서도 접지 선택 트랜지스터들이 소거되는 것을 방지할 수 있다. 도 10을 참조하여, 접지 선택 트랜지스터의 턴온 전압(VGON) 및 턴오프 전압(VGOFF)에 대해서만 설명하였으나, 스트링 선택 트랜지스터의 턴온 전압(VSON) 및 턴오프 전압(VSOFF)도 동일한 방식으로 제어될 수 있다.
이와 같이, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 그룹(SG1)에 상응하는 선택 접지 선택 라인(GSLs)을, 소거 전압(VERS)에서 상기 접지 선택 트랜지스터들의 문턱 전압(VTH)을 뺀 기준 전압(VREF)보다 낮은 턴온 전압(VGON)으로 유지할 수 있다. 또한, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 그룹(SG1)을 제외한 비선택 스트링 그룹(SG2)에 상응하는 비선택 접지 선택 라인(GSLu)을, 기준 전압(VREF)보다 높은 턴오프 전압(VGOFF)으로 유지할 수 있다.
도 11a 내지 13b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 도면들이다.
도 8 내지 10을 참조하여 설명한 바와 같이, 선택 스트링 그룹(SG1)의 선택 접지 선택 트랜지스터만을 선택적으로 턴온시킴으로써 공통 소스 라인(CSL)을 통하여 인가되는 소거 전압(VERS)을 선택 스트링 그룹(SG1)의 채널에만 선택적으로 인가할 수 있다. 결과적으로 선택 스트링 그룹의 메모리 셀들만을 선택적으로 소거할 수 있다. 이하, 이하, 도 7 내지 10과 중복되는 설명은 생략한다. 또한, 이하에서는 도 9를 참조하여 설명한 바와 같은 바이어스 방식을 중심으로 본 발명의 실시예들에 따른 소거 방법을 설명하지만, 도 8을 참조하여 설명한 바와 같은 플로팅 방식을 본 발명의 실시예들에 따른 실시예들에 적용될 수 있음을 이해할 수 있을 것이다.
도 11a 및 11b는 비트 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 11a의 메모리 블록은 도 7의 메모리 블록과 동일하므로 중복되는 설명은 생략한다. 도 11a 및 11b를 참조하면, 소거 동작을 위해 복수의 셀 스트링들(STR1~STR4)의 비트 라인들(BL)에 소거 전압(VERS)을 인가할 수 있다.
비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 선택 라인(SSLs)에 턴온 전압(VSON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 스트링 선택 트랜지스터들을 턴온시킬 수 있다. 또한, 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에 비선택 스트링 선택 라인(SSLu)에 턴오프 전압(VSOFF)을 인가함으로써 비선택 스트링 그룹(SG2)의 비선택 스트링 선택 트랜지스터들을 턴오프시킬 수 있다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 접지 선택 라인(GSLs), 비선택 접지 선택 라인(GSLu) 및 하부 접지 선택 라인(BGSL)에는 턴오프 전압(VGOFF)을 인가함으로써 모든 접지 선택 트랜지스터들을 턴오프시킬 수 있다. 공통 소스 라인(CSL)에는 소거 전압(VERS)을 인가하고 워드 라인들(WL)에는 소거 허용 전압(VERSWL)을 인가할 수 있다.
도 12a 및 12b는 공통 소스 라인 및 비트 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 12a의 메모리 블록은 도 7의 메모리 블록과 동일하므로 중복되는 설명은 생략한다. 도 12a 및 12b를 참조하면, 소거 동작을 위해 복수의 셀 스트링들(STR1~STR4)의 공통 소스 라인(CSL) 및 비트 라인들(BL)에 소거 전압(VERS)을 인가할 수 있다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 접지 선택 트랜지스터들을 턴온시킬 수 있다. 또한 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 선택 라인(SSLs)에 턴온 전압(VSON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 스트링 선택 트랜지스터들을 턴온시킬 수 있다.
한편, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 비선택 접지 선택 라인(GSLu)에 턴오프 전압(VGOFF)을 인가함으로써 복수의 스트링 그룹들(SG1, SG2) 중 선택 스트링 그룹(SG1)을 제외한 비선택 스트링 그룹(SG2)의 비선택 접지 선택 트랜지스터들을 턴오프시킬 수 있다. 또한, 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에 비선택 스트링 선택 라인(SSLu)에 턴오프 전압(VSOFF)을 인가함으로써 비선택 스트링 그룹(SG2)의 비선택 스트링 선택 트랜지스터들을 턴오프시킬 수 있다.
소거 전압(VERS)을 인가하는 동안에 하부 접지 선택 라인(BGSL)에는 턴온 전압(VGON)을 인가함으로써 이에 연결된 접지 선택 트랜지스터들을 턴온시킬 수 있다. 하부 접지 선택 라인(BGSL) 및 이에 연결된 접지 선택 트랜지스터들은 생략될 수 있다. 워드 라인들(WL)에는 소거 허용 전압(VERSWL)을 인가할 수 있다.
도 13a 및 13b는 접지 선택 트랜지스터들이 형성되는 복수의 게이트 층들에 복수의 접지 선택 라인들을 각각 형성하고, 상기 접지 선택 트랜지스터들의 문턱 전압을 다르게 설정하는 방식으로 셀 스트링들을 그룹화하는 실시예를 나타낸다. 도 13a의 메모리 블록은 도 7의 메모리 블록과 유사하므로 중복되는 설명은 생략한다.
도 13a를 참조하면, 제1 접지 선택 트랜지스터들이 형성되는 제1 게이트 층에 제1 접지 선택 라인(GSL1)을 형성하고, 제2 접지 선택 트랜지스터들이 형성되는 제2 게이트 층에 제2 접지 선택 라인(GSL2)을 형성할 수 있다. 제1 접지 선택 라인(GSL1)을 상기 제1 접지 선택 트랜지스터들의 게이트 전극들에 공통으로 연결하고, 제2 접지 선택 라인(GSL2)을 상기 제2 접지 선택 트랜지스터들의 게이트 전극들에 공통으로 연결할 수 있다.
제1 스트링 그룹(SG1)의 제1 접지 선택 라인(GSL1)에 연결된 상기 제1 접지 선택 트랜지스터들을 제1 문턱 전압(VTH1)으로 설정하고, 제1 스트링 그룹(SG1)의 제2 접지 선택 라인(GSL2)에 연결된 상기 제2 접지 선택 트랜지스터들을 제1 문턱 전압(VTH1)보다 높은 제2 문턱 전압(VTH2)으로 설정할 수 있다. 반면에, 제2 스트링 그룹(SG2)의 상기 제1 접지 선택 트랜지스터들을 제2 문턱 전압(VTH2)으로 설정하고 제2 스트링 그룹(SG2)의 상기 제2 접지 선택 트랜지스터들을 제1 문턱 전압(VTH1)으로 설정할 수 있다.
도 13a 및 13b를 참조하면, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 제1 접지 선택 라인(GSL1)에는 턴온 전압(VGON)을 인가하고 제2 접지 선택 라인(GSL2)에는 턴오프 전압(VGOFF)을 인가할 수 있다. 여기서, 턴온 전압(VGON)은 제1 문턱 전압(VTH1) 및 제2 문턱 전압(VTH2)을 갖는 접지 선택 트랜지스터들을 모두 턴온시킬 수 있는 전압에 해당하고 턴오프 전압(VGOFF)은 제2 문턱 전압(VTH2)을 갖는 접지 선택 트랜지스터를 만을 턴온시킬 수 있고 제1 문턱 전압(VTH1)을 갖는 접지 선택 트랜지스터를 턴오프시키는 전압을 나타낸다. 다시 말해, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 그룹(SG1)에 상응하는 선택 접지 선택 라인(GSL1)을 소거 전압(VERS)에서 제1 문턱 전압(VERS1)을 뺀 기준 전압보다 낮은 턴온 전압(VGON)으로 유지하고, 비선택 스트링 그룹(SG2)에 상응하는 비선택 접지 선택 라인(GSL2)을 상기 기준 전압보다 높은 턴오프 전압(VGOFF)으로 유지할 수 있다.
결과적으로 선택 스트링 그룹(SG1)의 경우에는 제1 접지 선택 트랜지스터들 및 제2 접지 선택 트랜지스터들은 모두 턴온되어 선택 스트링 그룹(SG1)의 채널에 소거 전압(VERS)이 인가될 수 있다. 반면에 비선택 스트링 그룹(SG2)의 경우에는 제2 문턱 전압(VTH2)를 갖는 제1 접지 선택 트랜지스터들은 턴온되지만 제1 문턱 전압(VTH1)을 갖는 접지 선택 트랜지스터들은 턴오프되어 소거 전압(VERS)이 비선택 스트링 그룹(SG2)의 채널에 인가되는 것이 차단될 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 사시도이다.
도 14는 도시의 편의상 메모리 셀들은 도시를 생략하고, 수직 방향으로 적층된 게이트 라인들만을 도시한다. 상기 게이트 라인들은 스트링 선택 라인들(SSL1~SSL4), 워드 라인들(WL), 중간 스위칭 라인들(MSL1, MSL2L) 및 접지 선택 라인들(GSL1, GSL2)을 포함할 수 있다. 제1 중간 스위칭 라인(MSL1) 및 제1 접지 선택 라인(GSL1)은 제1 스트링 그룹에 해당하고 제2 중간 스위칭 라인(MSL2) 및 제2 접지 선택 라인(GSL2)은 제2 스트링 그룹에 해당한다.
도 14를 참조하면, 복수의 셀 스트링들을 수직 방향(D1)으로 배치되는 복수의 서브 블록들(SB1, SB2)로 분할할 수 있다. 복수의 서브 블록들(SB1, SB2)의 경계층(BND)에는 각 스트링 그룹에 상응하는 복수의 중간 스위칭 라인들(MSL1, MSL2) 및 중간 스위칭 라인들(MSL1, MSL2)에 의해 제어되는 중간 스위칭 트랜지스터들이 형성될 수 있다.
도 15는 도 14의 메모리 블록에 포함되는 경계층의 일 실시예를 설명하기 위한 단면도이다.
도 15를 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(610) 및 제2 서브 채널 홀(510)을 포함할 수 있다. 제1 서브 채널 홀(610)은 채널막(611), 내부 물질(612) 및 절연막(613)을 포함할 수 있다. 제2 서브 채널 홀(510)은 채널막(511), 내부 물질(512) 및 절연막(513)을 포함할 수 있다. 제1 서브 채널 홀(610)의 채널막(611)은 제2 서브 채널 홀(510)의 채널막(511)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(610, 510)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다.
도 14의 서브 블록들(SB1, SB2) 사이의 경계층은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 층(GTL5)에 상응할 수 있다. 스토퍼 층(GTL5)의 셀들은 데이터를 저장하기에 적합하지 않을 수 있고, 이러한 스토퍼 층(GTL5)을 본 발명의 실시예들에 따른 중간 스위칭 트랜지스터들을 형성하기 위한 경계층(BND)으로 이용할 수 있다.
이하, 도 16a 내지 20b를 참조하여, 소거 전압이 인가되는 방향 및 소거 어드레스에 기초하여 복수의 중간 스위칭 트랜지스터들을 스트링 그룹별로 선택적으로 스위칭하는 실시예들을 설명한다. 상기 소거 어드레스에 기초하여 경계층(BND)의 하부에 위치하는 선택 스트링 그룹의 제1 그룹 세그먼트 및 상부에 위치하는 선택 스트링 그룹의 제2 그룹 세그먼트 중 하나를 선택적으로 소거할 수 있다.
도 16a 내지 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 도면들이다.
도 16a, 17a, 18a, 19a 및 20a를 참조하면, 비휘발성 메모리 장치의 메모리 블록은 복수의 셀 스트링들(STR1~STR4)을 포함하고, 복수의 셀 스트링들(STR1~STR4)의 각각은 수직 방향 또는 제1 방향(D1)으로 배치되는 복수의 메모리 셀들을 포함한다.
복수의 셀 스트링들(STR1~STR4)은 복수의 스트링 그룹들(SG1, SG2)로 분할될 수 있다. 또한 스트링 그룹들(SG1, SG2)은 경계층(BND)의 하부에 위치하는 제1 그룹 세그먼트들(GRS11, GRS21) 및 상부에 위치하는 제2 그룹 세그먼트들(GRS12, GRS22)로 각각 분할될 수 있다.
도 16a 내지 17b는 공통 소스 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 16a 내지 17b에서 제1 스트링 그룹(SG1)이 선택 스트링 그룹에 해당하고 제2 스트링 그룹(SG2)이 비선택 스트링 그룹에 해당한다.
도 16a 내지 17b를 참조하면, 소거 동작을 위해 복수의 셀 스트링들(STR1~STR4)의 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가할 수 있다. 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 접지 선택 트랜지스터들을 턴온시키고, 비선택 접지 선택 라인(GSLu)에 턴오프 전압(VGOFF)을 인가함으로써 비선택 스트링 그룹(SG2)의 비선택 접지 선택 트랜지스터들을 턴오프시킬 수 있다. 선택 스트링 선택 라인(SSLs) 및 비선택 스트링 선택 라인(SSLu)에는 턴오프 전압(VSOFF)을 인가함으로써 모든 스트링 선택 트랜지스터들을 턴오프시킬 수 있다.
도 16a 및 16b에 도시된 바와 같이, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하고 선택 스트링 그룹(SG1)의 제2 그룹 세그먼트(GRS12)만을 소거하는 경우, 선택 스트링 그룹(SG1)의 선택 중간 스위칭 라인(MSLs)에 턴온 전압(VMON)을 인가함으로써 선택 스트링 그룹(SG1)의 중간 스위칭 트랜지스터들을 턴온시킬 수 있다. 한편, 도 17a 및 17b에 도시된 바와 같이, 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하고 선택 스트링 그룹(SG1)의 제1 그룹 세그먼트(GRS11)만을 소거하는 경우, 선택 스트링 그룹(SG1)의 선택 중간 스위칭 라인(MSLs)에 턴오프 전압(VMOFF)을 인가함으로써 선택 스트링 그룹(SG1)의 중간 스위칭 트랜지스터들을 턴오프시킬 수 있다.
비선택 스트링 그룹(SG2)의 비선택 중간 스위칭 라인(MSLu)에는 항상 턴오프 전압(VMOFF)이 인가될 수 있다. 제1 그룹 세그먼트들(GRS11, GRS21) 및 제2 그룹 세그먼트들(GRS12, GRS22) 중 소거 대상이 되는 선택 그룹 세그먼트의 워드 라인들에는 소거 허용 전압(VERSWL)을 인가하고 소거 대상이 되지 않는 비선택 그룹 세그먼트의 워드 라인들에는 소거 금지 전압(VINHWL)을 인가할 수 있다. 선택 스트링 선택 라인(SSLs) 및 비선택 스트링 선택 라인(SSLu)에는 소거 대상이 되는 그룹 세그먼트에 따른 적절한 전압 레벨을 갖는 턴오프 전압(VSOFF)이 인가될 수 있다.
도 18a 내지 19b는 비트 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 18a 내지 19b에서 제1 스트링 그룹(SG1)이 선택 스트링 그룹에 해당하고 제2 스트링 그룹(SG2)이 비선택 스트링 그룹에 해당한다.
도 18a 내지 19b를 참조하면, 소거 동작을 위해 복수의 셀 스트링들(STR1~STR4)의 비트 라인들(BL)에 소거 전압(VERS)을 인가할 수 있다. 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에 선택 스트링 선택 라인(SSLs)에 턴온 전압(VSON)을 인가함으로써 선택 스트링 그룹(SG1)의 선택 스트링 선택 트랜지스터들을 턴온시키고, 비선택 스트링 선택 라인(SSLu)에 턴오프 전압(VSOFF)을 인가함으로써 비선택 스트링 그룹(SG2)의 비선택 스트링 선택 트랜지스터들을 턴오프시킬 수 있다.
도 18a 및 18b에 도시된 바와 같이, 비트 라인들(BL)에 소거 전압(VERS)을 인가하고 선택 스트링 그룹(SG1)의 제1 그룹 세그먼트(GRS11)만을 소거하는 경우, 선택 스트링 그룹(SG1)의 선택 중간 스위칭 라인(MSLs)에 턴온 전압(VMON)을 인가함으로써 선택 스트링 그룹(SG1)의 상기 중간 스위칭 트랜지스터들을 턴온시킬 수 있다. 한편, 도 19a 및 19b에 도시된 바와 같이, 비트 라인들(BL)에 소거 전압(VERS)을 인가하고 선택 스트링 그룹(SG1)의 제2 그룹 세그먼트(GRS12)만을 소거하는 경우, 선택 스트링 그룹(SG1)의 선택 중간 스위칭 라인(MSLs)에 턴오프 전압(VMOFF)을 인가함으로써 선택 스트링 그룹(SG1)의 상기 중간 스위칭 트랜지스터들을 턴오프시킬 수 있다.
비선택 스트링 그룹(SG2)의 비선택 중간 스위칭 라인(MSLu)에는 항상 턴오프 전압(VMOFF)이 인가될 수 있다. 제1 그룹 세그먼트들(GRS11, GRS21) 및 제2 그룹 세그먼트들(GRS12, GRS22) 중 소거 대상이 되는 선택 그룹 세그먼트의 워드 라인들에는 소거 허용 전압(VERSWL)을 인가하고 소거 대상이 되지 않는 비선택 그룹 세그먼트의 워드 라인들에는 소거 금지 전압(VINHWL)을 인가할 수 있다. 선택 접지 선택 라인(GSLs) 및 비선택 접지 선택 라인(GSLu)에는 소거 대상이 되는 그룹 세그먼트에 따른 적절한 전압 레벨을 갖는 턴오프 전압(VGOFF)이 인가되고, 공통 소스 라인(CSL)에는 소거 전압(VERS) 또는 접지 전압(GND)이 인가될 수 있다.
도 20a 및 20b는 공통 소스 라인 및 비트 라인을 통하여 소거 전압(VERS)을 인가하는 실시예를 나타낸다. 도 20a 및 20b에서 제1 스트링 그룹(SG1) 및 제2 스트링 그룹(SG2)이 모두 선택 스트링 그룹에 해당하고, 제1 스트링 그룹(SG1)의 제2 그룹 세그먼트(GRS12) 및 제2 스트링 그룹(SG2)의 제1 그룹 세그먼트(GRS21)가 동시에 소거될 수 있다.
도 20a 및 20b에서, 선택 스트링 선택 라인(SSLs)은 제1 스트링 선택 라인(SSL1)에 해당하고 비선택 스트링 선택 라인(SSLu)은 제2 스트링 선택 라인(SSL2)에 해당한다. 반면, 선택 접지 선택 라인(GSLs)은 제2 접지 선택 라인(GSL2)에 해당하고 비선택 접지 선택 라인(GSLu)은 제1 접지 선택 라인(GSL1)에 해당한다.
공통 소스 라인(CSL) 및 비트 라인들(BL)에 소거 전압(VERS)을 인가하고 각 선택 스트링 그룹에 대하여 제1 그룹 세그먼트 및 제2 그룹 세그먼트 중 하나만을 소거하는 경우, 복수의 스트링 그룹들(SG1, SG2)의 중간 스위칭 라인(MSL1, MSL2)에 턴오프 전압(VMOFF)을 인가함으로써 상기 중간 스위칭 트랜지스터들을 모두 턴오프시킬 수 있다.
도 20a의 제2 스트링 그룹(SG2)에서와 같이, 제1 그룹 세그먼트(GRS121)만을 소거하는 경우에는, 공통 소스 라인(CSL) 및 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에, 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)을 인가하여 선택 접지 선택 트랜지스터들을 턴온시키고, 선택 스트링 선택 라인(SSLs)에 턴오프 전압(VSOFF)을 인가하여 선택 스트링 선택 트랜지스터들을 턴오프시킬 수 있다. 비선택 스트링 그룹의 접지 및 스트링 선택 트랜지스터들을 모두 턴오프시킬 수 있다.
한편, 도 20a의 제1 스트링 그룹(SG1)에서와 같이, 제2 그룹 세그먼트만(GRS12)을 소거하는 경우, 공통 소스 라인(CSL) 및 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에, 선택 접지 선택 라인(GSLs)에 턴오프 전압(VGOFF)을 인가하여 선택 접지 선택 트랜지스터들을 턴오프시키고, 선택 스트링 선택 라인(SSLs)에 턴온 전압(VSON)을 인가하여 선택 스트링 선택 트랜지스터들을 턴온시킬 수 있다. 비선택 스트링 그룹의 접지 및 스트링 선택 트랜지스터들을 모두 턴오프시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 21을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 셀 스트링들의 그룹화를 통해 소거 동작의 단위 용량을 감소할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법은 셀 스트링의 그룹화를 통하여 소거의 단위 용량을 감소함으로써 메타 데이터 등을 저장하기 위한 스페어 블록들의 개수 및/또는 사이즈의 감소를 통하여 비휘발성 메모리 장치의 사이즈를 감소하고 불필요한 소거를 억제하여 비휘발성 메모리 장치의 수명을 증가할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 각각 포함하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 소거 방법으로서,
    상기 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계; 및
    상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 소거 방법.
  2. 제1 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인에 소거 전압을 인가하는 단계;
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 접지 선택 트랜지스터들을 턴온시키는 단계; 및
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹의 비선택 접지 선택 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  3. 제1 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 복수의 셀 스트링들의 비트 라인들에 소거 전압을 인가하는 단계;
    상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 스트링 선택 트랜지스터들을 턴온시키는 단계; 및
    상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹의 비선택 스트링 선택 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  4. 제1 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인에 소거 전압을 인가하는 단계;
    상기 복수의 셀 스트링들의 비트 라인들에 상기 소거 전압을 인가하는 단계;
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 접지 선택 트랜지스터들을 턴온시키는 단계;
    상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 스트링 선택 트랜지스터들을 턴온시키는 단계;
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹의 비선택 접지 선택 트랜지스터들을 턴오프시키는 단계; 및
    상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 비선택 스트링 그룹의 비선택 스트링 선택 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  5. 제1 항에 있어서,
    상기 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계는,
    접지 선택 트랜지스터들이 형성되는 하나의 게이트 층에 복수의 접지 선택 라인들을 형성하는 단계; 및
    상기 복수의 접지 선택 라인들을 스트링 그룹 별로 상기 접지 선택 트랜지스터들의 게이트 전극들에 각각 연결하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  6. 제5 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인에 소거 전압을 인가하는 단계;
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹에 상응하는 선택 접지 선택 라인을, 상기 소거 전압에서 상기 접지 선택 트랜지스터들의 문턱 전압을 뺀 기준 전압보다 낮은 턴온 전압으로 유지하는 단계; 및
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹에 상응하는 비선택 접지 선택 라인을, 상기 기준 전압보다 높은 턴오프 전압으로 유지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  7. 제6 항에 있어서,
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 시점부터 기준 지연 시간이 경과한 후 상기 선택 접지 선택 라인을 플로팅시키고,
    상기 기준 지연 시간이 경과하기 전에 상기 비선택 접지 선택 라인을 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  8. 제6 항에 있어서,
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안 상기 선택 접지 선택 라인에 상기 턴온 전압을 바이어스 전압으로서 인가하고,
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안 상기 비선택 접지 선택 라인에 상기 턴오프 전압을 바이어스 전압으로서 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  9. 제1 항에 있어서,
    상기 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계는,
    제1 접지 선택 트랜지스터들이 형성되는 제1 게이트 층에 제1 접지 선택 라인을 형성하는 단계;
    제2 접지 선택 트랜지스터들이 형성되는 제2 게이트 층에 제2 접지 선택 라인을 형성하는 단계;
    상기 제1 접지 선택 라인을 상기 제1 접지 선택 트랜지스터들의 게이트 전극들에 공통으로 연결하는 단계;
    상기 제2 접지 선택 라인을 상기 제2 접지 선택 트랜지스터들의 게이트 전극들에 공통으로 연결하는 단계;
    제1 스트링 그룹의 상기 제1 접지 선택 트랜지스터들을 제1 문턱 전압으로 설정하는 단계;
    상기 제1 스트링 그룹의 상기 제2 접지 선택 트랜지스터들을 상기 제1 문턱 전압보다 높은 제2 문턱 전압으로 설정하는 단계;
    제2 스트링 그룹의 상기 제1 접지 선택 트랜지스터들을 상기 제2 문턱 전압으로 설정하는 단계; 및
    상기 제2 스트링 그룹의 상기 제2 접지 선택 트랜지스터들을 상기 제1 문턱 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  10. 제9 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인에 소거 전압을 인가하는 단계;
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중에서 상기 선택 스트링 그룹에 상응하는 선택 접지 선택 라인을, 상기 소거 전압에서 상기 제1 문턱 전압을 뺀 기준 전압보다 낮은 턴온 전압으로 유지하는 단계; 및
    상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중에서 비선택 스트링 그룹에 상응하는 비선택 접지 선택 라인을, 상기 기준 전압보다 높은 턴오프 전압으로 유지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  11. 제1 항에 있어서,
    상기 복수의 셀 스트링들을 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할하는 단계; 및
    상기 복수의 서브 블록들의 경계층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  12. 제11 항에 있어서,
    상기 소거 전압이 인가되는 방향 및 상기 소거 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 스트링 그룹별로 선택적으로 스위칭하는 단계; 및
    상기 소거 어드레스에 기초하여 상기 경계층의 하부에 위치하는 상기 선택 스트링 그룹의 제1 그룹 세그먼트 및 상부에 위치하는 상기 선택 스트링 그룹의 제2 그룹 세그먼트 중 하나를 선택적으로 소거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  13. 제12 항에 있어서,
    상기 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인에 상기 소거 전압을 인가하고 상기 제1 그룹 세그먼트만을 소거하는 경우, 상기 선택 스트링 그룹의 상기 중간 스위칭 트랜지스터들을 턴오프시키는 단계; 및
    상기 공통 소스 라인에 상기 소거 전압을 인가하고 상기 제2 그룹 세그먼트만을 소거하는 경우, 상기 선택 스트링 그룹의 상기 중간 스위칭 트랜지스터들을 턴온시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  14. 제12 항에 있어서,
    상기 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 복수의 셀 스트링들의 비트 라인들에 상기 소거 전압을 인가하고 상기 제1 그룹 세그먼트만을 소거하는 경우, 상기 선택 스트링 그룹의 상기 중간 스위칭 트랜지스터들을 턴온시키는 단계; 및
    상기 비트 라인들에 상기 소거 전압을 인가하고 상기 제2 그룹 세그먼트만을 소거하는 경우, 상기 선택 스트링 그룹의 상기 중간 스위칭 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  15. 제12 항에 있어서,
    상기 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 복수의 셀 스트링들의 공통 소스 라인 및 비트 라인들에 상기 소거 전압을 인가하고 상기 제1 그룹 세그먼트 및 상기 제2 그룹 세그먼트 중 하나만을 소거하는 경우, 상기 복수의 스트링 그룹들의 상기 중간 스위칭 트랜지스터들을 모두 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  16. 제15 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 제1 그룹 세그먼트만을 소거하는 경우, 상기 공통 소스 라인 및 상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 접지 선택 트랜지스터들을 턴온시키고 상기 선택 스트링 그룹의 선택 스트링 선택 트랜지스터들을 턴오프시키는 단계; 및
    상기 제1 그룹 세그먼트만을 소거하는 경우, 상기 공통 소스 라인 및 상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹의 비선택 접지 선택 트랜지스터들 및 비선택 스트링 선택 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  17. 제15 항에 있어서,
    상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 단계는,
    상기 제2 그룹 세그먼트만을 소거하는 경우, 상기 공통 소스 라인 및 상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 선택 스트링 그룹의 선택 접지 선택 트랜지스터들을 턴오프시키고 상기 선택 스트링 그룹의 선택 스트링 선택 트랜지스터들을 턴온시키는 단계; 및
    상기 제2 그룹 세그먼트만을 소거하는 경우, 상기 공통 소스 라인 및 상기 비트 라인들에 상기 소거 전압을 인가하는 동안에 상기 복수의 스트링 그룹들 중 상기 선택 스트링 그룹을 제외한 비선택 스트링 그룹의 비선택 접지 선택 트랜지스터들 및 비선택 스트링 선택 트랜지스터들을 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  18. 제12 항에 있어서,
    상기 제1 그룹 세그먼트 및 상기 제2 그룹 세그먼트 중 소거 대상이 되는 선택 그룹 세그먼트의 워드 라인들에는 소거 허용 전압을 인가하고 소거 대상이 되지 않는 비선택 그룹 세그먼트의 워드 라인들에는 소거 금지 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  19. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 각각 포함하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 소거 방법으로서,
    상기 복수의 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계;
    상기 복수의 셀 스트링들의 공통 소스 라인 및 비트 라인들 중 적어도 하나에 소거 전압을 인가하는 단계; 및
    상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록, 상기 선택 스트링 그룹의 채널만을 선택적으로 상기 소거 전압이 인가되는 상기 공통 소스 라인 및 상기 비트 라인들 중 적어도 하나에 전기적으로 연결하는 단계를 포함하는 비휘발성 메모리 장치의 소거 방법.
  20. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 각각 포함하고, 상기 복수의 셀 스트링들은 복수의 스트링 그룹들로 분할되는 적어도 하나의 메모리 블록; 및
    상기 복수의 스트링 그룹들 중 소거 어드레스에 상응하는 선택 스트링 그룹만을 소거하도록 상기 선택 스트링 그룹의 채널에만 선택적으로 소거 전압을 인가하는 제어 회로를 포함하는 비휘발성 메모리 장치.
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