KR101739059B1 - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판과 직교하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 워드 라인들을 통하여 상기 메모리 셀 어레이에 연결된 행 선택 회로; 및 상기 워드 라인들에 제공될 전압들을 발생하는 전압 발생 회로를 포함하며, 상기 전압 발생 회로는 목표 전압 레벨까지 단계적으로 증가시키는 방식으로 상기 전압들을 발생한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 일정한 라이징 슬롭을 갖는 구동 신호들을 메모리 셀 어레이에 제공할 수 있다. 따라서, 읽기 마진 감소에 의한 신뢰성의 하락이 방지될 수 있다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명은 일정한 라이징 슬롭을 갖는 구동 신호들을 메모리 셀 어레이에 제공하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데 목적이 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판과 직교하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 워드 라인들을 통하여 상기 메모리 셀 어레이에 연결된 행 선택 회로; 및 상기 워드 라인들에 제공될 전압들을 발생하는 전압 발생 회로를 포함하며,상기 전압 발생 회로는 목표 전압 레벨까지 단계적으로 증가시키는 방식으로 상기 전압들을 발생한다.
실시 예로써, 상기 전압 발생 회로는 프로그램 동작 시에 패스 전압 레벨까지 단계적으로 증가하는 전압 신호를 생성한다.
실시 예로써, 상기 전압 발생 회로는 프로그램 전압 레벨까지 단계적으로 증가하는 제 1 전압 신호를 발생하는 제 1 전압 발생기; 및 패스 전압 레벨까지 단계적으로 증가하는 제 2 전압 신호를 발생하는 제 2 전압 발생기를 포함한다.
실시 예로써, 상기 행 선택 회로는 상기 제 2 전압 신호를 상기 워드 라인들 중 비선택된 워드 라인들에 구동 신호들로써 제공하며, 상기 비선택된 워드 라인들에 제공되는 상기 구동 신호들은 동일한 라이징 슬롭을 갖는다.
실시 예로써, 상기 전압 발생 회로는 읽기 동작 시에 비선택 읽기 전압 레벨까지 단계적으로 증가하는 전압 신호를 생성한다.
실시 예로써, 상기 전압 발생 회로는 선택 읽기 전압 레벨까지 단계적으로 증가하는 제 1 전압 신호를 발생하는 제 1 전압 발생기; 및 비선택 읽기 전압 레벨까지 단계적으로 증가하는 제 2 전압 신호를 발생하는 제 2 전압 발생기를 포함한다.
실시 예로써, 상기 행 선택 회로는 상기 제 2 전압 신호를 상기 워드 라인들 중 비선택된 워드 라인들에 구동 신호들로써 제공하며, 상기 비선택된 워드 라인들에 제공되는 상기 구동 신호들은 동일한 라이징 슬롭을 갖는다.
실시 예로써, 상기 전압 발생 회로는 프로그램 전압 레벨까지 단계적으로 증가하는 제 1 전압 신호를 발생하는 제 1 전압 발생기; 패스 전압 레벨까지 단계적으로 증가하는 제 2 전압 신호를 발생하는 제 2 전압 발생기; 선택 읽기 전압 레벨까지 단계적으로 증가하는 제 3 전압 신호를 발생하는 제 3 전압 발생기; 및 비선택 읽기 전압 레벨까지 단계적으로 증가하는 제 4 전압 신호를 발생하는 제 4 전압 발생기를 포함한다.
실시 예로써, 상기 전압들의 목표 전압 레벨에 따라 서로 다른 램핑 스텝의 크기를 갖도록 상기 전압 발생 회로를 제어하는 램핑 로직을 더 포함한다.
실시 예로써, 상기 기판과 평행한 평면 상의 메모리 셀들은 동일한 워드 라인을 공유한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 일정한 라이징 슬롭을 갖는 구동 신호들을 메모리 셀 어레이에 제공할 수 있다. 따라서, 읽기 마진 감소에 의한 신뢰성의 하락이 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 1 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 7은 일반적인 경우의 구동 신호들의 라이징 슬롭을 보여주는 도면이다.
도 8은 도 1의 고전압 발생 회로 및 램핑 로직을 좀더 자세히 보여주는 블록도이다.
도 9는 도 8의 제 1 전압 발생기에 의하여 생성된 제 1 전압 신호를 보여주는 도면이다.
도 10은 도 8의 제 2 전압 발생기에 의하여 생성된 제 2 전압 신호를 보여주는 도면이다.
도 11은 도 1의 행 선택 회로를 좀더 자세히 보여주는 블록도이다.
도 12는 도 11의 드라이빙 블록을 좀더 자세히 설명하기 위한 도면이다.
도 13 및 도 14는 도 1의 고전압 발생 회로에 의하여 생성된 전압 신호들이 구동 신호로써 워드 라인들에 제공되었을 때, 구동 신호의 라이징 슬롭을 보여주는 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 16 내지 도 18은 서로 다른 라이징 슬롭을 갖는 구동 신호들에 의한 읽기 교란(Read Disturbance)을 설명하기 위한 도면이다.
도 19는 도 1의 고전압 발생 회로 및 램핑 로직의 일 실시 예를 보여주는 블록도이다.
도 20은 도 1의 고전압 발생 회로 및 램핑 로직의 다른 실시 예를 보여주는 블록도이다.
도 21은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 2 실시 예에 따른 등가 회로(BLKi_2)를 보여주는 회로도이다.
도 22는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 3 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 23은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 4 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 24는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 5 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 25는 도 2의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 26은 도 25의 메모리 블록의 변형 예를 보여주는 사시도이다.
도 27은 도 3의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 28은 도 27의 메모리 블록의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 29는 도 27의 메모리 블록의 변형 예를 보여주는 사시도이다.
도 30은 도 31의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 31은 도 3의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 32는 도 31의 메모리 블록의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 33은 도 31의 메모리 블록의 변형 예를 보여주는 사시도이다.
도 34는 도 33의 메모리 블록의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 35는 도 2의 메모리 블록들 중 하나의 제 5 실시 예를 보여주는 사시도이다.
도 36은 도 35의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 37은 도 1 또는 도 14의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 38은 도 37의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 39는 도 38을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 설명의 편의상, 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호를 이용하여 인용될 것이다.
3차원 구조의 메모리 블록을 포함하는 불휘발성 메모리 장치는 공정상의 요인에 의하여, 워드 라인들에 제공되는 구동 신호들의 라이징 슬롭(rising slope)이 각각 다를 수 있다. 이러한 라이징 슬롭의 차이는 읽기 마진의 감소로 인한 읽기 페일(read fail) 등을 유발할 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 램핑(ramping) 기술을 이용하여 구동 신호들의 라이징 슬롭을 일정하게 유지한다. 따라서, 읽기 마진의 감소가 최소화될 수 있다. 이하에서는 설명의 편의상, 프로그램 동작을 중심으로 본 발명의 실시 예들이 설명된다. 그러나 본 발명의 기술적 사상은 읽기 동작 및 소거 동작에도 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 고전압 발생 회로(120), 행 선택 회로(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150), 제어 로직(160), 그리고 램핑 로직(170)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 행 선택 회로(130)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 3차원 구조의 메모리 블록들을 포함하며, 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(110)의 각 메모리 블록은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.
고전압 발생 회로(120)는 램핑 로직(170)의 제어에 응답하여, 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 발생한다. 여기서, 제 1 전압 신호(VS_1)는 목표 전압(target voltage)이 프로그램 전압(Vpgm)인 전압 신호이고, 제 2 전압 신호(VS_2)는 목표 전압이 패스 전압인 전압 신호를 의미한다.
프로그램 동작 시에, 고전압 발생 회로(120)는 램핑 로직(170)의 제어에 응답하여, 제 1 전압 신호(VS_1)의 전압 레벨을 일정한 램핑 스텝(Ramping Step) 단위로 프로그램 전압(Vpgm)까지 상승시킨다. 제 1 전압 신호(VS_1)는 행 선택 회로(130)를 통하여 선택된 워드 라인에 제공된다. 즉, 선택된 워드 라인에는 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)가 제공된다.
마찬가지로, 고전압 발생 회로(120)는 램핑 로직(170)의 제어에 응답하여, 제 2 전압 신호(VS_2)의 전압 레벨을 일정한 램핑 스텝 단위로 패스 전압(Vpass)까지 상승시킨다. 제 2 전압 신호(VS_2)는 행 선택 회로(130)를 통하여 비선택된 워드 라인들에 제공된다.
행 선택 회로(130)는 고전압 발생 회로(120)로부터 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 수신한다. 프로그램 동작 시에, 행 선택 회로(130)는 선택된 워드 라인에 제 1 전압 신호(VS_1)를 제공하고, 비선택된 워드 라인들에 제 2 전압 신호(VS_2)를 제공한다. 행 선택 회로(130)는 워드 라인 드라이버(131) 및 행 디코더(133)를 포함한다.
워드 라인 드라이버(131)는 고전압 발생 회로(120)로부터 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 수신한다. 워드 라인 드라이버(131)는 행 어드레스(RA) 중 일부의 어드레스(RAi)에 응답하여, 각각의 신호 라인(SL)에 제 1 전압 신호(VS_1) 또는 제 2 전압 신호(VS_2)를 제공한다.
예를 들어, 프로그램 동작 시에, 워드 라인 드라이버(131)는 선택된 워드 라인에 대응하는 신호 라인에 구동 신호(DS)로 제 1 전압 신호(VS_1)를 제공한다. 워드 라인 드라이버(131)는 비선택된 워드 라인들에 대응하는 신호 라인들에 구동 신호들(DS)로 제 2 전압 신호(VS_2)를 제공한다.
행 디코더(133)는 워드 라인 드라이버(131)로부터 구동 신호들(DS)을 수신한다. 행 디코더(133)는 행 어드레스(RA) 중 나머지 어드레스(RAj)에 응답하여, 구동 신호들(DS)이 제공될 워드 라인들(WL)을 선택한다.
예를 들어, 행 디코더(133)에 제공된 어드레스(RAj)는 메모리 블록을 선택하기 위한 어드레스일 수 있다. 이 경우, 행 디코더(133)는 어드레스(RAj)에 응답하여 메모리 블록을 선택하고, 선택된 메모리 블록의 워드 라인들에 구동 신호들(DS)을 각각 전달한다. 따라서, 선택된 워드 라인에는 구동 신호(DS)로 제 1 전압 신호(VS_1)가 제공되고, 비선택된 워드 라인들에는 각각 구동 신호(DS)로 제 2 전압 신호(VS_2)가 제공된다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 연결된다. 읽기 및 쓰기 회로(140)는 데이터 입출력 회로(150)로부터 데이터를 전달받고, 전달받은 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽은 데이터를 데이터 입출력 회로(150)에 전달한다. 예시적으로, 읽기 및 쓰기 회로(140)는 데이터의 읽기 및 쓰기를 수행하는 페이지 버퍼(또는 페이지 레지스터), 비트 라인들(BL)을 선택하는 열 선택 회로 등의 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(150)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(150)는 외부로부터 전달된 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 전달한다. 데이터 입출력 회로(150)는 읽기 및 쓰기 회로(140)로부터 데이터 라인들(DL)을 통해 전달된 데이터(DATA)를 외부로 출력한다. 예시적으로, 데이터 입출력 회로(150)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
제어 로직(160)은 불휘발성 메모리 장치(100)의 제반 동작을 제어한다. 제어 로직(160)은 고전압 발생 회로(120), 행 선택 회로(130), 읽기 및 쓰기 회로(140), 그리고 데이터 입출력 회로(150)를 제어하도록 구성된다. 도 1을 참조하면, 제어 로직(160)은 램핑 로직(170)을 포함한다.
램핑 로직(170)은 단계적으로 증가하는 제 1 및 제 2 전압 신호(VS_1, VS_2)가 생성되도록 고전압 발생 회로(120)를 제어한다. 즉, 프로그램 동작 시에, 램핑 로직(170)은 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)를 생성하도록 고전압 발생 회로(120)를 제어한다. 또한, 램핑 로직(170)은 패스 전압(Vpass)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 생성하도록 고전압 발생 회로(120)를 제어한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 목표 전압까지 단계적으로(즉, 램핑 스텝 단위로) 증가하는 제 1 및 제 2 전압 신호(VS_1, VS_2)를 발생하고, 이를 구동 신호(DS)로써 워드 라인들에 제공한다.
제 1 및 제 2 전압 신호(VS_1, VS_2)의 전압 레벨이 램핑 스텝 단위로 단계적으로 증가하기 때문에, 워드 라인들에 제공되는 구동 신호들은 각 워드 라인의 저항 차에 무관하게 일정한 라이징 슬롭을 유지할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 프로그램 속도 차에 의한 읽기 마진의 감소를 방지할 수 있다. 이하에서는 본 발명의 실시 예에 따른 메모리 셀 어레이(110)의 구조가 좀더 자세히 설명될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 선택 회로(130)에 의해 선택된다. 예를 들면, 행 선택 회로(130)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택한다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKi)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 웰 인 것으로 가정한다. 그러나, 기판(111)은 p 웰 인 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질 및 기판(111) 사이의 거리가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 3 및 도 4에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 복수의 제 1 도전 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 5를 참조하여 더 상세하게 설명된다.
도 5는 도 4의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 3 내지 도 5를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 3 내지 도 5에서, 제 1 도전 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 라인들은 메모리 셀들을 형성하는 적어도 8 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 제 1 도전 라인들은 메모리 셀들을 구성하는 적어도 16 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 또한, 제 1 도전 라인들은 메모리 셀들을 형성하는 복수의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 예를 들면, 제 1 도전 라인들은 더미 메모리 셀들을 형성하는 층에도 제공될 수 있다.
도 3 내지 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.
도 3 내지 도 5에서, 제 1 방향으로 신장된 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 하나의 제 1 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 제 1 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 3 내지 도 5를 참조하여 설명된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 및 제 3 방향에 따른 단면적이 가변될 수 있다.
예시적으로, 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 1 실시 예에 따른 등가 회로(BLKi_1)를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 9로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC7)의 높이는 8로 정의된다. 메모리 셀(MC) 및 접지 선택 트랜지스터(GST) 사이의 거리가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 각각 제 2 내지 제 8 높이를 갖는 것으로 정의된다.
각 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 접지 선택 라인(GSL)은 제 1 높이를 갖는 제 1 도전 라인들(211~213)에 대응할 것이다. 즉, 접지 선택 트랜지스터들(GST) 또한 제 1 높이를 갖는 것으로 이해될 수 있다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
제 2 높이를 갖는 제 1 도전 라인들(221~223)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 제 1 도전 라인들(231~233)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 제 1 도전 라인들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 제 1 도전 라인들(251~253)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 제 1 도전 라인들(261~263)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 높이를 갖는 제 1 도전 라인들(271~273)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다. 제 8 높이를 갖는 제 1 도전 라인들(281~283)이 공통으로 연결되어 제 7 워드 라인(WL7)을 형성한다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)은 각각 제 9 높이를 갖는 제 1 도전 라인들(291~293)에 대응할 것이다.
이하에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 3 스트링 선택 트랜지스터들(SST3)은 제 3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
도 6에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다.
상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 분리되고 그리고 선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 연결될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드 라인에 선택 전압이 인가되고, 비선택 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉,프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.
도 7은 일반적인 경우의 구동 신호들의 라이징 슬롭을 예시적으로 보여주는 도면이다.
도 3 내지 도 5를 참조하여 설명된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 공정상의 특성 또는 오차에 의해 기판(111)과 가까울수록 감소한다. 예를 들어, 제 2 높이에 대응하는 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 제 8 높이에 대응하는 필라(113)의 제 1 및 제 3 방향에 따른 단면적보다 작다.
필라(113)의 제 1 및 제 3 방향에 따른 단면적의 감소는 제 1 도전 라인들의 제 2 및 제 3 방향에 따른 단면적의 증가를 의미한다. 즉, 워드 라인들의 제 2 및 제 3 방향에 따른 단면적이 기판(111)과 가까울수록 증가함을 의미한다. 예를 들어, 도 4에 도시된 바와 같이, 제 2 높이를 갖는 제 1 도전 라인들(221~223)의 제 2 및 제 3 방향에 따른 단면적은 제 8 높이를 갖는 제 1 도전 라인들(281~283)의 제 2 및 제 3 방향에 따른 단면적보다 크다. 즉, 도 6을 참조하면, 제 2 높이를 갖는 제 1 워드 라인(WL1)의 제 2 및 제 3 방향에 따른 단면적은 제 8 높이를 갖는 제 7 워드 라인(WL7)의 제 2 및 제 3 방향에 따른 단면적보다 크다. 따라서, 워드 라인의 저항은 단면적에 반비례하기 때문에, 제 1 워드 라인(WL1)의 저항은 제 7 워드 라인(WL7)의 저항보다 작다.
상술한 바와 같이, 3차원 구조를 갖는 메모리 셀 어레이의 워드 라인 저항은 기판과 가까울수록 작다. 따라서, 일반적인 불휘발성 메모리 장치의 경우, 기판과 가까운 워드 라인에 제공되는 구동 신호는 기판과 먼 워드 라인에 인가되는 구동 신호보다 큰 라이징 슬롭을 갖는다. 이러한 라이징 슬롭의 기울기의 차이는 프로그램 속도 차에 따른 읽기 마진의 감소 등을 야기할 수 있다.
예를 들어, 도 7을 참조하면, 프로그램 동작 시에, 제 1 워드 라인(WL1)에 제공되는 제 1 구동 신호(DS<1>)는 패스 전압(Vpass)까지 상승하는 동안 'γ'의 라이징 슬롭을 갖고, 제 7 워드 라인(WL7)에 제공되는 제 7 구동 신호(DS<7>)는 패스 전압(Vpass)까지 증가하는 동안 'α'의 라이징 슬롭을 갖는다. 즉, 패스 전압(Vpass)까지 상승하는 동안, 제 1 구동 신호(DS<1>)의 라이징 슬롭은 제 7 구동 신호의 라이징 슬롭(DS<7>)보다 크다.
또한, 예를 들어, 제 1 구동 신호(DS<1>) 및 제 7 구동 신호(DS<7>)는 패스 전압(Vpass)에서 프로그램 전압(Vpgm)까지 상승하는 동안 각각 'β' 및 'δ'의 라이증 슬롭을 갖는다. 즉, 프로그램 전압(Vpgm)까지 상승하는 동안, 제 1 구동 신호(DS<1>)의 라이징 슬롭은 제 7 구동 신호의 라이징 슬롭(DS<7>)보다 크다.
따라서, 제 1 워드 라인(WL1) 및 제 7 워드 라인(WL7)에 연결된 메모리 셀들이 각각 프로그램되는 경우, 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 제 7 워드 라인(WL7)에 연결된 메모리 셀들에 비하여 빨리 프로그램된다. 이러한 메모리 셀들의 프로그램 속도 차이는 읽기 마진의 감소를 야기한다.
이와 같은 문제를 최소화하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 참조)는 램핑 로직(170, 도 1 참조)의 제어에 응답하여 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1) 및 패스 전압(Vpass)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 발생한다. 불휘발성 메모리 장치(100)는 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 구동 신호(DS)로 선택된 워드 라인 및 비선택된 워드 라인들에 제공한다. 이하에서는 본 발명의 실시 예에 따른 고전압 발생 회로(120) 및 램핑 로직(170)이 좀더 자세히 설명된다.
도 8은 도 1의 고전압 발생 회로(120) 및 램핑 로직(170)을 좀더 자세히 보여주는 블록도이다. 도 8을 참조하면, 고전압 발생 회로(120)는 제 1 고전압 발생기(121) 및 제 2 고전압 발생기(122)를 포함한다. 램핑 로직(170)은 제 1 서브 램핑 로직(171) 및 제 2 서브 램핑 로직(172)을 포함한다.
제 1 전압 발생기(121)는 제 1 서브 램핑 로직(171)의 제어에 응답하여, 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)를 발생한다. 프로그램 동작 시, 제 1 전압 신호(VS_1)는 구동 신호(DS)로 선택된 워드 라인에 제공된다.
제 2 전압 발생기(122)는 제 2 서브 램핑 로직(172)의 제어에 응답하여, 패스 전압(Vpass)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 발생한다. 프로그램 동작 시, 제 2 전압 신호(VS_2)는 구동 신호(DS)로 비선택된 워드 라인들에 제공된다.
도 9는 도 8의 제 1 전압 발생기(121)에 의하여 생성된 제 1 전압 신호(VS_1)를 보여주는 도면이다.
도 9를 참조하면, 제 1 전압 신호(VS_1)의 라이징 슬롭은 일반적인 경우(즉, 제 1 서브 램핑 로직(171, 도 8 참조)이 구비되지 않은 경우)에 비하여 낮게 설정된다. 예시적으로 도 9에 도시된 바와 같이, 제 1 전압 신호(VS_1)의 라이징 슬롭은 가장 낮은 라이징 슬롭을 갖는 제 7 구동 신호(DS<7>, 도 7 참조)를 기준으로 설정될 수 있다.
이 경우, 제 1 전압 신호(VS_1)의 라이징 슬롭은 가장 큰 저항을 갖는 워드 라인(즉, 제 7 워드 라인(WL7, 도 6 참조))에 제공되는 제 7 구동 신호(DS<7>)의 라이징 슬롭과 동일하다. 따라서, 제 1 전압 신호(VS_1)의 라이징 슬롭은 제 7 워드 라인(WL7)에 비하여 상대적으로 낮은 저항을 갖는 워드 라인들(즉, 제 1 내지 제 6 워드 라인들(WL1~WL6, 도 6 참조))에서 일정하게 유지될 수 있다.
도 10은 도 8의 제 2 전압 발생기(122)에 의하여 생성된 제 2 전압 신호(VS_2)를 보여주는 도면이다.
도 10을 참조하면, 제 2 전압 신호(VS_2)의 라이징 슬롭은 일반적인 경우(즉, 제 2 서브 램핑 로직(172, 도 8 참조)이 구비되지 않은 경우)에 비하여 낮게 설정된다. 예시적으로 도 9의 제 1 전압 신호(VS_1)와 마찬가지로, 제 2 전압 신호(VS_2)의 라이징 슬롭은 제 7 구동 신호(DS<7>)의 라이징 슬롭을 기준으로 설정될 수 있다. 따라서, 제 2 전압 신호(VS_2)의 라이징 슬롭은 제 1 내지 제 7 워드 라인(WL1~WL7, 도 6 참조)에서 일정하게 유지될 수 있다.
도 8 내지 도 10에서 설명된 바와 같이, 제 1 및 제 2 전압 발생기(121, 122)는 각각 제 1 및 제 2 서브 램핑 로직(171, 172)의 제어에 응답하여, 낮은 라이징 슬롭을 갖는 제 1 및 제 2 전압 신호(VS_1, VS_2)를 발생할 수 있다. 예를 들어, 제 1 및 제 2 전압 신호(VS_1, VS_2)의 라이징 슬롭은 제 7 구동 신호(DS<7>)의 라이징 슬롭과 동일하게 설정될 수 있다. 다만, 이는 예시적인 것이며, 제 1 및 제 2 전압 신호(VS_1, VS_2)의 라이징 슬롭은 제 7 구동 신호(DS<7>)의 라이징 슬롭보다 소정 범위 내에서 낮거나 높도록 설정될 수 있다.
한편, 프로그램 동작 시, 제 1 전압 신호(VS_1)는 선택된 워드 라인에 구동 신호로 제공되며, 제 2 전압 신호(VS_2)가 비선택된 워드 라인들에 구동 신호로 제공된다. 이하의 도 11 및 도 12에서는, 제 1 및 제 2 전압 신호(VS_1)를 구동 신호로 워드 라인들에 제공하는 행 선택 회로(130, 도 1 참조)의 구성이 좀더 자세히 설명된다.
도 11은 도 1의 행 선택 회로(130)를 좀더 자세히 보여주는 블록도이다. 도 11을 참조하면, 행 선택 회로(130)는 워드 라인 드라이버(131) 및 행 디코더(132)를 포함한다. 워드 라인 드라이버(131)는 디코딩 블록(131_a), 제 1 내지 제 7 드라이빙 블록(131_b1~131_b7)을 포함한다.
디코딩 블록(131_a)은 행 어드레스(RAi)를 전달받는다. 디코딩 블록(131_a)은 전달받은 행 어드레스(RAi)를 디코딩하여, 디코딩된 행 어드레스들(DRAi)을 발생한다. 디코딩 블록(131_a)은 디코딩된 행 어드레스들(DRAi)을 각각 제 1 내지 제 7 드라이빙 블록들(131_b1~131_b7) 중 대응하는 드라이빙 블록에 전달한다.
제 1 내지 제 7 드라이빙 블록들(131_b1~131_b7)은 디코딩 블록(131_a)으로부터 디코딩된 행 어드레스들(DRAi)을 각각 전달받는다. 제 1 내지 제 7 드라이빙 블록들(131_b1~131_b7)은 고전압 발생 회로(120, 도 1 참조)로부터 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 각각 전달받는다. 제 1 내지 제 7 드라이빙 블록들(131_b1~131_b7)은 디코딩된 행 어드레스들(DRAi)에 응답하여, 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2) 중 어느 하나를 구동 신호(DS)로써 각각 출력한다. 각 드라이빙 블록은 이하의 도 12에서 좀더 자세히 설명된다.
행 디코더(133)는 신호 라인들(SL1~SL7)을 통하여 워드 라인 드라이버(131)에 연결된다. 행 디코더(133)는 복수의 메모리 블록들(BLK1~BLKz)에 연결되며, 각 메모리 블록은 워드 라인들(WL1~WL7)을 통하여 행 디코더(133)에 연결된다. 행 디코더(133)는 행 어드레스(RAj)를 수신하고, 행 어드레스(RAj)에 응답하여 메모리 블록을 선택한다. 행 디코더(133)는 신호 라인들(SL1~SL7)을 통하여 구동 신호들(DS<1>~DS<7>)을 수신하고, 구동 신호들(DS<1>~DS<7>)을 선택된 메모리 블록의 워드 라인들(WL1~WL7)에 제공한다.
도 12는 도 11의 드라이빙 블록을 좀더 자세히 설명하기 위한 도면이다. 도 12에서는 예시적으로 제 1 드라이빙 블록(131_1b)이 도시되어 있다. 도 12를 참조하면, 제 1 드라이빙 블록(131_b1)은 제 1 스위치(S/W1) 및 제 2 스위치(S/W2)를 포함한다.
제 1 스위치(S/W1)는 고전압 발생 회로(120, 도 1 참조) 및 제어 로직(160, 도 1 참조)으로부터 제 1 전압 신호(VS_1) 및 제 1 활성화 신호(EN_1)를 각각 전달받는다. 제 2 스위치(S/W2)는 고전압 발생 회로(120) 및 제어 로직(160)으로부터 제 2 전압 신호(VS_2) 및 제 2 활성화 신호(EN_2)를 각각 전달받는다. 제 1 스위치(S/W1) 및 제 2 스위치(S/W2)는 디코딩 블록(131_a)으로부터 제공된 디코딩된 행 어드레스(DRAi1)에 응답하여, 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2) 중 어느 하나를 제 1 구동 신호(DS<1>)로 출력한다.
도 13 및 도 14는 도 1의 고전압 발생 회로(120)에 의하여 생성된 전압 신호들이 구동 신호로써 워드 라인들에 제공되었을 때, 구동 신호의 라이징 슬롭을 보여주는 도면이다.
구체적으로, 도 13에서는 제 1 전압 신호(VS_1)가 구동 신호로써 선택된 제 7 워드 라인(WL7)에 제공되고, 제 2 전압 신호(VS_2)가 구동 신호로써 비선택된 워드 라인들(즉, 제 1 내지 제 6 워드 라인들(WL1~WL6))에 제공되는 경우가 도시되어 있다. 도 14에서는 제 1 전압 신호(VS_1)가 구동 신호로써 선택된 제 1 워드 라인(WL1)에 제공되고, 제 2 전압 신호(VS_2)가 구동 신호로써 비선택된 워드 라인들(즉, 제 2 내지 제 7 워드 라인들(WL2~WL7))에 제공되는 경우가 도시되어 있다.
도 13에 도시된 바와 같이, 프로그램 동작 시에 제 7 워드 라인(WL7)이 선택된 경우, 제 7 구동 신호(DS<7>)은 패스 전압(Vpass) 및 프로그램 전압(Vpgm)까지 상승하는 동안에 각각 'α' 및 'β'의 라이징 슬롭을 갖는다. 이 경우 비선택된 제 1 내지 제 6 워드 라인들(WL1~WL6)에는 패스 전압(Vpass)까지 상승하는 동안에 'α'의 라이징 슬롭을 갖는 구동 신호들(DS<1>~DS<6>)이 각각 제공된다.
또한, 도 14에 도신된 바와 같이, 프로그램 동작 제 1 워드 라인(WL1)이 선택된 경우, 제 1 구동 신호(DS<1>)는 제 7 구동 신호(DS<1>)와 같이, 패스 전압(Vpass) 및 프로그램 전압(Vpgm)까지 상승하는 동안에 각각 'α' 및 'β'의 라이징 슬롭을 갖는다. 이 경우, 이 경우 비선택된 제 2 내지 제 7 워드 라인들(WL2~WL7)에는 패스 전압(Vpass)까지 상승하는 동안에 'α'의 라이징 슬롭을 갖는 구동 신호들(DS<2>~DS<7>)이 각각 제공된다.
결국, 워드 라이들 사이의 저항 차에 무관하게, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 참조)는 동일한 라이징 슬롭을 갖는 구동 신호들을 워드 라인들에 제공할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 프로그램 속도 차에 의한 읽기 마진의 감소를 방지할 수 있다.
한편, 도 1 내지 도 14에서 설명된 실시 예들은 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상은 다양한 실시 예 및 적용 예에 응용될 수 있다. 이하에서는 본 발명의 다른 실시 예 및 적용 예들이 좀더 자세히 설명될 것이다.
도 15는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 15의 불휘발성 메모리 장치(200)는 램핌 제어 유닛(270)이 제어 로직(260)의 외부에 구현되는 것을 제외하면, 도 1의 불휘발성 메모리 장치(100)와 유사하다. 즉, 도 1의 불휘발성 메모리 장치(100)가 제어 로직(160, 도 1 참조)의 일부를 램핑 제어 로직(170, 도 1 참조)으로 할당함에 비하여, 도 15의 불휘발성 메모리 장치(200)는 램핑 제어 유닛(270)이 제어 로직(260)과 구별되는 별도의 모듈로 구현된다.
이 경우, 램핑 제어 유닛(270)은 제어 로직(260)의 제어에 응답하여 동작하며, 고전압 발생 유닛(220)은 램핑 제어 유닛(270)의 제어에 응답하여 단계적으로 증가하는 제 1 및 제 2 전압 신호(VS_1, VS_2)를 생성한다. 고전압 발생 유닛(220)의 동작은 도 1의 고전압 발생 유닛(120)의 동작과 유사하므로, 자세한 설명은 생략된다.
도 1 내지 도 15에서, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 200)은 프로그램 동작 시에 동일한 라이징 슬롭을 갖는 구동 신호들을 각 워드 라인에 제공하는 것으로 설명된다. 다만, 이는 예시적인 것이며, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 200)은 읽기 동작 시에도 응용될 수 있다. 이는 이하의 도 16 내지 도 20을 참조하여, 좀더 자세히 설명된다.
도 16 내지 도 18은 서로 다른 라이징 슬롭을 갖는 구동 신호들에 의한 읽기 교란(Read Disturbance)을 설명하기 위한 도면이다.
도 16에서는 메모리 셀(MC)의 문턱 전압의 산포가 도시되어 있다. 예시적으로, 메모리 셀(MC)은 4 개의 논리 상태들(E,P1,P2,P3)에 대응하는 문턱 전압의 산포를 갖는 것으로 가정된다. 즉, 메모리 셀(MC)은 2 비트를 저장하는 것으로 가정된다. 그러나, 메모리 셀(MC)은 2 비트를 저장하는 것으로 한정되지 않는다.
도 17에서는 서로 다른 라이징 슬롭을 갖는 구동 신호들에 의한 읽기 동작이 도시되어 있다. 설명의 편의상, 제 1 내지 제 7 워드 라인(WL1~WL7)에 제공되는 구동 신호의 라이징 슬롭은 기판에 가까울수록 커진다고 가정된다. 또한, 제 2 워드 라인(WL2)에 대한 읽기 동작이 수행된다고 가정된다.
도 18에서는 도 17의 선택된 스트링 라인(Selected SSL)에 대응하는 낸드 스트링들 중 하나의 낸드 스트링의 채널 전압이 도시되어 있다. 구체적으로, 도 18에서는 제 6 시간(t6, 도 17 참조)에서의 낸드 스트링의 채널 전압이 도시되어 있다. 제 1 내지 제 7 메모리 셀(MC1~MC7)은 각각 도 6의 제 1 내지 제 7 워드 라인(WL1~WL7)의 메모리 셀들 중 동일한 낸드 스트링에 속하는 메모리 셀들에 대응한다. 설명의 편의상, 제 3 메모리 셀(MC3)은 논리 상태(P3)에 대응하는 문턱 전압을 갖는다고 가정된다. 제 1, 제 2, 제 4 내지 제 7 메모리 셀들(MC1, MC2, MC4~MC7)은 소거 상태(E)에 대응하는 문턱 전압을 갖는다고 가정된다.
도 16 내지 도 18을 참조하면, 먼저, 비트 라인(BL)이 비트 라인 프리 차지 전압(VBL)으로 프리 차지(Precharge) 된다. 이 후, 선택된 스트링 선택 라인(Selected SSL)과 접지 선택 라인(GSL)에 각각 스트링 선택 전압(VSSL)과 접지 선택 전압(VGSL)이 제공된다. 또한, 선택된 제 2 워드 라인(WL2)에는 제 1 선택 읽기 전압(Vrd1)이 제공되고, 비선택된 워드 라인들(WL1, WL3~WL7)에는 비선택 읽기 전압(Vread)이 제공된다.
기판(111)에 가까울수록 라이징 슬롭이 크기 때문에, 제 1 내지 제 7 워드 라인(WL1~WL7)에 제공되는 제 1 내지 제 7 구동 신호(DS<1>~DS<7>)는 각각 순차적으로 제 1 선택 읽기 전압(Vrd1) 레벨에 도달한다. 이 경우, 제 3 메모리 셀(MC3)을 제외한 메모리 셀들(MC1, MC2, MC4~MC7)이 소거 상태(E)의 문턱 전압을 갖기 때문에, 메모리 셀들(MC1, MC2, MC4~MC7)은 각각 순차적으로 턴 온 된다. 예를 들어, 제 1 메모리 셀(MC1)은 다른 소거 상태의 메모리 셀들에 비하여 가장 빠른 제 3 시간(t3)에 턴 온 되고, 제 7 메모리 셀(MC7)은 다른 소거 상태의 메모리 셀들에 비하여 가장 느린 제 5 시간(t5)에 턴 온 된다.
한편, 제 3 메모리 셀(MC3)은 논리 상태(P3)에 대응하는 문턱 전압을 갖기 때문에, 제 3 메모리 셀(MC3)은 제 3 워드 라인(WL3)에 제공되는 제 3 구동 신호(DS<3>)가, 예를 들어, 비선택 읽기 전압(Vread)에 도달해야 턴 온 된다. 따라서, 제 3 메모리 셀(MC3)은 다른 메모리 셀들(MC1, MC2, MC4~MC7)에 비하여 가장 느린 제 6 시간(t6)에 턴 온 될 수 있다.
이 경우, 도 18에 도시된 바와 같이, 제 1 내지 제 7 메모리 셀들(MC1~MC7)을 포함하는 낸드 스트링의 채널 전압은 제 3 메모리 셀(MC3)을 중심으로 분리될 수 있다. 즉, 제 6 시간(t6)에서, 제 3 메모리 셀(MC3)은 턴 오프 되고, 다른 메모리 셀들(MC1, MC2, MC4~MC7)은 턴 온 되기 때문에, 낸드 스트링의 채널 전압은 제 3 메모리 셀(MC3)을 중심으로 각각 접지 전압(Vss)과 비트 라인 프리 차지 전압(VBL)으로 구분된다. 이러한 채널 전압의 차이는 열 전자 주입(Hot electron injection)에 의한 읽기 교란을 발생할 수 있으며, 이러한 읽기 교란은 읽기 마진의 감소를 야기할 수 있다.
상술한 읽기 교란을 방지하기 위하여 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 200)은 읽기 동작 시에 목표 전압까지 단계적으로 증가하는 전압 신호를 발생하고, 이를 구동 신호로써 워드 라인들에 제공한다. 이는 이하의 도 19 및 도 20에서 좀더 자세히 설명된다.
도 19는 도 1의 고전압 발생 회로(120) 및 램핑 로직(170)의 일 실시 예를 보여주는 블록도이다. 도 19를 참조하면, 고전압 발생 회로(120)는 제 1 및 제 2 전압 발생기(121, 122)를 포함하며, 램핑 로직(170)은 제 1 및 제 2 서브 램핑 로직(171, 172)을 포함한다.
도 19에 도시된 바와 같이, 제 1 전압 발생기(121)는 제 1 서브 램핑 로직(171)의 제어에 응답하여, 선택 읽기 전압(Vrd)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)를 생성한다. 즉, 제 1 전압 발생기(121)는 프로그램 동작 시에는 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)를 생성하고, 읽기 동작 시에 선택 읽기 전압(Vrd)까지 단계적으로 증가하는 제 1 전압 신호(VS_1)를 생성한다. 제 1 전압 발생기(121)에 의하여 생성된 제 1 전압 신호(VS_1)는 이 후 선택된 워드 라인에 구동 신호로써 제공된다.
마찬가지로, 제 2 전압 발생기(122)는 제 2 서브 램핑 로직(172)의 제어에 응답하여, 프로그램 동작 시에는 패스 전압(Vpass)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 생성하고, 읽기 동작 시에 비선택 읽기 전압(Vread)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 생성한다. 제 2 전압 발생기(122)에 의하여 생성된 제 2 전압 신호(VS_2)는 이 후 비선택된 워드 라인들에 구동 신호로써 제공된다.
상술한 바와 같이, 제 1 및 제 2 전압 발생기(121, 122)는 읽기 동작 시에 단계적으로 증가하는 제 1 및 제 2 전압 신호(VS_1, VS_2)를 각각 발생함으로써, 읽기 교란을 방지할 수 있다.
한편, 도 19에서, 제 1 및 제 2 전압 발생기(121, 122)는 프로그램 동작뿐만 아니라 읽기 동작 시에도 동작하는 것으로 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이며, 본 발명의 다른 실시 예에 따른 고전압 발생 회로(120)는 프로그램 동작 시에 동작하는 전압 발생기와 읽기 동작 시에 동작하는 전압 발생기를 각각 구비할 수 있다. 이는 이하의 도 20에서 좀더 자세히 설명된다.
도 20은 도 1의 고전압 발생 회로(120) 및 램핑 로직(170)의 다른 실시 예를 보여주는 블록도이다. 도 20을 참조하면, 고전압 발생 회로(120)는 제 1 내지 제 4 전압 발생기들(121~124)을 포함하며, 램핑 로직(170)은 제 1 내지 제 4 서브 램핑 로직들(171~174)을 포함한다.
도 20에 도시된 바와 같이, 제 1 및 제 2 전압 발생기(121, 122)는 프로그램 동작이 수행되는 경우에 동작하며, 각각 제 1 및 제 2 서브 램핑 로직(171, 172)의 제어에 응답하여 프로그램 전압(Vpgm)까지 단계적으로 증가하는 제 1 전압 신호(VS_1) 및 패스 전압(Vpass)까지 단계적으로 증가하는 제 2 전압 신호(VS_2)를 생성한다. 제 3 및 제 4 전압 발생기(173, 174)는 읽기 동작이 수행되는 경우에 동작하며, 각각 제 3 및 제 4 서브 램핑 로직(173, 174)의 제어에 응답하여 선택 읽기 전압(Vrd)까지 단계적으로 증가하는 제 3 전압 신호(VS_3) 및 비선택 읽기 전압 (Vread)까지 단계적으로 증가하는 제 4 전압 신호(VS_4)를 생성한다. 따라서, 프로그램 동작 시의 읽기 마진의 감소 및 읽기 동작 시의 읽기 교란이 각각 방지될 수 있다.
한편, 설명의 편의상, 도 19 및 도 20의 전압 발생 회로는 도 1의 불휘발성 메모리 장치(100)에 적용되는 것으로 가정되었으나, 도 15의 불휘발성 메모리 장치(200)에도 적용될 수 있음은 물론이다.
한편, 도 1 내지 도 20에서, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 200)은 목표 전압까지 단계적으로 증가하는 제 1 전압 신호(VS_1) 및 제 2 전압 신호(VS_2)를 발생하는 것으로 가정된다. 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들은 비선택된 워드 라인들에 제공될 제 2 전압 신호(VS_2)만을 목표 전압까지 단계적으로 증가시킴으로써 발생할 수 있다.
한편, 램핑 로직(170)은 불휘발성 메모리 장치(100)의 동작에 따라 제 1 및 제 2 전압 신호(VS_1, VS_2)의 램핑 스텝의 크기를 유연하게 조정할 수 있다. 예를 들어, 램핑 로직(170)은 제 1 및 제 2 전압 신호(VS_1, VS_2)의 목표 전압의 레벨에 따라 서로 다른 램핑 스텝의 크기를 갖도록 고전압 발생 회로(120)를 제어할 수 있다.
한편, 도 6에서는, 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)은 제 1 실시 예에 따른 등가 회로(BLK_1)에 대응된다고 설명된다. 그러나, 이는 예시적인 것으로, 본 발명의 실시 예는 이에 한정되지 않는다. 이하에서는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 2 내지 제 5 실시 예에 따른 등가회로가 설명될 것이다.
도 21은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 2 실시 예에 따른 등가 회로(BLKi_2)를 보여주는 회로도이다. 도 6을 참조하여 설명된 등가 회로와 비교하면, 메모리 블록(BLKi_3)의 각 낸드 스트링(NS)에 측면 트랜지스터(LTR)가 추가적으로 제공된다.
각 낸드 스트링(NS)에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 높이를 갖는 제 1 도전 라인들(211, 212, 213)은 접지 선택 라인(GSL)에 대응한다.
제 1 높이를 갖는 제 1 도전 라인들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 라인들(211, 212, 213)에 인접한 표면층(114)의 영역에 채널이 형성된다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성된다. 또한, 제 1 도전 라인들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 라인들(211, 212, 213)에 인접한 기판(111)의 영역에 채널이 형성된다.
제 1 도핑 영역(311)은 제 1 도전 라인(211)의 전압에 의해 기판(111)에 생성된 채널과 연결된다. 제 1 도전 라인(211)의 전압에 의해 기판(111)에 생성된 채널은 제 1 도전 라인(211)의 전압에 의해 제 2 방향의 바디로 동작하는 표면층(114)에 생성된 채널과 연결된다.
마찬가지로, 제 1 도전 라인들(211, 212, 213)의 전압에 의해 기판(111)에 채널이 형성된다. 제 1 내지 제 4 도핑 영역들(311~314)은 제 1 도전 라인들(211, 212, 213)의 전압에 의해 기판(111)에 생성된 채널을 통해 제 2 방향의 바디로 동작하는 표면층들(114)에 각각 연결된다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 내지 제 4 도핑 영역들(311~314)은 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC7)의 채널은 접지 선택 라인(GSL)의 전압에 의해 형성되는 기판(111)에 수직한 채널 및 기판(111)에 평행한 채널을 통해 전기적으로 연결된다.
즉, 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC3) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터가 제공되는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터는 측면 트랜지스터(LTR)로 이해될 수 있다.
도 22는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 3 실시 예에 따른 등가 회로(BLKi_4)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi_1)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다.접지 선택 트랜지스터들(GST1, GST2)은 하나의 접지 선택 라인(GSL)에 연결된다.
도 23은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 4 실시 예에 따른 등가 회로(BLKi_5)를 보여주는 회로도이다. 도 22의 메모리 블록(BLKi_3)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 제공될 수 있다.
동일한 행의 낸드 스트링들에서, 동일한 높이의 스트링 선택 트랜지스터들(SST)은 하나의 스트링 선택 라인(SSL)을 공유할 것이다. 예를 들면, 제 1 행의 낸드 스트링들(NS11~NS13)에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 11 스트링 선택 라인(SSL11)을 공유한다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 21 스트링 선택 라인(SSL21)을 공유한다.
제 2 행의 낸드 스트링들(NS21~NS23)에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 12 스트링 선택 라인(SSL12)을 공유한다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 22 스트링 선택 라인(SSL22)을 공유한다.
제 3 행의 낸드 스트링들(NS31~NS33)에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 13 스트링 선택 라인(SSL13)을 공유한다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 23 스트링 선택 라인(SSL23)을 공유한다.
도 24는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 제 5 실시 예에 따른 등가 회로(BLKi_6)를 보여주는 회로도이다. 도 23의 메모리 블록(BLKi_4)과 비교하면, 동일한 행의 낸드 스트링들(NS)에 대응하는 스트링 선택 라인들(SSL)은 공통으로 연결된다.
한편, 도 2의 메모리 블록들 중 도 3 내지 도 5를 참조하여 설명된 메모리 블록은 다양한 변형 예들로 구현될 수 있다. 이하에서는 본 발명의 실시 예에 따른 메모리 블록의 변형 예들이 설명될 것이다.
도 25는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 2 실시 예(BLKj)를 보여주는 사시도이다. 메모리 블록(BLKj)의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 4에 도시된 단면도와 동일하다.
도 3의 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKj)에서, 필라들(113')은 사각 기둥의 형태로 제공될 것이다. 또한, 제 1 방향을 따라 특정 거리 만큼 이격되어 배치된 필라들(113') 사이에, 절연 물질들(101)이 제공된다. 예시적으로, 절연 물질들(101)은 제 2 방향을 따라 신장되어 기판(111)에 접촉될 것이다.
도 3을 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293)은 절연 물질들(101)에 의해 제 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리된다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
즉, 절연 물질(101)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)로 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.
메모리 블록(BLKj)은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKj)의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 유지될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKj)의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 일정하게 유지될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 26은 도 25의 메모리 블록(BLKj)의 변형 예(BLKj')를 보여주는 사시도이다. 메모리 블록(BLKj')의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 18에 도시된 단면도와 동일하다. 메모리 블록(BLKj')의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKj')은 도 25를 참조하여 설명된 메모리 블록(BLKj)과 동일하다.
메모리 블록(BLKj')에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 17 및 도 18을 참조하여 설명된 바와 동일하게 구성될 것이다.
하나의 필라(113')는 두 개의 낸드 스트링(NS)을 형성한다. 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)에 대응한다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
메모리 블록(BLKj')은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKj')의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 조정될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKj')의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 조정될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 27은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 3 실시 예(BLKm)를 보여주는 사시도이다. 도 28은 도 27의 메모리 블록(BLKm)의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공되는 것을 제외하면, 메모리 블록(BLKm)은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)과 동일하게 구성된다. 예시적으로, n 타입 도핑 영역(315)은 n 타입 웰로서 제공될 수 있다.
메모리 블록(BLKm)은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKm)의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 유지될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKm)의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 일정하게 유지될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 29는 도 27의 메모리 블록(BLKm)의 변형 예(BLKm')를 보여주는 사시도이다. 도 30은 도 29의 메모리 블록(BLKm')의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 메모리 블록(BLKm')의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKm')은 도 27 및 도 28를 참조하여 설명된 메모리 블록(BLKm)과 동일하다.
메모리 블록(BLKm')에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 22 및 도 21을 참조하여 설명된 바와 동일하게 구성될 것이다. 도 27 및 도 28를 참조하여 설명된 바와 마찬가지로, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공된다.
메모리 블록(BLKm')은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKm')의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 조정될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKm')의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 조정될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 31은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 4 실시 예(BLKn)를 보여주는 사시도이다. 도 32는 도 31의 메모리 블록(BLKn)의 Ⅴ-Ⅴ' 선에 따른 단면도이다. 도 31 및 도 32을 참조하면, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)은 도 27 및 도 28를 참조하여 설명된 바와 같이 플레이트(plate) 형태로 제공된다.
도 3 및 도 4를 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 워드 라인들(WL1~WL7)을 형성하는 제 1 도전 라인들(221'~281')은 플레이트(plate) 형태로 제공된다.
각 필라(113')의 표면층(116')은 절연막을 포함한다. 필라(113')의 표면층(116')은 도 5를 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 표면층(116')은 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막을 포함할 것이다. 필라(113')의 중간층(114')은 p 타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.
예시적으로, 제 8 높이의 제 1 도전 라인(281')이 스트링 선택 라인(SSL)으로 사용될 때, 제 8 높이의 제 1 도전 라인(281')은 제 9 높이의 제 1 도전 라인(291')과 마찬가지로 분할될 것이다.
메모리 블록(BLKn)은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKn)의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 유지될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKn)의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 일정하게 유지될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 33은 도 31의 메모리 블록(BLKn)의 변형 예(BLKn')를 보여주는 사시도이다. 도 34는 도 33의 메모리 블록(BLKn')의 Ⅵ-Ⅵ' 선에 따른 단면도이다. 메모리 블록(BLKn')의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKn')은 도 31 및 도 32를 참조하여 설명된 메모리 블록(BLKn)과 동일하다.
메모리 블록(BLKn')에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 22 및 도 21을 참조하여 설명된 바와 동일하게 구성될 것이다.
메모리 블록(BLKn')은 도 6 또는 도 21 내지 24를 참조하여 설명된 등가 회로들로 구현될 수 있다. 프로그램 동작 시에 메모리 블록(BLKn')의 워드 라인들에 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 라이징 슬롭은 일정하게 유지될 것이다. 따라서, 프로그램 속도 차이에 의한 읽기 마진의 감소가 방지될 수 있다. 읽기 동작 시에 메모리 블록(BLKn')의 워드 라인들에 제공되는 선택 읽기 전압(Vrd) 및 비선택 읽기 전압(Vread)의 라이징 슬롭은 일정하게 유지될 수 있다. 따라서, 읽기 교란이 방지될 수 있다.
도 35는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 5 실시 예(BLKo)를 보여주는 사시도이다. 도 36은 도 35의 메모리 블록(BLKo)의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 35 및 도 36을 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리 만큼 이격되어 배치되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
제 1 내지 제 4 상부 워드 라인들(UW1~UW4)로부터 제 3 방향으로 이격된 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW2~DW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다.
제 1 방향을 따라 특정 거리 만큼 이격되어 제 1 내지 제 3 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, 제 1 방향을 따라 특정 거리 만큼 이격되어 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다.
하부 워드 라인들(DW1~DW4)로부터 제 3 방향으로 이격된 기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제 2 방향을 따라 순차적으로 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리 만큼 이격되어 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입을 갖는 실리콘 물질을 포함할 것이다. 예시적으로, 공통 소스 라인(CSL)이 금속 또는 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n 타입을 갖는 소스들이 추가적으로 제공될 수 있다. 예시적으로, 공통 소스 라인(CSL)과 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n 타입을 갖는 실리콘 물질을 포함할 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제 1 방향을 따라 순차적으로 제공된다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 표면층(116'')은 도 5를 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.
터널 절연막은 열산화막을 포함할 것이다. 전하 저장막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은(119)은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막(119)은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p 타입을 갖는 실리콘 물질을 포함할 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 제 2 방향의 바디로 동작한다.
기판(111)에서, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 컨택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구성될 것이다.
예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 컨택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구성될 것이다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1), 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2), 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.
하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKo)의 등가 회로는 도 6과 마찬가지로 나타날 것이다. 그러나, 메모리 블록(BLKo)의 워드 라인들, 비트 라인들, 그리고 스트링들의 수는 한정되지 않는다.
예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)에서 바디로 동작하는 내부층에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다.
예시적으로, 설명의 편의를 위하여, 제 1 방향으로 신장되는 도전 라인들(UW1~UW8, DW1~DW4)은 워드 라인들인 것으로 설명되었다. 그러나, 비트 라인들(BL1~BL3)과 인접한 상부 워드 라인들(UW1, UW8)은 스트링 선택 라인들(SSL)로 사용될 것이다.
도 37은 도 1 또는 도 14의 불휘발성 메모리 장치(100, 200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 37을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1 내지 도 36을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 것이다. 즉, 불휘발성 메모리 장치(1100)는 목표 전압까지 단계적으로 증가하는 전압들(예를 들어, Vpgm/Vpass 또는 Vrd/Vread)을 발생함으로써, 워드 라인들에 제공되는 구동 신호들의 라이징 슬롭을 일정하게 유지할 것이다. 따라서, 읽기 마진의 감소 및 읽기 교란이 방지될 것이다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 38은 도 37의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 38을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 38에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 불휘발성 메모리 칩은 도 1 내지 도 36을 참조하여 설명된 불휘발성 메모리 장치(100)와 마찬가지로 구성된다. 즉, 불휘발성 메모리 칩은 목표 전압까지 단계적으로 증가하는 전압들(예를 들어, Vpgm/Vpass 또는 Vrd/Vread)을 발생함으로써, 워드 라인들에 제공되는 구동 신호들의 라이징 슬롭을 일정하게 유지할 것이다. 따라서, 읽기 마진의 감소 및 읽기 교란이 방지될 것이다.
도 38에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 39는 도 38을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 39을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 39에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 39에서, 도 38을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 37을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 37 및 도 38를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200 ; 불휘발성 메모리 장치
110 ; 메모리 셀 어레이
BLK1~BLKz ; 메모리 블록
NS ; 낸드 스트링
Vpgm ; 프로그램 전압
Vpass ; 패스 전압
Vrd ; 선택 읽기 전압
Vread ; 비선택 읽기 전압
VS_1: 제 1 전압 신호
VS_2: 제 2 전압 신호

Claims (10)

  1. 기판과 직교하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통하여 상기 메모리 셀 어레이에 연결된 행 선택 회로; 및
    상기 워드 라인들에 제공될 전압들을 발생하는 전압 발생 회로를 포함하며,
    상기 전압 발생 회로는 목표 전압 레벨까지 단계적으로 증가시키는 방식으로 상기 전압들을 발생하되,
    상기 전압 발생 회로는:
    프로그램 전압 레벨까지 단계적으로 증가하는 제 1 전압 신호를 발생하는 제 1 전압 발생기; 및
    패스 전압 레벨까지 단계적으로 증가하는 제 2 전압 신호를 발생하는 제 2 전압 발생기를 포함하는 불휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 행 선택 회로는 상기 제 2 전압 신호를 상기 워드 라인들 중 비선택된 워드 라인들에 구동 신호들로써 제공하며, 상기 비선택된 워드 라인들에 제공되는 상기 구동 신호들은 동일한 라이징 슬롭을 갖는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전압 발생 회로는 읽기 동작 시에 비선택 읽기 전압 레벨까지 단계적으로 증가하는 전압 신호를 생성하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전압 발생 회로는
    선택 읽기 전압 레벨까지 단계적으로 증가하는 제 3 전압 신호를 발생하는 제 3 전압 발생기; 및
    비선택 읽기 전압 레벨까지 단계적으로 증가하는 제 4 전압 신호를 발생하는 제 4 전압 발생기를 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 행 선택 회로는 상기 제 4 전압 신호를 상기 워드 라인들 중 비선택된 워드 라인들에 구동 신호들로써 제공하며, 상기 비선택된 워드 라인들에 제공되는 상기 구동 신호들은 동일한 라이징 슬롭을 갖는 불휘발성 메모리 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 전압들의 목표 전압 레벨에 따라 서로 다른 램핑 스텝의 크기를 갖도록 상기 전압 발생 회로를 제어하는 램핑 로직을 더 포함하는 불휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 기판과 평행한 평면 상의 메모리 셀들은 동일한 워드 라인을 공유하는 불휘발성 메모리 장치.
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