JP6956525B2 - 半導体装置、記憶装置、及び電子機器 - Google Patents

半導体装置、記憶装置、及び電子機器 Download PDF

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Description

本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらの少なくとも一を有するシステムを一例として挙げることができる。
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット(CPU)、グラフィクスプロセシングユニット、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進んでいる。
特に、近年、上述した電子機器などにおいて扱われているデータ量は増加しており、記憶容量の大きい記憶装置が求められている。特許文献1及び特許文献2では、多値のデータの書き込み、読み出しを可能にした半導体装置について開示している。また、大きい記憶容量を有する記憶装置を実現するには、記憶装置が有する回路を微細化する技術が求められている。
特開2012−256400号公報 特開2014−199707号公報
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、データ容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
(1)
本発明の一態様は、第1乃至第5絶縁体と、第1乃至第3導電体と、第1半導体と、第2半導体と、を有する半導体装置であり、第1導電体は、第1絶縁体の上面に有し、第2絶縁体は、第1導電体の上面に有し、第2導電体は、第2絶縁体の第1上面に有し、第2導電体は、第3絶縁体の第1下面に有し、第4絶縁体は、第1絶縁体の側面と、第1導電体の側面と、第2絶縁体の側面と、第2絶縁体の第2上面と、第2導電体の側面と、第3絶縁体の第2下面と、第3絶縁体の側面と、を含む領域に連なるように有し、第1半導体は、第4絶縁体の形成面上に連なるように有し、第3導電体は、第1半導体が形成されている領域のうち、第2導電体の側面と重畳する領域に有し、第5絶縁体は、第3導電体の形成面と、第1半導体が形成されている領域のうち、第1絶縁体の側面と重畳する領域と、第2導電体の側面と重畳する領域と、第2絶縁体の側面と重畳する領域と、第3絶縁体の側面と重畳する領域と、に有し、第2半導体は、第5絶縁体の形成面に有することを特徴とする半導体装置である。
(2)
又は、本発明の一態様は、第1乃至第5絶縁体と、第1乃至第3導電体と、第1乃至第3半導体と、を有する半導体装置であり、第1導電体は、第1絶縁体の第1上面に有し、記第1導電体は、第2絶縁体の第1下面に有し、第2導電体は、第2絶縁体の第1上面に有し、第2導電体は、第3絶縁体の第1下面に有し、第3半導体は、第1絶縁体の第2上面と、第1導電体の側面と、第2絶縁体の第2下面と、を含む領域に有し、第4絶縁体は、第1絶縁体の側面と、第1半導体の形成面と、第2絶縁体の側面と、第2絶縁体の第2上面と、第2導電体の側面と、第3絶縁体の第2下面と、第3絶縁体の側面と、を含む領域に連なるように有し、第1半導体は、第4絶縁体の形成面上に連なるように有し、第3導電体は、第1半導体が形成されている領域のうち、第2導電体の側面と重畳する領域に有し、第5絶縁体は、第3導電体の形成面と、第1半導体が形成されている領域のうち、第1絶縁体の側面と重畳する領域と、第3半導体の形成面と重畳する領域と、第2絶縁体の側面と重畳する領域と、第3絶縁体と重畳する領域と、に有し、第2半導体は、第5絶縁体の形成面に有することを特徴とする半導体装置である。
(3)
又は、本発明の一態様は、第1乃至第4絶縁体と、第1乃至第4導電体と、第1半導体と、第2半導体と、を有する半導体装置であり、第1絶縁体は、第1導電体の第1上面に有し、第2導電体は、第1絶縁体の第1上面に有し、第2絶縁体は、第3導電体の第1下面に有し、第2導電体は、第2絶縁体の第1下面に有し、第3絶縁体は、第1導電体の側面と、第1導電体の第2上面と、第1絶縁体の側面と、第1絶縁体の第2上面と、第2導電体の側面と、第2絶縁体の第2下面と、第2絶縁体の側面と、第3導電体の第2下面と、第3導電体の側面と、を含む領域に連なるように有し、第1半導体は、第4絶縁体の形成面上に連なるように有し、第4導電体は、第1半導体が形成されている領域のうち、第1絶縁体の側面と重畳する領域と、第2導電体の側面と重畳する領域と、第2絶縁体の側面と重畳する領域と、に有し、第4絶縁体は、第4導電体の形成面と、第1半導体が形成されている領域のうち、第1導電体と重畳する領域と、第3導電体と重畳する領域と、に有し、第2半導体は、第4絶縁体の形成面に有することを特徴とする半導体装置である。
(4)
又は、本発明の一態様は、前記(1)乃至(3)において、第6絶縁体と、第5導電体と、を有し、第6絶縁体は、第2半導体の形成面に有し、第4導電体は、第6絶縁体の形成面に有することを特徴とする半導体装置である。
(5)
又は、本発明の一態様は、前記(1)乃至(4)において、第1半導体は、金属酸化物を有することを特徴とする半導体装置である。
(6)
又は、本発明の一態様は、前記(1)乃至(5)において、第2半導体は、金属酸化物を有することを特徴とする半導体装置である。
(7)
又は、本発明の一態様は、前記(1)乃至前記(5)において、第2半導体は、シリコンを有することを特徴とする半導体装置である。
(8)
又は、本発明の一態様は、前記(1)乃至前記(7)に記載の半導体装置と、周辺回路と、を有する記憶装置である。
(9)
又は、本発明の一態様は、前記(8)に記載の記憶装置と、筐体と、を有する電子機器である。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供することができる。又は、本発明の一態様によって、データ容量の大きい記憶装置を提供することができる。又は、本発明の一態様によって、信頼性の高い記憶装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すフローチャート。 半導体装置の構成例を説明するための上面図、及び断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶装置の一例を示すブロック図。 金属酸化物の原子数比の範囲を説明する図。 CPUを説明するブロック図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。
本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OS FETと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、チャネル形成領域にシリコンを有するトランジスタをSiトランジスタと記載する場合がある。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、動作方法、及び作製方法について、説明する。なお、以下の記載において、例えば、“[x,y]”は第x列第y列の要素を意味し、“[z]”は、第z行あるいは第z列の要素を意味する。特に行や列を指定する必要がないときは、これらの表記は省略される。
<回路構成例>
はじめに、半導体装置の回路構成について、図1(A)を参照して説明する。図1(A)には、n個(nは1以上の整数である。)のメモリセルの回路図が示されている。すなわち、メモリセルMC[1]乃至メモリセルMC[n]のメモリセルと、それらを制御するための配線WWL[1]乃至配線WWL[n]、配線RWL[1]乃至配線RWL[n]、配線WBL、配線RBLを有する。なお、配線WWLは書き込みワード線として機能し、配線RWLは読み出しワード線として機能し、配線WBLは書き込みビット線として機能し、配線RBLは読み出しビット線として機能する。
それぞれのメモリセルMCは、トランジスタWTr、トランジスタRTr、容量素子CSを有する。図1(A)に図示しているトランジスタRTrは、バックゲートを有するトランジスタであり、バックゲートに電位を印加することにより、トランジスタRTrのしきい値電圧を変動することができる。なお、図1(A)に図示している配線BGLは、それぞれメモリセルMC[1]乃至メモリセルMC[n]が有するトランジスタRTrのバックゲートと電気的に接続されている。また、図1に示す半導体装置は、配線BGLがメモリセルMC[1]乃至メモリセルMC[n]が有するトランジスタRTrのバックゲートのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ独立に電気的接続して、それぞれ互いに異なった電位を供給する構成としてもよい。
トランジスタWTrのチャネル形成領域は、実施の形態3で説明する金属酸化物を有することが好ましい。特に、インジウム、元素M(元素Mとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など)、亜鉛から一、又は複数選ばれた金属酸化物の場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有する。データの保持を行うトランジスタWTrとして、この特性を有するトランジスタを適用することにより、メモリセルMCに長時間データを保持することができる。これにより、保持したデータのリフレッシュ回数を低減することができるため、半導体装置の消費電力を低減することができる。
また、トランジスタRTrのチャネル形成領域としては、トランジスタの電界効果移動度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、半導体装置をより早く動作することができる。例えば、トランジスタRTrのチャネル形成領域に含まれる材料としては、実施の形態3で説明する金属酸化物、シリコンなどの半導体材料を有することができる。
トランジスタWTrは、書き込みトランジスタとして機能し、トランジスタRTrは読み出しトランジスタとして機能する。トランジスタWTrのオン状態、オフ状態の切り替えは、配線WWLに印加される電位によって行われる。容量素子CSの一方の電極の電位は、配線RWLで制御される。容量素子CSの他方の電極は、トランジスタRTrのゲートに電気的に接続されている。容量素子CSの他方の電極をメモリノードと言い換えることができる。各メモリセルMCのメモリノードは、そのメモリセルMCが有するトランジスタWTrの第1端子に電気的に接続されている。
また、トランジスタWTrの第2端子は、回路構成的には、隣接するメモリセルMCのトランジスタWTrの第1端子と直列に、電気的に接続されている。同様に、トランジスタRTrの第1端子は、隣接するメモリセルのトランジスタRTrの第2端子と直列に、電気的に接続される。そして、メモリセルMC[n]が有するトランジスタWTrの第2端子は、配線WBLと電気的に接続され、メモリセルMC[n]が有するトランジスタRTrの第2端子は、配線RBLと電気的に接続されている。なお、本実施の形態では、メモリセルMC[n]が有するトランジスタRTrの第2端子と配線RBLとの接続点をノードN1と呼称し、メモリセルMC[1]が有するトランジスタRTrの第1端子をノードN2と呼称する。なお、ノードN1と配線RBLとの間の導通状態を制御するために、トランジスタRTrと直列に、選択用トランジスタを接続してもよい。同様に、ノードN2と接続された配線と、ノードN2との間の導通状態を制御するために、トランジスタRTrと直列に、選択用トランジスタを接続してもよい。
なお、本発明の一態様は、図1(A)に示す半導体装置に限定されない。本発明の一態様は、場合によって、状況に応じて、又は、必要に応じて、図1(A)に示す半導体装置を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図1(B)に示すとおり、必要があれば、トランジスタWTrにもバックゲートを設けた半導体装置としてもよい。なお、図1(B)に図示している半導体装置は、図1(A)に図示している半導体装置の構成に加え、メモリセルMC[1]乃至メモリセルMC[n]が有するトランジスタWTrにバックゲートを設けて、当該バックゲートのそれぞれに配線BGLと電気的に接続した構成となっている。また、例えば、本発明の一態様は、図1(C)に示すとおり、トランジスタRTr、及びトランジスタWTrにバックゲートを設けない半導体装置としてもよい。
ところで、図1(A)(B)(C)に示す半導体装置の記憶容量を更に増やしたい場合、図1(A)(B)(C)に示す半導体装置をマトリクス状となるように並べて配置すればよい。例えば、図1(B)に示す半導体装置をマトリクス状となるように並べて配置した場合、その回路構成は、図2に示す構成となる。
図2に示す半導体装置は、図2(B)に示した半導体装置を1列としてm列(mは1以上の整数である。)並べて配置したもので、配線RWL、及び配線WWLを同じ行のメモリセルMCと共有するように電気的に接続した構成となっている。つまり、図2に示す半導体装置は、n行m列のマトリクス状の半導体装置であり、メモリセルMC[1,1]乃至メモリセルMC[n,m]を有する。そのため、図2に示す半導体装置は、配線RWL[1]乃至配線RWL[n]と、配線WWL[1]乃至配線WWL[n]と、配線RBL[1]乃至配線RBL[m]と、配線WBL[1]乃至WBL[m]と、配線BGL[1]乃至配線BGL[m]と、によって、電気的に接続されている。具体的には、メモリセルMC[j,i](jは1以上n以下の整数であり、iは1以上m以下の整数である。)の容量素子CSの一方の電極は、配線RWL[j]と電気的に接続され、メモリセルMC[j,i]のトランジスタWTrのゲートは、配線WWL[j]と電気的に接続されている。配線WBL[i]は、メモリセルMC[n,i]のトランジスタWTrの第2端子と電気的に接続され、配線RBL[i]は、メモリセルMC[n,i]のトランジスタRTrの第2端子と電気的に接続されている。
なお、図2は、メモリセルMC[1,1]、メモリセルMC[1,i]、メモリセルMC[1,m]、メモリセルMC[j,1]、メモリセルMC[j,i]、メモリセルMC[j,m]、メモリセルMC[n,1]、メモリセルMC[n,i]、メモリセルMC[n,m]、配線RWL[1]、配線RWL[j]、配線RWL[n]、配線WWL[1]、配線WWL[j]、配線WWL[n]、配線RBL[1]、配線RBL[i]、配線RBL[m]、配線WBL[1]、配線WBL[i]、配線WBL[m]、配線BGL[1]、配線BGL[i]、配線BGL[m]、容量素子CS、トランジスタWTr、トランジスタRTr、ノードN1、ノードN2のみ図示しており、それ以外の配線、素子、記号、及び符号は省略している。
また、図2(C)に示した半導体装置を1列としてm列(mは1以上の整数である。)並べて配置したものを、図3に示す。なお、図3に示す半導体装置は、全てのメモリセルMCが有するそれぞれのトランジスタにバックゲートを設けていない構成となっており、そのため、図3に示す半導体装置は、配線BGLを有していない。なお、図3の半導体装置については、図2に示す半導体装置の説明の記載を参酌する。
<動作方法例>
次に、図1(A)乃至図1(C)に示した半導体装置の動作方法の一例について説明する。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線WWLに印加される低レベル電位、高レベル電位のそれぞれは、配線RWLに印加される低レベル電位、高レベル電位と異なる電位であってもよい。
また、本動作方法例において、図1(A)、(B)に示した配線BGL、図1(B)に示したBGW[1]乃至BGW[n]には、トランジスタRTr、トランジスタWTrが正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図1(A)乃至(C)に示す半導体装置の動作は、それぞれ互いに同様に考えることができる。
図4(A)は、半導体装置にデータを書き込む動作例を示したタイミングチャートであり、図4(B)は、半導体装置からデータを読み出す動作例を示したタイミングチャートである。図4(A)、(B)のそれぞれのタイミングチャートは、配線WWL[1]、配線WWL[2]、配線WWL[n]、配線RWL[1]、配線RWL[2]、配線RWL[n]、ノードN1、及びノードN2の電位の大きさの変化を示している。また、配線WBLは、配線WBLに供給されるデータについて示している。
図4(A)は、データD[1]乃至データD[n]のそれぞれをメモリセルMC[1]乃至メモリセルMC[n]に書き込む例を示している。なお、データD[1]乃至データD[n]は、2値、又は多値とすることができる。そして、データD[1]乃至データD[n]は、配線WBLから供給されるものとする。つまり、図1(A)乃至(C)に示す半導体装置の回路構成において、データの書き込みは、メモリセルMC[1]からメモリセルMC[n]に順次行われる。
逆に、メモリセルMC[2]にデータを書き込んだ後に、メモリセルMC[1]にデータを書き込もうとすると、一度、メモリセルMC[2]に書き込まれているデータを読み出して別の場所に保存しないと、メモリセルMC[2]に保持されているデータは、メモリセルMC[1]にデータを書き込む段階で失われてしまう。
図1(A)乃至(C)に示す半導体装置の回路構成において、メモリセルMC[i](iは2以上n以下の整数である。)にデータを書きこむ場合、メモリセルMC[1]乃至メモリセルMC[i−1]に保持されているデータの書き換えを防ぐために、配線WWL[1]乃至配線WWL[i−1]に低レベル電位を供給して、メモリセルMC[1]乃至メモリセルMC[i−1]が有するそれぞれのトランジスタWTrをオフ状態にする。これにより、メモリセルMC[1]乃至メモリセルMC[i−1]に保持されているそれぞれのデータを保護することができる。
また、メモリセルMC[i]にデータを書きこむ場合、データは配線WBLから供給されるため、配線WWL[i]乃至配線WWL[n]に高レベル電位を供給して、メモリセルMC[i]乃至メモリセルMC[n]が有するそれぞれのトランジスタWTrを十分なオン状態にする。これにより、メモリセルMC[i]のメモリノードにデータを保持することができる。
なお、図1(A)乃至(C)に示す半導体装置の回路構成にデータを書き込む場合、配線RBLは独立に制御できるので、特定の電位にする必要は無いが、例えば、低レベル電位とすることができる。また、配線RWL、すなわち、ノードN1の電位は、低レベル電位とすることができる。加えて、ノードN2の電位も、低レベル電位とすることができる。
上述を踏まえた上で、図4(A)のタイミングチャートに示す動作例について説明する。時刻T10において、配線WWL[1]乃至配線WWL[n]、配線RWL[1]乃至配線RWL[n]、配線WBL、ノードN1、及びノードN2のそれぞれの電位は、低レベル電位となっている。
時刻T11において、配線WWL[1]乃至配線WWL[n]には、高レベル電位が供給される。これにより、メモリセルMC[1]乃至メモリセルMC[n]が有するそれぞれのトランジスタWTrが十分なオン状態となる。そして、配線WBLには、データD[1]が供給される。メモリセルMC[1]乃至メモリセルMC[n]が有するそれぞれのトランジスタWTrは十分なオン状態となっているため、データD[1]は、メモリセルMC[1]のメモリノードにまで到達して書き込まれる。
時刻T12において、配線WWL[1]には、低レベル電位が供給され、配線WWL[2]乃至配線WWL[n]には、引き続き、高レベル電位が供給される。これにより、メモリセルMC[1]が有するトランジスタWTrがオフ状態となり、メモリセルMC[2]乃至メモリセルMC[n]が有するそれぞれのトランジスタWTrが十分なオン状態となる。そして、配線WBLには、データD[2]が供給される。メモリセルMC[2]乃至メモリセルMC[n]が有するそれぞれのトランジスタWTrは十分なオン状態となっているため、データD[2]は、メモリセルMC[2]のメモリノードにまで到達して書き込まれる。また、メモリセルMC[1]のトランジスタWTrはオフ状態となっているため、メモリセルMC[1]に保持されているデータD[1]は、この時刻T12から時刻T13までの書き込み動作によって失われない。
時刻T13から時刻T14までの間では、時刻T11から時刻T12までの間のメモリセルMC[1]へのデータD[1]の書き込み動作と、時刻T12から時刻T13までの間のメモリセルMC[2]へのデータD[2]の書き込み動作と、のそれぞれと同様に、メモリセルMC[3]乃至メモリセルMC[n−1]のそれぞれに順次データD[3]乃至データD[n−1]が書き込まれる。具体的には、既にデータが書き込まれたメモリセルMC[1]乃至メモリセルMC[j−1](jは3以上n−1以下の整数である。)が有するトランジスタWTrをオフ状態とし、データが書き込まれていないメモリセルMC[j]乃至メモリセルMC[n]が有するトランジスタWTrを十分なオン状態とし、データD[j]を配線WBLから供給して、メモリセルMC[j]のメモリノードに書き込めばよい。そして、メモリセルMC[j]へのデータD[j]の書き込みが終了した場合、メモリセルMC[j]が有するトランジスタWTrをオフ状態として、配線WBLからデータD[j+1]を供給して、メモリセルMC[j+1]のメモリノードに書き込む動作を行えばよい。なお、jがn−1のときの書き込み動作は、次に記載する、時刻T14から時刻T15までの動作を指す。
時刻T14において、配線WWL[1]乃至配線WWL[n−1]には、低レベル電位が供給され、配線WWL[n]には、引き続き、高レベル電位が供給される。これにより、メモリセルMC[1]乃至メモリセルMC[n−1]が有するトランジスタWTrがオフ状態となり、メモリセルMC[n]が有するそれぞれのトランジスタWTrが十分なオン状態となる。そして、配線WBLには、データD[n]が供給される。メモリセルMC[n]が有するそれぞれのトランジスタWTrは十分なオン状態となっているため、データD[n]は、メモリセルMC[n]のメモリノードにまで到達して書き込まれる。また、メモリセルMC[1]乃至メモリセルMC[n−1]のトランジスタWTrはオフ状態となっているため、メモリセルMC[1]乃至メモリセルMC[n−1]のそれぞれに保持されているデータD[1]乃至データD[n−1]は、この時刻T14から時刻T15までの書き込み動作によって失われない。
上述の動作によって、図1(A)乃至(C)に示す半導体装置のいずれか一において、その半導体装置の有するメモリセルMCに対してデータを書き込むことができる。
図4(B)は、データD[1]乃至データD[n]のそれぞれをメモリセルMC[1]乃至メモリセルMC[n]から読み出す例を示している。なお、このとき、各メモリセルMCに保持されたデータを維持するために、トランジスタWTrは、オフ状態であることが求められる。そのため、メモリセルMC[1]乃至メモリセルMC[n]からデータを読み出す動作時において、配線WWL[1]乃至配線WWL[n]の電位は低レベル電位とする。
図1に示す半導体装置の回路構成において、特定のメモリセルMCのデータの読み出す場合、他のメモリセルMCが有するトランジスタRTrを十分なオン状態とした上で、当該特定のメモリセルMCが有するトランジスタRTrを飽和領域として動作させる。つまり、当該特定のメモリセルMCが有するトランジスタRTrのソース‐ドレイン間に流れる電流は、ソース‐ドレイン間電圧と、当該特定のメモリセルMCに保持されているデータと、に応じて決定される。
例えば、メモリセルMC[k](kは1以上n以下の整数である。)に保持されているデータを読み出す場合を考える。このとき、メモリセルMC[k]を除いたメモリセルMC[1]乃至メモリセルMC[n]が有するそれぞれのトランジスタRTrを十分なオン状態にするため、配線RWL[k]を除いた配線RWL[1]乃至配線RWL[n]に高レベル電位が供給される。
一方、メモリセルMC[k]が有するトランジスタRTrは、保持されているデータに応じたオン状態にするため、配線RWL[k]には、メモリセルMC[k]に当該データを書き込んだときの配線RWL[k]と同じ電位にする必要がある。なお、ここでは、書き込み動作時及び読み出し動作時における配線RWL[k]の電位を低レベル電位として考える。
例えば、ノードN1に+3V、ノードN2に0Vの電位を与える。そして、ノードN2をフローティングにして、その後のノードN2の電位を測定する。配線RWL[k]を除いた配線RWL[1]乃至配線RWL[n]の電位を高レベル電位とした場合、メモリセルMC[k]を除いたメモリセルMC[1]乃至メモリセルMC[n]が有するトランジスタRTrが十分なオン状態となる。一方、メモリセルMC[k]が有するトランジスタRTrの第1端子‐第2端子間の電圧は、当該トランジスタRTrのゲートの電位とノードN1の電位によって定まるため、ノードN2の電位はメモリセルMC[k]のメモリノードに保持されたデータに応じて決まる。
このようにして、メモリセルMC[k]に保持されているデータを読み出すことができる。
上述を踏まえた上で、図4(B)のタイミングチャートに示す動作例について説明する。時刻T20において、配線WWL[1]乃至配線WWL[n]、配線RWL[1]乃至配線RWL[n]、配線WBL、ノードN1、及びノードN2のそれぞれの電位は、低レベル電位となっている。特に、ノードN2は、フローティング状態となっている。そして、メモリセルMC[1]乃至メモリセルMC[n]のメモリノードには、それぞれデータD[1]乃至データD[n]が保持されているものとする。
時刻T21において、配線RWL[1]には、低レベル電位が供給され、配線RWL[2]乃至配線WWL[n]には、高レベル電位が供給される。これにより、メモリセルMC[2]乃至メモリセルMC[n]が有するそれぞれのトランジスタRTrが十分なオン状態となる。そして、メモリセルMC[1]のトランジスタRTrは、メモリセルMC[1]のメモリノードに保持されているデータD[1]に応じたオン状態となる。また、配線RBLに電位Vを供給する。これにより、ノードN1の電位はVとなり、ノードN2の電位は、ノードN1の電位VとノードN2の電位はメモリセルMC[1]のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードN2の電位を、VD[1]とする。そして、ノードN2の電位VD[1]を測定することによって、メモリセルMC[1]のメモリノードに保持されたデータD[1]を読み出すことができる。
時刻T22において、配線RWL[1]乃至配線WWL[n]には、低レベル電位が供給される。また、ノードN2には、低レベル電位が供給され、その後、ノードN2はフローティング状態となる。つまり、時刻T22から時刻T23までの間において、配線RWL[1]乃至配線WWL[n]、ノードN2のそれぞれの電位は、時刻T20から時刻T21までの間の状況と同じになる。なお、配線RBLには、引き続き、電位Vを供給してもよく、又は、低レベル電位を供給してもよい。本動作例では、配線RBLは、時刻T21以降、電位Vが供給され続けるものとする。
時刻T23において、配線RWL[2]には、低レベル電位が供給され、配線RWL[1]、配線RWL[3]乃至配線WWL[n]には、高レベル電位が供給される。これにより、メモリセルMC[1]、メモリセルMC[3]乃至メモリセルMC[n]が有するそれぞれのトランジスタRTrが十分なオン状態となる。そして、メモリセルMC[2]のトランジスタRTrは、メモリセルMC[2]のメモリノードに保持されているデータD[2]に応じたオン状態となる。また、配線RBLには電位Vが引き続き供給されている。これにより、ノードN2の電位は、ノードN1の電位VとノードN2の電位はメモリセルMC[2]のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードN2の電位を、VD[2]とする。そして、ノードN2の電位VD[2]を測定することによって、メモリセルMC[2]のメモリノードに保持されたデータD[2]を読み出すことができる。
時刻T24から時刻T25までの間では、時刻T20から時刻T22までの間のメモリセルMC[1]からのデータD[1]の読み出し動作と、時刻T22から時刻T24までの間のメモリセルMC[2]からのデータD[2]の読み出し動作と、のそれぞれと同様に、メモリセルMC[3]乃至メモリセルMC[n−1]のそれぞれから順次データD[3]乃至データD[n−1]が読み出される。具体的には、メモリセルMC[j](jは3以上n−1以下の整数である。)からデータD[j]を読み出す場合、ノードN2の電位を低レベル電位として、且つノードN2をフローティング状態にした後に、配線RWL[j]を除いた配線RWL[1]乃至配線RWL[n]に高レベル電位を供給して、メモリセルMC[j]を除いたメモリセルMC[1]乃至メモリセルMC[n]が有するトランジスタRTrを十分なオン状態にし、メモリセルMC[j]が有するトランジスタRTrをデータD[j]に応じたオン状態にする。次に、ノードN1の電位をVにすることで、ノードN2の電位は、データD[j]に応じた電位となり、この電位を測定することで、データD[j]を読み出すことができる。なお、メモリセルMC[j]に保持されたデータD[j]の読み出しが終わった後は、次の読み出し動作の準備として、配線RWL[1]乃至配線WWL[n]に低レベル電位を供給して、ノードN2に低レベル電位が供給し、その後、ノードN2はフローティング状態にする。なお、jがn−1のとき、この準備は、時刻T25から時刻T26までの間の動作を指す。
時刻T25において、配線RWL[1]乃至配線WWL[n]には、低レベル電位が供給される。また、ノードN2には、低レベル電位が供給され、その後、ノードN2はフローティング状態となる。つまり、時刻T25から時刻T26までの間において、配線RWL[1]乃至配線WWL[n]、ノードN2のそれぞれの電位は、時刻T20から時刻T21までの間の状況と同じになる。なお、配線RBLには、引き続き、電位Vを供給してもよく、又は、低レベル電位を供給してもよい。本動作例では、配線RBLは、時刻T21以降、電位Vが供給され続けるものとする。
時刻T26において、配線RWL[n]には、低レベル電位が供給され、配線RWL[1]乃至配線WWL[n−1]には、高レベル電位が供給される。これにより、メモリセルMC[1]乃至メモリセルMC[n−1]が有するそれぞれのトランジスタRTrが十分なオン状態となる。そして、メモリセルMC[n]のトランジスタRTrは、メモリセルMC[n]のメモリノードに保持されているデータD[n]に応じたオン状態となる。また、配線RBLには電位Vが引き続き供給されている。これにより、ノードN2の電位は、ノードN1の電位VとノードN2の電位はメモリセルMC[n]のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードN2の電位を、VD[n]とする。そして、ノードN2の電位VD[n]を測定することによって、メモリセルMC[n]のメモリノードに保持されたデータD[n]を読み出すことができる。
上述の動作によって、図1(A)乃至(C)に示す半導体装置のそれぞれのメモリセルMCからデータを読み出すことができる。
<構造例と作製方法例>
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について説明する。
図5(A)、(B)は、図1(A)乃至(C)に示した半導体装置を示した模式図である。図5(A)は当該半導体装置の上面図を示しており、図5(B)は図5(A)の一点鎖線A1‐A2に対応する断面図を示している。
当該半導体装置は、配線RWLと、配線WWLと、絶縁体(図5ではハッチングを図示していない領域)と、が積層された構造体を有し、当該構造体に開口部を設けて、開口部が埋まるように導電体PGが形成されている。導電体PG上には、配線ERが形成されており、これによって、配線ERと、配線RWL又は配線WWLと、が電気的に接続されている。
加えて、当該構造体に対して、配線RWLと、配線WWLと、を一括で貫通するような開口部が形成されている。そして、配線RWL及び配線WWLが貫通された領域ARにメモリセルMCを設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成されている。なお、当該導電体は、配線WBL、配線RBLとして機能し、当該半導体は、トランジスタWTr、トランジスタRTrのチャネル形成領域として機能する。図5では、該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域HLとして図示している。なお、メモリセルMCが有するトランジスタにバックゲートが設けられている場合、領域HLが有する当該導電体は、当該バックゲートと電気的に接続するための配線BGLとしても機能してよい。
つまり、図5では、図1(A)(B)(C)のいずれか一に示した半導体装置は領域SD1に構成され、図2、又は図3に示した半導体装置は領域SD2に構成されていることを示している。
以下の作製方法例1、及び作製方法例2では、領域ARにメモリセルMCを形成するための方法について説明する。
<<作製方法例1>>
図6乃至図10は、図1(A)に示す半導体装置の作製例を説明するための断面図であり、特に、トランジスタWTr、トランジスタRTrのチャネル長方向の断面図を示している。また、図6乃至図10の断面図では、図の明瞭化のために一部の要素を省いて図示している。
図6(A)に示すように、図1(A)の半導体装置は、基板(図示しない。)の上方に配置された絶縁体101Aと、絶縁体101A上に配置された導電体131Aと、導電体131A上に配置された絶縁体101Bと、絶縁体101B上に配置された導電体132Aと、導電体132A上に配置された絶縁体101Cと、絶縁体101C上に配置された導電体131Bと、導電体131B上に配置された絶縁体101Dと、絶縁体101D上に配置された導電体132Bと、導電体132B上に配置された絶縁体101Eと、を有する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体を、積層体100と記載する。
なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板としては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。
導電体131A(導電体131B)は、図1(A)に示す配線WWLとして機能し、導電体132A(導電体132B)は、図1(A)に示す配線RWLとして機能する。
導電体131A、導電体131B、導電体132A、導電体132Bとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に、導電体131A、導電体131Bとして、後述する半導体151、半導体152、半導体153a、半導体153bに適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記導電体、特に、導電体132A、導電体132Bとして、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。
また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体の周辺に接する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、酸素が拡散する場合がある。これにより、金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を形成することができる。また、同様に、導電体の周辺に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成することができる。
なお、導電体131A、導電体131B、導電体132A、導電体132Bのそれぞれは、互いに同一の材料であってもよいし、互いに異なる材料であってもよい。つまり、本発明の一態様の半導体装置を構成する導電体131A、導電体131B、導電体132A、導電体132Bに適用する材料をそれぞれ適宜選択して用いることができる。
絶縁体101A乃至絶縁体101Eとして、水、又は水素などの不純物濃度が低減されている材料であることが好ましい。例えば、絶縁体101A乃至絶縁体101Eの水素の脱離量は、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))において、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体101A乃至絶縁体101Eのいずれか一の面積当たりに換算して、2×1015molecules/cm以下、好ましくは1×1015molecules/cm以下、より好ましくは5×1014molecules/cm以下であればよい。また、絶縁体101A乃至絶縁体101Eは、加熱により酸素が放出される絶縁体を用いて形成してもよい。これにより、上述のとおり、導電体131A、導電体131B、導電体132A、導電体132Bを、金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造とすることができる。
絶縁体101A乃至絶縁体101Eとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
次の工程では、図6(B)に示すとおり、レジストマスク形成とエッチング処理などによって、図6(A)に示す積層体100に対して、開口部191を形成することができる。
レジストマスクの形成は、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
そして、図7(A)に示すとおり、エッチング処理などを用いて、開口部191の側面に有する導電体132A、導電体132Bが除去されて、当該側面部に凹部192A(凹部192B)が形成される。ここでは、導電体132A(導電体132B)としては、積層体100のうち、導電体132A(導電体132B)が選択的に除去されるような材料(絶縁体101A乃至絶縁体101E、及び導電体131A(導電体131B)よりもエッチングレートが高い材料)が適用されているものとする。
また、凹部192A(凹部192B)は、図6(A)に示す半導体装置の作製工程の段階で、開口部191及び凹部192A(凹部192B)が形成される領域に犠牲層を設けて、図6(B)に示す半導体装置の作製工程で、開口部191と一括で形成してもよい。また、犠牲層を設けずに開口部191を形成した時に、自動的に凹部192A(凹部192B)が形成できる場合もある。
次の工程では、図7(B)に示すとおり、図7(A)に示す開口部191の側面、及び前述した凹部に、絶縁体102が成膜される。
絶縁体102としては、酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体102として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体102を形成することで、絶縁体102を透過して酸素が進入して、後述する導電体133が酸化されることによる、導電体133の導電性の低下を防ぐことができる。
次の工程では、図8(A)に示すとおり、図7(B)に示す開口部191の側面、及び形成されている凹部に、導電体133が成膜される。つまり、絶縁体102の形成面に導電体133が形成される。
導電体133として、上述した導電体131A、導電体131B、導電体132A、導電体132Bに適用できる材料を用いることができる。特に、当該材料のうち、導電性の高い材料を導電体133に適用するのが好ましい。
次の工程では、図8(B)に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部のみ導電体133が残るように、開口部191に含まれる導電体133が除去される。これによって、導電体133a、導電体133bが形成される。なお、このとき、絶縁体101A乃至絶縁体101E、導電体131A、及び導電体131Bが開口部191に露出しない程度であれば、絶縁体102の一部が除去されていてもよい。
なお、レジストマスクの形成とエッチング処理と、については、図6(B)の説明を参酌する。
ところで、導電体133a(導電体133b)は、図1(A)に示す容量素子CSの他方の電極として機能する。つまり、図8(B)に示す領域181A(領域181B)において、容量素子CSが形成されている。
次の工程では、図9(A)に示すとおり、開口部191の側面部に位置する絶縁体102、導電体133a、及び導電体133bの形成面に、半導体151が成膜される。
半導体151としては、実施の形態3で説明する金属酸化物が含まれている材料を適用するのが好ましい。
ところで、半導体151に金属酸化物が含まれている場合、半導体151に接する絶縁体102は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。そのような絶縁体102を形成することで、絶縁体102を透過して水又は水素などの不純物が進入して、半導体151に含まれる酸素と反応して水となるのを防ぐことができる。半導体151内で水が生成されると、半導体151内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が入ることにより、キャリアとなる電子が生成される場合がある。そのため、半導体151内において、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域に含まれるトランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体102として、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが望まれる。
また、半導体151に金属酸化物が含まれている場合、半導体151は、形成された領域によって、導電性が異なる場合がある。図9(A)には、半導体151が形成された領域のうち、絶縁体102の形成面に有する領域を領域151a、領域151bと図示し、導電体133a(導電体133b)の形成面に有する領域を領域151cと図示している。特に、領域151aは、導電体131A(導電体131B)の側面と重畳する領域とし、領域151bは、絶縁体101A(絶縁体101B乃至絶縁体101E)の側面と重畳する領域としている。領域151cは、導電体133a(導電体133b)に接しているため、導電体133aに含まれる水素、又は水などの不純物が領域151cに拡散する場合がある。上述したとおり、半導体151に水又は水素などの不純物が拡散した場合、キャリアとなる電子が生成される場合があるため、領域151cは低抵抗化されることがある。このため、領域151cは、領域151a、領域151bよりも導電性が高い領域となる。
領域151aは、トランジスタのチャネル形成領域となる領域である。このため、当該トランジスタがオン状態のとき、領域151aは低抵抗化するため、領域151bよりも導電性が高くなる。
次の工程では、図9(B)に示すとおり、開口部191の側面部に位置する半導体151の形成面に、絶縁体103、半導体152が順に成膜される。
絶縁体103としては、上述した絶縁体102に適用できる材料を用いることができる。特に、半導体151に金属酸化物が含まれている場合、絶縁体102としては、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料であることが好ましい。
ところで、図9(B)に示す領域182A(領域182B)において、図1(A)に示すトランジスタWTrが構成されている。具体的には、領域182A(領域182B)において、半導体151の領域151aがトランジスタWTrのチャネル形成領域として機能し、半導体151の2つの領域151bのそれぞれがトランジスタWTrのソース電極、ドレイン電極として機能し、導電体132AがトランジスタWTrのゲート電極として機能する。特に、半導体151として金属酸化物を含む材料を適用している場合、トランジスタWTrはOSトランジスタを構成していることになる。
半導体152として、半導体151と同様に、実施の形態3で説明する金属酸化物が含まれる材料を用いることができる。また、半導体152の代替として、シリコンなどの半導体材料を用いることができる。
次の工程では、図10(A)に示すとおり、半導体152の形成面に絶縁体104が成膜され、残りの開口部191が埋まるように導電体134が成膜される。
絶縁体104としては、上述した絶縁体102、絶縁体103に適用できる材料を用いることができる。
導電体134としては、上述した導電体131A、導電体131B、導電体132A、導電体132B、導電体133a、導電体133bに適用できる材料を用いることができる。
ところで、図10(A)に示す領域183A(領域183B)において、図1(A)に示すトランジスタRTrが構成されている。具体的には、領域183A(領域183B)において、半導体151の領域151c、2つの領域151b、及び導電体133a(導電体133b)がトランジスタRTrのゲート電極として機能し、半導体152がトランジスタRTrのチャネル形成領域として機能し、導電体134がトランジスタRTrのバックゲート電極として機能する。特に、半導体152として金属酸化物を含む材料を適用している場合、トランジスタRTrはOSトランジスタを構成していることになる。
図6(A)から図10(A)までの工程を行うことにより、図1(A)に示した半導体装置を作製することができる。
本発明の一態様は、図10(A)に示した半導体装置の構成例に限定されない。本発明の一態様は、場合によって、状況に応じて、又は、必要に応じて、図10(A)に示す半導体装置を適宜変更した構成とすることができる。
例えば、本発明の一態様は、前述したとおり、図1(C)に示すようにトランジスタWTr、トランジスタRTrにバックゲートが設けられていない半導体装置とすることもできる。図1(C)に示す半導体装置を作製する場合、図1(A)を作製する過程において、図10(A)に示す工程の代わりに図10(B)に示す工程を行えばよい。図10(B)では、図10(A)の導電体134の代わりとして、開口部191が埋まるように絶縁体105を成膜した工程を示している。なお、絶縁体105は、例えば、絶縁体104として適用できる材料を用いることができる。
また、例えば、本発明の一態様は、トランジスタWTrのスイッチング特性を向上するためとして、トランジスタWTrのゲート電極の構成を、図10(A)に示す構成から変更してもよい。図11(A)、(B)、図12(A)(B)はその半導体装置の作製方法の一例を示している。図11(A)では、図6(B)において、開口部191の側面に有する導電体131A(導電体131B)が除去されて、凹部193A(凹部193B)が形成される工程を示している。ここでは、導電体131A(導電体131B)としては、積層体100のうち、導電体131A(導電体131B)が選択的に除去されるような材料(導電体132A(導電体132B)、絶縁体101A乃至絶縁体101Eよりもエッチングレートが高い材料)が適用されているものとする。
また、凹部193A(凹部193B)は、図6(A)に示す半導体装置の作製工程の段階で、開口部191、及び凹部193A(凹部193B)が形成される領域に犠牲層を設けて、図6(B)に示す半導体装置の作製工程で、開口部191と一括で形成してもよい。また、犠牲層を設けずに開口部191を形成した時に、自動的に凹部193A(凹部193B)が形成できる場合もある。
次の工程では、図11(B)に示すとおり、図11(A)に示す開口部191の側面、及び凹部193A(凹部193B)に、半導体153が成膜される。
半導体153としては、実施の形態3で説明する金属酸化物が含まれている材料を適用するものとする。
次の工程では、図12(A)に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部193A(凹部193B)のみ半導体153が残るように、開口部191に含まれる半導体153が除去される。また、この処理と同時に、又は、この処理の後に、エッチング処理を行って導電体132A(導電体132B)を除去して、凹部192A(凹部192B)を形成する。
次に、図8(B)の工程と同様に、開口部191の側面に対して、半導体153a(半導体153b)を覆うように絶縁体102を形成する。半導体153(半導体153b)として、金属酸化物を含む材料が適用されている場合、半導体153a(半導体153b)は絶縁体102に接することで、絶縁体102に含まれる水素、水などの不純物が半導体153a(半導体153b)に拡散する。また、半導体153a(半導体153b)は導電体133a(導電体133b)に接することで、導電体133a(導電体133b)に含まれる水素、水などの不純物が半導体153a(半導体153b)に拡散する。つまり、半導体153a(半導体153b)は、水素、水などの不純物を捕集する役割を有する。これにより、半導体153a(半導体153b)が低抵抗化して、トランジスタWTrのゲート電極として機能することができる。この後は、図9(A)から図10(A)までと同様の工程を行うことによって、図12(B)に示す半導体装置を構成することができる。
また、例えば、本発明の一態様は、図1(A)に示すトランジスタWTrの第1端子、又は第2端子と、トランジスタRTrのゲートと、の間の電気的な抵抗を小さくするためとして、トランジスタRTrのゲート電極の構成を、図10(A)に示す構成から変更してもよい。図13(A)、(B)はその半導体装置の作製方法の一例を示している。図13(A)では、図7(A)において開口部191の側面に有する導電体132A(導電体132B)だけが除去されるのではなく、絶縁体101A乃至絶縁体101Eが除去されて、凹部194B(凹部194A、凹部194C)が形成される工程を示している。ここでは、導電体132A(導電体132B)及び絶縁体101A乃至絶縁体101Eとしては、積層体100のうち、導電体132A(導電体132B)及び絶縁体101A乃至絶縁体101Eが選択的に除去されるような材料(導電体131A(導電体131B)よりもエッチングレートが高い材料)が適用されているものとする。
また、凹部194B(凹部194A、凹部194C)は、図6(A)に示す半導体装置の作製工程の段階で、開口部191及び凹部194B(凹部194A、凹部194C)が形成される領域に犠牲層を設けて、図6(B)に示す半導体装置の作製工程で、開口部191と一括で形成してもよい。また、犠牲層を設けずに開口部191を形成した時に、自動的に凹部194B(凹部194A、凹部194C)が形成できる場合もある。
また、図13(A)では、凹部194B(凹部194A、凹部194C)において、絶縁体101B、絶縁体101C(絶縁体101A、絶縁体101D、絶縁体101E)よりも、導電体132A(導電体132B)のほうが大きく除去されているが、導電体132A(導電体132B)よりも、絶縁体101B、絶縁体101C(絶縁体101A、絶縁体101D、絶縁体101E)のほうを大きく除去してもよい。また、絶縁体101B、絶縁体101C(絶縁体101A、絶縁体101D、絶縁体101E)と、導電体132A(導電体132B)とは、同じ深さとして形成されてもよい。
図13(B)は、図13(A)の工程を介した場合の、半導体装置の構成例を示している。図13(A)の工程の後では、凹部194B(凹部194A、凹部194C)が埋まるように導電体133が成膜され、トランジスタRTrのゲート電極が形成される。図13(A)では、トランジスタRTrのゲート電極として機能する導電体133a、導電体133b、導電体133cを図示している。この後は、図9(A)から図10(A)まで同様の工程を行うことによって、図13(B)に示す半導体装置を構成することができる。この半導体装置は、図10(A)に示す半導体装置よりも、半導体151と導電体133a(導電体133b)との接触面積を大きくした構成となっている。半導体151に金属酸化物を有する材料を適用した場合、図13(B)に示す半導体装置は、図10(A)に示す領域151bが存在しないため、トランジスタWTrの第1端子、又は第2端子と、トランジスタRTrのゲートと、の間の電気的な抵抗を小さくすることができる。
<<作製方法例2>>
ここでは、本実施の形態の半導体装置として、作製方法例1とは異なる構造の例について、図14乃至図16を用いて説明する。
図14乃至図16は、図6乃至図10と同様に、図1(A)に示す半導体装置の作製例を説明するための断面図であり、特に、トランジスタWTr、トランジスタRTrのチャネル長方向の断面図を示している。また、図14乃至図16の断面図では、図6乃至図10と同様に、図の明瞭化のために一部の要素を省いて図示している。
初めの工程ついては、作製方法例1で説明した図6(A)から図7(B)までの説明の記載を参酌する。
図14(A)に示す工程は、図7(B)に示す工程の続きを示したものである。図14(A)では、図7(B)に示した開口部191の側面、及び形成されている凹部に、半導体151が成膜される。つまり、絶縁体102の形成面に半導体151が形成される。
半導体151としては、実施の形態3で説明する半導体を適用するのが好ましい。
次の工程では、図14(B)に示すとおり、図14(A)に示す開口部191の側面、及び形成されている凹部に、導電体133が成膜される。
導電体133については、作製方法例1で説明した導電体133の記載を参酌する。
次の工程では、図15(A)に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部のみ導電体133が残るように、開口部191に含まれる導電体133が除去される。これによって、導電体133a、導電体133bが形成される。なお、このとき、絶縁体102が開口部191に露出しない程度であれば、半導体151の一部が除去されていてもよい。
なお、レジストマスクの形成とエッチング処理と、については、図6(B)の説明を参酌する。
ところで、導電体133a(導電体133b)は、図1(A)に示す容量素子CSの他方の電極として機能する。つまり、図15(A)に示す領域181A(領域181B)において、容量素子CSが形成されている。
半導体151については、作製方法例1で説明した半導体151の記載を参酌する。また、半導体151に金属酸化物が含まれている場合、半導体151は、領域151a、領域151b、領域151cに分けることができる。領域151a、領域151b、領域151cについては、作製方法例1で説明した領域151a、領域151b、領域151cの記載を参酌する。
次の工程では、図15(B)に示すとおり、開口部191の側面部に位置する導電体133a、導電体133b、及び半導体151の形成面に絶縁体103が成膜され、その後に、絶縁体103の形成面に半導体152が成膜される。
絶縁体103については、作製方法例1で説明した絶縁体103の記載を参酌する。
半導体152については、作製方法例1で説明した半導体152の記載を参酌する。
ところで、図15(B)に示す領域182A(領域182B)において、図1(A)に示すトランジスタWTrが構成されている。具体的には、領域182A(領域182B)において、半導体151の領域151aがトランジスタWTrのチャネル形成領域として機能し、半導体151の2つの領域151bのそれぞれがトランジスタWTrのソース電極、ドレイン電極として機能し、導電体132AがトランジスタWTrのゲート電極として機能する。特に、半導体151として金属酸化物を含む材料を適用している場合、トランジスタWTrはOSトランジスタを構成していることになる。
次の工程では、図16(A)に示すとおり、半導体152の形成面に絶縁体104が成膜され、残りの開口部191が埋まるように導電体134が成膜される。
絶縁体104については、作製方法例1で説明した絶縁体104の記載を参酌する。
導電体134については、作製方法例1で説明した導電体134の記載を参酌する。
ところで、図16(A)に示す領域183A(領域183B)において、図1(A)に示すトランジスタRTrが構成されている。具体的には、領域183A(領域183B)において、半導体151の領域151c、2つの領域151b、及び導電体133a(導電体133b)がトランジスタRTrのゲート電極として機能し、半導体152がトランジスタRTrのチャネル形成領域として機能し、導電体134がトランジスタRTrのバックゲート電極として機能する。特に、半導体152として金属酸化物を含む材料を適用している場合、トランジスタRTrはOSトランジスタを構成していることになる。
図6(A)から図7(B)、図14(A)から図16(A)までの工程を行うことにより、図1(A)に示した半導体装置を作製することができる。
本発明の一態様は、図16(A)に示した半導体装置の構成例に限定されない。本発明の一態様は、場合によって、状況に応じて、又は、必要に応じて、図16(A)に示す半導体装置を適宜変更した構成とすることができる。
例えば、本発明の一態様は、前述したとおり、図1(C)に示すようにトランジスタWTr、トランジスタRTrにバックゲートが設けられていない半導体装置とすることもできる。図1(C)に示す半導体装置を作製する場合、図1(A)を作製する過程において、図16(A)に示す工程ではなく図16(B)に示す工程を行えばよい。図16(B)では、図16(A)の導電体134の代わりとして、開口部191が埋まるように絶縁体105を成膜した工程を示している。なお、絶縁体105は、例えば、絶縁体104として適用できる材料を用いることができる。
また、例えば、本発明の一態様は、トランジスタWTrのスイッチング特性を向上するためとして、トランジスタWTrのゲート電極の構成を、図16(A)に示す構成から変更してもよい。図17はその半導体装置の構成例を示している。図17に示す半導体装置を作製する場合、作製方法例1で説明した図12(B)に示す構成例のように、凹部193A(凹部193B)が埋まるように半導体153a(半導体153b)を形成する。次に、開口部191の側面に対して、半導体153a(半導体153b)を覆うように絶縁体102を形成する。その後は、図14(A)から図16(A)までと同様の工程を行うことによって、図17に示す半導体装置を構成することができる。なお、図17を構成することによる効果は、作製方法例1で説明した図11(A)、(B)、図12(A)、(B)の説明の記載を参酌する。
また、例えば、本発明の一態様は、図1(A)に示すトランジスタWTrの第1端子、又は第2端子と、トランジスタRTrのゲートと、の間の電気的な抵抗を小さくするためとして、トランジスタRTrのゲート電極の構成を、図16(A)に示す構成から変更してもよい。図18はその半導体装置の構成例を示している。図18に示す半導体装置を作製する場合、作製方法例1で説明した図13(A)に示す構成例を作製する。その後は、図14(A)から図16(A)までと同様の工程を行うことによって、図18に示す半導体装置を構成することができる。なお、図18を構成することによる効果は、作製方法例1で説明した図13(B)の説明の記載を参酌する。
上述した作製方法例1、又は作製方法例2によって、多くのデータを保持できる半導体装置を作製することができる。
ここで、図5(B)に示す半導体装置の領域SD2に、図10(A)に示す半導体装置(図1(A)の回路構成)の断面図を適用した構造を図19に示す。なお、領域SD1は、メモリセルMCに相当する。図19に示す通り、配線RWL、配線WWLである導電体と、絶縁体と、積層した構造体に対して、一括に開口部を設けて、上述した作製方法例1、又は作製方法例2に記載の通りに作製を行うことで、図1(A)の回路構成を実現することができる。
<周辺回路との接続例>
作製方法例1、又は作製方法例2に示した半導体装置は、その下層に読み出し回路、プリチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコン基板などの上にSiトランジスタを形成して当該周辺回路を構成し、その後、作製方法例1、又は作製方法例2で、当該周辺回路上に本発明の一態様の半導体装置を形成すればよい。図20(A)は、周辺回路をプレーナ型のSiトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。また、図21(A)は、周辺回路をFIN型のSiトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。なお、図20(A)、図20(B)に示す半導体装置は、一例として、図10(A)の構成を適用している。
図20(A)、図21(A)において、周辺回路を構成するSiトランジスタは、基板1700上に形成される。素子分離層1701は、複数のSiトランジスタの間に形成される。Siトランジスタのソース及びドレインとして導電体1712が形成されている。導電体1730は、チャネル幅方向に延びて形成しており、他のSiトランジスタ、又は導電体1712に接続されている(図示しない)。
基板1700としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、SOI基板などを用いることができる。
また、基板1700として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図20(A)、図21(A)では、一例として、基板1700に単結晶シリコンウエハを用いた例を示している。
ここで、Siトランジスタの詳細について説明を行う。図20(A)に示すプレーナ型のSiトランジスタは、チャネル長方向の断面図を示し、図20(B)に示すプレーナ型のSiトランジスタは、チャネル幅方向の断面図を示している。Siトランジスタは、ウェル1792に設けられたチャネル形成領域1793と、低濃度不純物領域1794及び高濃度不純物領域1795(これらを合わせて単に不純物領域とも呼ぶ)と、該不純物領域に接して設けられた導電性領域1796と、チャネル形成領域1793上に設けられたゲート絶縁膜1797と、ゲート絶縁膜1797上に設けられたゲート電極1790と、ゲート電極1790の側面に設けられた側壁絶縁層1798、側壁絶縁層1799とを有する。なお、導電性領域1796には、金属シリサイド等を用いてもよい。
また、図21(A)に示すFIN型のSiトランジスタは、チャネル長方向の断面図を示し、図21(B)に示すFIN型のSiトランジスタは、チャネル幅方向の断面図を示している。図21(A)、(B)に示すSiトランジスタは、チャネル形成領域1793が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜1797及びゲート電極1790が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体層を形成してもよい。なお、図21(A)、(B)に示す符号は、図20(A)、(B)に示す符号と同一である。
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、PVD(Phisical Vapor Deposition)法、CVD(Chemical Vapor Deposition)法により形成することができる。PVD法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、PLD(Pulsed Laser Deposition)法などが挙げられる。また、CVD法として、プラズマCVD法、熱CVD法を用いて形成などが挙げられる。特に、熱CVD法としては、例えば、MOCVD(Metal Organic Chemical Vepor Deposition)法やALD(Atomic Layer Deposition)法などが挙げられる。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の薄い層を成膜し、後から導入される第2の原料ガスと反応して、第2の薄い層が第1の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Zn−O膜を成膜する場合には、トリメチルインジウム(In(CH)、トリメチルガリウム(Ga(CH)、及びジメチル亜鉛(Zn(CH)を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(Ga(C)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(Zn(C)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体(ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム(TDMAH、Hf[N(CH)などのハフニウムアミド)を気化させた原料ガスと、酸化剤としてオゾン(O)の2種類のガスを用いる。また、他の材料としては、テトラキス(エチルメチルアミド)ハフニウムなどがある。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA、Al(CH)など)を気化させた原料ガスと、酸化剤としてHOの2種類のガスを用いる。また、他の材料としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス(O、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WFガスとBガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WFガスとHガスを順次繰り返し導入してタングステン膜を形成する。なお、Bガスに代えてSiHガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CHガスとOガスを順次繰り返し導入してIn−O層を形成し、その後、Ga(CHガスとOガスを順次繰り返し導入してGaO層を形成し、更にその後Zn(CHガスとOガスを順次繰り返し導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合酸化物層を形成しても良い。なお、Oガスに替えてAr等の不活性ガスで水をバブリングして得られたHOガスを用いても良いが、Hを含まないOガスを用いる方が好ましい。また、In(CHガスにかえて、In(Cガスを用いても良い。また、Ga(CHガスにかえて、Ga(Cガスを用いても良い。また、Zn(CHガスを用いても良い。
なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わせることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説明する。
図22に記憶装置の構成の一例を示す。記憶装置2600は、周辺回路2601、及びメモリセルアレイ2610を有する。周辺回路2601は、ローデコーダ2621、ワード線ドライバ回路2622、ビット線ドライバ回路2630、出力回路2640、コントロールロジック回路2660を有する。
実施の形態1で説明した図1(A)、(B)、又は(C)に図示した半導体装置は、メモリセルアレイ2610に適用することができる。
ビット線ドライバ回路2630は、カラムデコーダ2631、プリチャージ回路2632、センスアンプ2633、及び書き込み回路2634を有する。プリチャージ回路2632は、実施の形態1で説明した配線RBLのノードN1(図22に図示していない)を所定の電位にプリチャージする機能を有する。センスアンプ2633は、読み出されたノードN2の電位をデータ信号として取得して、当該データ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路2640を介して、デジタルのデータ信号RDATAとして記憶装置2600の外部に出力される。
また、記憶装置2600には、外部から電源電圧として低電源電圧(VSS)、周辺回路2601用の高電源電圧(VDD)、メモリセルアレイ2610用の高電源電圧(VIL)が供給される。
また、記憶装置2600には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ローデコーダ2621及びカラムデコーダ2631に入力され、データ信号WDATAは書き込み回路2634に入力される。
コントロールロジック回路2660は、外部からの入力信号(CE、WE、RE)を処理して、ローデコーダ2621、カラムデコーダ2631の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路2660が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
また、pチャネル型Siトランジスタと、後述する実施の形態の酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成領域に含むトランジスタを用い、記憶装置2600に適用することで、小型の記憶装置2600を提供できる。また、消費電力低減することが可能な記憶装置2600を提供できる。また、動作速度を向上することが可能な記憶装置2600を提供できる。特に、Siトランジスタはpチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態の構成例は、図22の構成に限定されない。例えば、周辺回路2601の一部、例えばプリチャージ回路2632又は/及びセンスアンプ2633をメモリセルアレイ2610の下層に設ける、などのように適宜構成を変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、上記実施の形態で用いたOSトランジスタのチャネル形成領域に含まれる金属酸化物について説明を行う。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
次に、図23(A)、図23(B)、および図23(C)を用いて、本発明に係る金属酸化物が有するインジウム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図23(A)、図23(B)、および図23(C)には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素M、および亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図23(A)、図23(B)、および図23(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=5:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となるラインを表す。
また、図23(A)、図23(B)、および図23(C)に示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図23(A)に示す領域Aは、金属酸化物が有する、インジウム、元素M、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度(電子移動度)を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近傍値である場合(例えば図23(C)に示す領域C)は、絶縁性が高くなる。
従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図23(A)の領域Aで示される原子数比を有することが好ましい。
特に、図23(B)に示す領域Bでは、領域Aの中でも、CAAC(c−axis aligned crystalline)−OSとなりやすく、キャリア移動度も高い優れた金属酸化物が得られる。
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
CAAC−OSは結晶性の高い金属酸化物である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない金属酸化物ともいえる。従って、CAAC−OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC−OSを有する金属酸化物は熱に強く、信頼性が高い。
なお、領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記実施の形態の半導体装置を備えることができるCPUについて説明する。
図24は、実施の形態1で説明した半導体装置を一部に用いたCPUの一例の構成を示すブロック図である。
図24に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198(Bus I/F)、書き換え可能なROM1199、及びROMインターフェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。もちろん、図24に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図24に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりGPUのような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図24に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図24に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
上記実施の形態の記憶装置を備えることができるメモリカード(例えば、SDカード)、USB(Universal Serial Bus)メモリ、SSD(Solid State Drive)等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図25を用いて、説明する。
図25(A)はUSBメモリの模式図である。USBメモリ5100は、筐体5101、キャップ5102、USBコネクタ5103及び基板5104を有する。基板5104は、筐体5101に収納されている。基板5104には、記憶装置及び該記憶装置を駆動する回路が設けられている。例えば、基板5104には、メモリチップ5105、コントローラチップ5106が取り付けられている。メモリチップ5105は、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。コントローラチップ5106は、具体的にはプロセッサ、ワークメモリ、ECC回路等が組み込まれている。なお、メモリチップ5105とコントローラチップ5106とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631をメモリチップ5105でなく、コントローラチップ5106に組み込んだ構成としてもよい。USBコネクタ5103が外部装置と接続するためのインターフェースとして機能する。
図25(B)はSDカードの外観の模式図であり、図25(C)は、SDカードの内部構造の模式図である。SDカード5110は、筐体5111、コネクタ5112及び基板5113を有する。コネクタ5112が外部装置と接続するためのインターフェースとして機能する。基板5113は筐体5111に収納されている。基板5113には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5113には、メモリチップ5114、コントローラチップ5115が取り付けられている。メモリチップ5114には、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。コントローラチップ5115には、プロセッサ、ワークメモリ、ECC回路等が組み込まれている。なお、メモリチップ5114とコントローラチップ5115とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631をメモリチップ5114でなく、コントローラチップ5115に組み込んだ構成としてもよい。
基板5113の裏面側にもメモリチップ5114を設けることで、SDカード5110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板5113に設けてもよい。これによって、外部装置とSDカード5110との間で無線通信を行うことができ、メモリチップ5114のデータの読み出し、書き込みが可能となる。
図25(D)はSSDの外観の模式図であり、図25(E)は、SSDの内部構造の模式図である。SSD5150は、筐体5151、コネクタ5152及び基板5153を有する。コネクタ5152が外部装置と接続するためのインターフェースとして機能する。基板5153は筐体5151に収納されている。基板5153には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5153には、メモリチップ5154、メモリチップ5155、コントローラチップ5156が取り付けられている。メモリチップ5154には、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。基板5153の裏面側にもメモリチップ5154を設けることで、SSD5150の容量を増やすことができる。メモリチップ5155にはワークメモリが組み込まれている。例えば、メモリチップ5155には、DRAMチップを用いればよい。コントローラチップ5156には、プロセッサ、ECC回路などが組み込まれている。なお、メモリチップ5154と、メモリチップ5155と、コントローラチップ5115と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ5156にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、上記実施の形態の記憶装置を適用することができる電子機器の一例について説明する。
<ノート型パーソナルコンピュータ>
図26(A)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様の記憶装置は、ノート型パーソナルコンピュータに備えることができる。
<スマートウォッチ>
図26(B)はウェアラブル端末の一種であるスマートウォッチであり、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部5902に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5903にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部5902を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図26(B)に示したスマートウォッチでは、操作ボタン5903の数を2個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子5904は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子5904は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図26(B)に示したスマートウォッチでは、操作子5904を有する構成となっているが、これに限定せず、操作子5904を有さない構成であってもよい。
<ビデオカメラ>
図26(C)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様の記憶装置は、ビデオカメラに備えることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としてもよい。
<携帯電話>
図26(D)は、情報端末の機能を有する携帯電話であり、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタン5505を有する。本発明の一態様の記憶装置は、携帯電話に備えることができる。また、表示部5502に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5505に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部5502を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図26(D)に示した携帯電話では、操作ボタン5505の数を2個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図26(D)に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
<テレビジョン装置>
図26(E)は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体9000、表示部9001、スピーカ9003、操作キー9005(電源スイッチ、または操作スイッチを含む)、接続端子9006、センサ9007(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、大画面、例えば、50インチ以上、または100インチ以上の表示部9001を組み込むことが可能である。
<移動体>
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば、図26(F)は、自動車の室内におけるフロントガラス周辺を表す図である。図26(F)では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
表示パネル5701乃至表示パネル5703は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
表示パネル5704には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装置は、例えば、表示パネル5701乃至表示パネル5704に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。
また、図示していないが、図26(A)乃至(C)、(E)、(F)に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
また、図示していないが、図26(A)、(B)、(D)乃至(F)に示した電子機器は、カメラを有する構成であってもよい。
また、図示していないが、図26(A)乃至(F)に示した電子機器は、筐体の内部にセンサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの)を有する構成であってもよい。特に、図26(D)に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き(鉛直方向に対して該携帯電話がどの向きに向いているか)を判断して、表示部5502の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図26(A)乃至(F)に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
また、図26(A)乃至(F)に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図26(A)乃至(F)に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(本明細書等の記載に関する付記)
以上の実施の形態における各構成の説明について、以下に付記する。
<実施の形態で述べた本発明の一態様に関する付記>
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
<序数詞に関する付記>
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
<図面を説明する記載に関する付記>
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域は、ゲートに電位を印加することで、チャネルが形成される領域を指し、この領域が形成されることによって、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
<語句の定義に関する付記>
以下では、上記実施の形態中で言及した語句の定義について説明する。
<<半導体の不純物について>>
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にDOS(Density of States)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
<<接続について>>
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するX、Yなどは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
<<平行、垂直について>>
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
MC[1] メモリセル
MC[2] メモリセル
MC[n] メモリセル
MC[1,1] メモリセル
MC[j,1] メモリセル
MC[n,1] メモリセル
MC[1,i] メモリセル
MC[j,i] メモリセル
MC[n,i] メモリセル
MC[1,m] メモリセル
MC[j,m] メモリセル
MC[n,m] メモリセル
WWL[1] 配線
WWL[2] 配線
WWL[j] 配線
WWL[n] 配線
RWL[1] 配線
RWL[2] 配線
RWL[j] 配線
RWL[n] 配線
WBL 配線
WBL[1] 配線
WBL[i] 配線
WBL[m] 配線
RBL 配線
RBL[1] 配線
RBL[i] 配線
RBL[m] 配線
BGL 配線
BGL[1] 配線
BGL[i] 配線
BGL[m] 配線
WTr トランジスタ
RTr トランジスタ
CS 容量素子
N1 ノード
N2 ノード
PG 導電体
WWL 配線
RWL 配線
ER 配線
HL 領域
AR 領域
SD1 領域
SD2 領域
100 積層体
101A 絶縁体
101B 絶縁体
101C 絶縁体
101D 絶縁体
101E 絶縁体
102 絶縁体
103 絶縁体
104 絶縁体
105 絶縁体
131A 導電体
131B 導電体
132A 導電体
132B 導電体
133 導電体
133a 導電体
133b 導電体
133c 導電体
134 導電体
151 半導体
151a 領域
151b 領域
151c 領域
152 半導体
153 半導体
153a 半導体
153b 半導体
181A 領域
181B 領域
182A 領域
182B 領域
183A 領域
183B 領域
191 開口部
192A 凹部
192B 凹部
193A 凹部
193B 凹部
194A 凹部
194B 凹部
194C 凹部
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1189 ROMインターフェース
1190 基板
1700 基板
1701 素子分離層
1712 導電体
1730 導電体
1790 ゲート電極
1792 ウェル
1793 チャネル形成領域
1794 低濃度不純物領域
1795 高濃度不純物領域
1796 導電性領域
1797 ゲート絶縁膜
1798 側壁絶縁層
1799 側壁絶縁層
2600 記憶装置
2601 周辺回路
2610 メモリセルアレイ
2621 ローデコーダ
2622 ワード線ドライバ回路
2630 ビット線ドライバ回路
2631 カラムデコーダ
2632 プリチャージ回路
2633 センスアンプ
2634 書き込み回路
2640 出力回路
2660 コントロールロジック回路
5100 USBメモリ
5101 筐体
5102 キャップ
5103 USBコネクタ
5104 基板
5105 メモリチップ
5106 コントローラチップ
5110 SDカード
5111 筐体
5112 コネクタ
5113 基板
5114 メモリチップ
5115 コントローラチップ
5150 SSD
5151 筐体
5152 コネクタ
5153 基板
5154 メモリチップ
5155 メモリチップ
5156 コントローラチップ
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5501 筐体
5502 表示部
5503 マイク
5504 スピーカ
5505 操作ボタン
5701 表示パネル
5702 表示パネル
5703 表示パネル
5704 表示パネル
5801 第1筐体
5802 第2筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
5901 筐体
5902 表示部
5903 操作ボタン
5904 操作子
5905 バンド
9000 筐体
9001 表示部
9003 スピーカ
9005 操作キー
9006 接続端子
9007 センサ

Claims (9)

  1. 第1乃至第5絶縁体と、第1乃至第3導電体と、第1半導体と、第2半導体と、を有する半導体装置であり、
    前記第1導電体は、前記第1絶縁体の上面に有し、
    前記第2絶縁体は、前記第1導電体の上面に有し、
    前記第2導電体は、前記第2絶縁体の第1上面に有し、
    前記第2導電体は、前記第3絶縁体の第1下面に有し、
    前記第4絶縁体は、前記第1絶縁体の側面と、前記第1導電体の側面と、前記第2絶縁体の側面と、前記第2絶縁体の第2上面と、前記第2導電体の側面と、前記第3絶縁体の第2下面と、前記第3絶縁体の側面と、を含む領域に連なるように有し、
    前記第1半導体は、前記第4絶縁体の形成面上に連なるように有し、
    前記第3導電体は、前記第1半導体が形成されている領域のうち、前記第2導電体の側面と重畳する領域に有し、
    前記第5絶縁体は、
    前記第3導電体の形成面と、
    前記第1半導体が形成されている領域のうち、前記第1絶縁体の側面と重畳する領域と、前記第2導電体の側面と重畳する領域と、前記第2絶縁体の側面と重畳する領域と、前記第3絶縁体の側面と重畳する領域と、に有し、
    前記第2半導体は、前記第5絶縁体の形成面に有することを特徴とする半導体装置。
  2. 第1乃至第5絶縁体と、第1乃至第3導電体と、第1乃至第3半導体と、を有する半導体装置であり、
    前記第1導電体は、前記第1絶縁体の第1上面に有し、
    前記第1導電体は、前記第2絶縁体の第1下面に有し、
    前記第2導電体は、前記第2絶縁体の第1上面に有し、
    前記第2導電体は、前記第3絶縁体の第1下面に有し、
    前記第3半導体は、前記第1絶縁体の第2上面と、前記第1導電体の側面と、前記第2絶縁体の第2下面と、を含む領域に有し、
    前記第4絶縁体は、前記第1絶縁体の側面と、前記第1半導体の形成面と、前記第2絶縁体の側面と、前記第2絶縁体の第2上面と、前記第2導電体の側面と、前記第3絶縁体の第2下面と、前記第3絶縁体の側面と、を含む領域に連なるように有し、
    前記第1半導体は、前記第4絶縁体の形成面上に連なるように有し、
    前記第3導電体は、前記第1半導体が形成されている領域のうち、前記第2導電体の側面と重畳する領域に有し、
    前記第5絶縁体は、
    前記第3導電体の形成面と、
    前記第1半導体が形成されている領域のうち、前記第1絶縁体の側面と重畳する領域と、前記第3半導体の形成面と重畳する領域と、前記第2絶縁体の側面と重畳する領域と、前記第3絶縁体と重畳する領域と、に有し、
    前記第2半導体は、前記第5絶縁体の形成面に有することを特徴とする半導体装置。
  3. 第1乃至第4絶縁体と、第1乃至第4導電体と、第1半導体と、第2半導体と、を有する半導体装置であり、
    前記第1絶縁体は、前記第1導電体の第1上面に有し、
    前記第2導電体は、前記第1絶縁体の第1上面に有し、
    前記第2絶縁体は、前記第3導電体の第1下面に有し、
    前記第2導電体は、前記第2絶縁体の第1下面に有し、
    前記第3絶縁体は、前記第1導電体の側面と、前記第1導電体の第2上面と、前記第1絶縁体の側面と、前記第1絶縁体の第2上面と、前記第2導電体の側面と、前記第2絶縁体の第2下面と、前記第2絶縁体の側面と、前記第3導電体の第2下面と、前記第3導電体の側面と、を含む領域に連なるように有し、
    前記第1半導体は、前記第4絶縁体の形成面上に連なるように有し、
    前記第4導電体は、前記第1半導体が形成されている領域のうち、前記第1絶縁体の側面と重畳する領域と、前記第2導電体の側面と重畳する領域と、前記第2絶縁体の側面と重畳する領域と、に有し、
    前記第4絶縁体は、
    前記第4導電体の形成面と、
    前記第1半導体が形成されている領域のうち、前記第1導電体と重畳する領域と、前記第3導電体と重畳する領域と、に有し、
    前記第2半導体は、前記第4絶縁体の形成面に有することを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一項において、
    第6絶縁体と、第5導電体と、を有し、
    前記第6絶縁体は、前記第2半導体の形成面に有し、
    前記第4導電体は、前記第6絶縁体の形成面に有することを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一項において、
    前記第1半導体は、金属酸化物を有することを特徴とする半導体装置。
  6. 請求項1乃至請求項5のいずれか一項において、
    前記第2半導体は、金属酸化物を有することを特徴とする半導体装置。
  7. 請求項1乃至請求項5のいずれか一項において、
    前記第2半導体は、シリコンを有することを特徴とする半導体装置。
  8. 請求項1乃至請求項7のいずれか一項に記載の半導体装置と、周辺回路と、を有する記憶装置。
  9. 請求項8に記載の記憶装置と、筐体と、を有する電子機器。
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