JP2023178463A - 半導体装置 - Google Patents

Abstract

【課題】記憶容量の大きい半導体装置を提供する。【解決手段】第１乃至第５絶縁体と、第１乃至第３導電体と、第１半導体と、第２半導体と、を有する半導体装置である。第１絶縁体、第１導電体、第２絶縁体、第２導電体、第３絶縁体、の順に積層された構造体に対して、一括に開口部を設ける。更に、開口部においてエッチング処理によって選択的に第２導電体を除去する。その後に、開口部の側面に第４絶縁体、第１半導体を順に形成し、第２導電体を除去した領域に第３導電体を形成する。残りの開口部に、第５絶縁体、第２半導体を順に形成して、３次元構造の半導体装置を作製する。なお、第１半導体としては、金属酸化物を含む材料を適用でき、第２半導体としては、金属酸化物又はシリコンを含む材料を適用できすることができる。【選択図】図１６

Description

本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、
プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）
に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術
分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、
記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査
方法、又はそれらの少なくとも一を有するシステムを一例として挙げることができる。

近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子
機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニッ
ト、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び
低消費電力など様々な面で改良が進んでいる。

特に、近年、上述した電子機器などにおいて扱われているデータ量は増加しており、記
憶容量の大きい記憶装置が求められている。特許文献１及び特許文献２では、多値のデー
タの書き込み、読み出しを可能にした半導体装置について開示している。また、大きい記
憶容量を有する記憶装置を実現するには、記憶装置が有する回路を微細化する技術が求め
られている。

特開２０１２－２５６４００号公報 特開２０１４－１９９７０７号公報

本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発
明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又
は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供す
ることを課題の一とする。又は、本発明の一態様は、データ容量の大きい記憶装置を提供
することを課題の一とする。又は、本発明の一態様は、信頼性の高い記憶装置を提供する
ことを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題
の全てを解決する必要はない。

（１）
本発明の一態様は、第１乃至第５絶縁体と、第１乃至第３導電体と、第１半導体と、第
２半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の上面に有し、第２
絶縁体は、第１導電体の上面に有し、第２導電体は、第２絶縁体の第１上面に有し、第２
導電体は、第３絶縁体の第１下面に有し、第４絶縁体は、第１絶縁体の側面と、第１導電
体の側面と、第２絶縁体の側面と、第２絶縁体の第２上面と、第２導電体の側面と、第３
絶縁体の第２下面と、第３絶縁体の側面と、を含む領域に連なるように有し、第１半導体
は、第４絶縁体の形成面上に連なるように有し、第３導電体は、第１半導体が形成されて
いる領域のうち、第２導電体の側面と重畳する領域に有し、第５絶縁体は、第３導電体の
形成面と、第１半導体が形成されている領域のうち、第１絶縁体の側面と重畳する領域と
、第２導電体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、第３絶縁体
の側面と重畳する領域と、に有し、第２半導体は、第５絶縁体の形成面に有することを特
徴とする半導体装置である。

（２）
又は、本発明の一態様は、第１乃至第５絶縁体と、第１乃至第３導電体と、第１乃至第
３半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に有し、
記第１導電体は、第２絶縁体の第１下面に有し、第２導電体は、第２絶縁体の第１上面に
有し、第２導電体は、第３絶縁体の第１下面に有し、第３半導体は、第１絶縁体の第２上
面と、第１導電体の側面と、第２絶縁体の第２下面と、を含む領域に有し、第４絶縁体は
、第１絶縁体の側面と、第１半導体の形成面と、第２絶縁体の側面と、第２絶縁体の第２
上面と、第２導電体の側面と、第３絶縁体の第２下面と、第３絶縁体の側面と、を含む領
域に連なるように有し、第１半導体は、第４絶縁体の形成面上に連なるように有し、第３
導電体は、第１半導体が形成されている領域のうち、第２導電体の側面と重畳する領域に
有し、第５絶縁体は、第３導電体の形成面と、第１半導体が形成されている領域のうち、
第１絶縁体の側面と重畳する領域と、第３半導体の形成面と重畳する領域と、第２絶縁体
の側面と重畳する領域と、第３絶縁体と重畳する領域と、に有し、第２半導体は、第５絶
縁体の形成面に有することを特徴とする半導体装置である。

（３）
又は、本発明の一態様は、第１乃至第４絶縁体と、第１乃至第４導電体と、第１半導体
と、第２半導体と、を有する半導体装置であり、第１絶縁体は、第１導電体の第１上面に
有し、第２導電体は、第１絶縁体の第１上面に有し、第２絶縁体は、第３導電体の第１下
面に有し、第２導電体は、第２絶縁体の第１下面に有し、第３絶縁体は、第１導電体の側
面と、第１導電体の第２上面と、第１絶縁体の側面と、第１絶縁体の第２上面と、第２導
電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、第３導電体の第２下面と
、第３導電体の側面と、を含む領域に連なるように有し、第１半導体は、第４絶縁体の形
成面上に連なるように有し、第４導電体は、第１半導体が形成されている領域のうち、第
１絶縁体の側面と重畳する領域と、第２導電体の側面と重畳する領域と、第２絶縁体の側
面と重畳する領域と、に有し、第４絶縁体は、第４導電体の形成面と、第１半導体が形成
されている領域のうち、第１導電体と重畳する領域と、第３導電体と重畳する領域と、に
有し、第２半導体は、第４絶縁体の形成面に有することを特徴とする半導体装置である。

（４）
又は、本発明の一態様は、前記（１）乃至（３）において、第６絶縁体と、第５導電体
と、を有し、第６絶縁体は、第２半導体の形成面に有し、第４導電体は、第６絶縁体の形
成面に有することを特徴とする半導体装置である。

（５）
又は、本発明の一態様は、前記（１）乃至（４）において、第１半導体は、金属酸化物
を有することを特徴とする半導体装置である。

（６）
又は、本発明の一態様は、前記（１）乃至（５）において、第２半導体は、金属酸化物
を有することを特徴とする半導体装置である。

（７）
又は、本発明の一態様は、前記（１）乃至前記（５）において、第２半導体は、シリコ
ンを有することを特徴とする半導体装置である。

（８）
又は、本発明の一態様は、前記（１）乃至前記（７）に記載の半導体装置と、周辺回路
と、を有する記憶装置である。

（９）
又は、本発明の一態様は、前記（８）に記載の記憶装置と、筐体と、を有する電子機器
である。

本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の
一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本
発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供す
ることができる。又は、本発明の一態様によって、データ容量の大きい記憶装置を提供す
ることができる。又は、本発明の一態様によって、信頼性の高い記憶装置を提供すること
ができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。

半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すフローチャート。 半導体装置の構成例を説明するための上面図、及び断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶装置の一例を示すブロック図。 金属酸化物の原子数比の範囲を説明する図。 ＣＰＵを説明するブロック図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構
成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載す
る場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言すること
ができる。

また、本明細書等において、チャネル形成領域にシリコンを有するトランジスタをＳｉ
トランジスタと記載する場合がある。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、動作方法、及
び作製方法について、説明する。なお、以下の記載において、例えば、“［ｘ，ｙ］”は
第ｘ列第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ列の要素を意味する。
特に行や列を指定する必要がないときは、これらの表記は省略される。

＜回路構成例＞
はじめに、半導体装置の回路構成について、図１（Ａ）を参照して説明する。図１（Ａ
）には、ｎ個（ｎは１以上の整数である。）のメモリセルの回路図が示されている。すな
わち、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリセルと、それらを制御す
るための配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ
］、配線ＷＢＬ、配線ＲＢＬを有する。なお、配線ＷＷＬは書き込みワード線として機能
し、配線ＲＷＬは読み出しワード線として機能し、配線ＷＢＬは書き込みビット線として
機能し、配線ＲＢＬは読み出しビット線として機能する。

それぞれのメモリセルＭＣは、トランジスタＷＴｒ、トランジスタＲＴｒ、容量素子Ｃ
Ｓを有する。図１（Ａ）に図示しているトランジスタＲＴｒは、バックゲートを有するト
ランジスタであり、バックゲートに電位を印加することにより、トランジスタＲＴｒのし
きい値電圧を変動することができる。なお、図１（Ａ）に図示している配線ＢＧＬは、そ
れぞれメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバ
ックゲートと電気的に接続されている。また、図１に示す半導体装置は、配線ＢＧＬがメ
モリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲー
トのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ
独立に電気的接続して、それぞれ互いに異なった電位を供給する構成としてもよい。

トランジスタＷＴｒのチャネル形成領域は、実施の形態３で説明する金属酸化物を有す
ることが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム
、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた金属酸化物の場合
、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャ
ネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有する。デー
タの保持を行うトランジスタＷＴｒとして、この特性を有するトランジスタを適用するこ
とにより、メモリセルＭＣに長時間データを保持することができる。これにより、保持し
たデータのリフレッシュ回数を低減することができるため、半導体装置の消費電力を低減
することができる。

また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動
度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、
半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形
成領域に含まれる材料としては、実施の形態３で説明する金属酸化物、シリコンなどの半
導体材料を有することができる。

トランジスタＷＴｒは、書き込みトランジスタとして機能し、トランジスタＲＴｒは読
み出しトランジスタとして機能する。トランジスタＷＴｒのオン状態、オフ状態の切り替
えは、配線ＷＷＬに印加される電位によって行われる。容量素子ＣＳの一方の電極の電位
は、配線ＲＷＬで制御される。容量素子ＣＳの他方の電極は、トランジスタＲＴｒのゲー
トに電気的に接続されている。容量素子ＣＳの他方の電極をメモリノードと言い換えるこ
とができる。各メモリセルＭＣのメモリノードは、そのメモリセルＭＣが有するトランジ
スタＷＴｒの第１端子に電気的に接続されている。

また、トランジスタＷＴｒの第２端子は、回路構成的には、隣接するメモリセルＭＣの
トランジスタＷＴｒの第１端子と直列に、電気的に接続されている。同様に、トランジス
タＲＴｒの第１端子は、隣接するメモリセルのトランジスタＲＴｒの第２端子と直列に、
電気的に接続される。そして、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒの第２
端子は、配線ＷＢＬと電気的に接続され、メモリセルＭＣ［ｎ］が有するトランジスタＲ
Ｔｒの第２端子は、配線ＲＢＬと電気的に接続されている。なお、本実施の形態では、メ
モリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子と配線ＲＢＬとの接続点をノ
ードＮ１と呼称し、メモリセルＭＣ［１］が有するトランジスタＲＴｒの第１端子をノー
ドＮ２と呼称する。なお、ノードＮ１と配線ＲＢＬとの間の導通状態を制御するために、
トランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。同様に、ノードＮ
２と接続された配線と、ノードＮ２との間の導通状態を制御するために、トランジスタＲ
Ｔｒと直列に、選択用トランジスタを接続してもよい。

なお、本発明の一態様は、図１（Ａ）に示す半導体装置に限定されない。本発明の一態
様は、場合によって、状況に応じて、又は、必要に応じて、図１（Ａ）に示す半導体装置
を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図１（Ｂ）に
示すとおり、必要があれば、トランジスタＷＴｒにもバックゲートを設けた半導体装置と
してもよい。なお、図１（Ｂ）に図示している半導体装置は、図１（Ａ）に図示している
半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトラ
ンジスタＷＴｒにバックゲートを設けて、当該バックゲートのそれぞれに配線ＢＧＬと電
気的に接続した構成となっている。また、例えば、本発明の一態様は、図１（Ｃ）に示す
とおり、トランジスタＲＴｒ、及びトランジスタＷＴｒにバックゲートを設けない半導体
装置としてもよい。

ところで、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の記憶容量を更に増やしたい場合
、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置をマトリクス状となるように並べて配置すれ
ばよい。例えば、図１（Ｂ）に示す半導体装置をマトリクス状となるように並べて配置し
た場合、その回路構成は、図２に示す構成となる。

図２に示す半導体装置は、図２（Ｂ）に示した半導体装置を１列としてｍ列（ｍは１以
上の整数である。）並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行のメモ
リセルＭＣと共有するように電気的に接続した構成となっている。つまり、図２に示す半
導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，１］乃
至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図２に示す半導体装置は、配線ＲＷＬ
［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＲＢＬ
［１］乃至配線ＲＢＬ［ｍ］と、配線ＷＢＬ［１］乃至ＷＢＬ［ｍ］と、配線ＢＧＬ［１
］乃至配線ＢＧＬ［ｍ］と、によって、電気的に接続されている。具体的には、メモリセ
ルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数である。）
の容量素子ＣＳの一方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリセルＭＣ
［ｊ，ｉ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続されてい
る。配線ＷＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＷＴｒの第２端子と
電気的に接続され、配線ＲＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＲＴ
ｒの第２端子と電気的に接続されている。

なお、図２は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭ
Ｃ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ
［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［
ｎ，ｍ］、配線ＲＷＬ［１］、配線ＲＷＬ［ｊ］、配線ＲＷＬ［ｎ］、配線ＷＷＬ［１］
、配線ＷＷＬ［ｊ］、配線ＷＷＬ［ｎ］、配線ＲＢＬ［１］、配線ＲＢＬ［ｉ］、配線Ｒ
ＢＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｉ］、配線ＷＢＬ［ｍ］、配線ＢＧＬ［１
］、配線ＢＧＬ［ｉ］、配線ＢＧＬ［ｍ］、容量素子ＣＳ、トランジスタＷＴｒ、トラン
ジスタＲＴｒ、ノードＮ１、ノードＮ２のみ図示しており、それ以外の配線、素子、記号
、及び符号は省略している。

また、図２（Ｃ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）
並べて配置したものを、図３に示す。なお、図３に示す半導体装置は、全てのメモリセル
ＭＣが有するそれぞれのトランジスタにバックゲートを設けていない構成となっており、
そのため、図３に示す半導体装置は、配線ＢＧＬを有していない。なお、図３の半導体装
置については、図２に示す半導体装置の説明の記載を参酌する。

＜動作方法例＞
次に、図１（Ａ）乃至図１（Ｃ）に示した半導体装置の動作方法の一例について説明す
る。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味す
るものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＷＷ
Ｌに印加される低レベル電位、高レベル電位のそれぞれは、配線ＲＷＬに印加される低レ
ベル電位、高レベル電位と異なる電位であってもよい。

また、本動作方法例において、図１（Ａ）、（Ｂ）に示した配線ＢＧＬ、図１（Ｂ）に
示したＢＧＷ［１］乃至ＢＧＷ［ｎ］には、トランジスタＲＴｒ、トランジスタＷＴｒが
正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図１（
Ａ）乃至（Ｃ）に示す半導体装置の動作は、それぞれ互いに同様に考えることができる。

図４（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートであ
り、図４（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャート
である。図４（Ａ）、（Ｂ）のそれぞれのタイミングチャートは、配線ＷＷＬ［１］、配
線ＷＷＬ［２］、配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ
［ｎ］、ノードＮ１、及びノードＮ２の電位の大きさの変化を示している。また、配線Ｗ
ＢＬは、配線ＷＢＬに供給されるデータについて示している。

図４（Ａ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］
乃至メモリセルＭＣ［ｎ］に書き込む例を示している。なお、データＤ［１］乃至データ
Ｄ［ｎ］は、２値、又は多値とすることができる。そして、データＤ［１］乃至データＤ
［ｎ］は、配線ＷＢＬから供給されるものとする。つまり、図１（Ａ）乃至（Ｃ）に示す
半導体装置の回路構成において、データの書き込みは、メモリセルＭＣ［１］からメモリ
セルＭＣ［ｎ］に順次行われる。

逆に、メモリセルＭＣ［２］にデータを書き込んだ後に、メモリセルＭＣ［１］にデー
タを書き込もうとすると、一度、メモリセルＭＣ［２］に書き込まれているデータを読み
出して別の場所に保存しないと、メモリセルＭＣ［２］に保持されているデータは、メモ
リセルＭＣ［１］にデータを書き込む段階で失われてしまう。

図１（Ａ）乃至（Ｃ）に示す半導体装置の回路構成において、メモリセルＭＣ［ｉ］（
ｉは２以上ｎ以下の整数である。）にデータを書きこむ場合、メモリセルＭＣ［１］乃至
メモリセルＭＣ［ｉ－１］に保持されているデータの書き換えを防ぐために、配線ＷＷＬ
［１］乃至配線ＷＷＬ［ｉ－１］に低レベル電位を供給して、メモリセルＭＣ［１］乃至
メモリセルＭＣ［ｉ－１］が有するそれぞれのトランジスタＷＴｒをオフ状態にする。こ
れにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］に保持されているそれぞ
れのデータを保護することができる。

また、メモリセルＭＣ［ｉ］にデータを書きこむ場合、データは配線ＷＢＬから供給さ
れるため、配線ＷＷＬ［ｉ］乃至配線ＷＷＬ［ｎ］に高レベル電位を供給して、メモリセ
ルＭＣ［ｉ］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒを十分な
オン状態にする。これにより、メモリセルＭＣ［ｉ］のメモリノードにデータを保持する
ことができる。

なお、図１（Ａ）乃至（Ｃ）に示す半導体装置の回路構成にデータを書き込む場合、配
線ＲＢＬは独立に制御できるので、特定の電位にする必要は無いが、例えば、低レベル電
位とすることができる。また、配線ＲＷＬ、すなわち、ノードＮ１の電位は、低レベル電
位とすることができる。加えて、ノードＮ２の電位も、低レベル電位とすることができる
。

上述を踏まえた上で、図４（Ａ）のタイミングチャートに示す動作例について説明する
。時刻Ｔ１０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至
配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レ
ベル電位となっている。

時刻Ｔ１１において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供
給される。これにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞ
れのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［
１］が供給される。メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれの
トランジスタＷＴｒは十分なオン状態となっているため、データＤ［１］は、メモリセル
ＭＣ［１］のメモリノードにまで到達して書き込まれる。

時刻Ｔ１２において、配線ＷＷＬ［１］には、低レベル電位が供給され、配線ＷＷＬ［
２］乃至配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が供給される。これにより、メ
モリセルＭＣ［１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［２
］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態と
なる。そして、配線ＷＢＬには、データＤ［２］が供給される。メモリセルＭＣ［２］乃
至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっ
ているため、データＤ［２］は、メモリセルＭＣ［２］のメモリノードにまで到達して書
き込まれる。また、メモリセルＭＣ［１］のトランジスタＷＴｒはオフ状態となっている
ため、メモリセルＭＣ［１］に保持されているデータＤ［１］は、この時刻Ｔ１２から時
刻Ｔ１３までの書き込み動作によって失われない。

時刻Ｔ１３から時刻Ｔ１４までの間では、時刻Ｔ１１から時刻Ｔ１２までの間のメモリ
セルＭＣ［１］へのデータＤ［１］の書き込み動作と、時刻Ｔ１２から時刻Ｔ１３までの
間のメモリセルＭＣ［２］へのデータＤ［２］の書き込み動作と、のそれぞれと同様に、
メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれに順次データＤ［３］乃
至データＤ［ｎ－１］が書き込まれる。具体的には、既にデータが書き込まれたメモリセ
ルＭＣ［１］乃至メモリセルＭＣ［ｊ－１］（ｊは３以上ｎ－１以下の整数である。）が
有するトランジスタＷＴｒをオフ状態とし、データが書き込まれていないメモリセルＭＣ
［ｊ］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒを十分なオン状態とし、デ
ータＤ［ｊ］を配線ＷＢＬから供給して、メモリセルＭＣ［ｊ］のメモリノードに書き込
めばよい。そして、メモリセルＭＣ［ｊ］へのデータＤ［ｊ］の書き込みが終了した場合
、メモリセルＭＣ［ｊ］が有するトランジスタＷＴｒをオフ状態として、配線ＷＢＬから
データＤ［ｊ＋１］を供給して、メモリセルＭＣ［ｊ＋１］のメモリノードに書き込む動
作を行えばよい。なお、ｊがｎ－１のときの書き込み動作は、次に記載する、時刻Ｔ１４
から時刻Ｔ１５までの動作を指す。

時刻Ｔ１４において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ－１］には、低レベル電位
が供給され、配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が供給される。これにより
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するトランジスタＷＴｒがオ
フ状態となり、メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオ
ン状態となる。そして、配線ＷＢＬには、データＤ［ｎ］が供給される。メモリセルＭＣ
［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、デー
タＤ［ｎ］は、メモリセルＭＣ［ｎ］のメモリノードにまで到達して書き込まれる。また
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のトランジスタＷＴｒはオフ状態
となっているため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のそれぞれに保
持されているデータＤ［１］乃至データＤ［ｎ－１］は、この時刻Ｔ１４から時刻Ｔ１５
までの書き込み動作によって失われない。

上述の動作によって、図１（Ａ）乃至（Ｃ）に示す半導体装置のいずれか一において、
その半導体装置の有するメモリセルＭＣに対してデータを書き込むことができる。

図４（Ｂ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］
乃至メモリセルＭＣ［ｎ］から読み出す例を示している。なお、このとき、各メモリセル
ＭＣに保持されたデータを維持するために、トランジスタＷＴｒは、オフ状態であること
が求められる。そのため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］からデータを
読み出す動作時において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］の電位は低レベル電位
とする。

図１に示す半導体装置の回路構成において、特定のメモリセルＭＣのデータの読み出す
場合、他のメモリセルＭＣが有するトランジスタＲＴｒを十分なオン状態とした上で、当
該特定のメモリセルＭＣが有するトランジスタＲＴｒを飽和領域として動作させる。つま
り、当該特定のメモリセルＭＣが有するトランジスタＲＴｒのソース‐ドレイン間に流れ
る電流は、ソース‐ドレイン間電圧と、当該特定のメモリセルＭＣに保持されているデー
タと、に応じて決定される。

例えば、メモリセルＭＣ［ｋ］（ｋは１以上ｎ以下の整数である。）に保持されている
データを読み出す場合を考える。このとき、メモリセルＭＣ［ｋ］を除いたメモリセルＭ
Ｃ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒを十分なオン
状態にするため、配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高
レベル電位が供給される。

一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒは、保持されているデータに
応じたオン状態にするため、配線ＲＷＬ［ｋ］には、メモリセルＭＣ［ｋ］に当該データ
を書き込んだときの配線ＲＷＬ［ｋ］と同じ電位にする必要がある。なお、ここでは、書
き込み動作時及び読み出し動作時における配線ＲＷＬ［ｋ］の電位を低レベル電位として
考える。

例えば、ノードＮ１に＋３Ｖ、ノードＮ２に０Ｖの電位を与える。そして、ノードＮ２
をフローティングにして、その後のノードＮ２の電位を測定する。配線ＲＷＬ［ｋ］を除
いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］の電位を高レベル電位とした場合、メモリセ
ルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジ
スタＲＴｒが十分なオン状態となる。一方、メモリセルＭＣ［ｋ］が有するトランジスタ
ＲＴｒの第１端子‐第２端子間の電圧は、当該トランジスタＲＴｒのゲートの電位とノー
ドＮ１の電位によって定まるため、ノードＮ２の電位はメモリセルＭＣ［ｋ］のメモリノ
ードに保持されたデータに応じて決まる。

このようにして、メモリセルＭＣ［ｋ］に保持されているデータを読み出すことができ
る。

上述を踏まえた上で、図４（Ｂ）のタイミングチャートに示す動作例について説明する
。時刻Ｔ２０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至
配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レ
ベル電位となっている。特に、ノードＮ２は、フローティング状態となっている。そして
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリノードには、それぞれデータ
Ｄ［１］乃至データＤ［ｎ］が保持されているものとする。

時刻Ｔ２１において、配線ＲＷＬ［１］には、低レベル電位が供給され、配線ＲＷＬ［
２］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供給される。これにより、メモリセルＭ
Ｃ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン
状態となる。そして、メモリセルＭＣ［１］のトランジスタＲＴｒは、メモリセルＭＣ［
１］のメモリノードに保持されているデータＤ［１］に応じたオン状態となる。また、配
線ＲＢＬに電位Ｖ_Ｒを供給する。これにより、ノードＮ１の電位はＶ_Ｒとなり、ノードＮ
２の電位は、ノードＮ１の電位Ｖ_ＲとノードＮ２の電位はメモリセルＭＣ［１］のメモリ
ノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、Ｖ_{Ｄ［１
］}とする。そして、ノードＮ２の電位Ｖ_Ｄ［１］を測定することによって、メモリセルＭ
Ｃ［１］のメモリノードに保持されたデータＤ［１］を読み出すことができる。

時刻Ｔ２２において、配線ＲＷＬ［１］乃至配線ＷＷＬ［ｎ］には、低レベル電位が供
給される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフロ
ーティング状態となる。つまり、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷ
Ｌ［１］乃至配線ＷＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ
２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位Ｖ_Ｒを供給し
てもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ
２１以降、電位Ｖ_Ｒが供給され続けるものとする。

時刻Ｔ２３において、配線ＲＷＬ［２］には、低レベル電位が供給され、配線ＲＷＬ［
１］、配線ＲＷＬ［３］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供給される。これに
より、メモリセルＭＣ［１］、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ］が有する
それぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［２］
のトランジスタＲＴｒは、メモリセルＭＣ［２］のメモリノードに保持されているデータ
Ｄ［２］に応じたオン状態となる。また、配線ＲＢＬには電位Ｖ_Ｒが引き続き供給されて
いる。これにより、ノードＮ２の電位は、ノードＮ１の電位Ｖ_ＲとノードＮ２の電位はメ
モリセルＭＣ［２］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノ
ードＮ２の電位を、Ｖ_Ｄ［２］とする。そして、ノードＮ２の電位Ｖ_Ｄ［２］を測定する
ことによって、メモリセルＭＣ［２］のメモリノードに保持されたデータＤ［２］を読み
出すことができる。

時刻Ｔ２４から時刻Ｔ２５までの間では、時刻Ｔ２０から時刻Ｔ２２までの間のメモリ
セルＭＣ［１］からのデータＤ［１］の読み出し動作と、時刻Ｔ２２から時刻Ｔ２４まで
の間のメモリセルＭＣ［２］からのデータＤ［２］の読み出し動作と、のそれぞれと同様
に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれから順次データＤ［
３］乃至データＤ［ｎ－１］が読み出される。具体的には、メモリセルＭＣ［ｊ］（ｊは
３以上ｎ－１以下の整数である。）からデータＤ［ｊ］を読み出す場合、ノードＮ２の電
位を低レベル電位として、且つノードＮ２をフローティング状態にした後に、配線ＲＷＬ
［ｊ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位を供給して、メモ
リセルＭＣ［ｊ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトラ
ンジスタＲＴｒを十分なオン状態にし、メモリセルＭＣ［ｊ］が有するトランジスタＲＴ
ｒをデータＤ［ｊ］に応じたオン状態にする。次に、ノードＮ１の電位をＶ_Ｒにすること
で、ノードＮ２の電位は、データＤ［ｊ］に応じた電位となり、この電位を測定すること
で、データＤ［ｊ］を読み出すことができる。なお、メモリセルＭＣ［ｊ］に保持された
データＤ［ｊ］の読み出しが終わった後は、次の読み出し動作の準備として、配線ＲＷＬ
［１］乃至配線ＷＷＬ［ｎ］に低レベル電位を供給して、ノードＮ２に低レベル電位が供
給し、その後、ノードＮ２はフローティング状態にする。なお、ｊがｎ－１のとき、この
準備は、時刻Ｔ２５から時刻Ｔ２６までの間の動作を指す。

時刻Ｔ２５において、配線ＲＷＬ［１］乃至配線ＷＷＬ［ｎ］には、低レベル電位が供
給される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフロ
ーティング状態となる。つまり、時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷ
Ｌ［１］乃至配線ＷＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ
２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位Ｖ_Ｒを供給し
てもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ
２１以降、電位Ｖ_Ｒが供給され続けるものとする。

時刻Ｔ２６において、配線ＲＷＬ［ｎ］には、低レベル電位が供給され、配線ＲＷＬ［
１］乃至配線ＷＷＬ［ｎ－１］には、高レベル電位が供給される。これにより、メモリセ
ルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するそれぞれのトランジスタＲＴｒが十
分なオン状態となる。そして、メモリセルＭＣ［ｎ］のトランジスタＲＴｒは、メモリセ
ルＭＣ［ｎ］のメモリノードに保持されているデータＤ［ｎ］に応じたオン状態となる。
また、配線ＲＢＬには電位Ｖ_Ｒが引き続き供給されている。これにより、ノードＮ２の電
位は、ノードＮ１の電位Ｖ_ＲとノードＮ２の電位はメモリセルＭＣ［ｎ］のメモリノード
に保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、Ｖ_Ｄ［ｎ］とす
る。そして、ノードＮ２の電位Ｖ_Ｄ［ｎ］を測定することによって、メモリセルＭＣ［ｎ
］のメモリノードに保持されたデータＤ［ｎ］を読み出すことができる。

上述の動作によって、図１（Ａ）乃至（Ｃ）に示す半導体装置のそれぞれのメモリセル
ＭＣからデータを読み出すことができる。

＜構造例と作製方法例＞
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について説
明する。

図５（Ａ）、（Ｂ）は、図１（Ａ）乃至（Ｃ）に示した半導体装置を示した模式図であ
る。図５（Ａ）は当該半導体装置の上面図を示しており、図５（Ｂ）は図５（Ａ）の一点
鎖線Ａ１‐Ａ２に対応する断面図を示している。

当該半導体装置は、配線ＲＷＬと、配線ＷＷＬと、絶縁体（図５ではハッチングを図示
していない領域）と、が積層された構造体を有し、当該構造体に開口部を設けて、開口部
が埋まるように導電体ＰＧが形成されている。導電体ＰＧ上には、配線ＥＲが形成されて
おり、これによって、配線ＥＲと、配線ＲＷＬ又は配線ＷＷＬと、が電気的に接続されて
いる。

加えて、当該構造体に対して、配線ＲＷＬと、配線ＷＷＬと、を一括で貫通するような
開口部が形成されている。そして、配線ＲＷＬ及び配線ＷＷＬが貫通された領域ＡＲにメ
モリセルＭＣを設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成され
ている。なお、当該導電体は、配線ＷＢＬ、配線ＲＢＬとして機能し、当該半導体は、ト
ランジスタＷＴｒ、トランジスタＲＴｒのチャネル形成領域として機能する。図５では、
該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図
示している。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられてい
る場合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配
線ＢＧＬとしても機能してよい。

つまり、図５では、図１（Ａ）（Ｂ）（Ｃ）のいずれか一に示した半導体装置は領域Ｓ
Ｄ１に構成され、図２、又は図３に示した半導体装置は領域ＳＤ２に構成されていること
を示している。

以下の作製方法例１、及び作製方法例２では、領域ＡＲにメモリセルＭＣを形成するた
めの方法について説明する。

＜＜作製方法例１＞＞
図６乃至図１０は、図１（Ａ）に示す半導体装置の作製例を説明するための断面図であ
り、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャネル長方向の断面図を示して
いる。また、図６乃至図１０の断面図では、図の明瞭化のために一部の要素を省いて図示
している。

図６（Ａ）に示すように、図１（Ａ）の半導体装置は、基板（図示しない。）の上方に
配置された絶縁体１０１Ａと、絶縁体１０１Ａ上に配置された導電体１３１Ａと、導電体
１３１Ａ上に配置された絶縁体１０１Ｂと、絶縁体１０１Ｂ上に配置された導電体１３２
Ａと、導電体１３２Ａ上に配置された絶縁体１０１Ｃと、絶縁体１０１Ｃ上に配置された
導電体１３１Ｂと、導電体１３１Ｂ上に配置された絶縁体１０１Ｄと、絶縁体１０１Ｄ上
に配置された導電体１３２Ｂと、導電体１３２Ｂ上に配置された絶縁体１０１Ｅと、を有
する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体を、積層体１
００と記載する。

なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いれ
ばよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化
ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、
半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭
化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化
ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁
体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基
板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがあ
る。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体
または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板など
がある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられ
る素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジス
タを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジス
タを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこん
だシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。
また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。
または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μ
ｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００
μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装
置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合に
も伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有す
る場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和
することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、または
それらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほ
ど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線
膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下で
ある材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリ
アミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがあ
る。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である
。

本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板とし
ては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。

導電体１３１Ａ（導電体１３１Ｂ）は、図１（Ａ）に示す配線ＷＷＬとして機能し、導
電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）に示す配線ＲＷＬとして機能する。

導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂとしては、例えば
、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン
、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニ
ウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材
料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表
される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい
。

また、上記導電体、特に、導電体１３１Ａ、導電体１３１Ｂとして、後述する半導体１
５１、半導体１５２、半導体１５３ａ、半導体１５３ｂに適用可能な金属酸化物に含まれ
る金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素
を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む
導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添
加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸
化物を用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水
素を捕獲することができる場合がある。

また、上記導電体、特に、導電体１３２Ａ、導電体１３２Ｂとして、水または水素など
の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タ
ンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用
いることが好ましく、単層または積層とすればよい。

また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体の周辺に接
する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶縁体と接す
る領域において、酸素が拡散する場合がある。これにより、金属元素を含む材料と、酸素
を含む導電性材料と、を組み合わせた積層構造を形成することができる。また、同様に、
導電体の周辺に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電
体の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を
含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成することができる
。

なお、導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂのそれぞれ
は、互いに同一の材料であってもよいし、互いに異なる材料であってもよい。つまり、本
発明の一態様の半導体装置を構成する導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ
、導電体１３２Ｂに適用する材料をそれぞれ適宜選択して用いることができる。

絶縁体１０１Ａ乃至絶縁体１０１Ｅとして、水、又は水素などの不純物濃度が低減され
ている材料であることが好ましい。例えば、絶縁体１０１Ａ乃至絶縁体１０１Ｅの水素の
脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換
算した脱離量が、絶縁体１０１Ａ乃至絶縁体１０１Ｅのいずれか一の面積当たりに換算し
て、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃ
ｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下で
あればよい。また、絶縁体１０１Ａ乃至絶縁体１０１Ｅは、加熱により酸素が放出される
絶縁体を用いて形成してもよい。これにより、上述のとおり、導電体１３１Ａ、導電体１
３１Ｂ、導電体１３２Ａ、導電体１３２Ｂを、金属元素を含む材料と、酸素を含む導電性
材料と、を組み合わせた積層構造とすることができる。

絶縁体１０１Ａ乃至絶縁体１０１Ｅとしては、例えば、ホウ素、炭素、窒素、酸素、フ
ッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲル
マニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタ
ルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコ
ン又は酸化窒化シリコンを含む材料を用いることができる。

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の
含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組
成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組
成として、酸素よりも窒素の含有量が多い材料を示す。

次の工程では、図６（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などに
よって、図６（Ａ）に示す積層体１００に対して、開口部１９１を形成することができる
。

レジストマスクの形成は、リソグラフィ法、印刷法、インクジェット法等を適宜用いて
行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチ
ング法でもウェットエッチング法でもよく、両方を用いてもよい。

そして、図７（Ａ）に示すとおり、エッチング処理などを用いて、開口部１９１の側面
に有する導電体１３２Ａ、導電体１３２Ｂが除去されて、当該側面部に凹部１９２Ａ（凹
部１９２Ｂ）が形成される。ここでは、導電体１３２Ａ（導電体１３２Ｂ）としては、積
層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）が選択的に除去されるような材料
（絶縁体１０１Ａ乃至絶縁体１０１Ｅ、及び導電体１３１Ａ（導電体１３１Ｂ）よりもエ
ッチングレートが高い材料）が適用されているものとする。

また、凹部１９２Ａ（凹部１９２Ｂ）は、図６（Ａ）に示す半導体装置の作製工程の段
階で、開口部１９１及び凹部１９２Ａ（凹部１９２Ｂ）が形成される領域に犠牲層を設け
て、図６（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい。
また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９２Ａ（凹部１９
２Ｂ）が形成できる場合もある。

次の工程では、図７（Ｂ）に示すとおり、図７（Ａ）に示す開口部１９１の側面、及び
前述した凹部に、絶縁体１０２が成膜される。

絶縁体１０２としては、酸素の透過を抑制する機能を有する絶縁性材料を用いることが
好ましい。例えば、絶縁体１０２として、窒化シリコン、窒化酸化シリコン、酸化窒化シ
リコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このよ
うな絶縁体１０２を形成することで、絶縁体１０２を透過して酸素が進入して、後述する
導電体１３３が酸化されることによる、導電体１３３の導電性の低下を防ぐことができる
。

次の工程では、図８（Ａ）に示すとおり、図７（Ｂ）に示す開口部１９１の側面、及び
形成されている凹部に、導電体１３３が成膜される。つまり、絶縁体１０２の形成面に導
電体１３３が形成される。

導電体１３３として、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導
電体１３２Ｂに適用できる材料を用いることができる。特に、当該材料のうち、導電性の
高い材料を導電体１３３に適用するのが好ましい。

次の工程では、図８（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などに
よって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体１
３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。なお
、このとき、絶縁体１０１Ａ乃至絶縁体１０１Ｅ、導電体１３１Ａ、及び導電体１３１Ｂ
が開口部１９１に露出しない程度であれば、絶縁体１０２の一部が除去されていてもよい
。

なお、レジストマスクの形成とエッチング処理と、については、図６（Ｂ）の説明を参
酌する。

ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ａ）に示す容量素子ＣＳの他
方の電極として機能する。つまり、図８（Ｂ）に示す領域１８１Ａ（領域１８１Ｂ）にお
いて、容量素子ＣＳが形成されている。

次の工程では、図９（Ａ）に示すとおり、開口部１９１の側面部に位置する絶縁体１０
２、導電体１３３ａ、及び導電体１３３ｂの形成面に、半導体１５１が成膜される。

半導体１５１としては、実施の形態３で説明する金属酸化物が含まれている材料を適用
するのが好ましい。

ところで、半導体１５１に金属酸化物が含まれている場合、半導体１５１に接する絶縁
体１０２は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶
縁性材料を用いることが好ましい。そのような絶縁体１０２を形成することで、絶縁体１
０２を透過して水又は水素などの不純物が進入して、半導体１５１に含まれる酸素と反応
して水となるのを防ぐことができる。半導体１５１内で水が生成されると、半導体１５１
内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が入ることに
より、キャリアとなる電子が生成される場合がある。そのため、半導体１５１内において
、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域に含まれる
トランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体１０２とし
て、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料
を用いることが望まれる。

また、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、形成された領
域によって、導電性が異なる場合がある。図９（Ａ）には、半導体１５１が形成された領
域のうち、絶縁体１０２の形成面に有する領域を領域１５１ａ、領域１５１ｂと図示し、
導電体１３３ａ（導電体１３３ｂ）の形成面に有する領域を領域１５１ｃと図示している
。特に、領域１５１ａは、導電体１３１Ａ（導電体１３１Ｂ）の側面と重畳する領域とし
、領域１５１ｂは、絶縁体１０１Ａ（絶縁体１０１Ｂ乃至絶縁体１０１Ｅ）の側面と重畳
する領域としている。領域１５１ｃは、導電体１３３ａ（導電体１３３ｂ）に接している
ため、導電体１３３ａに含まれる水素、又は水などの不純物が領域１５１ｃに拡散する場
合がある。上述したとおり、半導体１５１に水又は水素などの不純物が拡散した場合、キ
ャリアとなる電子が生成される場合があるため、領域１５１ｃは低抵抗化されることがあ
る。このため、領域１５１ｃは、領域１５１ａ、領域１５１ｂよりも導電性が高い領域と
なる。

領域１５１ａは、トランジスタのチャネル形成領域となる領域である。このため、当該
トランジスタがオン状態のとき、領域１５１ａは低抵抗化するため、領域１５１ｂよりも
導電性が高くなる。

次の工程では、図９（Ｂ）に示すとおり、開口部１９１の側面部に位置する半導体１５
１の形成面に、絶縁体１０３、半導体１５２が順に成膜される。

絶縁体１０３としては、上述した絶縁体１０２に適用できる材料を用いることができる
。特に、半導体１５１に金属酸化物が含まれている場合、絶縁体１０２としては、酸素だ
けでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料であること
が好ましい。

ところで、図９（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ａ）に示
すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）に
おいて、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として機
能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電極
、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極として
機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トラン
ジスタＷＴｒはＯＳトランジスタを構成していることになる。

半導体１５２として、半導体１５１と同様に、実施の形態３で説明する金属酸化物が含
まれる材料を用いることができる。また、半導体１５２の代替として、シリコンなどの半
導体材料を用いることができる。

次の工程では、図１０（Ａ）に示すとおり、半導体１５２の形成面に絶縁体１０４が成
膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。

絶縁体１０４としては、上述した絶縁体１０２、絶縁体１０３に適用できる材料を用い
ることができる。

導電体１３４としては、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、
導電体１３２Ｂ、導電体１３３ａ、導電体１３３ｂに適用できる材料を用いることができ
る。

ところで、図１０（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ａ）に
示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）
において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導
電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトラン
ジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバ
ックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用
している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。

図６（Ａ）から図１０（Ａ）までの工程を行うことにより、図１（Ａ）に示した半導体
装置を作製することができる。

本発明の一態様は、図１０（Ａ）に示した半導体装置の構成例に限定されない。本発明
の一態様は、場合によって、状況に応じて、又は、必要に応じて、図１０（Ａ）に示す半
導体装置を適宜変更した構成とすることができる。

例えば、本発明の一態様は、前述したとおり、図１（Ｃ）に示すようにトランジスタＷ
Ｔｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもで
きる。図１（Ｃ）に示す半導体装置を作製する場合、図１（Ａ）を作製する過程において
、図１０（Ａ）に示す工程の代わりに図１０（Ｂ）に示す工程を行えばよい。図１０（Ｂ
）では、図１０（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁
体１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４と
して適用できる材料を用いることができる。

また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上する
ためとして、トランジスタＷＴｒのゲート電極の構成を、図１０（Ａ）に示す構成から変
更してもよい。図１１（Ａ）、（Ｂ）、図１２（Ａ）（Ｂ）はその半導体装置の作製方法
の一例を示している。図１１（Ａ）では、図６（Ｂ）において、開口部１９１の側面に有
する導電体１３１Ａ（導電体１３１Ｂ）が除去されて、凹部１９３Ａ（凹部１９３Ｂ）が
形成される工程を示している。ここでは、導電体１３１Ａ（導電体１３１Ｂ）としては、
積層体１００のうち、導電体１３１Ａ（導電体１３１Ｂ）が選択的に除去されるような材
料（導電体１３２Ａ（導電体１３２Ｂ）、絶縁体１０１Ａ乃至絶縁体１０１Ｅよりもエッ
チングレートが高い材料）が適用されているものとする。

また、凹部１９３Ａ（凹部１９３Ｂ）は、図６（Ａ）に示す半導体装置の作製工程の段
階で、開口部１９１、及び凹部１９３Ａ（凹部１９３Ｂ）が形成される領域に犠牲層を設
けて、図６（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい
。また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９３Ａ（凹部１
９３Ｂ）が形成できる場合もある。

次の工程では、図１１（Ｂ）に示すとおり、図１１（Ａ）に示す開口部１９１の側面、
及び凹部１９３Ａ（凹部１９３Ｂ）に、半導体１５３が成膜される。

半導体１５３としては、実施の形態３で説明する金属酸化物が含まれている材料を適用
するものとする。

次の工程では、図１２（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部１９３Ａ（凹部１９３Ｂ）のみ半導体１５３が残るように、開口
部１９１に含まれる半導体１５３が除去される。また、この処理と同時に、又は、この処
理の後に、エッチング処理を行って導電体１３２Ａ（導電体１３２Ｂ）を除去して、凹部
１９２Ａ（凹部１９２Ｂ）を形成する。

次に、図８（Ｂ）の工程と同様に、開口部１９１の側面に対して、半導体１５３ａ（半
導体１５３ｂ）を覆うように絶縁体１０２を形成する。半導体１５３（半導体１５３ｂ）
として、金属酸化物を含む材料が適用されている場合、半導体１５３ａ（半導体１５３ｂ
）は絶縁体１０２に接することで、絶縁体１０２に含まれる水素、水などの不純物が半導
体１５３ａ（半導体１５３ｂ）に拡散する。また、半導体１５３ａ（半導体１５３ｂ）は
導電体１３３ａ（導電体１３３ｂ）に接することで、導電体１３３ａ（導電体１３３ｂ）
に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散する。つま
り、半導体１５３ａ（半導体１５３ｂ）は、水素、水などの不純物を捕集する役割を有す
る。これにより、半導体１５３ａ（半導体１５３ｂ）が低抵抗化して、トランジスタＷＴ
ｒのゲート電極として機能することができる。この後は、図９（Ａ）から図１０（Ａ）ま
でと同様の工程を行うことによって、図１２（Ｂ）に示す半導体装置を構成することがで
きる。

また、例えば、本発明の一態様は、図１（Ａ）に示すトランジスタＷＴｒの第１端子、
又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするため
として、トランジスタＲＴｒのゲート電極の構成を、図１０（Ａ）に示す構成から変更し
てもよい。図１３（Ａ）、（Ｂ）はその半導体装置の作製方法の一例を示している。図１
３（Ａ）では、図７（Ａ）において開口部１９１の側面に有する導電体１３２Ａ（導電体
１３２Ｂ）だけが除去されるのではなく、絶縁体１０１Ａ乃至絶縁体１０１Ｅが除去され
て、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成される工程を示している。ここ
では、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶縁体１０１Ｅとして
は、積層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶
縁体１０１Ｅが選択的に除去されるような材料（導電体１３１Ａ（導電体１３１Ｂ）より
もエッチングレートが高い材料）が適用されているものとする。

また、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）は、図６（Ａ）に示す半導体装置
の作製工程の段階で、開口部１９１及び凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が
形成される領域に犠牲層を設けて、図６（Ｂ）に示す半導体装置の作製工程で、開口部１
９１と一括で形成してもよい。また、犠牲層を設けずに開口部１９１を形成した時に、自
動的に凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成できる場合もある。

また、図１３（Ａ）では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）において、絶
縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）よ
りも、導電体１３２Ａ（導電体１３２Ｂ）のほうが大きく除去されているが、導電体１３
２Ａ（導電体１３２Ｂ）よりも、絶縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶
縁体１０１Ｄ、絶縁体１０１Ｅ）のほうを大きく除去してもよい。また、絶縁体１０１Ｂ
、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）と、導電体１３
２Ａ（導電体１３２Ｂ）とは、同じ深さとして形成されてもよい。

図１３（Ｂ）は、図１３（Ａ）の工程を介した場合の、半導体装置の構成例を示してい
る。図１３（Ａ）の工程の後では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が埋ま
るように導電体１３３が成膜され、トランジスタＲＴｒのゲート電極が形成される。図１
３（Ａ）では、トランジスタＲＴｒのゲート電極として機能する導電体１３３ａ、導電体
１３３ｂ、導電体１３３ｃを図示している。この後は、図９（Ａ）から図１０（Ａ）まで
同様の工程を行うことによって、図１３（Ｂ）に示す半導体装置を構成することができる
。この半導体装置は、図１０（Ａ）に示す半導体装置よりも、半導体１５１と導電体１３
３ａ（導電体１３３ｂ）との接触面積を大きくした構成となっている。半導体１５１に金
属酸化物を有する材料を適用した場合、図１３（Ｂ）に示す半導体装置は、図１０（Ａ）
に示す領域１５１ｂが存在しないため、トランジスタＷＴｒの第１端子、又は第２端子と
、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくすることができる。

＜＜作製方法例２＞＞
ここでは、本実施の形態の半導体装置として、作製方法例１とは異なる構造の例につい
て、図１４乃至図１６を用いて説明する。

図１４乃至図１６は、図６乃至図１０と同様に、図１（Ａ）に示す半導体装置の作製例
を説明するための断面図であり、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャ
ネル長方向の断面図を示している。また、図１４乃至図１６の断面図では、図６乃至図１
０と同様に、図の明瞭化のために一部の要素を省いて図示している。

初めの工程ついては、作製方法例１で説明した図６（Ａ）から図７（Ｂ）までの説明の
記載を参酌する。

図１４（Ａ）に示す工程は、図７（Ｂ）に示す工程の続きを示したものである。図１４
（Ａ）では、図７（Ｂ）に示した開口部１９１の側面、及び形成されている凹部に、半導
体１５１が成膜される。つまり、絶縁体１０２の形成面に半導体１５１が形成される。

半導体１５１としては、実施の形態３で説明する半導体を適用するのが好ましい。

次の工程では、図１４（Ｂ）に示すとおり、図１４（Ａ）に示す開口部１９１の側面、
及び形成されている凹部に、導電体１３３が成膜される。

導電体１３３については、作製方法例１で説明した導電体１３３の記載を参酌する。

次の工程では、図１５（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体
１３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。な
お、このとき、絶縁体１０２が開口部１９１に露出しない程度であれば、半導体１５１の
一部が除去されていてもよい。

なお、レジストマスクの形成とエッチング処理と、については、図６（Ｂ）の説明を参
酌する。

ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ａ）に示す容量素子ＣＳの他
方の電極として機能する。つまり、図１５（Ａ）に示す領域１８１Ａ（領域１８１Ｂ）に
おいて、容量素子ＣＳが形成されている。

半導体１５１については、作製方法例１で説明した半導体１５１の記載を参酌する。ま
た、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、領域１５１ａ、領
域１５１ｂ、領域１５１ｃに分けることができる。領域１５１ａ、領域１５１ｂ、領域１
５１ｃについては、作製方法例１で説明した領域１５１ａ、領域１５１ｂ、領域１５１ｃ
の記載を参酌する。

次の工程では、図１５（Ｂ）に示すとおり、開口部１９１の側面部に位置する導電体１
３３ａ、導電体１３３ｂ、及び半導体１５１の形成面に絶縁体１０３が成膜され、その後
に、絶縁体１０３の形成面に半導体１５２が成膜される。

絶縁体１０３については、作製方法例１で説明した絶縁体１０３の記載を参酌する。

半導体１５２については、作製方法例１で説明した半導体１５２の記載を参酌する。

ところで、図１５（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ａ）に
示すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）
において、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として
機能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電
極、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極とし
て機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トラ
ンジスタＷＴｒはＯＳトランジスタを構成していることになる。

次の工程では、図１６（Ａ）に示すとおり、半導体１５２の形成面に絶縁体１０４が成
膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。

絶縁体１０４については、作製方法例１で説明した絶縁体１０４の記載を参酌する。

導電体１３４については、作製方法例１で説明した導電体１３４の記載を参酌する。

ところで、図１６（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ａ）に
示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）
において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導
電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトラン
ジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバ
ックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用
している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。

図６（Ａ）から図７（Ｂ）、図１４（Ａ）から図１６（Ａ）までの工程を行うことによ
り、図１（Ａ）に示した半導体装置を作製することができる。

本発明の一態様は、図１６（Ａ）に示した半導体装置の構成例に限定されない。本発明
の一態様は、場合によって、状況に応じて、又は、必要に応じて、図１６（Ａ）に示す半
導体装置を適宜変更した構成とすることができる。

例えば、本発明の一態様は、前述したとおり、図１（Ｃ）に示すようにトランジスタＷ
Ｔｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもで
きる。図１（Ｃ）に示す半導体装置を作製する場合、図１（Ａ）を作製する過程において
、図１６（Ａ）に示す工程ではなく図１６（Ｂ）に示す工程を行えばよい。図１６（Ｂ）
では、図１６（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁体
１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４とし
て適用できる材料を用いることができる。

また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上する
ためとして、トランジスタＷＴｒのゲート電極の構成を、図１６（Ａ）に示す構成から変
更してもよい。図１７はその半導体装置の構成例を示している。図１７に示す半導体装置
を作製する場合、作製方法例１で説明した図１２（Ｂ）に示す構成例のように、凹部１９
３Ａ（凹部１９３Ｂ）が埋まるように半導体１５３ａ（半導体１５３ｂ）を形成する。次
に、開口部１９１の側面に対して、半導体１５３ａ（半導体１５３ｂ）を覆うように絶縁
体１０２を形成する。その後は、図１４（Ａ）から図１６（Ａ）までと同様の工程を行う
ことによって、図１７に示す半導体装置を構成することができる。なお、図１７を構成す
ることによる効果は、作製方法例１で説明した図１１（Ａ）、（Ｂ）、図１２（Ａ）、（
Ｂ）の説明の記載を参酌する。

また、例えば、本発明の一態様は、図１（Ａ）に示すトランジスタＷＴｒの第１端子、
又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするため
として、トランジスタＲＴｒのゲート電極の構成を、図１６（Ａ）に示す構成から変更し
てもよい。図１８はその半導体装置の構成例を示している。図１８に示す半導体装置を作
製する場合、作製方法例１で説明した図１３（Ａ）に示す構成例を作製する。その後は、
図１４（Ａ）から図１６（Ａ）までと同様の工程を行うことによって、図１８に示す半導
体装置を構成することができる。なお、図１８を構成することによる効果は、作製方法例
１で説明した図１３（Ｂ）の説明の記載を参酌する。

上述した作製方法例１、又は作製方法例２によって、多くのデータを保持できる半導体
装置を作製することができる。

ここで、図５（Ｂ）に示す半導体装置の領域ＳＤ２に、図１０（Ａ）に示す半導体装置
（図１（Ａ）の回路構成）の断面図を適用した構造を図１９に示す。なお、領域ＳＤ１は
、メモリセルＭＣに相当する。図１９に示す通り、配線ＲＷＬ、配線ＷＷＬである導電体
と、絶縁体と、積層した構造体に対して、一括に開口部を設けて、上述した作製方法例１
、又は作製方法例２に記載の通りに作製を行うことで、図１（Ａ）の回路構成を実現する
ことができる。

＜周辺回路との接続例＞
作製方法例１、又は作製方法例２に示した半導体装置は、その下層に読み出し回路、プ
リチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコ
ン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、作製方法
例１、又は作製方法例２で、当該周辺回路上に本発明の一態様の半導体装置を形成すれば
よい。図２０（Ａ）は、周辺回路をプレーナ型のＳｉトランジスタで構成して、その上層
に本発明の一態様の半導体装置を形成した断面図である。また、図２１（Ａ）は、周辺回
路をＦＩＮ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を
形成した断面図である。なお、図２０（Ａ）、図２０（Ｂ）に示す半導体装置は、一例と
して、図１０（Ａ）の構成を適用している。

図２０（Ａ）、図２１（Ａ）において、周辺回路を構成するＳｉトランジスタは、基板
１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成さ
れる。Ｓｉトランジスタのソース及びドレインとして導電体１７１２が形成されている。
導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、又は
導電体１７１２に接続されている（図示しない）。

基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いる
ことができる。

また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、な
どを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半
導体素子を転置してもよい。図２０（Ａ）、図２１（Ａ）では、一例として、基板１７０
０に単結晶シリコンウエハを用いた例を示している。

ここで、Ｓｉトランジスタの詳細について説明を行う。図２０（Ａ）に示すプレーナ型
のＳｉトランジスタは、チャネル長方向の断面図を示し、図２０（Ｂ）に示すプレーナ型
のＳｉトランジスタは、チャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウ
ェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び
高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領
域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられた
ゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、
ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有
する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。

また、図２１（Ａ）に示すＦＩＮ型のＳｉトランジスタは、チャネル長方向の断面図を
示し、図２１（Ｂ）に示すＦＩＮ型のＳｉトランジスタは、チャネル幅方向の断面図を示
している。図２１（Ａ）、（Ｂ）に示すＳｉトランジスタは、チャネル形成領域１７９３
が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９
０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場
合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。なお、
図２１（Ａ）、（Ｂ）に示す符号は、図２０（Ａ）、（Ｂ）に示す符号と同一である。

なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｉｓｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば
、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマ
ＣＶＤ法、熱ＣＶＤ法を用いて形成などが挙げられる。特に、熱ＣＶＤ法としては、例え
ば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法な
どが挙げられる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄
い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い
層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるま
で複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さ
は、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が
可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示され
た金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ_３）_３）、トリ
メチルガリウム（Ｇａ（ＣＨ_３）_３）、及びジメチル亜鉛（Ｚｎ（ＣＨ_３）_２）を用いる
。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリ
ウム（Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（
Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ_３）_２］_４）などのハフニウムアミド）
を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。また、
他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（Ｃ
Ｈ_３）_３）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる
。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルア
ルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジ
オナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを
供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６
ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
_６ガスとＨ_２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガ
スに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ
－Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＧａ
Ｏ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次繰り返し導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用
いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合酸化物層を形成
しても良い。なお、Ｏ_３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られた
Ｈ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ
（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ
_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２
ガスを用いても良い。

なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わ
せることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説
明する。

図２２に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及び
メモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワー
ド線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コント
ロールロジック回路２６６０を有する。

実施の形態１で説明した図１（Ａ）、（Ｂ）、又は（Ｃ）に図示した半導体装置は、メ
モリセルアレイ２６１０に適用することができる。

ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３
２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６
３２は、実施の形態１で説明した配線ＲＢＬのノードＮ１（図２２に図示していない）を
所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、読み出されたノ
ードＮ２の電位をデータ信号として取得して、当該データ信号を増幅する機能を有する。
増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡ
として記憶装置２６００の外部に出力される。

また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回
路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩ
Ｌ）が供給される。

また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ
、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ
２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路
２６３４に入力される。

コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処
理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは
、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み
出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これ
に限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好まし
くはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い
、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消
費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上する
ことが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型の
みとすることで、製造コストを低く抑えることができる。

なお、本実施の形態の構成例は、図２２の構成に限定されない。例えば、周辺回路２６
０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリ
セルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタのチャネル形成領域に含
まれる金属酸化物について説明を行う。

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。

ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

次に、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）を用いて、本発明に係る金属
酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）には、酸素の原子数比につ
いては記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数
比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）において、破線は、［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表
す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原
子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となる
ラインを表す。

また、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）に示す、［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶
構造をとりやすい。

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。

図２３（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛
の原子数比の好ましい範囲の一例について示している。

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（
電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図２３（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少
ない層状構造となりやすい、図２３（Ａ）の領域Ａで示される原子数比を有することが好
ましい。

特に、図２３（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ－ａｘｉｓ ａ
ｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳとなりやすく、キャリア移動度も高い優
れた金属酸化物が得られる。

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域に
おいて、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向き
が変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。

ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下
する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化
物ともいえる。従って、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。
そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近
傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる
。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、およ
び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸
化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比
の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、
膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特
性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではな
い。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態４）
本実施の形態では、上記実施の形態の半導体装置を備えることができるＣＰＵについて
説明する。

図２４は、実施の形態１で説明した半導体装置を一部に用いたＣＰＵの一例の構成を示す
ブロック図である。

図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、
別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み
、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい
。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６
ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図２４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。

図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態５）
上記実施の形態の記憶装置を備えることができるメモリカード（例えば、ＳＤカード）
、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本
実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図２５を用いて、説
明する。

図２５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１
、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４
は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び該記憶装置を駆動
する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コント
ローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態３で
説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６
２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１など
が組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメ
モリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチ
ップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場
合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、
ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコ
ーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ
構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェー
スとして機能する。

図２５（Ｂ）はＳＤカードの外観の模式図であり、図２５（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板
５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとし
て機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装
置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチ
ップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１
４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６
２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラ
ムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセ
ッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４と
コントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に
応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ
回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３
２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１
５に組み込んだ構成としてもよい。

基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０
の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に
設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うこ
とができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。

図２５（Ｄ）はＳＳＤの外観の模式図であり、図２５（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有
する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。
基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装
置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４
、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチ
ップ５１５４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライ
バ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６
３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモ
リチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリ
チップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５に
は、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、Ｅ
ＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５
５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず
、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントロ
ーラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態６）
本実施の形態では、上記実施の形態の記憶装置を適用することができる電子機器の一例
について説明する。

＜ノート型パーソナルコンピュータ＞
図２６（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０
２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様
の記憶装置は、ノート型パーソナルコンピュータに備えることができる。

＜スマートウォッチ＞
図２６（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１
、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する
。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部
５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい
。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加する
ことができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電
変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタ
ン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケー
ションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯
するスイッチなどのいずれかを備えることができる。また、図２６（Ｂ）に示したスマー
トウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有す
る操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチ
の時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外
に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用い
るようにしてもよい。なお、図２６（Ｂ）に示したスマートウォッチでは、操作子５９０
４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であっ
てもよい。

＜ビデオカメラ＞
図２６（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態
様の記憶装置は、ビデオカメラに備えることができる。操作キー５８０４及びレンズ５８
０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けら
れている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接
続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６によ
り変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体
５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

＜携帯電話＞
図２６（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５
０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態
様の記憶装置は、携帯電話に備えることができる。また、表示部５５０２に、位置入力装
置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置と
しての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは
、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画
素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を
起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン
、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えること
ができる。

また、図２６（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示している
が、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが
、図２６（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装
置を有する構成であってもよい。

＜テレビジョン装置＞
図２６（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９
０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または
操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加
速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場
、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する
機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備え
ることができる。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００
インチ以上の表示部９００１を組み込むことが可能である。

＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。

例えば、図２６（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。
図２６（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５
７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示し
ている。

表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメータ
ーやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情
報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは
、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能であ
る。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能で
ある。

表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによっ
て、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも
できる。

本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装
置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いら
れる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動
するプログラムを保存する記憶装置などに用いることができる。

また、図示していないが、図２６（Ａ）乃至（Ｃ）、（Ｅ）、（Ｆ）に示した電子機器
は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述し
た電子機器に音声入力機能を付することができる。

また、図示していないが、図２６（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器
は、カメラを有する構成であってもよい。

また、図示していないが、図２６（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部に
センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特
に、図２６（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセン
サを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話が
どの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向き
に応じて自動的に切り替えるようにすることができる。

また、図示していないが、図２６（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、
虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適
用することによって、生体認証機能を有する電子機器を実現することができる。

また、図２６（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材
を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量
素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、
図２６（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲
面を有するような筐体の電子機器を実現することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で
説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要
素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２
端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、
チャネル形成領域は、ゲートに電位を印加することで、チャネルが形成される領域を指し
、この領域が形成されることによって、ソース‐ドレイン間に電流を流すことができる。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。

また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成
をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと
呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート
」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「
バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができ
る。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも
先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時におい
て、チャネル形成領域よりも後に形成される端子のことをいう。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が
０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体
にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、
特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リ
ン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によっ
て酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性
を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１
３族元素、第１５族元素などがある。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気
的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など
）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジ
スタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）
、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｎ］ メモリセル
ＭＣ［１，１］ メモリセル
ＭＣ［ｊ，１］ メモリセル
ＭＣ［ｎ，１］ メモリセル
ＭＣ［１，ｉ］ メモリセル
ＭＣ［ｊ，ｉ］ メモリセル
ＭＣ［ｎ，ｉ］ メモリセル
ＭＣ［１，ｍ］ メモリセル
ＭＣ［ｊ，ｍ］ メモリセル
ＭＣ［ｎ，ｍ］ メモリセル
ＷＷＬ［１］ 配線
ＷＷＬ［２］ 配線
ＷＷＬ［ｊ］ 配線
ＷＷＬ［ｎ］ 配線
ＲＷＬ［１］ 配線
ＲＷＬ［２］ 配線
ＲＷＬ［ｊ］ 配線
ＲＷＬ［ｎ］ 配線
ＷＢＬ 配線
ＷＢＬ［１］ 配線
ＷＢＬ［ｉ］ 配線
ＷＢＬ［ｍ］ 配線
ＲＢＬ 配線
ＲＢＬ［１］ 配線
ＲＢＬ［ｉ］ 配線
ＲＢＬ［ｍ］ 配線
ＢＧＬ 配線
ＢＧＬ［１］ 配線
ＢＧＬ［ｉ］ 配線
ＢＧＬ［ｍ］ 配線
ＷＴｒ トランジスタ
ＲＴｒ トランジスタ
ＣＳ 容量素子
Ｎ１ ノード
Ｎ２ ノード
ＰＧ 導電体
ＷＷＬ 配線
ＲＷＬ 配線
ＥＲ 配線
ＨＬ 領域
ＡＲ 領域
ＳＤ１ 領域
ＳＤ２ 領域
１００ 積層体
１０１Ａ 絶縁体
１０１Ｂ 絶縁体
１０１Ｃ 絶縁体
１０１Ｄ 絶縁体
１０１Ｅ 絶縁体
１０２ 絶縁体
１０３ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１３１Ａ 導電体
１３１Ｂ 導電体
１３２Ａ 導電体
１３２Ｂ 導電体
１３３ 導電体
１３３ａ 導電体
１３３ｂ 導電体
１３３ｃ 導電体
１３４ 導電体
１５１ 半導体
１５１ａ 領域
１５１ｂ 領域
１５１ｃ 領域
１５２ 半導体
１５３ 半導体
１５３ａ 半導体
１５３ｂ 半導体
１８１Ａ 領域
１８１Ｂ 領域
１８２Ａ 領域
１８２Ｂ 領域
１８３Ａ 領域
１８３Ｂ 領域
１９１ 開口部
１９２Ａ 凹部
１９２Ｂ 凹部
１９３Ａ 凹部
１９３Ｂ 凹部
１９４Ａ 凹部
１９４Ｂ 凹部
１９４Ｃ 凹部
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１７００ 基板
１７０１ 素子分離層
１７１２ 導電体
１７３０ 導電体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ

Claims (4)

1. 第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第３のトランジスタのバックゲートは、第３の配線と電気的に接続される半導体装置であって、
   前記第３の配線としての機能を有する一の第１の導電体と、
   前記第１の導電体の上方に配置された一の第１の絶縁体と、
   前記第１の絶縁体の上方に配置され、かつ、前記第３のトランジスタのチャネル形成領域を有する一の第１の半導体と、
   前記第１の半導体の上方に配置された第２の絶縁体と、
   前記第２の絶縁体の上方に配置され、かつ、前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域を有する一の第２の半導体と、
   前記第２の半導体と電気的に接続され、かつ、前記容量素子の第１の電極としての機能を有する第２の導電体と、
   第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第１の配線としての機能を有する第３の導電体と、
   前記第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第２の配線としての機能を有する第４の導電体と、
   前記第２の導電体の上方に配置され、かつ、前記容量素子の第２の電極としての機能を有する第５の導電体と、
   を有し、
   前記第２の導電体は、前記第２の半導体と接する領域を有し、
   前記第２の導電体は、前記第２の絶縁体を介して前記第１の半導体と重なりを有する、
   半導体装置。
2. 第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第３のトランジスタのバックゲートは、第３の配線と電気的に接続される半導体装置であって、
   前記第３の配線としての機能を有する一の第１の導電体と、
   前記第１の導電体の上方に配置された一の第１の絶縁体と、
   前記第１の絶縁体の上方に配置され、かつ、前記第３のトランジスタのチャネル形成領域を有する一の第１の半導体と、
   前記第１の半導体の上方に配置された第２の絶縁体と、
   前記第２の絶縁体の上方に配置され、かつ、前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域を有する一の第２の半導体と、
   前記第２の半導体と電気的に接続され、かつ、前記容量素子の第１の電極としての機能を有する第２の導電体と、
   第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第１の配線としての機能を有する第３の導電体と、
   前記第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第２の配線としての機能を有する第４の導電体と、
   前記第２の導電体の上方に配置され、かつ、前記容量素子の第２の電極としての機能を有する第５の導電体と、
   を有し、
   前記第２の導電体は、前記第２の半導体と接する領域を有し、
   前記第２の導電体は、前記第２の絶縁体を介して前記第１の半導体と重なりを有し、
   前記第２の導電体は、前記第１の導電体と重なりを有する、
   半導体装置。
3. 第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第３のトランジスタのバックゲートは、第３の配線と電気的に接続される半導体装置であって、
   前記第３の配線としての機能を有する一の第１の導電体と、
   前記第１の導電体の上方に配置された一の第１の絶縁体と、
   前記第１の絶縁体の上方に配置され、かつ、前記第３のトランジスタのチャネル形成領域を有する一の第１の半導体と、
   前記第１の半導体の上方に配置された第２の絶縁体と、
   前記第２の絶縁体の上方に配置され、かつ、前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域を有する一の第２の半導体と、
   前記第２の半導体と電気的に接続され、かつ、前記容量素子の第１の電極としての機能を有する第２の導電体と、
   第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第１の配線としての機能を有する第３の導電体と、
   前記第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第２の配線としての機能を有する第４の導電体と、
   前記第２の導電体の上方に配置され、かつ、前記容量素子の第２の電極としての機能を有する第５の導電体と、
   を有し、
   前記第２の導電体は、前記第２の半導体と接する領域を有し、
   前記第２の導電体は、前記第２の絶縁体を介して前記第１の半導体と重なりを有し、
   前記第３の導電体は、前記第１の導電体と重なりを有し、
   前記第４の導電体は、前記第１の導電体と重なりを有する、
   半導体装置。
4. 第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第３のトランジスタのバックゲートは、第３の配線と電気的に接続される半導体装置であって、
   前記第３の配線としての機能を有する一の第１の導電体と、
   前記第１の導電体の上方に配置された一の第１の絶縁体と、
   前記第１の絶縁体の上方に配置され、かつ、前記第３のトランジスタのチャネル形成領域を有する一の第１の半導体と、
   前記第１の半導体の上方に配置された第２の絶縁体と、
   前記第２の絶縁体の上方に配置され、かつ、前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域を有する一の第２の半導体と、
   前記第２の半導体と電気的に接続され、かつ、前記容量素子の第１の電極としての機能を有する第２の導電体と、
   第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第１の配線としての機能を有する第３の導電体と、
   前記第３の絶縁体を介して前記第２の半導体の上方に配置され、かつ、前記第２の配線としての機能を有する第４の導電体と、
   前記第２の導電体の上方に配置され、かつ、前記容量素子の第２の電極としての機能を有する第５の導電体と、
   を有し、
   前記第２の導電体は、前記第２の半導体と接する領域を有し、
   前記第２の導電体は、前記第２の絶縁体を介して前記第１の半導体と重なりを有し、
   前記第２の導電体は、前記第１の導電体と重なりを有し、
   前記第３の導電体は、前記第１の導電体と重なりを有し、
   前記第４の導電体は、前記第１の導電体と重なりを有する、
   半導体装置。

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