KR102001820B1 - 반도체 장치 및 반도체 장치 구동 방법 - Google Patents

반도체 장치 및 반도체 장치 구동 방법 Download PDF

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Abstract

트랜지스터의 오프-상태 전류의 충분한 감소를 허용하는 재료를 이용하여 반도체 장치가 형성된다; 예를 들면, 와이드-갭 반도체인 산화물 반도체 재료가 이용된다. 트랜지스터의 오프-상태 전류의 충분한 감소를 허용하는 반도체 재료가 이용될 때, 상기 반도체 장치는 장시간 동안 데이터를 저장할 수 있다. 상기 반도체 장치의 메모리 셀들의 산화물 반도체를 각각 포함하는 트랜지스터들이 직렬로 접속된다; 따라서, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 인접한 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 드레인 전극은 서로 접속될 수 있다. 따라서, 상기 메모리 셀들에 의해 점유되는 면적이 저감될 수 있다.

Description

반도체 장치 및 반도체 장치 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD OF SEMICONDUCTOR DEVICE}
개시된 발명은 반도체 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 구동 방법에 관한 것이다.
반도체 소자들을 이용하는 기억 장치들은 대략 2개의 카테고리들로 분류된다: 전력이 공급되지 않을 때 저장된 데이터를 소실하는 휘발성 장치, 및 전력이 공급되지 않을 때에도 저장된 데이터가 유지되는 비휘발성 장치.
휘발성 기억 장치의 통상적인 예는 DRAM(dynamic random access memory)이다. DRAM은 기억 소자에 포함된 트랜지스터가 선택되고 전하가 용량 소자에 축적되는 방식으로 데이터를 저장한다.
상기 원리로 인해, DRAM 내의 데이터가 판독될 때 상기 용량 소자의 전하가 소실된다; 따라서, 데이터가 판독될 때마다 다른 기록 동작이 필요하다. 또한, 기억 소자에 포함된 트랜지스터에 있어서, 상기 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 누설 전류(오프-상태 전류)가 흐르기 때문에, 상기 트랜지스터가 선택되지 않는 경우에도 상기 트랜지스터에 또는 그로부터 전하가 흐르고, 이것은 데이터 유지 기간을 짧게 한다. 그러한 이유로, 미리 결정된 간격으로 다른 기록 동작(리프레시 동작)이 필요하고, 소비 전력을 충분히 저감시키는 것이 어렵다. 또한, 전력 공급이 중단될 때 저장된 데이터가 소실되기 때문에, 장시간 동안 데이터를 유지하기 위해 자기 재료 또는 광학 재료를 이용하는 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예는 SRAM(static random access memory)이다. SRAM은 플립-플롭과 같은 회로를 이용함으로써 저장된 데이터를 유지하고, 따라서 리프레시 동작이 필요하지 않고, 이것은 DRAM을 능가하는 이점이다. 그러나, 플립-플롭과 같은 회로가 이용되기 때문에 기억 용량 당 단가가 증가된다. 또한, DRAM에서와 같이, 전력 공급이 중단될 때 SRAM에 저장된 데이터가 소실된다.
비휘발성 기억 장치의 통상적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 상기 플로팅 게이트에서 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래시 메모리는 상기 데이터 유지 기간이 극히 길고(반영구적) 휘발성 기억 장치에서 필요한 리프레시 동작이 필요하지 않다는 이점들을 가진다(예를 들면, 특허문헌 1 참조).
그러나, 플래시 메모리에는, 기록 동작들에서 발생된 터널링 전류로 인해 상기 메모리 소자에 포함된 게이트 절연층이 열화되기 때문에, 미리 결정된 수의 기록 동작들 후에는 메모리 소자가 기능하지 않는다는 문제점이 있다. 이 문제점의 영향들을 감소시키기 위해, 상기 메모리 소자들 사이에서 기록 동작들의 수가 균일화되는 방법이 예로서 이용될 수 있지만, 이 방법을 이용하기 위해서는 복잡한 주변 회로가 요구된다. 또한, 이러한 방법이 이용될 때에도, 수명에 관한 기능적인 문제점이 해결되지 않는다. 즉, 플래시 메모리는 데이터가 빈번히 재기록되는 용도들에 적합하지 않다.
또한, 상기 플로팅 게이트에 전하를 유지거나 상기 전하를 제거하기 위해서는 고전압이 필요하고, 그에 대한 회로가 요구된다. 또한, 전하를 주입 또는 제거하는데 비교적 장시간이 걸리고, 데이터를 기록 및 소거하는 속도를 증가시키는 것이 용이하지 않다.
일본 공개 특허 출원 제S57-105889호
상술된 문제점들에 비추어, 개시된 발명의 일 실시형태의 목적은 전력이 공급되지 않을 때에도 저장된 데이터가 유지될 수 있고 기록 횟수들이 제한되지 않는 새로운 구조의 반도체 장치를 제공하는 것이다. 또한, 본 발명의 다른 목적은 상기 새로운 구조를 가진 상기 반도체 장치의 집적도를 증가시키고 단위 면적 당 상기 저장 용량을 증가시키는 것이다.
개시된 발명의 일 실시형태에서, 반도체 장치는 트랜지스터의 오프-상태 전류의 충분한 감소를 허용하는 재료를 이용하여 형성된다; 예를 들면, 와이드-갭 반도체(wide-gap semiconductor)인 산화물 반도체 재료가 이용된다. 트랜지스터의 오프-상태 전류의 충분한 감소를 허용하는 반도체 재료가 이용될 때, 상기 반도체 장치는 장시간 동안 데이터를 저장할 수 있다.
개시된 발명의 일 실시형태에서, 반도체 장치의 메모리 셀들에 산화물 반도체를 각각 포함하는 트랜지스터들이 직렬로 접속된다; 따라서, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 소스 전극 및 인접한 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 드레인 전극이 서로 접속될 수 있다. 한편, 메모리 셀들의 산화물 반도체를 각각 포함하는 트랜지스터들이 병렬로 접속되는 경우에, 각각의 메모리 셀에서, 산화물 반도체를 포함하는 상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 개구부를 통해 배선에 접속되어야 한다. 따라서, 상기 반도체 장치의 상기 메모리 셀들의 산화물 반도체를 각각 포함하는 상기 트랜지스터들이 직렬로 접속될 때, 상기 메모리 셀들에 의해 점유된 면적은 산화물 반도체를 각각 포함하는 상기 트랜지스터들이 병렬로 접속되는 구성의 면적보다 감소될 수 있다.
개시된 발명의 일 실시형태는, 소스선; 비트선; m(m은 2 이상의 정수)개의 신호선들; m개의 워드선들; 선택선; 상기 소스선과 상기 비트선 사이에 직렬로 접속된 제 1 내지 제 m 메모리 셀들; 및 게이트 단자가 상기 선택선에 전기적으로 접속된 선택 트랜지스터를 포함하는 반도체 장치이다. 상기 제 1 내지 제 m 메모리 셀들 각각은, 제 1 게이트 단자, 제 1 소스 단자, 및 제 1 드레인 단자를 포함하는 제 1 트랜지스터; 제 2 게이트 단자, 제 2 소스 단자, 및 제 2 드레인 단자를 포함하는 제 2 트랜지스터; 및 용량 소자를 포함한다. 상기 제 1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공된다. 상기 제 2 트랜지스터는 산화물 반도체층을 포함한다. 상기 소스선은 상기 선택 트랜지스터를 통해 상기 제 m 메모리 셀의 상기 제 1 소스 단자에 전기적으로 접속된다. 상기 비트선은 상기 제 1 메모리 셀의 상기 제 2 드레인 단자에 전기적으로 접속되고 상기 제 1 메모리 셀의 상기 제 1 드레인 단자에 전기적으로 접속된다. 상기 제 k(k는 1 이상 m 이하의 자연수) 신호선은 상기 제 k 메모리 셀의 상기 제 2 게이트 단자에 전기적으로 접속된다. 상기 제 k 워드선은 상기 제 k 메모리 셀의 상기 용량 소자의 한쪽 단자에 전기적으로 접속된다. 상기 제 l(l은 2 이상 m 이하의 자연수) 메모리 셀의 상기 제 2 드레인 단자는 상기 제 (l-1) 메모리 셀의 상기 제 1 게이트 단자, 상기 제 (l-1) 메모리 셀의 상기 제 2 소스 단자, 및 상기 제 (l-1) 메모리 셀의 상기 용량 소자의 다른 쪽 단자에 전기적으로 접속된다. 상기 제 m 메모리 셀의 상기 제 1 게이트 단자, 상기 제 m 메모리 셀의 상기 제 2 소스 단자, 및 상기 제 m 메모리 셀의 상기 용량 소자의 상기 다른 쪽 단자는 서로 전기적으로 접속된다. 상기 제 l 메모리 셀의 상기 제 1 드레인 단자는 상기 제 (l-1) 메모리 셀의 상기 제 1 소스 단자에 전기적으로 접속된다.
개시된 발명의 다른 실시형태는, 소스선; 비트선; m(m은 2 이상의 정수)개의 신호선들; m개의 워드선들; 제 1 선택선; 제 2 선택선; 상기 소스선과 상기 비트선 사이에 직렬로 접속된 제 1 내지 제 m 메모리 셀들; 게이트 단자가 상기 제 1 선택선에 전기적으로 접속된 제 1 선택 트랜지스터; 및 게이트 단자가 상기 제 2 선택선에 전기적으로 접속된 제 2 선택 트랜지스터를 포함하는 반도체 장치이다. 상기 제 1 내지 제 m 메모리 셀들 각각은 제 1 게이트 단자, 제 1 소스 단자, 및 제 1 드레인 단자를 포함하는 제 1 트랜지스터; 제 2 게이트 단자, 제 2 소스 단자, 및 제 2 드레인 단자를 포함하는 제 2 트랜지스터; 및 용량 소자를 포함한다. 상기 제 1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공된다. 상기 제 2 트랜지스터는 산화물 반도체층을 포함한다. 상기 소스선은 상기 제 2 선택 트랜지스터를 통해 상기 제 m 메모리 셀의 상기 제 1 소스 단자에 전기적으로 접속된다. 상기 비트선은 상기 제 1 메모리 셀의 상기 제 2 드레인 단자에 전기적으로 접속되고 상기 제 1 선택 트랜지스터를 통해 상기 제 1 메모리 셀의 상기 제 1 드레인 단자에 전기적으로 접속된다. 상기 제 k(k는 1 이상 m 이하의 자연수) 신호선은 상기 제 k 메모리 셀의 상기 제 2 게이트 단자에 전기적으로 접속된다. 상기 제 k 워드선은 상기 제 k 메모리 셀의 상기 용량 소자의 한쪽 단자에 전기적으로 접속된다. 상기 제 l(l은 2 이상 m 이하의 자연수) 메모리 셀의 상기 제 2 드레인 단자는 상기 제 (l-1) 메모리 셀의 상기 제 1 게이트 단자, 상기 제 (l-1) 메모리 셀의 상기 제 2 소스 단자, 및 상기 제 (l-1) 메모리 셀의 상기 용량 소자의 다른 쪽 단자에 전기적으로 접속된다. 상기 제 m 메모리 셀의 상기 제 1 게이트 단자, 상기 제 m 메모리 셀의 상기 제 2 소스 단자, 및 상기 제 m 메모리 셀의 상기 용량 소자의 상기 다른 쪽 단자는 서로 전기적으로 접속된다. 상기 제 l 메모리 셀의 상기 제 1 드레인 단자는 상기 제 (l-1) 메모리 셀의 상기 제 1 소스 단자에 전기적으로 접속된다.
상기 제 1 트랜지스터는 상기 반도체 재료를 포함하는 상기 기판 위에 제공된 채널 형성 영역; 상기 채널 형성 영역이 불순물 영역들 사이에 개재되도록 제공되는 상기 불순물 영역들; 상기 채널 형성 영역 위의 제 1 게이트 절연층; 및 상기 채널 형성 영역과 중첩하도록 상기 제 1 게이트 절연층 위의 제 1 게이트 전극을 포함함을 유념한다. 상기 제 2 트랜지스터는 상기 산화물 반도체층에 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극; 상기 산화물 반도체층과 중첩하도록 제공된 제 2 게이트 전극; 및 상기 산화물 반도체층과 상기 제 2 게이트 전극 사이에 제공된 제 2 게이트 절연층을 포함한다.
상기 제 l 메모리 셀의 상기 제 2 드레인 전극 및 상기 제 (l-1) 메모리 셀의 상기 제 2 소스 전극이 동일한 도전층으로부터 형성됨을 유념한다. 대안적으로, 상기 제 l 메모리 셀의 상기 제 2 드레인 전극, 상기 제 (l-1) 메모리 셀의 상기 제 2 소스 전극, 및 상기 제 (l-1) 메모리 셀의 상기 제 1 게이트 전극은 동일한 도전층으로부터 형성된다.
상기 반도체 재료를 포함하는 상기 기판은 단결정 반도체 기판 또는 SOI 기판이 바람직함을 유념한다. 상기 기판에 포함된 상기 반도체 재료는 실리콘이 바람직하다. 상기 산화물 반도체층은 In, Ga, 및 Zn을 함유한 산화물 반도체 재료를 포함하는 것이 바람직하다.
상기 트랜지스터가 상기 기술의 산화물 반도체를 이용하여 형성될 수 있지만, 개시된 발명은 이에 제한되지 않음을 유념한다. 탄화 실리콘(구체적으로, 에너지 갭 Eg가 3eV보다 큰 반도체 재료)과 같은 와이드 갭 재료와 같이, 상기 산화물 반도체의 오프-상태 전류 특성들과 등가인 상기 오프-상태 전류 특성들이 달성될 수 있는 재료가 이용될 수 있다.
이 명세서 등에서, "위(over)" 또는 "아래(below)"와 같은 용어들은 구성요소가 다른 구성요소의 "직상(directly on)" 또는 "직하(directly under)"에 배치되는 것을 반드시 의미하지 않음을 유념한다. 예를 들면, 표현 "게이트 절연층 위의 게이트 전극(a gate electrode over a gate insulating layer)"은 상기 게이트 절연층과 상기 게이트 전극 사이에 다른 구성요소가 제공되는 경우를 배제하지 않는다.
또한, 이 명세서 등에서, "전극(electrode)" 또는 "배선(wiring)"과 같은 용어는 구성요소의 기능을 제한하지 않는다. 예를 들면, "전극"은 때때로 "배선"의 일부로서 이용되고 그 반대로도 가능하다. 또한, 상기 용어 "전극" 또는 "배선"은 복수의 "전극들" 또는 "배선들"이 집적 방식으로 형성되는 경우를 포함할 수 있다.
또한, "소스(source)" 및 "드레인(drain)"의 기능들은 때때로 예를 들면 반대 극성의 트랜지스터가 이용될 때 또는 전류 흐름의 방향이 회로 동작에서 변화될 때 서로 교체된다. 따라서, 상기 용어들 "소스" 및 "드레인"은 이 명세서에서 서로 교체될 수 있다.
이 명세서 등에서, 용어 "전기적으로 접속(electrically connected)"은 구성요소들이 임의의 전기적 작용을 가진 대상을 통해 접속되는 경우를 포함함을 유념한다. 상기 대상을 통해 접속되는 구성요소들 사이에서 전기 신호들이 전송 및 수신될 수 있는 한 임의의 전기적 작용을 가진 대상에 관한 특정 제한은 없다. 임의의 전기적 작용을 가진 상기 대상의 예들은 전극 및 배선뿐만 아니라 트랜지스터, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능들을 가진 소자와 같은 스위칭 소자를 포함한다.
산화물 반도체를 포함하는 트랜지스터의 상기 오프-상태 전류가 극히 작기 때문에, 상기 트랜지스터를 이용함으로써 저장된 데이터가 극히 장시간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 또는 상기 리프레시 동작의 빈도가 극히 낮아질 수 있고, 이것은 소비 전력의 충분한 감소를 유발한다. 또한, 저장된 데이터는 전력이 공급되지 않을 때에도 장시간 동안 유지될 수 있다(전위가 고정되는 것이 바람직함을 유념한다).
또한, 개시된 발명에 따른 반도체 장치는 데이터를 기록하기 위해 고전압이 필요하지 않고, 상기 소자의 열화가 문제되지 않는다. 예를 들면, 통상적인 비휘발성 메모리와 달리, 플로팅 게이트에 전자들을 주입하고 이로부터 추출할 필요가 없고, 따라서, 전자들의 주입 및 추출로 인한 게이트 절연층의 열화와 같은 문제점이 전혀 발생하지 않는다. 즉, 개시된 발명에 따른 상기 반도체 장치는 통상적인 비휘발성 메모리의 문제점이었던 재기록 횟수에 대한 제한을 가지지 않고, 따라서 급격하게 개선된 신뢰성을 가진다. 또한, 상기 트랜지스터를 온 또는 오프함으로써 데이터가 기록되기 때문에, 고속 동작이 쉽게 실현될 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터가 상당히 고속으로 동작할 수 있기 때문에, 산화물 반도체를 포함하는 트랜지스터와 조합될 때, 반도체 장치는 충분히 고속으로 동작(예를 들면, 데이터 판독)을 수행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속으로 동작해야 하는 다양한 회로들(예를 들면, 논리 회로 또는 구동 회로)을 적합하게 실현할 수 있다.
따라서, 산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터(일반적으로, 상당히 고속으로 동작할 수 있는 트랜지스터) 및 산화물 반도체를 포함하는 상기 트랜지스터(일반적으로, 오프-상태 전류가 상당히 작은 트랜지스터) 둘다가 구비됨으로써 신규한 특징을 가진 반도체 장치가 실현될 수 있다.
개시된 발명에 따른 반도체 장치에서, 상기 반도체 장치의 메모리 셀들에서 산화물 반도체를 각각 포함하는 트랜지스터들이 직렬로 접속된다; 따라서, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 소스 전극 및 인접한 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 드레인 전극은 서로 접속될 수 있다. 즉, 각각의 메모리 셀에서, 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 개구부를 통해 배선에 접속될 필요가 없다. 따라서, 상기 메모리 셀들에 의해 점유된 면적이 감소될 수 있고, 그에 의해, 상기 반도체 장치의 집적도가 증가될 수 있고, 단위 면적 당 상기 저장 용량이 증가될 수 있다.
도 1a 내지 도 1c는 반도체 장치들의 회로도들.
도 2는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 타이밍 차트.
도 5는 타이밍 차트.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 및 도 7b는 반도체 장치의 단면도 및 평면도.
도 8a 내지 도 8c는 각각 반도체 장치의 단면도들.
도 9a 내지 도 9d는 반도체 장치의 제작 공정들을 도시한 단면도들.
도 10a 내지 도 10d는 반도체 장치의 제작 공정들을 도시한 단면도들.
도 11a 내지 도 11d는 반도체 장치의 제작 공정들을 도시한 단면도들.
도 12a 내지 도 12d는 반도체 장치의 제작 공정들을 도시한 단면도들.
도 13a 내지 도 13f는 반도체 장치를 포함하는 전자 기기를 각각 도시한 도면들.
이후, 개시된 발명의 실시형태들은 도면들을 참조하여 기술될 것이다. 본 발명은 다음의 기술에 제한되지 않고 본 기술분야의 통상의 기술자들은 모드들 및 상세들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방식들로 변형될 수 있다는 것을 쉽게 알 것임을 유념한다. 따라서, 본 발명은 하기에 주어지는 실시형태들의 기술에 제한되는 것으로서 해석되어서는 안 된다.
도면들 등에 도시된 각각의 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위해 정확하게 표현되지 않는 경우들이 있음을 유념한다. 따라서, 개시된 발명은 도면들 등에 도시된 위치, 크기, 범위 등에 반드시 제한될 필요는 없다.
이 명세서 등에서, 제 1, 제 2, 및 제 3과 같은 서수들은 구성요소들 간의 혼동을 회피하기 위해 이용되고, 상기 용어들은 구성요소들을 수적으로 제한하지 않는다.
(실시형태 1)
이 실시형태에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 회로 구성 및 동작이 도 1a 내지 도 1c, 도 2, 도 3, 도 4, 및 도 5를 참조하여 기술될 것이다. 회로도들의 각각에서, "OS"는 상기 트랜지스터가 산화물 반도체를 포함하는 것을 나타내기 위해 트랜지스터 옆에 부기될 수 있음을 유념한다.
<기본 회로>
먼저, 기본 회로 구성 및 그 동작이 도 1a 내지 도 1c를 참조하여 기술될 것이다. 도 1a의 상기 반도체 장치에서, 트랜지스터(160)의 제 1 배선(1st line) 및 소스 전극(또는 드레인 전극)이 서로 전기적으로 접속되고, 상기 트랜지스터(160)의 제 2 배선(2nd line) 및 상기 드레인 전극(또는 소스 전극)이 서로 전기적으로 접속된다. 또한, 트랜지스터(162)의 제 3 배선(3rd line) 및 소스 전극(또는 드레인 전극)이 서로 전기적으로 접속되고, 상기 트랜지스터(162)의 제 4 배선(4th line) 및 게이트 전극이 서로 전기적으로 접속된다. 또한, 상기 트랜지스터(160)의 게이트 전극 및 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)이 용량 소자(164)의 한쪽 전극에 전기적으로 접속되고, 제 5 배선(5th line) 및 상기 용량 소자(164)의 다른 쪽 전극이 서로 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 예를 들면 상기 트랜지스터(162)로서 이용된다. 산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류는 극히 작다. 따라서, 상기 트랜지스터(162)가 오프 상태에 있을 때, 상기 트랜지스터(160)의 상기 게이트 전극의 전위가 매우 장시간 동안 유지될 수 있다. 상기 용량 소자(164)는 상기 트랜지스터(160)의 상기 게이트 전극에 인가된 전하의 유지 및 상기 유지된 데이터의 판독을 용이하게 한다.
상기 트랜지스터(160)에 관한 특정 제한이 없음을 유념한다. 데이터를 판독하는 속도를 증가시키기 위해, 예를 들면, 단결정 실리콘을 이용하여 형성된 트랜지스터와 같이, 높은 스위칭 속도를 가진 트랜지스터를 이용하는 것이 바람직하다.
대안적으로, 상기 용량 소자(164)는 도 1b에서와 같이 생략될 수 있다.
도 1a의 상기 반도체 장치는 상기 트랜지스터(160)의 상기 게이트 전극의 전위가 유지될 수 있는 특성을 활용하여 하기에 기술된 바와 같이 데이터를 기록, 유지, 및 판독할 수 있다.
먼저, 데이터의 기록 및 유지가 기술될 것이다. 상기 제 4 배선의 전위는 상기 트랜지스터(162)가 턴온되는 전위로 설정되고, 그에 의해 상기 트랜지스터(162)는 온 상태가 된다. 따라서, 상기 제 3 배선의 전위는 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량 소자(164)에 인가된다. 즉, 상기 트랜지스터(160)의 상기 게이트 전극에 미리 결정된 전하가 인가된다(데이터의 기록). 여기서, 2개의 상이한 전위의 레벨들 중 어느 것을 인가하기 위한 전하(이후, 저전위를 인가하기 위한 전하가 전하 QL이라고 칭해지고, 고전위를 인가하기 위한 전하가 QH라고 칭해짐)가 인가된다. 저장 용량을 개선하기 위해 3개 이상의 다른 레벨의 전위를 인가하기 위한 전하가 이용될 수 있음을 유념한다. 그 후에, 상기 제 4 배선의 전위가 상기 트랜지스터(162)가 턴오프되는 전위로 설정되고, 그에 의해 상기 트랜지스터(162)는 오프 상태가 된다. 따라서, 상기 트랜지스터(160)의 상기 게이트 전극에 인가된 상기 전하가 유지된다(데이터의 유지).
상기 트랜지스터(162)의 상기 오프-상태 전류가 극히 작기 때문에, 상기 트랜지스터(160)의 상기 게이트 전극의 상기 전하가 장시간 동안 유지된다.
둘째, 데이터의 판독이 기술될 것이다. 미리 결정된 전위(고정된 전위)가 상기 제 1 배선에 인가될 때, 적합한 전위(판독 전위)가 상기 제 5 배선에 인가되고, 그에 의해 상기 제 2 배선의 전위는 상기 트랜지스터(160)의 상기 게이트 전극에 유지된 전하량에 의존하여 변화한다. 이것은 일반적으로, 상기 트랜지스터(160)가 n-채널 트랜지스터일 때, QH가 상기 트랜지스터(160)의 상기 게이트 전극에서 유지되는 경우의 겉보기 임계값 Vth_H가 QL이 상기 트랜지스터(160)의 상기 게이트 전극에서 유지되는 경우의 겉보기 임계값 Vth_L보다 낮기 때문이다. 여기서, 겉보기 임계값은 상기 트랜지스터(160)를 턴온하기 위해 필요한 상기 제 5 배선의 전위를 나타낸다. 따라서, 상기 제 5 배선의 상기 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 설정함으로써, 상기 트랜지스터(160)의 상기 게이트 전극에서 유지된 전하가 결정될 수 있다. 예를 들면, QH가 기록시 인가되는 경우에, 상기 제 5 배선의 상기 전위가 V0(> Vth_H)로 설정될 때, 상기 트랜지스터(160)가 온 상태가 된다. QL이 기록시 인가되는 경우에, 상기 제 5 배선의 상기 전위가 V0(< Vth_L)로 설정될 때에도, 상기 트랜지스터(160)는 오프 상태로 남아있다. 따라서, 상기 유지된 데이터는 상기 제 2 배선의 상기 전위를 측정함으로써 판독될 수 있다.
메모리 셀들이 배치되는 경우에, 의도된 메모리 셀로부터만 데이터를 판독할 필요가 있음을 유념한다. 따라서, 미리 결정된 메모리 셀의 데이터가 판독되고 다른 메모리 셀들의 데이터가 판독되지 않도록 하기 위해, 상기 트랜지스터들(160)이 상기 메모리 셀들 사이에서 병렬로 접속되는 경우에, 상기 트랜지스터(160)가 상기 게이트 전극의 상태에 무관하게 오프 상태가 되게 하는 전위, 즉 Vth_H보다 낮은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 제 5 배선들에 공급될 수 있다. 또한, 상기 트랜지스터들(160)이 상기 메모리 셀들 사이에서 직렬로 접속되는 경우에, 상기 트랜지스터(160)가 상기 게이트 전극의 상태에 무관하게 온 상태가 되게 하는 전위, 즉 Vth_L보다 높은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 제 5 배선들에 공급될 수 있다.
셋째로, 데이터의 재기록이 기술될 것이다. 데이터의 재기록은 데이터의 기록 및 유지의 방식과 유사한 방식으로 수행된다. 즉, 상기 제 4 배선의 상기 전위는 상기 트랜지스터(162)가 턴온되는 전위로 설정되고, 그에 의해 상기 트랜지스터(162)는 온 상태가 된다. 따라서, 상기 제 3 배선의 전위(새로운 데이터를 위한 전위)가 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량 소자(164)에 인가된다. 그 후에, 상기 제 4 배선의 상기 전위는 상기 트랜지스터(162)가 턴오프되는 전위로 설정되고, 그에 의해 상기 트랜지스터(162)는 오프 상태가 된다. 따라서, 상기 새로운 데이터를 위한 전하는 상기 트랜지스터(160)의 상기 게이트 전극에 인가된다.
개시된 발명에 따른 상기 반도체 장치에서, 상기 기술된 바와 같이 데이터의 다른 기록에 의해 데이터가 직접 재기록될 수 있다. 따라서, 플래시 메모리 등에서 요구되는 고전압을 이용하여 플로팅 게이트로부터의 전하의 추출은 필요하지 않고 따라서 소거 동작에 의해 유발된 동작 속도의 감소가 억제될 수 있다. 즉, 상기 반도체 장치의 고속 동작이 실현될 수 있다.
상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)은 상기 트랜지스터(160)의 상기 게이트 전극에 전기적으로 접속되고, 그에 의해 비휘발성 메모리 소자로서 이용되는 플로팅-게이트 트랜지스터의 플로팅 게이트의 효과와 유사한 효과를 가짐을 유념한다. 다음의 기술에서, 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극) 및 상기 트랜지스터(160)의 상기 게이트 전극이 서로 전기적으로 접속된 부분은 노드 FG라고 칭해지는 경우가 있다. 상기 트랜지스터(162)가 오프 상태일 때, 상기 노드 FG가 절연체로서 임베딩되는 것으로서 간주될 수 있고 전하가 상기 노드 FG에 유지된다. 산화물 반도체를 포함하는 상기 트랜지스터(162)의 상기 오프-상태 전류는 실리콘 반도체를 포함하는 트랜지스터의 상기 오프-상태 전류의 10만분의 일 이하이다; 따라서 상기 트랜지스터(162)의 누설 전류로 인한 상기 노드 FG에 축적된 상기 전하의 손실은 무시할 만하다. 즉, 산화물 반도체를 포함하는 상기 트랜지스터(162)로, 전원 없이 데이터를 저장할 수 있는 비휘발성 메모리 장치가 실현될 수 있다.
예를 들면, 상기 트랜지스터(162)의 상기 오프-상태 전류가 실온(25℃)에서 10zA(1zA(젭토암페어)는 1 × 10-21A)이하이고 상기 용량 소자(164)의 용량값이 대략 10fF일 때, 데이터는 104초 이상 동안 유지될 수 있다. 상기 트랜지스터 특성들 및 상기 용량값에 의존하여 상기 유지 시간이 변화하는 것을 알아야 한다.
개시된 발명에 따른 상기 반도체 장치에서, 통상적인 플로팅-게이트 트랜지스터에서 발생하는 게이트 절연막(터널 절연막)의 열화의 문제점은 존재하지 않는다. 즉, 문제점으로 간주된 플로팅 게이트로의 전자들의 주입으로 인한 게이트 절연막의 열화가 해결될 수 있다. 이것은 원리적으로 기록의 횟수에 관한 제한이 없음을 의미한다. 또한, 통상적인 플로팅-게이트 트랜지스터의 데이터의 기록 또는 소거를 위해 요구되는 고전압이 불필요하다.
도 1a의 상기 반도체 장치의 트랜지스터들과 같은 구성요소들은 도 1c에 도시된 바와 같은 저항 및 용량을 포함하는 것으로서 간주될 수 있다. 즉, 도 1c에서, 상기 트랜지스터(160) 및 상기 용량 소자(164)는 저항 및 용량을 포함하는 것으로서 각각 간주된다. R1 및 C1은 상기 용량 소자(164)의 저항값 및 용량값을 표시한다. 상기 저항값 R1은 상기 용량 소자(164)에 포함된 절연층의 저항값에 대응한다. R2 및 C2는 상기 트랜지스터(160)의 저항값 및 용량값을 각각 표시한다. 상기 저항값 R2는 상기 트랜지스터(160)가 온 상태일 때 게이트 절연층의 저항값에 대응한다. 상기 용량값 C2는 소위 게이트 용량(상기 게이트 전극과 상기 소스 전극 또는 드레인 전극 사이의 용량 및 상기 게이트 전극과 상기 채널 형성 영역 사이의 용량)의 용량값에 대응한다.
전하 유지 기간(또한 데이터 유지 기간이라고 칭해짐)은 상기 트랜지스터(162)의 게이트 누설 전류가 충분히 작고, R1이 ROS 이상이고, R2가 ROS 이상인 조건 하에서 상기 트랜지스터(162)의 상기 오프-상태 전류에 의해 주로 결정되고, ROS는 상기 트랜지스터(162)가 오프 상태일 때 상기 소스 전극과 상기 드레인 전극 사이의 저항값(또한 실효 저항이라고 칭해짐)이다.
한편, 상기 조건이 만족되지 않을 때, 상기 트랜지스터(162)의 상기 오프-상태 전류가 충분히 작은 경우에도 충분한 유지 기간을 보장하는 것이 어렵다. 이것은 상기 트랜지스터(162)의 상기 오프-상태 전류 이외의 누설 전류(예를 들면, 상기 트랜지스터(160)의 상기 소스 전극과 상기 게이트 전극 사이에 발생된 누설 전류)가 크기 때문이다. 따라서, 이 실시형태에 개시된 상기 반도체 장치는 R1이 ROS 이상이고, R2가 ROS 이상인 관계를 만족하는 것이 바람직하다고 말할 수 있다.
C1은 C2 이상인 것이 바람직하다. 이것은 C1을 증가시킴으로써, 상기 노드 FG의 전위가 상기 제 5 배선에 의해 제어될 때, 상기 제 5 배선의 전위가 상기 노드 FG에 효율적으로 인가될 수 있고, 따라서 상기 제 5 배선에 인가된 상기 전위들 사이의 차(예를 들면, 판독시의 전위 및 비판독시의 전위)가 감소될 수 있기 때문이다.
상기 기술된 바와 같이, 상기 관계가 만족될 때, 더욱 양호한 반도체 장치가 실현될 수 있다. R1 및 R2는 상기 트랜지스터(160)에 포함된 상기 게이트 절연층 및 상기 용량 소자(164)에 포함된 상기 절연층에 의해 각각 결정됨을 유념한다. 유사하게, C1 및 C2는 상기 트랜지스터(160)의 상기 게이트 절연층 및 상기 용량 소자(164)에 포함된 상기 절연층에 의해 각각 결정된다. 따라서, 상기 게이트 절연층의 재료, 두께 등은 상기 관계가 만족될 수 있도록 적합하게 설정되는 것이 바람직하다.
이 실시형태에 기술된 상기 반도체 장치에서, 상기 노드 FG는 플래시 메모리 등의 플로팅-게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 가지지만, 이 실시형태의 상기 노드 FG는 상기 플래시 메모리 등의 상기 플로팅 게이트의 특징과 본질적으로 상이한 특징을 가진다.
플래시 메모리에서, 제어 게이트에 인가된 전위가 높기 때문에, 인접 셀의 플로팅 게이트에 전위가 영향을 미치는 것을 방지하기 위해 셀들 사이에 적합한 거리를 유지할 필요가 있다. 이것은 상기 반도체 장치의 높은 집적화를 나타내는 요인들 중 하나이다. 상기 요인은 터널링 전류가 고전계의 인가에 의해 발생된다는 플래시 메모리의 기본 원리에 기인한다.
대조적으로, 이 실시형태에 따른 상기 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작되고, 터널링 전류에 의한 전하 주입의 상기 원리를 이용하지 않는다. 즉, 플래시 메모리와 달리, 전하 주입에 대한 고전계는 불필요하다. 따라서, 인접 셀 상의 제어 게이트에 대한 고전계의 영향은 고려될 필요가 없고, 따라서 높은 집적화가 용이해질 수 있다.
또한, 이것은, 고전계가 불필요하고 대형 주변 회로(승압 회로와 같은)가 불필요한 플래시 메모리를 능가하는 이점이 있다. 예를 들면, 이 실시형태에 따른 상기 메모리 셀에 인가된 전압의 최대값(상기 메모리 셀의 단자들에 동시에 인가된 최고 전위와 최저 전위 사이의 차)은 2레벨(1비트)의 데이터가 기록되는 경우에 각각의 메모리 셀에서, 5V 이하, 바람직하게 3V 이하일 수 있다.
상기 용량 소자(164)에 포함된 상기 절연층의 유전률 εr1이 상기 트랜지스터(160)에 포함된 상기 절연층의 유전률 εr2와 상이한 경우에, C1 및 C2는 C1 ≥ C2를 용이하게 만족할 수 있으면서, 상기 용량 소자(164)에 포함된 상기 절연층의 면적인 S1 및 상기 트랜지스터(160)의 게이트 용량을 형성하는 절연층의 면적인 S2는 2× S2 ≥ S1을(바람직하게, S2 ≥ S1) 만족한다. 즉, C1 ≥ C2가 용이하게 만족될 수 있으면서, 상기 용량 소자(164)에 포함된 상기 절연층의 면적이 작다. 구체적으로, 예를 들면, 산화 하프늄과 같은 high-k 재료로 구성된 막 또는 산화 하프늄과 같은 high-k 재료로 구성된 막과 산화물 반도체로 구성된 막의 적층이 상기 용량 소자(164)에 포함된 상기 절연층에 이용될 때, εr1이 10 이상, 바람직하게 15 이상으로 설정될 수 있고, 산화 실리콘으로 구성된 막이 상기 게이트 용량을 형성하는 상기 절연층에 이용될 때, εr2가 3 내지 4로 설정될 수 있다.
이러한 구성들의 조합은 개시된 발명에 따른 상기 반도체 장치의 더 높은 집적화를 가능하게 한다.
집적도의 증가 외에도, 상기 반도체 장치의 저장 용량을 증가시키기 위해 다치화 기술이 채용될 수 있음을 유념한다. 예를 들면, 3개조 이상의 데이터가 하나의 메모리 셀에 기록되고, 그에 의해 상기 저장 용량은 2레벨(1비트)의 데이터가 기록되는 경우의 저장 용량에 비해 증가될 수 있다. 상기 다치화 기술은 저전위를 공급하기 위한 전하 QL 및 고전위를 공급하기 위한 전하 QH 외에도, 예를 들면 상기 제 1 트랜지스터의 상기 게이트 전극에 전하 Q를 제공함으로써 달성될 수 있다.
<응용예>
다음에, 도 1a 내지 도 1c에 도시된 상기 회로가 적용된 더욱 구체적인 회로 구성 및 그 동작이 도 2, 도 3, 도 4, 및 도 5를 참조하여 기술될 것이다.
도 2는 m(행들)(수직 방향의)× n(열들)(수평 방향의) 메모리 셀들(190)을 포함하는 반도체 장치의 회로도의 예이다. 도 2의 상기 메모리 셀들(190)의 구성은 도 1a의 구성과 유사하다. 즉, 도 1a의 상기 제 1 배선 및 상기 제 3 배선은 도 2의 비트선 BL에 대응하고; 도 1a의 상기 제 2 배선은 도 2의 소스선 SL에 대응하고; 도 1a의 상기 제 4 배선은 도 2의 신호선 S에 대응하고; 도 1a의 상기 제 5 배선은 도 2의 워드선 WL에 대응한다. 도 2에서, 상기 트랜지스터들(162)이 직렬로 접속되고 상기 트랜지스터들(160)이 직렬로 접속되는 방식으로 열 방향의 상기 메모리 셀들(190)은 직렬로 접속되고; 따라서, 상기 제 1 행의 상기 메모리 셀들만이 다른 메모리 셀들(190)을 통하지 않고 상기 비트선들 BL에 접속되고, 상기 제 m 행의 상기 메모리 셀들(190)만 다른 메모리 셀들(190)을 통하지 않고 상기 소스선 SL에 접속됨을 유념한다. 다른 행들의 상기 메모리 셀들(190)은 동일한 열들의 다른 메모리 셀들(190)을 통해 상기 비트선들 BL 및 상기 소스선 SL에 전기적으로 접속된다.
도 2에 도시된 상기 반도체 장치는 m(m은 2 이상의 정수)개의 워드선들 WL; m개의 신호선들 S; n(n은 2 이상의 정수)개의 비트선들 BL; m(행들)(수직 방향의) × n(열들)(수평 방향의)의 매트릭스의 메모리 셀들(190)을 가진 메모리 셀 어레이; 소스선 SL; 선택선 G_1 및 선택선 G_2; 상기 선택선 G_1을 따라 상기 비트선들 BL과 상기 제 1 행의 상기 메모리 셀들(190) 사이에 배치되고 게이트 전극들이 상기 선택선 G_1에 전기적으로 접속된 n개의 선택 트랜지스터들(180); 및 상기 선택선 G_2를 따라 상기 제 m 행의 상기 메모리 셀들(190)과 상기 소스선 SL 사이에 배치되고 게이트 전극들이 상기 선택선 G_2에 전기적으로 접속된 n개의 선택 트랜지스터들(182)을 포함한다.
즉, 상기 비트선들 BL은 상기 제 1 행의 상기 메모리 셀들(190)의 상기 트랜지스터들(162)의 상기 드레인 전극들에 전기적으로 접속되고, 상기 선택 트랜지스터들(180)을 통해 상기 제 1 행의 상기 메모리 셀들(190)의 상기 트랜지스터들(160)의 상기 드레인 전극들에 전기적으로 접속된다. 상기 소스선 SL은 상기 선택 트랜지스터들(182)을 통해 상기 제 m 행의 상기 메모리 셀들(190)의 상기 트랜지스터들(160)의 상기 소스 전극들에 전기적으로 접속된다. 상기 제 k(k는 1 이상 m 이하의 자연수) 행의 상기 신호선 S는 상기 제 k 행의 상기 메모리 셀들(190)의 상기 트랜지스터들(162)의 상기 게이트 전극들에 전기적으로 접속된다. 상기 제 k 행의 상기 워드선 WL은 상기 제 k 행의 상기 메모리 셀들(190)의 상기 용량 소자들(164)의 각각의 한쪽 전극에 전기적으로 접속된다.
상기 제 l 행(l은 2 이상 m 이하의 자연수)의 상기 메모리 셀(190)의 상기 트랜지스터들(160)의 상기 드레인 전극은 상기 제 (l-1) 행의 상기 메모리 셀(190)의 상기 트랜지스터들(160)의 상기 소스 전극에 전기적으로 접속된다.
상기 제 l 행의 상기 메모리 셀(190)의 상기 트랜지스터들(162)의 상기 드레인 전극들은 상기 제 (l-1) 행의 상기 메모리 셀(190)의 상기 트랜지스터(160)의 상기 게이트 전극, 상기 트랜지스터(162)의 상기 소스 전극, 및 상기 용량 소자(164)의 다른 쪽 전극에 전기적으로 접속된다. 상기 제 m 행의 상기 메모리 셀(190)에서, 상기 트랜지스터(160)의 상기 게이트 전극, 상기 트랜지스터(162)의 상기 소스 전극, 및 상기 용량 소자(164)의 상기 다른 전극이 서로 전기적으로 접속된다. 즉, 도 2에 도시된 상기 반도체 장치에서, 상기 제 (l-1) 행의 상기 메모리 셀(190)의 상기 노드 FG가 도 1a의 구성을 가지고, 또한, 상기 제 l 행의 상기 메모리 셀(190)의 상기 트랜지스터(162)의 상기 드레인 전극에 전기적으로 접속된다. 여기서, 산화물 반도체를 각각 포함하는 상기 트랜지스터들(162)은 상기 제 l 행 및 상기 제 (l-1) 행에서 상당히 작은 오프-상태 전류를 가진다; 따라서, 도 2에 도시된 상기 반도체 장치의 상기 메모리 셀(190)에서, 상기 노드 FG의 전위는 도 1a에 도시된 상기 반도체 장치에서와 같이 상기 트랜지스터(162)를 오프함으로써 장시간 동안 유지될 수 있다.
상기 메모리 셀들(190)의 상기 트랜지스터들(162)은 상기 기술된 바와 같이 직렬로 접속된다; 따라서, 상기 메모리 셀(190)의 상기 트랜지스터(162)의 상기 소스 전극 및 인접한 메모리 셀(190)의 상기 트랜지스터(162)의 상기 드레인 전극은 서로 전기적으로 접속될 수 있다. 따라서, 상기 트랜지스터(162)의 상기 소스 전극 상기 드레인 전극 중 하나만 각각의 메모리 셀(190)에 포함된다.
한편, 상기 메모리 셀(190)의 상기 트랜지스터들(162)이 병렬로 접속되고 상기 소스 전극 및 상기 드레인 전극이 상기 메모리 셀(190)의 상기 트랜지스터들(162)의 각각에 제공되는 경우에, 상기 트랜지스터(162)의 상기 소스 전극 및 상기 드레인 전극 중 하나는 개구부를 통해 상기 비트선 BL과 같은 배선에 접속되어야 한다. 즉, 상기 트랜지스터(162)의 상기 소스 전극 및 상기 드레인 전극 둘다와 상기 배선과의 접속을 위한 개구부는 각각의 메모리 셀(190)에 포함된다.
따라서, 도 2에 도시된 바와 같이, 상기 메모리 셀들(190)의 상기 트랜지스터들(162)이 직렬로 접속되고, 그에 의해 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다. 예를 들면, 최소 가공 폭(minimum feature size)을 표현하기 위해 F가 이용될 때, 상기 메모리 셀(190)에 의해 점유된 면적은 4F2 내지 12F2일 수 있다. 따라서, 상기 반도체 장치의 집적도가 증가될 수 있고, 단위 면적당 상기 저장 용량이 증가될 수 있다.
상기 선택선 G_1, 상기 선택 선 G_2, 상기 선택 트랜지스터(180), 및 상기 선택 트랜지스터(182)는 반드시 제공될 필요가 없음을 유념한다. 상기 선택선 G_1 및 상기 선택 트랜지스터(180)가 생략될 수 있다. 대안적으로, 상기 선택선 G_2 및 상기 선택 트랜지스터(182)가 생략될 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 상기 선택선 G_2에 대응하는 선택선 G 및 상기 선택 트랜지스터(182)만이 제공되는 구성이 이용될 수 있다.
데이터 기록, 유지, 및 판독은 도 1a 내지 도 1c의 경우에서와 기본적으로 유사하다. 데이터 기록은 적어도 각각의 행에 대해 수행되고, 행들에 대해 순차적으로 수행됨을 유념한다. 여기서, 데이터 기록은 상기 비트선들 BL로부터 가장 먼 행의 상기 메모리 셀들(190)로부터 순차적으로 수행되는 것이 바람직하다. 이것은 상기 메모리 셀(190)의 상기 노드 FG가 상기 트랜지스터(162)를 통해 인접한 메모리 셀(190)의 상기 노드 FG에 접속되고, 각각의 메모리 셀(190)에 대해 기록 동작을 수행하는 것은 어려운 것이기 때문이다. 구체적인 기록 동작이 하기에 기술된다. 전위 V2(전원 전위 VDD보다 낮은 전위) 또는 기준 전위 GND(또한 0V로 표현됨) 중 어느 것이 상기 노드 FG에 공급되는 경우가 예로서 여기에 기술되지만, 상기 노드 FG에 공급되는 전위들 사이의 관계는 이 예에 제한되지 않음을 유념한다. 전위 V2가 노드 FG에 공급될 때 유지되는 데이터는 데이터 "1"이라고 칭해지고, 기준 전위 GND가 상기 노드 FG에 공급될 때 유지되는 데이터는 데이터 "0"이라고 칭해진다.
먼저, 상기 선택선 G_1의 전위가 GND(0V)로 설정되고, 상기 선택선 G_2의 전위가 V1(예를 들면, VDD)로 설정되고, 데이터가 기록될 상기 메모리 셀들(190)에 접속된 상기 신호선 S의 전위가 V3(V2보다 높은 전위; 예를 들면 VDD)으로 설정되어, 메모리 셀들(190)이 선택된다. 상이한 메모리 셀(190)이 데이터가 기록될 상기 메모리 셀(190)과 상기 비트선 BL 사이에 존재하는 경우에, 상기 상이한 메모리 셀(190)에 접속되는 상기 신호선 S의 상기 전위가 V3으로 설정되고; 따라서 상기 비트선 BL의 상기 전위는 데이터가 기록되는 상기 메모리 셀(190)에 공급될 수 있음을 유념한다.
데이터 "0"을 상기 메모리 셀(190)에 기록하는 경우에, GND가 상기 비트선 BL에 공급되고, 데이터 "1"을 상기 메모리 셀(190)에 기록하는 경우에, V2가 상기 비트선 BL에 공급된다. 상기 신호선 S의 상기 전위가 여기서 V3이기 때문에, V2가 상기 노드 FG에 공급될 수 있다.
데이터가 유지될 상기 메모리 셀들(190)에 접속된 상기 신호선 S의 상기 전위를 GND로 설정함으로써 데이터가 유지된다. 상기 신호선 S의 상기 전위가 GND에 고정될 때, 상기 노드 FG의 상기 전위가 기록시의 전위로 고정된다. 즉, 데이터 "1"을 위한 V2가 상기 노드 FG에 공급될 때, 상기 노드 FG의 상기 전위는 V2이고, 데이터 "0"을 위한 GND가 상기 노드 FG에 공급될 때, 상기 노드 FG의 상기 전위는 GND이다.
GND가 상기 신호선 S에 공급되기 때문에, 상기 트랜지스터(162)는 데이터 "1" 또는 데이터 "0"이 기록되는지에 상관없이 오프 상태가 된다. 상기 트랜지스터(162)의 상기 오프-상태 전류가 상당히 작기 때문에, 상기 트랜지스터(160)의 상기 게이트 전극의 상기 전하는 장시간 동안 유지된다. 데이터를 유지하기 위한 동작 후에, 상기 인접한 메모리 셀들(190)(상기 비트선들 BL에 더 근접한)에 데이터가 기록됨을 유념한다. 상세들은 상기에 기술된다.
데이터가 판독될 상기 메모리 셀들(190)에 접속된 상기 워드선 WL의 상기 전위를 GND로 설정하고, 데이터가 판독되지 않는 상기 메모리 셀들(190)에 접속된 상기 워드선들 WL의 상기 전위들을 V5(예를 들면, VDD)로 설정하고, 상기 선택선 G_1 및 상기 선택선 G_2의 상기 전위들을 V1로 설정함으로써 데이터가 판독된다.
데이터가 판독될 상기 메모리 셀들(190)에 접속된 상기 워드선 WL의 상기 전위가 GND로 설정될 때, 상기 트랜지스터들(160)은 데이터 "1"을 위한 V2가 데이터가 판독될 상기 메모리 셀들(190)의 상기 노드들 FG에 공급되는 경우에 온 상태가 된다. 즉, 상기 트랜지스터들(160)은 데이터 "0"을 위한 GND가 상기 노드들 FG에 공급되는 경우에 오프 상태가 된다.
데이터가 판독되지 않는 상기 메모리 셀들(190)에 접속된 상기 워드선들 WL의 상기 전위들이 V5로 설정될 때, 상기 트랜지스터들(160)은 데이터가 판독되지 않는 상기 메모리 셀들(190)에 데이터 "1" 또는 데이터 "0"이 기록되는지에 상관없이 온 상태가 된다.
도 2의 상기 구성에서, 상기 메모리 셀들(190)에 포함된 상기 트랜지스터들(162)이 직렬로 접속되어, 임의의 행의 데이터만을 재기록하는 것은 어려움을 유념한다. 따라서, 복수의 행들에서 데이터를 일괄 소거하기 위한 동작은 상기 구동 방법에서 수행되는 것이 바람직하다. 예를 들면, 상기 트랜지스터들(162)이 상기 비트선들 BL과 상기 소스선 SL 사이에 직렬로 접속되는 행들이 하나의 블록으로서 간주되는 경우에, 데이터 소거는 각각의 블록에 대해 수행되는 것이 바람직하다. 미리 결정된 블록의 데이터가 재기록되는 경우에, 상기 블록의 데이터가 소거된 다음, 데이터 기록이 상기 비트선들 BL로부터 가장 먼 행의 상기 메모리 셀들(190)로부터 순차적으로 수행되는 것이 바람직하다. 기록이 방금 수행된 행의 데이터가 재기록되는 경우에 소거 동작은 불필요함을 유념한다.
도 4는 도 2의 상기 반도체 장치의 더욱 상세한 동작들에 대한 타이밍 차트의 예이다. 상기 타이밍 차트의 S, BL 등은 상기 타이밍 차트의 전위들이 인가되는 배선들을 표시한다. 유사한 기능을 가진 배선들은 그들 명칭들의 끝에 추가된 "_1", "_2" 등으로 구별된다.
도 4의 타이밍 차트는 상기 제 1 내지 제 m 행들의 상기 메모리 셀들에 기록된 데이터가 소거되는 경우(복수의 행들의 데이터 일괄 소거)와, 상기 제 k 행 및 상기 제 1 열의 상기 메모리 셀에 데이터 "1"이 기록되고 상기 제 k 행 및 다른 열들(제 2 내지 제 n 열들)의 상기 메모리 셀에 데이터 "0"이 기록되는 경우(상기 제 k 행의 데이터 기록)와, 상기 제 k 행의 상기 메모리 셀들에 기록된 데이터가 판독되는 경우(상기 제 k 행의 데이터 판독)에 상기 배선들의 전위들 사이의 관계를 도시한다. 데이터가 판독될 때, 데이터 "1"은 상기 제 k 행과 상기 제 1 열의 상기 메모리 셀들에 저장되고, 데이터 "0"은 상기 제 k 행과 다른 열들(상기 제 2 내지 제 n 열들)의 상기 메모리 셀들에 저장된다.
복수의 행들에서 데이터가 일괄 소거될 때, 상기 전위 V3이 상기 선호선들 S_1 내지 S_m에 공급되어, 상기 제 1 내지 제 m 행들의 상기 트랜지스터들(162)이 온 상태가 되고, 상기 비트선들 BL_1 내지 BL_n의 상기 전위들이 GND로 설정되어, 상기 제 1 내지 제 m 행들의 상기 노드들 FG의 상기 전위들은 GND로 설정된다.
상기 선택선 G_1의 상기 전위가 GND로 설정되어 상기 선택 트랜지스터(180)를 오프 상태로 하고, 상기 선택선 G_2에 상기 전위 V1이 공급되어 상기 선택 트랜지스터(182)를 온 상태로 함을 유념한다. 대안적으로, 상기 선택선 G_1에는 상기 전위 V1이 공급될 수 있다.
상기 제 k 행에 데이터가 기록될 때, 상기 전위 V3이 상기 선호선들 S_1 내지 S_k에 공급되어, 상기 제 1 내지 제 k 행들의 상기 트랜지스터들(162)이 온 상태가 되고, 상기 선호선들 S_(k+1) 내지 S_m의 상기 전위들이 GND로 설정되어, 상기 제 (k+1) 내지 제 m 행들의 상기 트랜지스터들(162)은 오프 상태가 된다. 상기 비트선 BL_1에는 상기 전위 V2가 공급되고, 상기 비트선들 BL_2 내지 BL_n의 상기 전위들은 GND로 설정된다.
상기 선택선 G_1의 상기 전위가 GND로 설정되어 상기 선택 트랜지스터(180)를 오프 상태로 하고, 상기 선택선 G_2에 상기 전위 V1이 공급되어 상기 선택 트랜지스터(182)를 온 상태로 함을 유념한다. 상기 워드선들 WL_1 내지 WL_m의 전위들이 GND로 설정될 수 있다. 상기 워드선들 WL_(k+1) 내지 WL_m에는 상기 전위 V5가 공급될 수 있다.
결과적으로, 상기 제 k 행 및 상기 제 1 열의 상기 메모리 셀의 상기 노드 FG에는 상기 전위 V2가 공급된다. 즉, 상기 제 k 행 및 상기 제 1 열의 상기 메모리 셀에 데이터 "1"이 기록된다. 또한, 상기 제 k 행 및 상기 제 2 내지 제 n 열들의 상기 메모리 셀들의 상기 노드들 FG에는 0V가 공급된다. 즉, 상기 제 k 행 및 상기 제 2 내지 제 n 열들의 상기 메모리 셀들에 데이터 "0"이 기록된다.
이러한 방식으로, 이 실시형태에 기술된 상기 반도체 장치에서, 상기 제 k 행(k는 1 이상 m 이하의 자연수)의 상기 메모리 셀들(190)에 데이터가 기록될 때, 상기 제 1 내지 제 k 행들의 상기 트랜지스터들(162)은 온 상태가 되어야 한다; 따라서, 상기 제 m 행으로부터 순차적으로 상기 메모리 셀 어레이에 데이터가 기록되는 것이 바람직하다.
상기 제 k 행에서 데이터가 판독될 때, 상기 선호선들 S_1 내지 S_m의 상기 전위들이 GND로 설정되어, 모든 상기 트랜지스터들(162)이 오프 상태가 되고, 상기 선택선 G_1 및 상기 선택선 G_2에 전위 V1이 공급되어, 상기 선택 트랜지스터들(180) 및 상기 선택 트랜지스터들(182)이 온 상태가 된다. 제 k 행에서 데이터가 판독될 상기 메모리 셀들(190)에 접속된 상기 워드선 WL_k의 상기 전위가 GND로 설정되고, 데이터가 판독되지 않는 상기 메모리 셀들(190)에 접속된 상기 워드선들 WL_1 내지 WL_(k-1) 및 상기 워드선들 WL_(k+1) 내지 WL_m에 상기 전위 V5가 공급된다.
상기 선택선 G_1 및 상기 선택 트랜지스터들(180)이 생략되거나, 상기 선택선 G_2 및 상기 선택 트랜지스터들(182)이 생략되고, 도 3에 도시된 바와 같이, 상기 선택선 G_2에 대응하는 선택선 G 및 상기 선택 트랜지스터들(182)만이 제공되는 구성이 채용되는 경우에도, 복수의 행들의 일괄 데이터 기록, 데이터 유지, 데이터 판독, 및 데이터 소거는 기본적으로 상기 동작들과 동일한 방식으로 수행될 수 있음을 유념한다.
상기 선택선 G에 대해서와 같이, 상기 동작은 도 2의 상기 반도체 장치의 동작과 약간 상이함을 유념한다. 여기서, 각각의 동작의 상기 선택선 G의 상기 전위가 도 3의 상기 반도체 장치의 상세한 동작들의 타이밍 차트인 도 5를 참조하여 기술된다. 도 4의 타이밍 차트와 동일한 방식으로, 도 5의 타이밍 차트는, 상기 제 1 내지 제 m 행들의 상기 메모리 셀들에 기록된 데이터가 소거되는 경우(복수의 행들의 데이터 일괄 소거)와, 상기 제 k 행 및 상기 제 1 열의 상기 메모리 셀에 데이터 "1"이 기록되고, 상기 제 k 행 및 다른 열들(제 2 내지 제 n 열들)의 상기 메모리 셀들에 데이터 "0"이 기록되는 경우(상기 제 k 행의 데이터 기록)와, 상기 제 k 행의 상기 메모리 셀들에 기록된 데이터가 판독되는 경우(상기 제 k 행의 데이터 판독)에 상기 배선들의 상기 전위들 사이의 관계를 도시한다. 따라서, 도 5의 타이밍 차트와 도 4의 타이밍 차트 사이의 차이는 상기 선택선 G의 전위일 뿐이고, 하기에 기술된다.
복수의 행들의 데이터가 일괄 소거될 때, 상기 선택선 G에는 전위 V1이 공급되어, 상기 선택 트랜지스터들(182)이 온 상태가 된다. 상기 제 k 행에서 데이터 기록이 수행될 때, 상기 선택선 G의 상기 전위가 GND로 설정되어, 상기 선택 트랜지스터들(182)이 오프 상태가 된다. 상기 제 k 행에서 데이터가 판독될 때, 상기 선택선 G에는 전위 V1이 공급되어, 상기 선택 트랜지스터(182)가 온 상태가 된다. 도 3의 상기 반도체 장치의 동작들에서, 상기 선택선 G에 이러한 방식으로 전위가 공급되고, 그에 의해 도 4의 타이밍 차트의 상기 동작들과 유사한 동작들이 수행될 수 있다.
산화물 반도체를 포함하는 상기 트랜지스터의 상기 오프-상태 전류가 이 실시형태에 기술된 상기 반도체 장치에서 극히 작기 때문에, 이러한 트랜지스터로 인해 저장된 데이터가 극히 장시간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 상기 리프레시 동작의 빈도가 극히 낮아질 수 있고, 이것은 소비 전력의 충분한 감소를 유발한다. 또한, 전력이 공급되지 않을 때에도 저장된 데이터가 장시간 동안 유지될 수 있다(전위가 고정되는 것이 바람직함을 유념한다).
또한, 이 실시형태에 기술된 상기 반도체 장치에서, 데이터를 기록하기 위해 고전압이 필요하지 않고, 상기 소자들의 열화의 문제가 없다. 예를 들면, 통상적인 비휘발성 메모리와 달리, 플로팅 게이트에 전자들을 주입하고 이로부터 추출할 필요가 없고, 따라서, 게이트 절연층의 열화와 같은 문제점이 전혀 발생하지 않는다. 즉, 개시된 발명에 따른 상기 반도체 장치는 통상적인 비휘발성 메모리의 문제점이었던 재기록 횟수에 대한 제한을 가지지 않고, 따라서 극적으로 개선된 신뢰성을 가진다. 또한, 상기 트랜지스터를 온 또는 오프함으로써 데이터가 기록되기 때문에, 고속 동작이 쉽게 실현될 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터가 상당히 고속으로 동작할 수 있기 때문에, 산화물 반도체를 포함하는 트랜지스터와 조합될 때, 반도체 장치는 충분히 고속으로 동작(예를 들면, 데이터 판독)을 수행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속으로 동작해야 하는 다양한 회로들(예를 들면, 논리 회로 또는 구동 회로)을 적합하게 실현할 수 있다.
따라서, 산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터(일반적으로, 상당히 고속으로 동작할 수 있는 트랜지스터) 및 산화물 반도체를 포함하는 상기 트랜지스터(일반적으로, 오프-상태 전류가 상당히 작은 트랜지스터) 둘다가 구비됨으로써 신규한 특징을 가진 반도체 장치가 실현될 수 있다.
이 실시형태에 개시된 상기 반도체 장치에서, 상기 반도체 장치의 상기 메모리 셀들에서 산화물 반도체를 각각 포함하는 상기 트랜지스터들이 직렬로 접속된다; 따라서, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 인접한 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 드레인 전극은 서로 접속될 수 있다. 즉, 상기 메모리 셀들의 각각에서, 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 개구부를 통해 배선에 접속될 필요가 없다. 따라서, 상기 메모리 셀들에 의해 점유된 면적이 감소될 수 있고, 그에 의해 상기 반도체 장치의 집적도가 증가될 수 있고, 단위 면적 당 상기 저장 용량이 증가될 수 있다.
이 실시형태에 기술된 구성들, 방법들 등은 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 2)
이 실시형태에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 구성 및 제작 방법이 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 내지 도 8c, 도 9a 내지 도 9d, 도 10a 내지 도 10d, 도 11a 내지 도 11d, 및 도 12a 내지 도 12d를 참조하여 기술될 것이다.
<반도체 장치의 단면 구성 및 평면 구성>
도 6a 및 도 6b는 도 2의 상기 회로도에 도시된 상기 반도체 장치의 상기 메모리 셀(190) 및 상기 선택 트랜지스터(180)의 구성예를 도시한다. 도 6a는 상기 반도체 장치의 단면도를 도시하고, 도 6b는 상기 반도체 장치의 평면도를 도시한다. 여기서, 도 6a는 도 6b의 선 A1-A2를 따라 취해진 단면도를 도시한다. 도 6b에서, 선 A1-A2에 평행한 방향은 도 2의 상기 회로도에서 상기 열 방향에 대응하고, 선 A1-A2에 수직인 방향은 도 2의 상기 회로도에서 상기 행 방향에 대응한다. 도 6a 및 도 6b에 도시된 상기 반도체 장치는 제 1 반도체 재료를 포함하는 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)를 하부에 포함하고 제 2 반도체 재료를 포함하는 상기 트랜지스터(162)를 상부에 포함한다. 제 1 행의 상기 트랜지스터(160) 및 상기 트랜지스터(162)가 도 6a 및 도 6b에 도시되지만, 상기 제 1 내지 제 m 행들의 상기 트랜지스터(160) 및 상기 트랜지스터(162)에 대해, 상기 메모리 셀의 상기 소스 전극(소스 영역) 및 인접한 메모리 셀의 상기 드레인 전극(드레인 영역)은 도 2의 상기 회로도에 도시된 바와 같이 직렬로 접속됨을 유념한다.
여기서, 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들면, 상기 제 1 반도체 재료는 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘)가 될 수 있고, 상기 제 2 반도체 재료는 산화물 반도체가 될 수 있다. 단결정 실리콘과 같은 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 고속으로 용이하게 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성들로 인해 장시간 동안 전하를 유지할 수 있다.
상기 트랜지스터들 둘다가 이 기술에서 n-채널 트랜지스터들이지만, p-채널 트랜지스터들이 이용될 수 있음을 알아야 한다. 개시된 발명의 기술적 특징이, 데이터를 유지하기 위해 상기 트랜지스터(162)에 대해, 오프-상태 전류를 상당히 감소시킬 수 있는 산화물 반도체와 같은 반도체 재료를 이용하는 것이기 때문에, 상기 반도체 장치의 구성, 재료 등과 같은 구체적인 조건들을 여기에 주어진 것들에 제한할 필요가 없다.
도 6a 및 도 6b의 상기 트랜지스터(160)는 반도체 재료(예를 들면, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116a); 상기 채널 형성 영역(116a)이 사이에 개재되도록 제공된 불순물 영역(120a) 및 불순물 영역(120b); 상기 불순물 영역(120a) 및 상기 불순물 영역(120b)에 각각 접한 금속 화합물 영역(124a) 및 금속 화합물 영역(124b); 상기 채널 형성 영역(116a) 위에 제공된 게이트 절연층(108a); 및 상기 게이트 절연층(108a) 위에 제공된 게이트 전극(110a)을 포함한다. 소스 전극 및 드레인 전극이 도면에 도시되지 않은 트랜지스터가 편의를 위해 트랜지스터라고 칭해질 수 있음을 유념한다. 또한, 이러한 경우, 트랜지스터의 접속의 기술시, 소스 영역 및 소스 전극은 소스 전극이라고 집합적으로 칭해질 수 있고, 드레인 영역 및 드레인 전극은 드레인 전극이라고 집합적으로 칭해질 수 있다. 즉, 이 명세서에서, 용어 "소스 전극(source electrode)"은 소스 영역을 포함할 수 있고, 용어 "드레인 전극(drain electrode)"은 드레인 영역을 포함할 수 있다.
이 명세서에서, 상기 불순물 영역(120a), 상기 불순물 영역(120b), 및 나중에 기술되는 불순물 영역(120c)은 집합적으로 불순물 영역들(120)이라고 칭해지는 경우가 있음을 유념한다. 또한, 이 명세서에서, 금속 화합물 영역(124a), 금속 화합물 영역(124b), 및 나중에 기술되는 금속 화합물 영역(124c)은 집합적으로 금속 화합물 영역들(124)이라고 칭해지는 경우가 있다.
여기서, 상기 제 1 내지 제 m 행들의 상기 트랜지스터들(160)은 소스 영역들 및 드레인 영역들로서 기능하는 상기 불순물 영역들(120) 및 상기 금속 화합물 영역들(124)을 공유하고, 직렬로 접속된다. 즉, 상기 제 (l-1) 행(l은 2 이상 m 이하의 자연수)의 상기 트랜지스터(160)의 소스 영역으로서 기능하는 상기 불순물 영역(120) 및 상기 금속 화합물 영역(124)은 상기 제 l 행의 상기 트랜지스터(160)의 드레인 영역으로서 기능한다. 이러한 방식으로, 상기 메모리 셀들(190)의 상기 트랜지스터들(160)은 직렬로 접속되고, 그에 의해 상기 소스 영역들 및 상기 드레인 영역들은 상기 메모리 셀들(190)의 상기 트랜지스터들(160)에 의해 공유될 수 있다. 즉, 상기 메모리 셀들(190)의 각각에서, 상기 트랜지스터(160)의 상기 소스 영역 및 상기 드레인 영역들 중 하나는 개구부를 통해 배선(158)에 접속될 필요가 없다. 따라서, 상기 배선(158)과 접속하기 위한 상기 개구부가 상기 트랜지스터(160)의 평면 레이아웃에 제공될 필요가 없고, 상기 트랜지스터(160)의 상기 평면 레이아웃은 나중에 기술되는 상기 트랜지스터(162)의 평면 레이아웃과 용이하게 중첩할 수 있다; 따라서, 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다.
상기 제 1 행의 상기 트랜지스터(160)는 상기 선택 트랜지스터(180)를 통해 상기 비트선에 전기적으로 접속된다; 따라서, 상기 제 1 행의 상기 트랜지스터(160)의 드레인 영역으로서 기능하는 상기 불순물 영역(120b) 및 상기 금속 화합물 영역(124b)은 상기 선택 트랜지스터(180)의 소스 영역으로서 기능한다. 여기서, 상기 선택 트랜지스터(180)는 상기 트랜지스터(160)와 동일한 구조를 가질 수 있다. 즉, 상기 선택 트랜지스터(180)는 반도체 재료(예를 들면, 실리콘)를 포함하는 상기 기판(100)에 제공된 채널 형성 영역(116b); 상기 채널 형성 영역(116b)이 사이에 개재되도록 제공된 불순물 영역(120b) 및 불순물 영역(120c); 상기 불순물 영역(120b) 및 상기 불순물 영역(120c)에 각각 접한 금속 화합물 영역(124b) 및 금속 화합물 영역(124c); 상기 채널 형성 영역(116b) 위에 제공된 게이트 절연층(108b); 및 상기 게이트 절연층(108b) 위에 제공된 게이트 전극(110b)을 포함한다. 상기 선택 트랜지스터(180)의 상기 게이트 전극(110b)은 도 2의 회로도에서 상기 선택선 G로서 기능함을 유념한다.
이 명세서에서, 상기 채널 형성 영역(116a) 및 상기 채널 형성 영역(116b)은 채널 형성 영역들(116)이라고 칭해지는 경우들이 있음을 유념한다. 또한, 이 명세서에서, 상기 게이트 절연층(108a) 및 상기 게이트 절연층(108b)은 게이트 절연층들(108)이라고 집합적으로 칭해지는 경우들이 있다. 또한, 이 명세서에서, 상기 게이트 전극(110a) 및 상기 게이트 전극(110b)은 게이트 전극들(110)이라고 집합적으로 칭해지는 경우들이 있다.
상기 기판(100)에는 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)를 둘러싸는 소자 분리 절연층(106)이 구비된다. 상기 게이트 전극들(110)의 상면들을 노출하도록 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180) 위에 절연층(128)이 제공된다. 높은 집적화를 위해, 도 6a 및 도 6b에서와 같이, 상기 트랜지스터(160)는 측벽 절연층을 구비하지 않는 것이 바람직함을 유념한다. 한편, 상기 트랜지스터(160)의 상기 특성들이 우선시될 때, 상기 측벽 절연층은 상기 게이트 전극(110)의 측면 상에 형성될 수 있고, 상기 불순물 영역들(120)은 상이한 불순물 농도를 가진 영역들을 포함할 수 있다.
여기서, 상기 절연층(128)은 양호한 평탄성을 가진 표면을 가지는 것이 바람직하다; 예를 들면, 상기 절연층(128)의 상기 표면은 1nm 이하의 평균 제곱근(RMS) 거칠기를 가지는 것이 바람직하다.
도 6a 및 도 6b의 상기 트랜지스터(162)는 상기 절연층(128) 위에 형성된 절연층(140)에 임베딩된 소스 전극(142a) 및 드레인 전극(142b); 상기 절연층(140), 상기 소스 전극(142a), 및 상기 드레인 전극(142b)의 일부와 접한 산화물 반도체층(144); 상기 산화물 반도체층(144)을 피복하는 게이트 절연층(146); 및 상기 산화물 반도체층(144)과 중첩하도록 상기 게이트 절연층(146) 위에 제공된 게이트 전극(148)을 포함한다. 상기 게이트 전극(148)은 도 2의 회로도에 상기 신호선 S로서 기능함을 유념한다.
여기서, 상기 산화물 반도체층(144)은 수소와 같은 불순물들의 충분한 제거 또는 산소의 충분한 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로, 상기 산화물 반도체층(144)의 수소 농도는 예를 들면 5 × 1019atoms/cm3 이하, 바람직하게 5 × 1018atoms/cm3 이하, 더욱 바람직하게 5 × 1017atoms/cm3 이하이다. 상기 산화물 반도체층(144)의 상기 수소 농도는 2차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)에 의해 측정됨을 유념한다. 따라서, 상기 수소 농도가 충분히 감소되어 상기 산화물 반도체층이 고순도화되고 산소 결손으로 인한 에너지 갭의 결함 준위들이 산소의 충분한 공급에 의해 감소된 상기 산화물 반도체층(144)에서, 수소와 같은 도너로 인한 캐리어들의 밀도는, 1× 1012/cm3 미만, 바람직하게 1× 1011/cm3 미만, 더욱 바람직하게 1.45× 1010/cm3 미만이다. 예를 들면, 실온(25℃)에서 상기 오프-상태 전류(여기서, 채널 폭의 마이크로미터(㎛) 당 전류)는 100zA(1zA(젭토암페어)는 1× 10-21A) 이하, 바람직하게 10zA 이하이다. 이러한 i형(진성) 또는 실질적으로 i형 산화물 반도체를 이용하여, 상당히 우수한 오프-상태 전류 특성들을 가진 상기 트랜지스터(162)가 획득될 수 있다.
상기 절연층(140)의 표면의 일부이고 상기 산화물 반도체층(144)과 접하는 영역은 1nm 이하의 평균 제곱근(RMS) 거칠기를 가지는 것이 바람직함을 유념한다. 이러한 방식으로, 상기 트랜지스터(162)의 채널 형성 영역은 1nm 이하의 평균 제곱근(RMS) 거칠기를 가진 극히 평탄한 영역에 제공되고, 그에 의해 상기 트랜지스터(162)가 미세화될 때에도, 단-채널 효과와 같은 오작동을 방지할 수 있고 양호한 특성들을 가진 상기 트랜지스터(162)가 제공될 수 있다.
제 1 내지 제 m 행들의 상기 트랜지스터들(162)은 소스 전극들(142a) 및 드레인 전극들(142b)을 공유하고, 직렬로 접속된다. 즉, 상기 제 (l-1) 행(l은 2 이상 m 이하의 자연수)의 상기 트랜지스터(162)의 상기 소스 전극(142a) 및 상기 제 l 행의 상기 트랜지스터(162)의 상기 드레인 전극들(142b)은 동일한 도전층으로부터 형성된다.
이러한 방식으로, 상기 메모리 셀들(190)의 상기 트랜지스터들(162)은 직렬로 접속되고, 그에 의해 상기 메모리 셀들(190)의 상기 트랜지스터(162)의 상기 소스 전극(142a) 및 상기 인접한 메모리 셀들(190)의 상기 트랜지스터(162)의 상기 드레인 전극(142b)은 서로 접속될 수 있다. 따라서, 상기 트랜지스터들(162)의 상기 소스 전극(142a) 및 상기 드레인 전극(142b) 중 하나만이 상기 메모리 셀(190)의 상기 평면 레이아웃에 포함된다. 즉, 상기 메모리 셀(190)의 상기 평면 레이아웃의 열 방향의 길이는 상기 게이트 전극(148)의 최소 폭과 상기 게이트 전극들(148) 사이의 최소 거리의 합 정도로 작을 수 있다.
한편, 상기 메모리 셀들(190)의 상기 트랜지스터들(162)이 병렬로 접속되고, 상기 소스 전극(142a) 및 상기 드레인 전극(142b)이 상기 메모리 셀(190)의 상기 트랜지스터들(162)의 각각에 제공되는 경우에, 상기 메모리 셀(190)의 상기 트랜지스터들(162)의 상기 소스 전극(142a) 및 상기 드레인 전극(142b) 중 하나는 개구부를 통해 상기 배선(158)과 같은 배선에 접속되어야 한다. 따라서, 상기 트랜지스터(162)의 상기 소스 전극(142a) 및 상기 드레인 전극(142b) 둘다와 상기 배선과의 접속을 위한 상기 개구부는 상기 메모리 셀(190)의 상기 평면 레이아웃에 포함된다.
따라서, 도 6a 및 도 6b에 도시된 상기 구성은 상기 메모리 셀(190)의 상기 평면 레이아웃에 이용되고, 그에 의해 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다. 예를 들면, 최소 가공 폭을 표현하기 위해 F가 이용될 때, 상기 메모리 셀(190)에 의해 점유된 면적은 4F2 내지 12F2로서 표현될 수 있다. 따라서, 상기 반도체 장치의 집적도가 증가될 수 있고, 단위 면적당 상기 저장 용량이 증가될 수 있다.
도 6a 및 도 6b의 상기 용량 소자(164)는 상기 소스 전극(142a); 상기 산화물 반도체층(144); 상기 게이트 절연층(146); 및 상기 게이트 절연층(146) 위의 절연층(150) 및 전극(152)을 포함한다. 즉, 상기 소스 전극(142a)은 상기 용량 소자(164)의 한쪽 전극으로서 기능하고, 상기 전극(152)은 상기 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 상기 게이트 절연층(146)은 상기 용량 소자(164)에 반드시 제공될 필요가 없음을 유념한다. 이러한 구성으로, 상기 용량 소자(164)의 유전체층이 상기 산화물 반도체층(144) 및 상기 절연층(150)으로 구성되고, 그에 의해 상기 유전체층의 두께가 감소될 수 있고, 상기 용량 소자(164)의 용량이 증가될 수 있다.
여기서, 상기 제 (l-1) 행(l은 2 이상 m 이하의 자연수)의 상기 용량 소자(164)의 한쪽 전극은 상기 제 (l-1) 행의 상기 트랜지스터(162)의 상기 소스 전극(142a)이다; 따라서, 상기 용량 소자(164)의 상기 평면 레이아웃은 상기 트랜지스터(162)의 상기 평면 레이아웃과 용이하게 중첩할 수 있고, 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다. 상기 전극(152)은 상기 절연층(150) 위에 형성되고, 그에 의해 상기 인접한 메모리 셀들(190)의 상기 게이트 전극들(148)은 최소 거리로 형성될 수 있고, 상기 전극(152)은 상기 인접한 메모리 셀들(190)의 상기 게이트 전극들(148) 사이에 형성될 수 있다. 따라서, 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다. 상기 전극(152)은 도 2의 회로도에서 상기 워드선 WL로서 기능함을 유념한다.
상기 절연층(150)은 상기 트랜지스터(162) 위에 제공되고, 상기 절연층(150) 및 상기 용량 소자(164)의 상기 전극(152) 위에 절연층(154)이 제공된다. 상기 게이트 절연층(146), 상기 절연층(150), 상기 절연층(154) 등에 형성된 개구부에서, 전극(156a)이 제공된다. 상기 절연층(154) 위에는, 상기 전극(156a)에 접속된 상기 배선(158)이 형성된다. 상기 배선(158) 및 상기 선택 트랜지스터(180)의 드레인 영역으로서 기능하는 상기 금속 화합물 영역(124c)이 상기 게이트 절연층(146), 상기 절연층(150), 상기 절연층(154) 등에 형성된 개구부에 제공된 전극(156b)을 통해, 상기 절연층(140)에 임베딩된 전극(142c)을 통해, 및 상기 절연층(128)에 임베딩된 전극(126)을 통해 서로 전기적으로 접속된다. 여기서, 상기 배선(158)은 도 2의 회로도의 상기 비트선 BL으로서 기능한다.
상기 구성으로, 상기 트랜지스터(160), 상기 트랜지스터(162), 및 상기 용량 소자(164)를 포함하는 상기 메모리 셀(190)의 상기 평면 레이아웃의 크기가 감소될 수 있다. 상기 메모리 셀(190)의 상기 평면 레이아웃에서, 행 방향의 길이는 상기 비트선 BL으로 기능하는 상기 배선(158)의 최소 폭과 상기 배선들(158) 사이의 최소 거리의 합 정도로 감소될 수 있다. 또한, 상기 메모리 셀(190)의 상기 평면 레이아웃에서, 열 방향의 길이는 상기 게이트 전극(148)의 최소 폭과 상기 게이트 전극들(148) 사이의 최소 거리의 합 정도로 감소될 수 있다. 이러한 평면 레이아웃이 이용될 때, 도 2의 회로의 집적도가 증가될 수 있다. 예를 들면, 최소 가공 폭을 표현하기 위해 F가 이용될 때, 상기 메모리 셀에 의해 점유된 면적은 4F2 내지 12F2로서 표현될 수 있다. 따라서, 상기 반도체 장치의 단위 면적당 상기 저장 용량이 증가될 수 있다.
개시된 발명에 따른 반도체 장치의 구성이 도 6a 및 도 6b에 도시된 구성에 제한되지 않음을 유념한다. 개시된 발명의 일 실시형태의 기술들의 사상이 산화물 반도체와 산화물 반도체 이외의 재료를 포함하는 적층 구조를 형성하는 것이기 때문에, 전극들 등의 접속 관계의 상세들은 적합하게 변화될 수 있다.
예를 들면, 도 3에 도시된 바와 같이, 상기 선택선 G_1 및 상기 선택 트랜지스터들(180)이 생략되거나, 상기 선택선 G_2 및 상기 선택 트랜지스터들(182)이 생략되고, 상기 선택선 G_2에 대응하는 상기 선택선 G 및 상기 선택 트랜지스터들(182)만이 제공되는 구성이 채용되는 경우에, 상기 제 1 행의 상기 메모리 셀(190)과 상기 비트선 BL 사이의 접속부의 구성의 일례가 도 7a 및 도 7b에 도시된다. 도 7a는 상기 반도체 장치의 단면도를 도시하고, 도 7b는 상기 반도체 장치의 평면도를 도시한다. 여기서, 도 7a는 도 7b에서 선 B1-B2를 따라 취해진 단면에 대응한다.
도 7a 및 도 7b에 도시된 상기 반도체 장치와 도 6a 및 도 6b에 도시된 상기 반도체 장치 사이의 차이점들 중 하나는 상기 선택 트랜지스터들(180)이 제공되는지의 여부이다. 따라서, 도 6a 및 도 6b에 도시된 상기 반도체 장치의 상세들은 도 7a 및 도 7b에 도시된 상기 반도체 장치의 상세들에 대해 참조될 수 있다. 도 7a 및 도 7b에 도시된 상기 반도체 장치에서, 도 6a 및 도 6b의 부분들과 동일한 부분들을 표시하기 위해 동일한 참조 번호들이 이용된다.
도 6a 및 도 6b에 도시된 상기 반도체 장치에서와 달리, 상기 배선(158) 및 상기 트랜지스터(160)의 드레인 영역으로서 기능하는 상기 금속 화합물 영역(124b)은 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(154)에 형성된 개구부에 제공된 상기 전극(156a)을 통해, 상기 절연층(140)에 임베딩된 상기 드레인 전극(142b)을 통해, 및 상기 절연층(128)에 임베딩된 상기 전극(126)을 통해 서로 전기적으로 접속됨을 유념한다.
도 6a 및 도 6b에 도시된 상기 반도체 장치는 상기 절연층(140), 상기 절연층(140)에 임베딩된 상기 소스 전극(142a), 및 상기 드레인 전극(142b) 위의 상기 산화물 반도체층(144)이 제공되는 구성을 가지지만; 도 8a에 도시된 바와 같이, 상기 절연층(140), 상기 절연층(140)에 임베딩된 상기 소스 전극(142a), 및 상기 드레인 전극(142b)이 제공되지 않고 상기 산화물 반도체층(144)이 상기 게이트 전극(110a) 및 상기 절연층(128) 상에 이와 직접 접하여 제공되는 구성이 채용될 수 있음을 유념한다. 여기서, 도 8a는 반도체 장치의 단면도를 도시한다. 도 8a에 도시된 상기 반도체 장치와 도 6a 및 도 6b에 도시된 상기 반도체 장치 사이의 주요 차이점은, 상기 절연층(140), 상기 소스 전극(142a), 및 상기 드레인 전극(142b)이 제공되는지의 여부이다. 도 8a에 도시된 상기 반도체 장치에서, 도 6a 및 도 6b의 부분들과 동일한 부분들을 표시하기 위해 동일한 참조 번호들이 이용된다.
여기서, 도 8a에 도시된 반도체 장치에서, 상기 게이트 전극(110a)이 상기 트랜지스터(162)의 소스 전극 또는 드레인 전극으로서 기능하는 구성이 채용될 수 있다. 즉, 상기 제 (l-1) 행(l은 2 이상 m 이하의 자연수)의 상기 트랜지스터(160)의 상기 게이트 전극(110a), 상기 제 (l-1) 행의 상기 트랜지스터(162)의 상기 소스 전극, 및 상기 제 l 행의 상기 트랜지스터(162)의 상기 드레인 전극은 동일한 도전층으로부터 형성된다. 도 6a 및 도 6b에 도시된 상기 반도체 장치에서, 열 방향으로의 상기 게이트 전극(110a)의 길이는 접촉을 고려하여 열 방향으로의 상기 소스 전극(142a)의 길이보다 작다; 따라서, 상기 소스 전극(142a)이 제공되지 않는 도 8a에 도시된 상기 반도체 장치에서, 상기 메모리 셀들(190)에 의해 점유된 면적이 감소될 수 있다.
도 8a에 도시된 상기 반도체 장치에서, 상기 배선(158)과 상기 산화물 반도체층(144)이 서로 전기적으로 접속될 수 있도록 상기 전극(156a)과 상기 산화물 반도체층(144) 사이에 전극(159a)이 제공되는 것이 바람직하다. 이러한 구성으로, 상기 배선(158)과 상기 산화물 반도체층(144) 사이의 접촉이 용이하고 신뢰 가능하게 획득될 수 있다. 유사하게, 상기 배선(158) 및 상기 선택 트랜지스터(180)의 상기 금속 화합물 영역(124c)이 서로 전기적으로 접속되도록, 상기 전극(156b)과 상기 전극(126) 사이에 전극(159b)이 제공되는 구성이 채용될 수 있다. 상기 전극(159a) 및 상기 전극(159b)은 상기 전극(152)의 형성과 동시에 형성될 수 있음을 유념한다.
대안적으로, 도 8b에 도시된 바와 같이, 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)가 SOI 기판 위에 형성되는 구성이 채용될 수 있다. 여기서, 도 8b는 반도체 장치의 단면도를 도시한다. 도 8b에 도시된 상기 반도체 장치와 도 6a 및 도 6b에 도시된 상기 반도체 장치 사이의 차이점들 중 하나는 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)의 상기 채널 형성 영역들(116) 및 상기 불순물 영역들(120)이 상기 SOI 기판에 제공된 반도체층으로부터 형성된다는 점이다. 도 8b에 도시된 상기 반도체 장치에서, 도 6a 및 도 6b의 부분들과 동일한 부분들을 표시하기 위해 동일한 참조 번호들이 이용된다. 용어 "SOI 기판(SOI substrate)"은 일반적으로 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미함을 유념한다. 이 명세서 등에서, 상기 용어 "SOI 기판"은 또한, 실리콘 이외의 재료를 포함하는 반도체층이 절연 표면 상에 제공되는 기판을 의미한다. 즉, 상기 "SOI 기판"에 포함된 상기 반도체층은 실리콘 반도체층에 제한되지 않는다. 또한, 상기 SOI 기판은, 절연층을 개재시켜 유리 기판과 같은 절연 기판 위에 반도체층이 제공되는 구성을 가진 기판일 수 있다.
도 8b에 도시된 상기 SOI 기판은 베이스 기판(170), 상기 베이스 기판(170) 위에 형성된 질소-함유층(172), 상기 질소-함유층(172) 위에 형성된 산화막(174), 및 상기 산화막(174) 위에 형성된 상기 반도체층을 포함한다. 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)의 상기 채널 형성 영역들(116) 및 상기 불순물 영역들(120)이 상기 반도체층으로부터 형성된다.
여기서, 상기 베이스 기판(170)으로서, 절연체로 구성된 기판이 이용될 수 있다. 그 구체적인 예들로서, 다음이 주어진다: 알루미노실리케이트 글라스, 알루미노보로실리케이트 글라스, 및 바륨 보로실리케이트 글라스로 이루어진 기판들과 같은 전자 산업에서 이용되는 다양한 유리 기판들; 석영 기판; 세라믹 기판; 및 사파이어 기판. 대안적으로, 질화 실리콘, 질화 알루미늄을 주성분들로서 함유하고 열 팽창 계수가 실리콘의 열 팽창 계수에 근접한 세라믹 기판이 이용될 수 있다.
상기 질소-함유층(172)으로서, 질화 실리콘(SiNx)막 또는 질화산화 실리콘(SiNxOy(x > y))막과 같이, 질소를 함유한 절연막을 포함하는 층이 이용될 수 있다. 상기 산화막(174)은 산화 실리콘막, 산화질화 실리콘막 등의 단층 또는 적층으로 형성될 수 있다.
상기 채널 형성 영역들(116) 및 상기 불순물 영역들(120)을 형성하기 위한 상기 반도체층으로서, 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘 게르마늄 기판과 같이 14족에 속하는 원소로 구성되고, 10nm 이상 500nm 이하, 바람직하게 50nm 이상 200nm 이하의 두께를 가진 단결정 반도체 기판을 이용하여 형성된 반도체층이 이용될 수 있다.
도 6a 및 도 6b에 도시된 상기 반도체 장치는 상기 소스 전극(142a) 및 상기 드레인 전극(142b)이 상기 절연층(140)에 임베딩되는 구성을 가지지만, 도 8b에 도시된 바와 같이, 상기 소스 전극(142a) 및 상기 드레인 전극(142b)이 상기 절연층에 임베딩되지 않고 상기 게이트 전극(110) 및 상기 절연층(128) 위에 제공되는 구성이 채용될 수 있음을 유념한다. 여기서, 상기 소스 전극(142a) 및 상기 드레인 전극(142b)의 단부들은 테이퍼 형상들을 가지는 것이 바람직하다. 상기 소스 전극(142a) 및 상기 드레인 전극(142b)의 상기 단부들이 테이퍼 형상일 때, 상기 산화물 반도체층(144)과의 피복성이 개선될 수 있고, 그 절단이 방지될 수 있다. 여기서, 테이퍼 각은 예를 들면 30° 이상 60° 이하이다. 상기 "테이퍼 각(taper angle)"은 그 단면(상기 기판 표면에 직교하는 면)에 수직인 방향으로부터 관찰될 때 테이퍼 형상을 가진 층(예를 들면, 상기 소스 전극(142a))의 측면 및 하면에 의해 형성된 각을 의미함을 유념한다.
대안적으로, 도 8c에 도시된 바와 같이, 상기 용량 소자(164)의 다른 쪽 전극으로서, 상기 게이트 전극(148)과 동일한 도전층으로부터 전극(153)이 형성되는 구성이 채용될 수 있다. 여기서, 도 8c는 반도체 장치의 단면도를 도시한다. 도 8c에 도시된 상기 반도체 장치와 도 8b에 도시된 상기 반도체 장치 사이의 차이점들 중 하나는 상기 게이트 전극(148)과 동일한 도전층으로부터 형성되는 상기 전극(153)을 이용하여 상기 용량 소자(164)의 상기 다른 쪽 전극이 형성된다는 점이다. 도 8c에 도시된 상기 반도체 장치에서, 도 8b의 부분들과 동일한 부분들을 표시하기 위해 동일한 참조 번호들이 이용된다.
상기 전극(153)은 상기 게이트 전극(148)의 형성과 동시에 형성될 수 있다; 따라서, 상기 반도체 장치의 제작 공정이 간략화될 수 있고, 상기 전극(152) 및 상기 게이트 전극(148)이 도 6a 및 도 6b 및 도 8a 및 도 8b에 도시된 것과 상이한 도전막들로부터 형성되는 경우의 제조 비용과 비교할 때 상기 반도체 장치의 제조 비용이 저감될 수 있다.
이러한 구성이 채용될 때에도, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 인접한 메모리 셀의 산화물 반도체층을 포함하는 상기 트랜지스터의 상기 드레인 전극은 서로 접속될 수 있다. 즉, 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 개구부를 통해 배선에 접속될 필요가 없다. 따라서, 상기 메모리 셀들에 의해 점유된 면적이 감소될 수 있고, 그에 의해 상기 반도체 장치의 집적도가 증가될 수 있고, 단위 면적당 상기 저장 용량이 증가될 수 있다.
도 8b에 도시된 상기 반도체 장치는 상기 산화물 반도체층(144)이 상기 소스 전극(142a) 및 상기 드레인 전극(142b)의 측면들 및 상면들의 일부와 접하는 구성을 가지지만; 개시된 발명은 이에 제한되지 않음을 유념한다. 예를 들면, 도 8c에 도시된 바와 같이, 상기 소스 전극(142a) 및 상기 드레인 전극(142b)이 상기 산화물 반도체층(144)의 측면 및 상면의 일부와 접하는 구성이 채용될 수 있다.
<반도체 장치를 제작하기 위한 방법>
다음에, 상기 반도체 장치를 제작하기 위한 방법의 예가 기술될 것이다. 먼저, 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)를 하부에 제작하기 위한 방법이 도 9a 내지 도 9d 및 도 10a 내지 도 10d를 참조하여 하기에 기술될 것이고, 그 후에 상기 트랜지스터(162) 및 상기 용량 소자(164)를 상부에 제작하기 위한 방법이 도 11a 내지 도 11d 및 도 12a 내지 도 12d를 참조하여 기술될 것이다.
<하부의 트랜지스터를 제작하기 위한 방법>
먼저, 반도체 재료를 포함하는 상기 기판(100)이 준비된다(도 9a 참조). 반도체 재료를 포함하는 상기 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기에는, 단결정 실리콘 기판이 반도체 재료를 포함하는 상기 기판(100)으로서 이용되는 예가 기술된다.
반도체 재료를 포함하는 상기 기판(100)으로서, 상기 반도체 장치의 고속 판독 동작이 실현될 수 있기 때문에, 실리콘 등의 단결정 반도체 기판이 특히 바람직하다.
상기 트랜지스터의 임계 전압을 제어하기 위해, 나중에 상기 트랜지스터(160)의 상기 채널 형성 영역(116a) 및 상기 선택 트랜지스터(180)의 상기 채널 형성 영역(116b)으로서 기능하는 영역들에 불순물 원소가 첨가될 수 있다. 여기서, 상기 트랜지스터(160)의 임계 전압 및 상기 선택 트랜지스터(180)의 임계 전압이 양이 되도록 도전성을 부여하는 불순물 원소가 첨가된다. 상기 반도체 재료가 실리콘일 때, 상기 도전성을 부여하는 불순물은 붕소, 알루미늄, 갈륨 등일 수 있다. 불순물 원소의 첨가 중에 발생될 수 있는 결함들을 감소시키거나 상기 불순물 원소를 활성화하기 위해, 상기 불순물 원소를 첨가한 후에 열 처리를 수행하는 것이 바람직함을 유념한다.
소자 분리 절연층을 형성하기 위한 마스크의 역할을 하는 보호층(102)이 상기 기판(100) 위에 형성된다(도 9a 참조). 상기 보호층(102)으로서, 산화 실리콘, 질화 실리콘, 또는 산화질화 실리콘과 같은 재료를 이용하여 형성된 절연층이 예로서 이용될 수 있다.
그 후에, 상기 보호층(102)으로 피복되지 않은 영역(노출된 영역)의 상기 기판(100)의 일부가 상기 보호층(102)을 마스크로서 이용하여 에칭함으로써 제거된다. 따라서, 다른 반도체 영역들로부터 분리된 반도체 영역(104)이 형성된다(도 9b 참조). 상기 에칭으로서, 건식 에칭이 수행되는 것이 바람직하지만, 습식 에칭이 수행될 수 있다. 에칭 가스 및 에천트는 에칭될 재료에 따라 적합하게 선택될 수 있다.
그 후에, 상기 기판(100)을 피복하도록 절연층이 형성되고, 상기 반도체 영역(104)과 중첩하는 영역의 상기 절연층이 선택적으로 제거되고, 그에 의해 상기 소자 분리 절연층(106)이 형성된다(도 9c 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 산화질화 실리콘 등을 이용하여 형성된다. 상기 절연층을 제거하기 위해, CMP(화학적 기계적 연마) 처리와 같은 연마 처리 및 에칭 처리 중 하나가 이용될 수 있다. 상기 보호층(102)은 상기 반도체 영역(104)의 형성 후, 또는 상기 소자 분리 절연층(106)의 형성 후에 제거됨을 유념한다.
다음에, 상기 반도체 영역(104)의 표면 상에 절연층이 형성되고, 상기 절연층 위에 도전 재료를 포함하는 층이 형성된다.
상기 절연층은 나중에 게이트 절연층이 되고, 예를 들면 상기 반도체 영역(104)의 상기 표면에 대한 열 처리(열 산화 처리, 열 질화 처리 등)에 의해 형성될 수 있다. 고밀도 플라즈마 처리가 열 처리 대신에 이용될 수 있다. 상기 고밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, 또는 Xe, 산소, 산화 질소, 암모니아, 질소, 수소 등과 같은 희가스의 혼합 가스를 이용하여 수행될 수 있다. 즉, 상기 절연층은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 상기 절연층은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0)) 등을 포함하는 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 상기 절연층은 예를 들면 1nm 이상 100nm 이하, 바람직하게 10nm 이상 50nm 이하의 두께를 가질 수 있다.
도전 재료를 포함하는 층이 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 이용하여 형성될 수 있다. 또한, 도전 재료를 포함하는 상기 층이 다결정 실리콘과 같은 반도체 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 상기 층을 형성하기 위한 방법에 관한 특정 제한은 없고, 증착법, CVD법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 성막 방법들 중 어느 것이 이용될 수 있다. 이 실시형태에서, 도전 재료를 포함하는 상기 층이 금속 재료를 이용하여 형성되는 예가 기술됨을 유념한다.
그 후에, 상기 절연층 및 도전 재료를 포함하는 상기 층은 선택적으로 에칭되고, 그에 의해 상기 게이트 절연층들(108)(상기 게이트 절연층(108a) 및 상기 게이트 절연층(108b)) 및 상기 게이트 전극들(110)(상기 게이트 전극(110a) 및 상기 게이트 전극(110b))이 형성된다(도 9c 참조).
그 후에, 인(P), 비소(As) 등이 상기 반도체 영역(104)에 첨가되고, 그에 의해 상기 채널 형성 영역들(116)(상기 채널 형성 영역(116a) 및 상기 채널 형성 영역(116b)) 및 상기 불순물 영역들(120)(상기 불순물 영역(120a), 상기 불순물 영역(120b), 및 상기 불순물 영역(120c))이 형성된다(도 9d 참조). n-채널 트랜지스터를 형성하기 위해 인 또는 비소가 여기에 첨가되고; p-채널 트랜지스터가 형성될 때 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 첨가될 수 있음을 유념한다. 여기서, 첨가되는 상기 불순물의 농도는 적합하게 설정될 수 있다; 그러나, 상기 농도는 상기 반도체 소자가 매우 미세화될 때 증가되는 것이 바람직하다.
측벽 절연층이 상기 게이트 전극(110) 주위에 형성될 수 있고, 불순물 원소가 상이한 농도로 첨가되는 불순물 영역이 형성될 수 있음을 유념한다.
그 후에, 상기 게이트 전극들(110), 상기 불순물 영역들(120) 등을 피복하도록 금속층(122)이 형성된다(도 10a 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 성막 방법들 중 어느 것이 상기 금속층(122)을 형성하기 위해 채용될 수 있다. 상기 금속층(122)은 저저항 금속 화합물을 형성하기 위해 상기 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예들은 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금을 포함한다.
그 후에, 상기 금속층(122)이 상기 반도체 재료와 반응할 수 있도록 열 처리가 수행된다. 따라서, 상기 불순물 영역들(120)(상기 불순물 영역(120a), 상기 불순물 영역(120b) 및 상기 불순물 영역(120c))과 접하는 상기 금속 화합물 영역들(124)(상기 금속 화합물 영역(124a), 상기 금속 화합물 영역(124b), 및 상기 금속 화합물 영역(124c))이 형성된다(도 10a 참조). 상기 게이트 전극(110)이 다결정 실리콘 등을 이용하여 형성될 때, 상기 금속층(122)과 접하는 상기 게이트 전극(110)의 영역에 금속 화합물 영역이 또한 형성됨을 유념한다.
상기 열 처리로서, 예를 들면 플래시 램프로의 조사가 채용될 수 있다. 다른 열 처리 방법이 이용될 수 있음을 알겠지만, 상기 금속 화합물의 형성을 위해 화학적 반응의 제어성을 개선하기 위해 상기 열 처리가 극히 단시간에 달성될 수 있는 방법이 이용되는 것이 바람직하다. 상기 금속 화합물 영역들은 상기 금속 재료 및 상기 반도체 재료의 반응에 의해 형성되고, 상당히 높은 도전성을 가짐을 유념한다. 상기 금속 화합물 영역들의 형성은 전기 저항성을 충분히 저감하고 소자 특성들을 개선시킬 수 있다. 상기 금속층(122)은 상기 금속 화합물 영역들(124)이 형성된 후에 제거됨을 유념한다.
다음에, 상기 전극(126)은 상기 선택 트랜지스터(180)의 상기 금속 화합물 영역(124c) 상에서 이와 접하여 형성된다(도 10b 참조). 상기 전극(126)은 스퍼터링법으로 대표되는 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성된 다음, 상기 도전층을 패터닝한다. 상기 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소들 중 어느 것을 성분으로 포함하는 합금; 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐, 또는 이들 중 어느 것을 조합하여 포함하는 재료 중 어느 것이 이용될 수 있다. 상세들은 상기 소스 전극(142a), 상기 드레인 전극(142b) 등의 상세들과 유사하며, 나중에 기술된다.
상기 공정들을 통해, 상기 트랜지스터(160) 및 상기 선택 트랜지스터(180)는 반도체 재료를 포함하는 상기 기판(100)을 이용하여 형성된다(도 10b 참조). 상기 트랜지스터(160)는 고속으로 동작할 수 있다. 이 트랜지스터를 판독 트랜지스터로서 이용함으로써, 데이터가 고속으로 판독될 수 있다.
그 후에, 상기 공정들에서 형성된 구성요소들을 피복하기 위해 상기 절연층(128)이 형성된다(도 10c 참조). 상기 절연층(128)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 특히, 유전률이 낮은 재료(low-k 재료)가 상기 절연층(128)에 이용되는 것이 바람직하며, 이것은 전극들 또는 배선들의 중첩으로 인한 용량이 상당히 저감될 수 있기 때문이다. 상기 절연층(128)은 이들 재료들 중 어느 것을 이용하여 형성된 다공질 절연층일 수 있음을 유념한다. 다공질 절연층은 고밀도의 절연층보다 낮은 유전률을 가지고, 따라서 전극들 또는 배선들에 의해 발생되는 용량의 부가의 저감을 허용한다. 또한, 상기 절연층(128)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 이용하여 형성될 수 있다. 상기 절연층(128)이 여기서 단층 구조를 가지지만, 개시된 발명의 일 실시형태는 이에 제한되지 않음을 유념한다. 상기 절연층(128)은 2개 이상의 층들의 적층 구조를 가질 수 있다.
그 후에, 상기 트랜지스터(162) 및 상기 용량 소자(164)의 형성을 위한 전처리로서, CMP 처리가 상기 절연층(128)에 수행되어, 상기 게이트 전극(110a), 상기 게이트 전극(110b), 및 상기 전극(126)의 상면들을 노출한다(도 10d 참조). 상기 게이트 전극들(110)의 상기 상면들의 노출을 위한 처리로서, 에칭 처리가 CMP 처리에 대한 대안으로서 채용될 수 있다. 상기 트랜지스터(162)의 특성들을 개선하기 위해 상기 절연층(128)의 상기 표면을 가능한 많이 평탄화하는 것이 바람직함을 유념한다. 예를 들면, 상기 절연층(128)의 상기 표면은 1nm 이하의 평균 제곱근(RMS) 거칠기를 가지는 것이 바람직하다.
상기 각 공정들의 전후에는, 전극, 배선, 반도체층, 절연층 등을 형성하는 공정이 부가로 제공될 수 있음을 유념한다. 예를 들면, 상기 배선은 고도로 집적된 반도체 장치를 제공하기 위해 절연층 및 도전층의 적층 구조를 포함하는 다층 구조를 가질 수 있다.
<상부의 트랜지스터를 제작하기 위한 방법>
그 후에, 상기 게이트 전극(110), 상기 전극(126), 상기 절연층(128) 등 위에 도전층이 형성되어 선택적으로 에칭되고, 그에 의해 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 상기 전극(142c)이 형성된다(도 11a 참조).
상기 도전층은 스퍼터링법으로 대표되는 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 상기 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 어느 것을 성분으로 포함하는 합금; 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐, 또는 이들 중 어느 것을 조합하여 포함하는 재료 중 어느 것이 이용될 수 있다.
상기 도전층은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 티타늄막 또는 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막이 알루미늄막 위에 적층되는 2층 구조, 티타늄막이 질화 티타늄막 위에 적층되는 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막이 적층되는 3층 구조 등이 주어질 수 있다. 상기 도전층이 티타늄막 또는 질화 티타늄막의 단층 구조를 가지는 경우에, 상기 도전층이 테이퍼 형상들을 가진 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 상기 전극(142c)으로 용이하게 가공된다는 이점이 있음을 유념한다.
대안적으로, 상기 도전층은 도전성 금속 산화물을 이용하여 형성될 수 있다. 상기 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석의 합금(In2O3-SnO2, ITO로 약기될 수 있음), 산화 인듐-산화 아연의 합금(In2O3-ZnO), 또는 실리콘이나 산화 실리콘을 포함하는 이들 금속 산화물 재료들 중 어느 것이 이용될 수 있다.
건식 에칭 또는 습식 에칭이 상기 도전층의 에칭으로서 수행될 수 있지만, 높은 제어성을 가진 건식 에칭이 미세화를 위해 이용되는 것이 바람직하다. 형성될 상기 소스 전극(142a) 및 상기 드레인 전극(142b)이 테이퍼 형상들을 가지도록 상기 에칭이 수행될 수 있다. 상기 테이퍼 각은 예를 들면 30° 이상 60° 이하일 수 있다.
상기 상부의 상기 트랜지스터(162)의 채널 길이(L)는 상기 소스 전극(142a)의 상단부와 상기 드레인 전극(142b)의 상단부 사이의 간격에 의해 결정된다. 25nm 미만의 채널 길이(L)를 가진 트랜지스터에 대한 마스크를 형성하기 위한 노광에서, 파장이 수 나노미터 내지 수십 나노미터 정도로 짧은 초자외선을 이용하는 것이 바람직함을 유념한다. 초자외선(extreme ultraviolet)에 의한 노광의 해상도가 높고 초점 심도가 크다. 따라서, 나중에 형성되는 상기 트랜지스터의 상기 채널 길이(L)는 2㎛ 미만, 바람직하게 10nm 이상 350nm 이하(0.35㎛)일 수 있고, 그에 의해 회로의 동작 속도가 증가될 수 있다.
하지로서 기능하는 절연층이 상기 절연층(128) 위에 제공될 수 있음을 유념한다. 상기 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
다음에, 상기 절연층(140)은 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 전극(142c)을 피복하도록 형성된다. 그 후에, 상기 절연층(140)을 평탄화하기 위해, 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 전극(142c)이 노출되도록 CMP(화학적 기계적 연마) 처리가 수행된다(도 11a 참조).
상기 절연층(140)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 나중에 형성되는 상기 산화물 반도체층(144)이 상기 절연층(140)과 접하기 때문에 상기 절연층(140)은 산화 실리콘을 이용하여 형성되는 것이 특히 바람직하다. 상기 절연층(140)의 형성 방법에 관한 특정 제한은 없지만, 상기 산화물 반도체층(144)과의 접촉을 고려하여, 수소가 충분히 저감되는 방법이 채용되는 것이 바람직하다. 이러한 방법의 예들은 스퍼터링법 등을 포함한다. 물론, 플라즈마 CVD법과 같은 다른 성막법이 이용될 수 있다.
상기 CMP(화학적 기계적 연마) 처리는 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 상기 전극(142c)의 표면들의 적어도 일부를 노출하도록 수행된다. 또한, 상기 CMP 처리는 상기 절연층(140)의 상기 표면의 평균 제곱근(RMS) 거칠기가 1nm 이하(바람직하게 0.5nm 이하)가 되는 조건 하에서 수행되는 것이 바람직하다. 이러한 조건들 하에서 수행된 상기 CMP 처리에 의해, 상기 산화물 반도체층(144)이 나중에 형성되는 표면의 평탄성이 개선될 수 있고, 상기 트랜지스터(162)의 특성들이 개선될 수 있다.
상기 CMP 처리는 1회만 또는 복수 회 수행될 수 있다. 상기 CMP 처리가 복수 회 수행될 때, 제 1 연마는 높은 연마 레이트로 수행되고 최종 연마는 낮은 연마 레이트에서 수행되는 것이 바람직하다. 상이한 연마 레이트들로 연마를 수행함으로써, 상기 절연층(140)의 상기 표면의 상기 평탄성이 더욱 개선될 수 있다.
그 후에, 산화물 반도체층이 상기 소스 전극(142a), 상기 드레인 전극(142b), 및 상기 절연층(140)의 상면들의 일부와 접하여 형성된 후에, 상기 산화물 반도체층은 상기 산화물 반도체층(144)을 형성하도록 선택적으로 에칭된다(도 11b 참조).
상기 산화물 반도체층(144)은 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체와 같은 4원계 금속 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체와 같은 3원계 금속 산화물; In-Zn-O계 산화물 반도체, In-Ga-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체와 같은 2원계 금속 산화물; In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체와 같은 1원계 금속 산화물; 등을 이용하여 형성될 수 있다. 또한, 상기 산화물 반도체들 중 어느 것은 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들면 SiO2를 함유할 수 있다.
특히, In-Ga-Zn-O-계 산화물 반도체 재료는 전계없이 상당히 높은 저항을 가지고, 따라서, 오프-상태 전류가 상당히 저감될 수 있다. 또한, 상기 In-Ga-Zn-O-계 산화물 반도체 재료는 높은 전계-효과 이동도를 가지고 따라서 반도체 장치에 이용되는 반도체 재료로서 적합하다.
상기 In-Ga-Zn-O-계 산화물 반도체 재료의 통상적인 예로서, InGaO3(ZnO)m(m > 0)으로 표현된 것이 주어진다. 또한, Ga가 M으로 교체되고 InMO3(ZnO)m(m > 0)으로 표현되는 산화물 반도체 재료가 또한 주어질 수 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 표시한다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성들은 결정 구조에 따라 주어진 예들일 뿐임을 유념한다.
스퍼터링법에 의해 상기 산화물 반도체층(144)을 형성하기 위해 이용된 타겟으로서, In : Ga : Zn = 1 : x : y(x는 0 이상이고 y는 0.5 이상 5 이하)의 조성비를 가진 타겟이 바람직하다. 예를 들면, In2O3 : Ga2O3 : ZnO = 1 : 1 : 2 [mol수비](x = 1, y = 1) 등의 조성비를 가진 타겟이 이용될 수 있다. 대안적으로, In2O3 : Ga2O3 : ZnO = 1 : 1 : 1 [mol수비](x = 1, y = 0.5)의 조성비를 가진 타겟, In2O3 : Ga2O3 : ZnO = 1 : 1 : 4 [mol수비](x = 1, y = 2)의 조성비를 가진 타겟, 또는 In2O3 : Ga2O3 : ZnO = 1 : 0 : 2 [mol수비](x = 0, y = 1)의 조성비를 가진 타겟이 이용될 수 있다.
In-Zn-O계 재료가 산화물 반도체로서 이용되는 경우에, 그 타겟은 원자수비가 In : Zn = 50 : 1 내지 1 : 2(mol수비가 In2O3 : ZnO = 25 : 1 내지 1 : 4), 바람직하게 원자수비가 In : Zn = 20 : 1 내지 1 : 1(mol수비가 In2O3 : ZnO = 10 : 1 내지 1 : 2), 더욱 바람직하게 원자수비가 In : Zn = 15 : 1 내지 1.5 : 1(mol수비가 In2O3 : ZnO = 15 : 2 내지 3 : 4)의 조성비를 가진다. 예를 들면, In : Zn: O = X : Y : Z의 원자수비를 가지는 In-Zn-O계 산화물 반도체의 형성에 이용된 타겟에서, Z > 1.5X + Y의 식이 만족된다.
이 실시형태에서, 비정질 구조를 가진 상기 산화물 반도체층(144)은 In-Ga-Zn-O계 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다. 그 두께는 1nm 이상 50nm 이하, 바람직하게 2nm 이상 20nm 이하, 더욱 바람직하게 3nm 이상 15nm 이하이다.
상기 금속 산화물 타겟에서 상기 금속 산화물의 상대 밀도는 80% 이상, 바람직하게 95% 이상, 더욱 바람직하게 99.9% 이상이다. 높은 상대 밀도를 가진 상기 금속 산화물 타겟의 이용은 조밀한 구조를 가진 산화물 반도체층을 형성할 수 있게 한다.
상기 산화물 반도체층(144)이 형성되는 분위기는 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤) 및 산소를 함유한 혼합 분위기인 것이 바람직하다. 구체적으로, 예를 들면 수소, 수분, 수산기, 또는 수소화물과 같은 불순물들이 제거되어, 그 농도가 1ppm 이하(바람직하게 10ppb 이하)로 감소되는 고순도 가스의 분위기가 바람직하다.
상기 산화물 반도체층(144)의 형성시, 예를 들면, 피처리물이 감압하에서 유지되는 처리실에서 유지되고, 상기 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게 200℃ 이상 400℃ 이하이도록 상기 피처리물이 가열된다. 대안적으로, 상기 산화물 반도체층(144)의 형성시 상기 피처리물의 상기 온도는 실온(25℃± 10℃)일 수 있다. 그 후에, 상기 처리실 내의 습기가 제거되면서, 수소, 수분 등이 제거된 스퍼터링 가스가 상기 처리실에 도입되고, 그에 의해 상기 산화물 반도체층(144)이 상술된 타겟을 이용하여 형성된다. 상기 피처리물을 가열하면서 상기 산화물 반도체층(144)을 형성함으로써, 상기 산화물 반도체층(144) 내의 불순물들이 감소될 수 있다. 또한, 상기 스퍼터링으로 인한 손상이 경감될 수 있다. 이 처리실 내의 습기를 제거하기 위해, 흡착형 진공 펌프가 이용되는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 서브리메이션 펌프 등이 이용될 수 있다. 또한, 콜드 트랩이 구비된 터보 펌프가 이용될 수 있다. 상기 크라이오펌프 등으로의 배기에 의해, 수소, 습기 등이 상기 처리실로부터 제거될 수 있고, 그에 의해 상기 산화물 반도체층의 상기 불순물 농도가 감소될 수 있다.
상기 산화물 반도체층(144)은 예를 들면, 다음의 조건들 하에서 형성될 수 있다: 상기 피처리물과 상기 타겟 사이의 거리가 170mm이고, 압력이 0.4Pa이고, 직류(DC) 전원이 0.5kW이고, 분위기가 산소(산소: 100%) 분위기, 아르곤(아르곤: 100%) 분위기, 또는 산소 및 아르곤을 포함하는 혼합 분위기이다. 먼지(성막시 생성되는 가루 물질들과 같은)가 감소될 수 있고, 막 두께가 균일할 수 있기 때문에 펄스 직류(DC) 전원이 바람직함을 유념한다. 상기 산화물 반도체층(144)의 상기 두께는 1nm 이상 50nm 이하, 바람직하게 2nm 이상 20nm 이하, 더욱 바람직하게 3nm 이상 15nm 이하이다. 개시된 발명에 따른 구성이 채용될 때, 이러한 두께를 가진 상기 산화물 반도체층(144)이 이용되는 경우에도 미세화로 인한 단-채널 효과가 억제될 수 있다. 이용될 상기 산화물 반도체의 재료, 상기 반도체 장치의 용도 등에 의존하여 적합한 두께가 상이하고; 따라서 상기 두께는 상기 재료, 상기 용도 등에 따라 결정될 수 있음을 유념한다. 상기 절연층(140)이 상기 방식으로 형성될 때, 상기 채널 형성 영역이 상기 산화물 반도체층(144)에서 형성되는 부분의 표면이 충분히 평탄화될 수 있고; 따라서, 상기 산화물 반도체층은 작은 두께를 가질 때에도 적합하게 형성될 수 있음을 유념한다. 도 11b에 도시된 바와 같이, 상기 산화물 반도체층(144)의 상기 채널 형성 영역에 대응하는 부분은 평탄한 단면 형상을 가지는 것이 바람직하다. 상기 산화물 반도체층(144)의 상기 채널 형성 영역에 대응하는 상기 부분이 평탄한 단면 형상을 가질 때, 상기 산화물 반도체층(144)이 평탄한 단면 형상을 가지지 않는 경우보다 누설 전류가 낮을 수 있다.
상기 산화물 반도체층(144)이 스퍼터링법에 의해 형성되기 전에, 상기 산화물 반도체층(144)이 형성되는 표면(예를 들면, 상기 절연층(140)의 표면)에 부착된 물질은 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 바람직하게 제거될 수 있음을 유념한다. 여기서, 상기 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 대조적으로, 이온들이 피처리 표면과 충돌하여 상기 표면을 개질하는 방법을 나타낸다. 이온들을 피처리 표면과 충돌하게 하기 위한 방법으로서, 고주파수 전압이 아르곤 분위기에서 상기 처리 표면에 인가되고 플라즈마가 상기 피처리물의 주변에 생성되는 방법이 예로서 주어진다. 아르곤 분위기 대신에 질소, 헬륨, 산소 등의 분위기가 이용될 수 있음을 유념한다.
상기 산화물 반도체층(144)이 형성된 후에, 상기 산화물 반도체층(144)에 대해 열 처리(제 1 열 처리)가 수행되는 것이 바람직하다. 상기 제 1 열 처리에 의해, 상기 산화물 반도체층(144) 내의 과잉 수소(수분 및 수산기를 포함)가 제거될 수 있고, 상기 산화물 반도체층(144)의 구조가 개선될 수 있고, 에너지 갭의 결함 준위들이 감소될 수 있다. 상기 제 1 열 처리의 온도는 예를 들면, 300℃ 이상 550℃ 미만, 바람직하게 400℃ 이상 500℃ 이하이다.
상기 열 처리는 예를 들면, 저항 발열체 등이 구비되는 전기로에 피처리물이 도입되고, 450℃에서 1시간 동안 질소 분위기 하에서 가열되는 방식으로 수행될 수 있다. 상기 열 처리 중에, 상기 산화물 반도체층은 수분 및 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
상기 열 처리 장치는 상기 전기로에 제한되지 않고 가열된 가스와 같은 매체로부터 열전도 또는 열복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용하는 가열 처리를 위한 장치이다. 상기 가스로서, 예를 들면 질소 또는 아르곤과 같은 희가스와 같이 열 처리에 의해 상기 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 상기 제 1 열 처리로서, 상기 피처리물이 가열된 불활성 가스 분위기에 넣어지고, 수분 동안 가열된 다음, 상기 불활성 가스 분위기에서 꺼내어지는 GRTA 처리가 수행될 수 있다. 상기 GRTA 처리는 단시간 동안 고온 열 처리를 가능하게 한다. 또한, 상기 GRTA 처리는 상기 피처리물의 내열 온도를 초과하는 온도에서 처리를 가능하게 한다. 상기 불활성 가스는 상기 처리 중에 산소를 포함하는 가스로 전환될 수 있음을 유념한다. 이것은 산소를 함유한 분위기에서 상기 제 1 열 처리를 수행함으로써 산소 결손으로 인한 에너지 갭의 결함 준위들이 감소될 수 있기 때문이다.
상기 불활성 가스 분위기로서, 질소 또는 희가스(헬륨, 네온, 또는 아르곤과 같은)를 주성분으로서 함유하고 수분, 수소 등을 함유하지 않는 분위기가 이용되는 것이 바람직함을 유념한다. 예를 들면, 상기 열 처리 장치에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999 %) 이상, 바람직하게 7N(99.99999 %) 이상이다(즉, 상기 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하이다).
어떤 경우든, i형(진성) 또는 실질적으로 i형 산화물 반도체층이 획득되도록 상기 제 1 열 처리에 의해 불순물들이 감소된다. 따라서, 매우 우수한 특성들을 가진 트랜지스터가 실현될 수 있다.
상기 열 처리(제 1 열 처리)는 수소, 수분 등을 제거하는 효과를 가지고, 따라서 탈수화 처리, 탈수소화 처리 등이라고 칭해질 수 있다. 상기 탈수화 또는 상기 탈수소화 처리는 또한 다음의 타이밍에서 수행될 수 있다: 상기 산화물 반도체층(144)의 형성 후, 나중에 형성되는 상기 게이트 절연층(146)의 형성 후, 상기 게이트 전극의 형성 후 등. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 이상 수행될 수 있다.
상기 산화물 반도체층(144)의 에칭은 상기 열 처리 전 또는 후에 수행될 수 있다. 또한, 건식 에칭이 소자들의 미세화의 관점에서 양호하지만, 습식 에칭이 이용될 수 있다. 에칭 가스 및 에천트는 에칭될 재료에 따라 적합하게 선택될 수 있다. 소자들 사이의 누설 전류 등의 문제점이 발생하지 않는 경우에, 상기 산화물 반도체층은 섬형상으로 에칭되지 않고 이용될 수 있음을 유념한다.
다음에, 상기 게이트 절연층(146)이 상기 산화물 반도체층(144)을 피복하도록 형성된다(도 11c 참조).
상기 게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 상기 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0)) 등을 포함하는 것이 바람직하다. 상기 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 게이트 절연층(146)의 두께에 관한 특정 제한은 없다; 상기 반도체 장치가 미세화되는 경우, 상기 게이트 절연층(146)은 상기 트랜지스터의 동작을 보장하기 위해 얇은 것이 바람직하다. 예를 들면, 산화 실리콘을 이용하는 경우, 상기 두께는 1nm 이상 100nm 이하, 바람직하게 10nm 이상 50nm 이하일 수 있다.
상기 게이트 절연층이 상기 기술에서와 같이 얇을 때, 터널링 효과 등으로 인한 게이트 누설의 문제점이 유발된다. 상기 게이트 누설의 문제점을 해결하기 위해, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0))와 같은 높은 유전률(high-k) 재료를 이용하여 형성되는 것이 바람직하다. 상기 게이트 절연층(146)에 대한 high-k 재료의 이용으로, 상기 게이트 절연층(146)의 상기 두께는 게이트 누설을 방지하기 위해 증가될 수 있고, 동시에 전기적 특성들이 유지될 수 있다. 예를 들면, 산화 하프늄의 상기 유전률은 대략 15이고, 이것은 3 내지 4인 산화 실리콘의 유전률보다 훨씬 더 높다. 이러한 재료로, 등가의 산화물 두께가 15nm 미만, 바람직하게 2nm 이상 10nm 이하인 게이트 절연층이 용이하게 형성될 수 있다. high-k 재료를 포함하는 막 및 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 등 중 어느 것을 포함하는 막의 적층 구조가 채용될 수 있음을 유념한다.
상기 게이트 절연층(146)이 형성된 후에, 제 2 열 처리가 불활성 가스 분위기 또는 산소 분위기에서 수행되는 것이 바람직하다. 상기 열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게 250℃ 이상 350℃ 이하이다. 예를 들면, 상기 열 처리는 질소 분위기에서 1시간 동안 250℃로 수행될 수 있다. 상기 제 2 열 처리는 상기 트랜지스터들의 전기적 특성들의 변동을 경감할 수 있다. 또한, 상기 게이트 절연층(146)이 산소를 포함하는 경우에, 산소가 상기 산화물 반도체층(144)에 공급될 수 있고, 상기 산화물 반도체층(144)의 산소 결손이 보충될 수 있다; 따라서, i형(진성) 또는 실질적으로 i형 산화물 반도체층이 형성될 수 있다.
이 실시형태에서 상기 게이트 절연층(146)이 형성된 후에 상기 제 2 열 처리가 수행되지만; 상기 제 2 열 처리의 타이밍은 이에 제한되지 않음을 유념한다. 예를 들면, 상기 제 2 열 처리는 상기 게이트 전극이 형성된 후에 수행될 수 있다. 대안적으로, 상기 제 1 열 처리 및 상기 제 2 열 처리는 연속으로 수행될 수 있고, 상기 제 1 열 처리는 상기 제 2 열 처리의 기능을 겸할 수 있거나, 또는 상기 제 2 열 처리는 상기 제 1 열 처리의 기능을 겸할 수 있다.
상술된 바와 같이, 상기 제 1 열 처리 및 상기 제 2 열 처리 중 적어도 하나가 이용되고, 그에 의해 상기 산화물 반도체의 주성분들이 아닌 불순물들이 가능한 많이 배제되고 상기 산화물 반도체층(144)이 고순도화될 수 있다.
다음에, 상기 게이트 전극(148)이 상기 게이트 절연층(146) 위에 형성된다(도 11d 참조).
상기 게이트 전극(148)은 상기 게이트 절연층(146) 위에 도전층을 형성한 다음, 상기 도전층을 선택적으로 에칭함으로써 형성될 수 있다. 상기 게이트 전극(148)으로 가공될 상기 도전층은 스퍼터링법으로 대표되는 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 상세들은 상기 소스 전극(142a), 상기 드레인 전극(142b) 등의 상세들과 유사하다; 따라서, 그 기술을 참조할 수 있다. 도 8c에 도시된 상기 반도체 장치가 제작되는 경우에, 상기 게이트 전극(148) 및 상기 전극(153)이 동시에 형성될 수 있음을 유념한다.
상기 공정들을 통해, 상기 고순도화된 산화물 반도체층(144)을 포함하는 상기 트랜지스터(162)가 완성된다(도 11d 참조). 이러한 트랜지스터(162)는 충분히 감소된 오프-상태 전류의 특성들을 가진다. 따라서, 상기 트랜지스터를 기록 트랜지스터로 이용하여, 전하가 장시간 동안 유지될 수 있다.
그 후에, 상기 절연층(150)은 상기 게이트 절연층(146) 및 상기 게이트 전극(148) 위에 형성된다(도 12a 참조). 상기 절연층(150)은 PVD법, CVD법 등에 의해 형성될 수 있다. 상기 절연층(150)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 이용하여 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
상기 절연층(150)에 대해, 저유전률을 가진 재료가 이용되는 것이 바람직할 수 있거나, 저유전률을 가진 구조(예를 들면, 다공질 구조)가 채용되는 것이 바람직할 수 있음을 유념한다. 이것은 상기 절연층(150)의 상기 유전률을 저감시킴으로써, 배선들과 전극들 사이의 용량이 저감될 수 있고, 이것은 동작 속도를 증가시킬 것이기 때문이다.
상기 용량소자(164)가 상기 게이트 절연층(146)을 포함하지 않는 구성이 채용되는 경우에, 상기 절연층(150)이 형성되기 전에, 상기 소스 전극(142a) 위의 상기 용량 소자(164)가 형성되는 영역 내의 상기 게이트 절연층(146)은 제거될 수 있음을 유념한다.
다음에, 상기 전극(152)은 상기 소스 전극(142a)과 중첩하도록 상기 절연층(150) 위에 형성된다(도 12b 참조). 상기 게이트 전극(148)을 형성하기 위한 방법 및 재료들이 상기 전극(152)에 적용될 수 있다; 따라서, 상기 게이트 전극(148)의 기술은 상기 전극(152)의 상세들에 대해 참조될 수 있다. 상기 공정들을 통해 상기 용량 소자(164)가 완성된다.
다음에, 상기 절연층(154)은 상기 절연층(150) 및 상기 전극(152) 위에 형성된다(도 12c 참조). 상기 절연층(150)과 같이, 상기 절연층(154)은 PVD법, CVD법 등에 의해 형성될 수 있다. 상기 절연층(154)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 이용하여 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
상기 절연층(154)에 대해, 저유전률을 가진 재료가 이용되는 것이 바람직할 수 있거나, 저유전률을 가진 구조(예를 들면, 다공질 구조)가 채용되는 것이 바람직할 수 있음을 유념한다. 이것은 상기 절연층(154)의 상기 유전률을 저감시킴으로써, 배선들과 전극들 사이의 용량이 저감될 수 있고, 이것은 동작 속도를 증가시킬 것이기 때문이다.
상기 절연층(154)은 평탄화된 표면을 가지도록 형성되는 것이 바람직함을 유념한다. 평탄화된 표면을 가진 상기 절연층(154)을 형성함으로써, 예를 들면 상기 반도체 장치가 미세화되는 경우에도, 상기 절연층(154) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 상기 절연층(154)은 화학적 기계적 연마(CMP)와 같은 방법에 의해 평탄화될 수 있다.
다음에, 상기 드레인 전극(142b)에 도달하는 개구부 및 상기 전극(142c)에 도달하는 개구부가 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(154)에 형성된다. 그 후에, 상기 전극(156a) 및 상기 전극(156b)이 상기 개구부들에 형성되고, 상기 배선(158)이 상기 전극(156a) 및 상기 전극(156b)과 접하도록 상기 절연층(154) 위에 형성된다(도 12d 참조). 상기 개구부들은 마스크 등을 이용하여 선택적 에칭에 의해 형성된다.
상기 전극(156a) 및 상기 전극(156b)은 예를 들면, 상기 개구부들을 포함하는 영역에 PVD법, CVD법 등에 의해 도전층이 형성된 다음, 에칭 처리, CMP 등에 의해 상기 도전층의 일부가 제거되는 방식으로 형성될 수 있다.
더욱 구체적으로, 상기 개구부들을 포함하는 영역에서 PVD법에 의해 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성되고, 그 후에 텅스텐막이 형성되어 상기 개구부들을 충전하는 방법을 채용하는 것이 가능하다. 여기서, PVD법에 의해 형성된 상기 티타늄막은 상기 티타늄막이 형성되는 산화막(자연 산화막과 같은)을 감소시키고, 그에 의해 하부 전극들 등(여기서, 상기 드레인 전극(142b))과의 접촉 저항을 낮추는 기능을 가진다. 상기 티타늄막의 형성 후에 형성된 상기 질화 티타늄막은 상기 도전 재료의 확산을 억제하는 배리어 기능을 가진다. 티타늄, 질화 티타늄 등의 배리어막의 형성 후에 플레이팅법에 의해 구리막이 형성될 수 있다.
상기 배선(158)은 스퍼터링법으로 대표되는 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성되고, 그 후에 상기 도전층이 패터닝된다. 상기 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 어느 것을 성분으로 포함하는 합금; 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐, 또는 이들 중 어느 것을 조합하여 포함하는 재료 중 어느 것이 이용될 수 있다. 상세들은 상기 소스 전극(142a) 등의 상세들과 유사하다.
상기 공정들 후에 다양한 배선들, 전극들 등이 형성될 수 있음을 유념한다. 상기 배선들 또는 상기 전극들은 소위 다마신법(damascene method) 또는 듀얼 다마신법과 같은 방법에 의해 형성될 수 있다.
상기 공정들을 통해, 도 6a 및 도 6b에 도시된 상기 구성을 가진 상기 반도체 장치가 제작될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(162)에서, 상기 산화물 반도체층(144)이 고순도화되고, 따라서 내부의 수소 농도는 5 × 1019atoms/cm3 이하, 바람직하게 5 × 1018atoms/cm3 이하, 더욱 바람직하게 5 × 1017atoms/cm3 이하이다. 상기 산화물 반도체층(144)의 상기 캐리어들의 밀도는, 일반적인 실리콘 웨이퍼의 상기 캐리어 밀도(대략 1× 1014/cm3)에 비해 상당히 낮다(예를 들면, 1× 1012/cm3 미만, 바람직하게 1.45× 1010/cm3 미만). 따라서, 상기 트랜지스터(162)의 상기 오프-상태 전류도 또한 상당히 작다. 예를 들면, 실온(25℃)에서 상기 트랜지스터(162)의 상기 오프-상태 전류(여기서, 채널 폭의 마이크로미터(㎛) 당 전류)는 100zA(1zA(젭토암페어)는 1× 10-21A) 이하, 바람직하게 10zA 이하이다.
상기 고순도화된 진성 산화물 반도체층(144)을 이용하여, 상기 트랜지스터(162)의 상기 오프-상태 전류는 상당히 용이하게 감소될 수 있다. 또한, 이러한 트랜지스터(162)를 이용하여, 극히 장시간 동안 저장된 데이터를 저장할 수 있는 반도체 장치가 획득될 수 있다.
이 실시형태에 기술된 상기 반도체 장치에서, 상기 반도체 장치의 상기 메모리 셀들에서 산화물 반도체를 각각 포함하는 상기 트랜지스터들은 직렬로 접속된다; 따라서, 상기 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 인접하는 메모리 셀의 산화물 반도체를 포함하는 상기 트랜지스터의 상기 드레인 전극이 서로 접속될 수 있다. 즉, 산화물 반도체를 포함하는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 개구부를 통해 상기 배선에 접속될 필요가 없다. 따라서, 상기 메모리 셀들에 의해 점유된 면적이 감소될 수 있고, 그에 의해 상기 반도체 장치의 집적도가 증가될 수 있고 단위 면적당 상기 저장 용량이 증가될 수 있다.
이 실시형태에 기술된 구성들, 방법들 등은 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 3)
이 실시형태에서, 상기 실시형태에 기술된 상기 반도체 장치가 전자 기기에 적용되는 경우가 도 13a 내지 도 13f를 참조하여 기술될 것이다. 이 실시형태에서, 상기 반도체 장치가 컴퓨터, 휴대 전화기(또한 휴대 전화 또는 휴대 전화 장치라고 칭해짐), 휴대 정보 단말기(휴대용 게임기, 오디오 재생 장치 등), 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 전자 페이퍼, 텔레비전 장치(또한 텔레비전 또는 텔레비전 수신기라고 칭해짐) 등과 같은 전자 기기들에 적용되는 경우가 기술될 것이다.
도 13a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 노트형 퍼스널 컴퓨터이다. 상기 하우징(701) 및 상기 하우징(702) 중 적어도 하나에, 상기 실시형태에 기술된 상기 반도체 장치가 제공된다. 따라서, 상기 노트형 퍼스널 컴퓨터는 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
도 13b는 휴대 정보 단말기(PDA)이다. 본체(711)에는, 표시부(713), 외부 인터페이스(715), 조작 버튼들(714) 등이 구비된다. 또한, 상기 휴대 정보 단말기 등을 조작하는 스타일러스(712)가 또한 제공된다. 상기 실시형태들에 기술된 상기 반도체 장치가 상기 본체(711)에 제공된다. 결과적으로, 상기 휴대 정보 단말기는 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
도 13c는 전자 페이퍼가 장착된 전자 서적이다. 전자 서적(720)은 하우징(721) 및 하우징(723)의 2개의 하우징들을 구비한다. 상기 하우징(721) 및 상기 하우징(723)에는 표시부(725) 및 표시부(727)가 각각 구비된다. 상기 하우징(721) 및 상기 하우징(723)은 힌지(737)에 의해 접속되어, 상기 힌지(737)를 따라 개폐될 수 있다. 또한, 상기 하우징(721)에는 전원 스위치(731), 조작 키들(733), 스피커(735) 등이 구비된다. 상기 하우징(721) 및 상기 하우징(723) 중 적어도 하나에는 상기 실시형태에 기술된 상기 반도체 장치가 구비된다. 결과적으로, 상기 전자 서적은 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
도 13d는 하우징(740) 및 하우징(741)의 2개의 하우징들을 포함하는 휴대 전화기이다. 또한, 도 13d에 도시된 바와 같이 이들이 전개되는 상태의 상기 하우징(740) 및 상기 하우징(741)은 하나가 다른 하나 위에 겹치도록 슬라이딩에 의해 시프트될 수 있다; 따라서, 상기 휴대 전화기의 크기가 감소될 수 있고, 이것은 상기 휴대 전화기를 휴대하기 적합하게 한다. 상기 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키들(745), 포인팅 디바이스(746), 카메라 렌즈(747), 외부 접속 단자(748) 등을 포함한다. 상기 하우징(740)은 상기 휴대 전화기를 충전하기 위한 태양 전지(749), 외부 메모리 슬롯(750) 등을 포함한다. 상기 표시 패널(742)은 터치 패널로서의 기능을 가진다. 화상들로서 표시되는 복수의 조작 키들(745)은 도 13d에서 점선으로 표시된다. 또한 안테나가 상기 하우징(741)에 내장된다. 상기 하우징들(740 및 741) 중 적어도 하나에는 상기 실시형태에 기술된 상기 반도체 장치가 구비된다. 결과적으로, 상기 휴대 전화기는 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
도 13e는 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 상기 본체(761)에는 상기 실시형태에 기술된 상기 반도체 장치가 제공된다. 결과적으로, 상기 디지털 카메라는 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
도 13f는 텔레비전 장치이다. 상기 텔레비전 장치(770)는 하우징(771), 표시부(773), 스탠드(775) 등을 포함한다. 상기 텔레비전 장치(770)는 상기 하우징(771)의 조작 스위치 또는 원격 제어기(780)로 조작될 수 있다. 상기 실시형태에 기술된 상기 반도체 장치가 상기 하우징(771) 및 상기 원격 제어기(780)에 장착된다. 결과적으로, 상기 텔레비전 장치는 고속으로 데이터의 기록 및 판독을 수행하고 상당히 감소된 소비 전력으로 장시간 동안 데이터를 저장할 수 있다.
따라서, 이 실시형태에 기술된 상기 전자 기기들에는 상기 실시형태에 따른 상기 반도체 장치가 장착된다. 따라서, 낮은 소비 전력의 전자 기기들이 실현될 수 있다.
이 출원은 2010년 3월 19일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2010-064819호에 기초하며, 그 전체 내용들은 본 명세서에 참조로서 포함된다.
100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108: 게이트 절연층, 108a: 게이트 절연층, 108b: 게이트 절연층, 110: 게이트 전극, 110a: 게이트 전극, 110b: 게이트 전극, 116: 채널 형성 영역, 116a: 채널 형성 영역, 116b: 채널 형성 영역, 120: 불순물 영역, 120a: 불순물 영역, 120b: 불순물 영역, 120c: 불순물 영역, 122: 금속층, 124: 금속 화합물 영역, 124a: 금속 화합물 영역, 124b: 금속 화합물 영역, 124c: 금속 화합물 영역, 126: 전극, 128: 절연층, 142a: 소스 전극, 142b: 드레인 전극, 142c: 전극, 140: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 148: 게이트 전극, 150: 절연층, 152: 전극, 153: 전극, 154: 절연층, 156a: 전극, 156b: 전극, 158: 배선, 159a: 전극, 159b: 전극, 160: 트랜지스터, 162: 트랜지스터, 164: 용량소자, 170: 베이스 기판, 172: 질소-함유층, 174: 산화막, 180: 선택 트랜지스터, 182: 선택 트랜지스터, 190: 메모리 셀, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자 서적, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원, 733: 조작 키, 735: 스피커, 737: 힌지, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 745: 조작 키, 746: 포인팅 디바이스, 747: 카메라 렌즈, 748: 외부 접속 단자, 749: 태양 전지, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 원격 제어기

Claims (5)

  1. 반도체 장치에 있어서:
    제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 메모리 셀; 및
    제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 직렬로 전기적으로 접속되고,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 직렬로 전기적으로 접속되고,
    상기 제 2 트랜지스터의 오프-상태 전류는 상기 제 1 트랜지스터의 오프-상태 전류의 10만분의 1 이하이고,
    상기 제 4 트랜지스터의 오프-상태 전류는 상기 제 3 트랜지스터의 오프-상태 전류의 10만분의 1 이하인, 반도체 장치.
  2. 반도체 장치에 있어서:
    제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함하는 제 1 메모리 셀; 및
    제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 용량 소자를 포함하는 제 2 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 제 1 용량 소자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 게이트는 상기 제 2 용량 소자에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 직렬로 전기적으로 접속되고,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 직렬로 전기적으로 접속되고,
    상기 제 2 트랜지스터의 오프-상태 전류는 상기 제 1 트랜지스터의 오프-상태 전류의 10만분의 1 이하이고,
    상기 제 4 트랜지스터의 오프-상태 전류는 상기 제 3 트랜지스터의 오프-상태 전류의 10만분의 1 이하인, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터의 채널 형성 영역 및 상기 제 4 트랜지스터의 채널 형성 영역 각각은 산화물 반도체 재료를 포함하고,
    상기 제 1 트랜지스터의 채널 형성 영역 및 상기 제 3 트랜지스터의 채널 형성 영역 각각은 상기 산화물 반도체 재료 외의 다른 반도체 재료를 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 상기 채널 형성 영역 및 상기 제 4 트랜지스터의 상기 채널 형성 영역 각각은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 상기 채널 형성 영역 및 상기 제 3 트랜지스터의 상기 채널 형성 영역 각각은 실리콘을 포함하는, 반도체 장치.
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