TWI574379B - 半導體裝置及半導體裝置的驅動方法 - Google Patents

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Description

半導體裝置及半導體裝置的驅動方法
所揭露之發明關於包括半導體元件之半導體裝置及半導體裝置的驅動方法。
使用半導體元件之記憶體裝置概分為兩類：當未供電時儲存之資料流失的揮發性裝置，及甚至當未供電時保持儲存之資料的非揮發性裝置。
揮發性記憶體裝置之典型範例為動態隨機存取記憶體(DRAM)。DRAM以這樣的方式儲存資料，即選擇記憶體元件中所包括之電晶體及電荷積聚於電容器中。
由於上述原理，當DRAM中資料讀出時，電容器中電荷流失；因而，每次資料讀出便需另一寫入作業。再者，當電晶體處於關閉狀態時，由於記憶體元件中所包括之電晶體的源極與汲極之間洩漏電流(關閉狀態電流)流動，即使未選擇電晶體，電荷仍流入或流出電晶體，使得資料保持期間短。為此原因，於預定間隔需另一寫入作業(刷新作業)，難以適當地減少電力消耗。此外，當電源停止時由於儲存之資料流失，需要利用磁性材料或光學材料之另一記憶體裝置，以長時間保持資料。
揮發性記憶體裝置的另一範例為靜態隨機存取記憶體(SRAM)。SRAM藉由使用諸如正反器之電路而保持儲存之資料，因而不需刷新作業，此為超越DRAM之優點。然而，因為使用諸如正反器之電路，每儲存容量成本增加。再者，如同在DRAM中，當電源停止時，SRAM中儲存之資料流失。
非揮發性記憶體裝置之典型範例為快閃記憶體。快閃記憶體包括電晶體中閘極電極與通道形成區之間的浮動閘極，及藉由將電荷保持於浮動閘極中而儲存資料。因此，快閃記憶體具有優點其中資料保持期間極長(半永久)及不需要揮發性記憶體裝置中必要之刷新作業(例如詳專利文獻1)。
然而，在快閃記憶體中，存在一問題其中因為記憶體元件中所包括之閘極絕緣層因寫入作業中所產生之穿隧電流而惡化，記憶體元件於預定寫入作業次數之後便不作動。為減少此問題之影響，例如可使用一方法其中記憶體元件之間寫入作業次數被等量化，但使用此方法需要複雜的週邊電路。再者，甚至當使用此種方法，仍未解決有關使用壽命之基本的問題。換言之，快閃記憶體不適於資料頻繁地重寫之應用。
此外，將電荷保持於浮動閘極中或移除電荷需要高電壓，因此需要電路。而且，花費極長時間注入或移除電荷，且不易增加寫入及抹除資料之速度。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No. S57-105889
鑑於上述問題，所揭露之發明之一實施例的目標為提供具有新穎結構之半導體裝置，其中甚至當電力未供應時可保持儲存之資料，且其中寫入次數未限制。而且，另一目標為增加具有新穎結構之半導體裝置的整合程度，及增加每單位面積儲存容量。
在所揭露之發明之一實施例中，半導體裝置是使用允許充分降低電晶體之關閉狀態電流的材料予以形成；例如使用氧化物半導體材料，其為寬隙半導體。當使用允許充分降低電晶體之關閉狀態電流的半導體材料時，半導體裝置可長時間保持資料。
在所揭露之發明之一實施例中，半導體裝置之記憶格中各包括氧化物半導體之電晶體串聯連接；因而，記憶格中包括氧化物半導體之電晶體的源極電極及鄰近記憶格中包括氧化物半導體之電晶體的汲極電極可彼此連接。另一方面，若記憶格中各包括氧化物半導體之電晶體並聯，在每一記憶格中，包括氧化物半導體之電晶體的源極電極及汲極電極之一經由開口連接佈線。因此，當記憶格中各包括氧化物半導體之電晶體串聯連接時，相較於各包括氧化物半導體之電晶體並聯之結構，記憶格所佔據之面積可減少。
所揭露之發明之一實施例為半導體裝置，包括源極線；位元線；m條(m為大於或等於2之整數)信號線；m條字線；選擇線；第一至第m記憶格，串聯連接於源極線與位元線之間；及選擇電晶體，其閘極端子電性連接該選擇線。該第一至第m記憶格各包括第一電晶體，包含第一閘極端子、第一源極端子及第一汲極端子；第二電晶體，包含第二閘極端子、第二源極端子及第二汲極端子；及電容器。第一電晶體係設置於包括半導體材料之基板上。第二電晶體包括氧化物半導體層。該源極線經由該選擇電晶體而電性連接該第m記憶格中該第一源極端子。該位元線電性連接該第一記憶格中該第二汲極端子，及電性連接該第一記憶格中該第一汲極端子。該第k(k為大於或等於1及小於或等於m之自然數)信號線電性連接該第k記憶格中該第二閘極端子。該第k條字線電性連接該第k記憶格中該電容器之一端子。該第l(l為大於或等於2及小於或等於m之自然數)記憶格中該第二汲極端子電性連接該第(l-1)記憶格中該第一閘極端子、該第(l-1)記憶格中該第二源極端子、及該第(l-1)記憶格中該電容器之該另一端子。該第m記憶格中該第一閘極端子、該第m記憶格中該第二源極端子、及該第m記憶格中該電容器之該另一端子彼此電性連接。該第l記憶格中該第一汲極端子電性連接該第(l-1)記憶格中該第一源極端子。
所揭露之發明之另一實施例為半導體裝置，包括源極線；位元線；m條(m為大於或等於2之整數)信號線；m條字線；第一選擇線；第二選擇線；第一至第m記憶格，於該源極線與該位元線之間串聯連接；第一選擇電晶體，其閘極端子電性連接該第一選擇線；及第二選擇電晶體，其閘極端子電性連接該第二選擇線。該第一至第m記憶格各包括第一電晶體，包含第一閘極端子、第一源極端子及第一汲極端子；第二電晶體，包含第二閘極端子、第二源極端子及第二汲極端子；及電容器。第一電晶體係設置於包括半導體材料之基板上。第二電晶體包括氧化物半導體層。該源極線經由該第二選擇電晶體而電性連接該第m記憶格中該第一源極端子。該位元線電性連接該第一記憶格中該第二汲極端子，及經由該第一選擇電晶體而電性連接該第一記憶格中該第一汲極端子。該第k(k為大於或等於1及小於或等於m之自然數)信號線電性連接該第k記憶格中該第二閘極端子。該第k條字線電性連接該第k記憶格中該電容器之一端子。該第l(l為大於或等於2及小於或等於m之自然數)記憶格中該第二汲極端子電性連接該第(l-1)記憶格中該第一閘極端子，該第(l-1)記憶格中該第二源極端子，及該第(l-1)記憶格中該電容器之該另一端子。該第m記憶格中該第一閘極端子、該第m記憶格中該第二源極端子、及該第m記憶格中該電容器之該另一端子彼此電性連接。該第l記憶格中該第一汲極端子電性連接該第(l-1)記憶格中該第一源極端子。
請注意，第一電晶體包括通道形成區，設置於包括半導體材料之基板上；雜質區，經設置使得該通道形成區夾於該等雜質區之間；該通道形成區上之第一閘極絕緣層；及第一閘極電極，設置於該第一閘極絕緣層之上以便與該通道形成區重疊。第二電晶體包括第二源極電極及第二汲極電極，其電性連接該氧化物半導體層；第二閘極電極，經設置而與該氧化物半導體層重疊；及第二閘極絕緣層，設置於該氧化物半導體層與該第二閘極電極之間。
請注意，該第l記憶格中該第二汲極電極及該第(l-1)記憶格中該第二源極電極係從相同導電層形成。另一方面，該第l記憶格中該第二汲極電極、該第(l-1)記憶格中該第二源極電極、及該第(l-1)記憶格中該第一閘極電極係從相同導電層形成。
請注意，包括該半導體材料之該基板較佳地為單晶半導體基板或SOI基板。該基板中所包括之該半導體材料較佳地為矽。該氧化物半導體層較佳地包括包含In、Ga及Zn之氧化物半導體材料。
請注意，儘管於上述說明中電晶體可使用氧化物半導體予以形成，但所揭露之發明不侷限此。可使用可達成具等同於氧化物半導體之關閉狀態電流特性的材料，諸如碳化矽之寬隙材料(具體地，能隙Eg大於3eV之半導體材料)。
請注意，在本說明書等中，諸如「之上」或「以下」用詞不一定表示組件係置於另一組件「直接上方」或「直接下方」。例如，「閘極絕緣層上之閘極電極」之表達並未排除另一組件設置於閘極絕緣層與閘極電極之間的狀況。
此外，在本說明書等中，諸如「電極」或「佈線」用詞並未侷限組件之功能。例如，「電極」有時用做部分「佈線」，反之亦然。而且，「電極」或「佈線」用詞可包括以集成方式形成複數「電極」或「佈線」的狀況。
而且，例如當使用相反極性之電晶體時，或當電路作業中電流流動方向改變時，「源極」及「汲極」之功能有時彼此互換。因此，「源極」及「汲極」用詞在本說明書中可互換。
請注意，在本說明書等中，「電性連接」用詞包括組件經由具有任何電氣功能之目標而連接之狀況。對於具有任何電氣功能之目標並無特別限制，只要電氣信號可經由該目標而於連接組件之間傳送及接收即可。具有任何電氣功能之目標的範例包括切換元件，諸如電晶體、電阻器、電感器、電容器及具各種功能之元件，以及電極及佈線。
由於包括氧化物半導體之電晶體的關閉狀態電流極小，藉由使用電晶體，儲存之資料可保持極長時間。換言之，刷新作業成為不必要或刷新作業之頻率可極低，此導致電力消耗充分降低。再者，甚至當未供應電力時儲存之資料可長時間保持(請注意，電位較佳地為固定)。
而且，依據所揭露之發明的半導體裝置不需高電壓以寫入資料，且元件之惡化不成為問題。例如，不同於習知非揮發性記憶體，不需將電子注入浮動閘極或從浮動閘極提取電子，因而不會發生因電子之注入及提取的諸如閘極絕緣層惡化的問題。即，依據所揭露之發明的半導體裝置對於重寫次數沒有限制，其係習知非揮發性記憶體之問題，因而大幅改進可靠性。此外，由於藉由開啟或關閉電晶體而寫入資料，可易於體現高速作業。
由於包括非氧化物半導體之材料的電晶體可以充分高速操作，當其結合包括氧化物半導體之電晶體時，半導體裝置可以充分高速執行作業(例如讀取資料)。而且，包括非氧化物半導體之材料的電晶體可適於體現各種需高速操作之電路(例如邏輯電路或驅動電路)。
因而，藉由提供具包括非氧化物半導體之材料的電晶體(通常電晶體可以充分高速作業)及包括氧化物半導體的電晶體(通常電晶體之關閉狀態電流充分小)，可體現具有新穎特徵之半導體裝置。
在依據所揭露之發明的半導體裝置中，半導體裝置之記憶格中各包括氧化物半導體之電晶體串聯連接；因而，記憶格中包括氧化物半導體之電晶體的源極電極及鄰近記憶格中包括氧化物半導體之電晶體的汲極電極可彼此連接。即，在每一記憶格中，包括氧化物半導體之電晶體的源極電極及汲極電極之一不需經由開口而連接佈線。因此，記憶格所佔據之面積可減少，藉此可增加半導體裝置之整合程度及可增加每單位面積之儲存容量。
以下，參照圖式說明所揭露之發明的實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士將輕易理解，在不偏離本發明之精神及範圍下，可以各種方式修改模式及細節。因此，本發明不應解譯為侷限於以下所提供之實施例的說明。
請注意，圖式等中所描繪之每一結構的位置、尺寸、範圍等為易於理解有時並非準確表示。因而所揭露之發明不一定侷限於圖式等中所描繪之每一結構的位置、尺寸、範圍等。
在本說明書等中，使用諸如第一、第二及第三之序數以避免組件之間混淆，且用詞並非數量上侷限組件。
[實施例1]
在本實施例中，將參照圖1A至1C、圖2、圖3、圖4及圖5說明依據所揭露之發明之一實施例的半導體裝置之電路結構及作業。請注意，在每一電路圖中，在電晶體旁可寫入「OS」以表示電晶體包括氧化物半導體。
<基本電路>
首先，將參照圖1A至1C說明基本電路結構及其作業。在圖1A之半導體裝置中，第一佈線(第一線)及電晶體160之源極電極(或汲極電極)彼此電性連接，及第二佈線(第二線)及電晶體160之汲極電極(或源極電極)彼此電性連接。此外，第三佈線(第三線)及電晶體162之源極電極(或汲極電極)彼此電性連接，及第四佈線(第四線)及電晶體162之閘極電極彼此電性連接。此外，電晶體160之閘極電極及電晶體162之汲極電極(或源極電極)電性連接電容器164之一電極，及第五佈線(第五線)及電容器164之另一電極彼此電性連接。
此處，包括氧化物半導體之電晶體用做例如電晶體162。包括氧化物半導體之電晶體的關閉狀態電流極小。因此，當電晶體162處於關閉狀態時，電晶體160之閘極電極中電位可保持極長時間。電容器164有助於保持施加於電晶體160之閘極電極的電荷及保持資料之讀取。
請注意，對於電晶體160無特別限制。為增加讀取資料之速度，較佳的是使用例如具高切換速度之電晶體，諸如使用單晶矽形成之電晶體。
另一方面，如圖1B，電容器164可省略。
如以下說明，圖1A中半導體裝置可利用電晶體160之閘極電極的電位可保持之特性而寫入、保持及讀取資料。
第一，將說明資料之寫入及保持。第四佈線之電位設定為電晶體162開啟之電位，藉此電晶體162開啟。因而，第三佈線之電位施加於電晶體160之閘極電極及電容器164。即，預定電荷施加於電晶體160之閘極電極(資料寫入)。此處，所施加之電荷係用於施加兩種不同電位位準(以下用於施加低電位之電荷稱為電荷QL，及用於施加高電位之電荷稱為電荷QH)。請注意，可使用用於施加三種或更多種不同電位位準之電荷以改進儲存容量。之後，第四佈線之電位設定為電晶體162關閉之電位，藉此電晶體162關閉。因而，施加於電晶體160之閘極電極的電荷保持(資料保持)。
由於電晶體162之關閉狀態電流極小，電晶體160之閘極電極中電荷長時間保持。
第二，將說明資料之讀取。當預定電位(固定電位)施加於第一佈線時，適當電位(讀出電位)施加於第五佈線，藉此第二佈線之電位隨著保持於電晶體160之閘極電極中電荷量而改變。這是因為通常當電晶體160為n通道電晶體時，若QH保持在電晶體160之閘極電極中之明顯閾值Vth_H低於若QL保持在電晶體160之閘極電極中之明顯閾值Vth_L。此處，明顯閾值係指開啟電晶體160所需第五佈線之電位。因而，藉由將第五佈線之電位設定為Vth_H與Vth_L之間的電位V0，可決定電晶體160之閘極電極中所保持電荷。例如，若QH施加於寫入，當第五佈線之電位設定為V0(>Vth_H)，電晶體160便開啟。若QL施加於寫入，當第五佈線之電位設定為V0(<Vth_L)，電晶體160保持關閉。因而，可藉由測量第二佈線之電位而讀取所保持資料。
請注意，若記憶格排列，僅需從所欲記憶格讀出資料。因而，為使讀取預定記憶格之資料而不讀取其他記憶格之資料，若電晶體160並聯於記憶格之間，無論閘極電極之狀態而允許電晶體160關閉之電位，即低於Vth_H之電位，可供應至不讀取資料之記憶格的第五佈線。而且，若電晶體160串聯連接於於記憶格之間，無論閘極電極之狀態而允許電晶體160開啟之電位，即高於Vth_L之電位，可供應至不讀取資料之記憶格的第五佈線。
第三，將說明資料的重寫。資料的重寫係以類似於資料之寫入及保持的方式執行。換言之，第四佈線之電位設定為電晶體162開啟之電位，藉此電晶體162開啟。因此，第三佈線之電位(用於新資料之電位)施加於電晶體160之閘極電極及電容器164。之後，第四佈線之電位設定為電晶體162關閉之電位，藉此電晶體162關閉。因而，用於新資料之電荷施加於電晶體160之閘極電極。
在依據所揭露之發明的半導體裝置中，如上述說明，可藉由資料之另一寫入而直接重寫資料。因此，不需要使用高電壓從浮動閘極提取電荷，此係快閃記憶體等中所必要，因而可抑制藉由抹除作業而造成作業速度降低。換言之，可體現半導體裝置之高速作業。
請注意，電晶體162之汲極電極(或源極電極)電性連接電晶體160之閘極電極，藉此具有類似於用做非揮發性記憶體元件之浮動閘極電晶體之浮動閘極的影響。在下列說明中，電晶體162之汲極電極(或源極電極)及電晶體160之閘極電極彼此電性連接之部分有時稱為節點FG。當電晶體162關閉時，節點FG可視為嵌入絕緣體，且電荷保持於節點FG中。包括氧化物半導體之電晶體162的關閉狀態電流小於或等於包括矽半導體之電晶體之關閉狀態電流的十萬分之一；因而，因電晶體162之洩漏電流而積聚於節點FG中電荷的流失可忽略。即，基於包括氧化物半導體之電晶體162，可體現無電源而可保持資料之非揮發性記憶體裝置。
例如，當電晶體162之關閉狀態電流於室溫(25℃)下小於或等於10zA(1zA(介安)為1×10-21A)，且電容器164之電容值約10fF時，資料可保持104秒或更長。應理解的是保持時間隨電晶體特性及電容值而改變。
在依據所揭露之發明的半導體裝置中，發生於習知浮動閘極電晶體之閘極絕緣膜(隧道絕緣膜)的惡化問題不存在。即，可解決被視為問題之因電子注入浮動閘極之閘極絕緣膜的惡化。此表示理論上寫入次數無限制。此外，不需要習知浮動閘極電晶體中用於寫入或抹除資料所需之高電壓。
圖1A中諸如半導體裝置中電晶體之組件如圖1C中所示可視為包括電阻器及電容器。即，在圖1C中，電晶體160及電容器164可各視為包括電阻器及電容器。R1及C1分別標示電容器164之電阻值及電容值。電阻值R1相應於電容器164中所包括之絕緣層的電阻值。R2及C2分別標示電晶體160之電阻值及電容值。電阻值R2相應於當電晶體160開啟時閘極絕緣層之電阻值。電容值C2相應於所謂閘極電容之電容值(閘極電極與源極電極或汲極電極及電容之間及閘極電極與通道形成區之間的電容)。
電荷保持期間(亦稱為資料保持期間)主要係藉由電晶體162之閘極洩漏電流充分小之狀況下電晶體162之關閉狀態電流決定，R1大於或等於Ros，及R2大於或等於Ros，其中Ros為當電晶體162關閉時源極電極與汲極電極之間的電阻值(亦稱為有效電阻)。
另一方面，當狀況未滿足時，即使電晶體162之關閉狀態電流夠小，仍難以確保充分保持期間。這是因為電晶體162之關閉狀態電流以外的洩漏電流(例如電晶體160中源極電極與閘極電極之間產生的洩漏電流)將大。因而，可以說本實施例中所揭露之半導體裝置想要滿足R1大於或等於Ros及R2大於或等於Ros之關係。
想要使C1大於或等於C2。這是因為當節點FG中電位係藉由第五佈線控制時，藉由增加C1，第五佈線之電位可有效地施加於節點FG，因而施加於第五佈線之電位(例如讀取電位與未讀取電位)之間的差異可減少。
如上述說明，當上述關係滿足時，可體現更有利的半導體裝置。請注意，R1及R2係分別藉由電晶體160中所包括之閘極絕緣層及電容器164中所包括之絕緣層決定。類似地，C1及C2係分別藉由電晶體160之閘極絕緣層及電容器164中所包括之絕緣層決定。因此，想要適當設定閘極絕緣層之材料、厚度等，使得可滿足上述關係。
在本實施例中所說明之半導體裝置中，節點FG具有類似於快閃記憶體等中浮動閘極電晶體之浮動閘極的影響，但本實施例之節點FG具有實質上不同於快閃記憶體等中浮動閘極之特徵。
在快閃記憶體中，由於施加於控制閘極之電位高，格之間需保持適當距離，以避免電位影響鄰近格之浮動閘極。此係抑制半導體裝置之高度整合之一因子。該因子係因藉由應用高電場而產生穿隧電流之快閃記憶體的基本原理。
相對地，依據本實施例之半導體裝置係藉由包括氧化物半導體之電晶體的切換而予操作，並未使用上述藉由穿隧電流而電荷注入之原理。即，不同於快閃記憶體，不需要用於電荷注入之高電場。因此，不需考慮用於控制閘極之高電場對於鄰近格之影響，因而可有利於高度整合。
此外，亦超越快閃記憶體的是不必要高電場及不必要大型週邊電路(諸如升壓電路)。例如，若寫入兩位準(一位元)資料，依據本實施例施加於記憶格之電壓最大值(同時施加於記憶格之端子的最高與最低電位之間的差異)可為5V或更低，較佳地為3V或更低。
若電容器164中所包括之絕緣層的介電常數εγ1不同於電晶體160中所包括之絕緣層的介電常數εγ2，C1及C2可易於滿足C1 C2，同時S1為電容器164中所包括之絕緣層的面積，及S2為形成電晶體160之閘極電容的絕緣層的面積，滿足2×S2 S1(想要S2 S1)。換言之，可易於滿足C1 C2，同時電容器164中所包括之絕緣層的面積小。具體地，例如當諸如氧化鉿之高k材料形成之膜，或諸如氧化鉿之高k材料形成之膜及氧化物半導體形成之膜的堆疊，用於電容器164中所包括之絕緣層時，εγ1可設定為10或更多，較佳地為15或更多，及當氧化矽形成之膜用於形成閘極電容之絕緣層時，εγ2可設定為3至4。
此種結構之結合使遂行依據所揭露之發明之半導體裝置的更高整合。
請注意，除了增加整合程度以外，可使用多位準技術以增加半導體裝置之儲存容量。例如，三或更多位準之資料寫入一記憶格，藉此相較於寫入二位準(一位元)資料，可增加儲存容量。除了用於供應低電位之電荷QL及用於供應高電位之電荷QH以外，藉由例如提供電荷Q予第一電晶體之閘極電極，可達成多位準技術。
<應用範例>
其次，將參照圖2、圖3、圖4及圖5說明應用圖1A至1C中所描繪之電路的更具體電路結構及其作業。
圖2為包括m(列)(沿垂直方向)×n(行)(沿水平方向)記憶格190之半導體裝置的電路圖範例。圖2中記憶格190之結構類似於圖1A中。即，圖1A中第一佈線及第三佈線相應於圖2中位元線BL；圖1A中第二佈線相應於圖2中源極線SL；圖1A中第四佈線相應於圖2中信號線S；及圖1A中第五佈線相應於圖2中字線WL。請注意，在圖2中，以電晶體162串聯連接及電晶體160串聯連接之方式，記憶格190沿行方向串聯連接；因而，僅第一列中記憶格190連接位元線BL，未經由其他記憶格190，及僅第m列中記憶格190連接源極線SL，未經由其他記憶格190。其他列中記憶格190經由相同行之其他記憶格190而電性連接位元線BL及源極線SL。
圖2中所描繪之半導體裝置包括m條(m為大於或等於2之整數)字線WL；m條信號線S；n條(n為大於或等於2之整數)位元線BL；具有m(列)(沿垂直方向)×n(行)(沿水平方向)矩陣之記憶格190的記憶格陣列；源極線SL；選擇線G_1及選擇線G_2；n個選擇電晶體180，其係沿選擇線G_1排列，在位元線BL與第一列中記憶格190之間，及其閘極電極電性連接選擇線G_1；及n個選擇電晶體182，其係沿選擇線G_2排列，在第m列中記憶格190與源極線SL之間，及其閘極電極電性連接選擇線G_2。
即，位元線BL電性連接第一列之記憶格190中電晶體162的汲極電極，及經由選擇電晶體180而電性連接第一列之記憶格190中電晶體160的汲極電極。源極線SL經由選擇電晶體182電性連接第m列之記憶格190中電晶體160的源極電極。第k(k為大於或等於1及小於或等於m之自然數)列中信號線S電性連接第k列之記憶格190中電晶體162的閘極電極。第k列中字線WL電性連接第k列之記憶格190中每一電容器164之一電極。
第l(l為大於或等於2及小於或等於m之自然數)列之記憶格190中電晶體160的汲極電極電性連接第(l-1)列之記憶格190中電晶體160的源極電極。第l列之記憶格190中電晶體162的汲極電極電性連接電晶體160的閘極電極、電晶體162的源極電極及第(l-1)列之記憶格190中電容器164的另一電極。在第m列之記憶格190中，電晶體160的閘極電極、電晶體162的源極電極及電容器164的另一電極彼此電性連接。即，在圖2中所描繪之半導體裝置中，第(l-1)列之記憶格190中節點FG具有圖1A中結構，此外並電性連接第l列之記憶格190中電晶體162的汲極電極。此處，電晶體162各包括於第l列及第(l-1)列中具有顯著小關閉狀態電流之氧化物半導體；因而，在圖2中所描繪之半導體裝置的記憶格190中，藉由如圖1A中所描繪之半導體裝置中關閉電晶體162，節點FG之電位可長時間保持。
記憶格190中電晶體162如上述說明串聯連接；因而，記憶格190中電晶體162的源極電極及鄰近記憶格190中電晶體162的汲極電極可彼此電性連接。因此，僅電晶體162之源極電極及汲極電極之一包括於每一記憶格190中。
另一方面，若記憶格190中電晶體162並聯，且源極電極及汲極電極係設置用於記憶格190中每一電晶體162，電晶體162之源極電極及汲極電極之一需經由開口而連接諸如位元線BL之佈線。即，電晶體162的源極電極及汲極電極及用於與佈線連接之開口包括於每一記憶格190中。
因此，如圖2中所描繪，記憶格190中電晶體162串聯連接，藉此可減少記憶格190所佔據之面積。例如，當F用於表示最小特徵尺寸時，記憶格190所佔據之面積可為4F2至12F2。因此，半導體裝置的整合程度可增加，及每單位面積之儲存容量可增加。
請注意，不一定設置選擇線G_1、選擇線G_2、選擇電晶體180及選擇電晶體182。選擇線G_1及選擇電晶體180可省略。另一方面，選擇線G_2及電晶體182可省略。例如，如圖3中所描繪，可使用一種結構其中僅設置相應於選擇線G_2及電晶體182之選擇線G。
資料寫入、保持及讀取基本上與圖1A至1C之狀況類似。請注意，至少針對每一列執行資料寫入，並相繼地針對各列執行。此處，較佳的是從來自位元線BL之最遠列中記憶格190相繼地執行資料寫入。這是因為記憶格190中節點FG經由電晶體162而連接鄰近記憶格190中節點FG，且其難以針對每一記憶格190執行寫入作業。以下說明具體寫入作業。請注意，儘管此處說明供應電位V2(低於電源電位VDD之電位)或參考電位GND(亦表示為0V)予節點FG做為範例，供應予節點FG的電位之間關係不侷限此範例。當電位V2供應予節點FG時保持之資料稱為資料「1」，及當參考電位GND供應予節點FG時保持之資料稱為資料「0」。
首先，選擇線G_1之電位設定為GND(0V)，選擇線G_2之電位設定為V1(例如VDD)，連接至寫入資料之記憶格190的信號線S之電位設定為V3(高於V2之電位；例如VDD)，使得以選擇記憶格190。請注意，若將寫入資料之記憶格190與位元線BL之間呈現不同記憶格190，連接不同記憶格190之信號線S的電位設定為V3；因而，位元線BL之電位可供應予將寫入資料之記憶格190。
若將資料「0」寫入記憶格190，GND便供應予位元線BL，及若將資料「1」寫入記憶格190，V2便供應予位元線BL。因為此處信號線S之電位為V3，V2可供應予節點FG。
藉由設定連接記憶格190之信號線S的電位而保持資料，其中資料將保持GND。當信號線S之電位固定為GND時，節點FG之電位固定為寫入時之電位。換言之，當用於資料「1」之V2供應予節點FG時，節點FG之電位為V2，及當用於資料「0」之GND供應予節點FG時，節點FG之電位為GND。
因為GND供應予信號線S，無論寫入資料「1」或資料「0」，電晶體162關閉。由於電晶體162之關閉狀態電流顯著地小，電晶體160之閘極電極的電荷長時間保持。請注意，在用於保持資料之作業之後，資料寫入鄰近記憶格190(其較接近位元線BL)。細節說明如上。
藉由設定連接將讀取資料至GND之記憶格190的字線WL之電位，設定連接未被讀取資料之記憶格190的字線WL之電位為V5(例如VDD)，及設定選擇線G_1及選擇線G_2之電位為V1，而讀取資料。
當連接將讀取資料之記憶格190的字線WL之電位設定為GND時，若用於資料「1」之V2供應予將讀取資料之記憶格190的節點FG，電晶體160開啟。另一方面，若用於資料「0」之GND供應予節點FG，電晶體160關閉。
當連接未被讀取資料之記憶格190的字線WL之電位設定為V5時，無論資料「1」或資料「0」寫入未被讀取資料之記憶格190，電晶體160開啟。
請注意，在圖2之結構中，記憶格190中所包括之電晶體162串聯連接，使得難以僅重寫隨意列中資料。因此，較佳地以上述驅動方法執行一次抹除複數列中資料之作業。例如，若位元線BL與源極線SL之間電晶體162串聯連接之列被視為一區塊，較佳地針對每一區塊執行資料抹除。若預定區塊中資料重寫，較佳的是區塊中資料被抹除，接著從來自位元線BL之最遠列中記憶格190相繼地執行資料寫入。請注意，若剛執行寫入之列中資料被重寫，便不必要抹除作業。
圖4為圖2中半導體裝置之各詳細時序圖之範例。時序圖中S、BL等標示時序圖中施加電位之線。具有類似功能之線於其名稱末端附加「_1」、「_2」等予以區別。
圖4中時序圖顯示若寫入第一至第m列之記憶格的資料被抹除(一次抹除複數列中資料)、若資料「1」寫入第k列及第一行之記憶格及資料「0」寫入第k列及其他行(第二至第n行)之記憶格(資料寫入第k列)、及若寫入第k列之記憶格的資料被讀出(讀取第k列中資料)，各線之電位之間關係。當讀出資料時，資料「1」儲存於第k列及第一行之記憶格中，及資料「0」儲存於第k列及其他行(第二至第n行)之記憶格中。
當一次抹除複數列中資料時，電位V3供應予信號線S_1至S_m使得第一至第m列中電晶體162開啟，及位元線BL_1至BL_n之電位設定為GND使得第一至第m列中節點FG之電位設定為GND。
請注意，選擇線G_1之電位設定為GND以關閉選擇電晶體180，及選擇線G_2供應予電位V1以開啟選擇電晶體182。另一方面，選擇線G_1可供應予電位V1。
當資料寫入第k列中時，電位V3供應予信號線S_1至S_k使得第一至第k列中電晶體162開啟，及信號線S_(k+1)至S_m之電位設定為GND使得第(k+1)至第m列中電晶體162關閉。位元線BL_n供應予電位V2，及位元線BL_2至BL_n之電位設定為GND。
請注意，選擇線G_1之電位設定為GND使得選擇電晶體180關閉，及選擇線G_2供應予電位V1使得選擇電晶體182開啟。字線WL_1至WL_m之電位可設定為GND。字線WL_(k+1)至WL_m可供應予電位V5。
結果，第k列及第一行之記憶格中節點FG被供應予電位V2。換言之，資料「1」被寫入第k列及第一行之記憶格中。而且，第k列及第二至第n行之記憶格中節點FG被供應予0V。換言之，資料「0」被寫入第k列及第二至第n行之記憶格。
以此種方式，在本實施例中所說明之半導體裝置中，當資料寫入第k列(k為大於或等於1及小於或等於m之自然數)之記憶格190時，第一至第k列中電晶體162需開啟；因此，資料較佳地從第m列依序寫入記憶格陣列。
當於第k列中讀取資料時，信號線S_1至S_m之電位設定為GND使得所有電晶體162關閉，選擇線G_1及選擇線G_2被供應予電位V1使得選擇電晶體180及選擇電晶體182開啟。連接至將讀取資料之第k列中記憶格190之字線WL_k的電位設定為GND，及電位V5供應予連接未被讀取資料之記憶格190的字線WL_1至WL_(k-1)及字線WL_(k+1)至WL_m。
請注意，甚至若使用一種結構其中選擇線G_1及選擇電晶體180省略，或選擇線G_2及選擇電晶體182省略，僅如圖3中所描繪設置相應於選擇線G_2之選擇線G及選擇電晶體182，基本上可以與上述作業相同方式於複數列中一次執行資料寫入、資料保持、資料讀取及資料抹除。
請注意，有關選擇線G，作業與圖2中半導體裝置略不同。此處，參照圖5說明每一作業中選擇線G之電位，圖5為圖3中半導體裝置之詳細作業的時序圖。以與圖4之時序圖的相同方式，圖5之時序圖顯示若寫入第一至第m列中記憶格之資料被抹除(一次抹除複數列中資料)、若資料「1」寫入第k列及第一行中記憶格及資料「0」寫入第k列及其他行(第二至第n行)中記憶格(資料寫入第k列)、及若寫入第k列中記憶格之資料被讀出(讀取第k列中資料)，各線之電位之間的關係。因而，圖5中時序圖與圖4中時序圖之間的差異僅為選擇線G之電位，說明如下。
當一次抹除複數列中資料時，選擇線G被供應予電位V1使得選擇電晶體182開啟。當執行資料寫入第k列中時，選擇線G之電位設定為GND使得選擇電晶體182關閉。當讀取第k列中資料時，選擇線G被供應予電位V1使得選擇電晶體182開啟。在圖3之半導體裝置的作業中，以此種方式供應選擇線G電位，藉此可執行類似於圖4中時序圖之上述作業的作業。
由於在本實施例中所說明之半導體裝置中，包括氧化物半導體之電晶體的關閉狀態電流極小，儲存之資料因該等電晶體可保持極長時間。換言之，刷新作業成為不必要或刷新作業之頻率可極低，導致電力消耗充分降低。再者，甚至當電力未供應時儲存之資料可長時間保持(請注意，電位較佳地為固定)。
而且，在本實施例中所說明之半導體裝置中，不需高電壓用於寫入資料，且無元件惡化問題。例如，不同於習知非揮發性記憶體，浮動閘極不需注入電子及自其提取電子，因而不會發生諸如閘極絕緣層惡化之問題。即，依據所揭露之發明的半導體裝置沒有重寫次數限制，其係習知非揮發性記憶體之問題，因而大幅改進可靠性。此外，由於藉由開啟或關閉電晶體而寫入資料，可易於體現高速作業。
由於包括非氧化物半導體材料之電晶體可充分高速操作，當與包括氧化物半導體之電晶體結合時，半導體裝置可充分高速執行作業(例如讀取資料)。而且，包括非氧化物半導體材料之電晶體可適於體現需以高速操作之各種電路(例如邏輯電路或驅動電路)。
因而，藉由設置包括非氧化物半導體材料之電晶體(電晶體通常可以充分高速作業)及包括氧化物半導體之電晶體(電晶體之關閉狀態電流通常充分小)，可體現具有新穎特徵之半導體裝置。
在本實施例中所說明之半導體裝置中，於半導體裝置之記憶格中各包括氧化物半導體之電晶體串聯連接；因而，記憶格中包括氧化物半導體之電晶體的源極電極及鄰近記憶格中包括氧化物半導體之電晶體的汲極電極可彼此連接。即，在每一記憶格中，包括氧化物半導體之電晶體的源極電極及汲極電極之一不需經由開口而連接佈線。因此，可減少記憶格佔據之面積，藉此可增加半導體裝置之整合程度，及可增加每單位面積儲存容量。
本實施例中所說明之結構、方法等可適當與其他實施例中所說明之任一結構、方法等結合。
[實施例2]
在本實施例中，將參照圖6A及6B、圖7A及7B、圖8A至8C、圖9A至9D、圖10A至10D、圖11A至11D、及圖12A至12D說明依據所揭露之發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之截面結構及平面結構>
圖6A及6B描繪圖2之電路圖中所描繪之半導體裝置中記憶格190及選擇電晶體180之結構範例。圖6A描繪半導體裝置之截面，及圖6B描繪半導體裝置之平面圖。此處，圖6A描繪沿圖6B中線A1-A2之截面。在圖6B中，平行於線A1-A2之方向相應於圖2之電路圖中行方向，及垂直於線A1-A2之方向相應於圖2之電路圖中列方向。圖6A及6B中所描繪之半導體裝置包括包括第一半導體材料及下部中選擇電晶體180之電晶體160，及包括上部中第二半導體材料之電晶體162。請注意，儘管圖6A及6B中描繪第一列中電晶體160及電晶體162，有關第一至第m列中電晶體160及電晶體162，如圖2之電路圖中所描繪，記憶格中源極電極(源極區)及鄰近記憶格中汲極電極(汲極區)串聯連接。
此處，第一半導體材料及第二半導體材料較佳地彼此不同。例如，第一半導體材料可為非氧化物半導體(例如矽)之半導體材料，及第二半導體材料可為氧化物半導體。包括諸如單晶矽之非氧化物半導體材料的電晶體可易於以高速操作。另一方面，包括氧化物半導體之電晶體因為其特性可長時間保持電荷。
儘管在本說明中二電晶體均為n通道電晶體，應理解的是可使用p通道電晶體。由於所揭露之發明的技術特徵係使用氧化物半導體之半導體材料，對電晶體162而言可充分減少關閉狀態電流以便保持資料，不需侷限半導體裝置之諸如結構、材料等具體狀況為此處所提供者。
圖6A及6B中電晶體160包括設置於包括半導體材料(例如矽)之基板100中的通道形成區116a；雜質區120a及雜質區120b，經設置使得通道形成區116a夾於其間；分別接觸雜質區120a及雜質區120b的金屬化合物區124a及金屬化合物區124b；設置於通道形成區116a上之閘極絕緣層108a；及設置於閘極絕緣層108a上之閘極電極110a。請注意，為求方便，圖式中未描繪其源極電極及汲極電極之電晶體可稱為電晶體。而且，在此狀況下，在電晶體之連接的說明中，源極區及源極電極可統稱為源極電極，汲極區及汲極電極可統稱為汲極電極。即，在本說明書中，「源極電極」用詞可包括源極區，及「汲極電極」用詞可包括汲極區。
請注意，在本說明書中，之後將說明之雜質區120a、雜質區120b及雜質區120c有時統稱為雜質區120。而且，在本說明書中，之後將說明之金屬化合物區124a、金屬化合物區124b及金屬化合物區124c有時統稱為金屬化合物區124。
此處，第一至第m列中電晶體160共用做為源極區及汲極區並串聯連接之雜質區120及金屬化合物區124。即，做為第(l-1)列(l為大於或等於2及小於或等於m之自然數)中電晶體160之源極區的雜質區120及金屬化合物區124，做為第l列中電晶體160之汲極區。以此方式，記憶格190中電晶體160為串聯連接，藉此源極區及汲極區可為記憶格190中電晶體160所共用。即，在每一記憶格190中，電晶體160之源極區及汲極區之一不需經由開口而連接佈線158。因此，用於連接佈線158之開口不需設置於電晶體160之平面配線中，且電晶體160之平面配線可易於與電晶體162之平面配線重疊，此將於之後說明；因而，記憶格190所佔據面積可減少。
第一列中電晶體160經由選擇電晶體180而電性連接位元線；因而，做為第一列中電晶體160之汲極區的雜質區120b及金屬化合物區124b做為選擇電晶體180之源極區。此處，選擇電晶體180可具有與上述電晶體160相同結構。即，選擇電晶體180包括設置於包括半導體材料(例如矽)之基板100中的通道形成區116b；雜質區120b及雜質區120c，經設置使得通道形成區116b夾於其間；分別接觸雜質區120b及雜質區120c的金屬化合物區124b及金屬化合物區124c；設置於通道形成區116b上之閘極絕緣層108b；及設置於閘極絕緣層108a上之閘極電極110b。請注意，選擇電晶體180之閘極電極110b做為圖2之電路圖中選擇線G。
請注意，在本說明書中，通道形成區116a及通道形成區116b有時稱為通道形成區116。而且，在本說明書中，閘極絕緣層108a及閘極絕緣層108b有時統稱為閘極絕緣層108。此外，在本說明書中，閘極電極110a及閘極電極110b有時統稱為閘極電極110。
基板100經設置而具圍繞電晶體160及選擇電晶體180之元件隔離絕緣層106。絕緣層128設置於電晶體160及選擇電晶體180之上，以便暴露閘極電極110之頂面。請注意，為求高度整合，較佳地如圖6A及6B中，電晶體160不具有側壁絕緣層。另一方面，當電晶體160之特性具有優先性時，側壁絕緣層可形成於閘極電極110之側面，且雜質區120可包括具有不同雜質濃度之區域。
此處，絕緣層128較佳地為具有具有利平面性之表面；例如，絕緣層128之表面較佳地具有1nm或較少之均方根(RMS)粗糙度。
圖6A及6B中電晶體162包括嵌入形成於絕緣層128上之絕緣層140的源極電極142a及汲極電極142b；接觸部分絕緣層140、源極電極142a及汲極電極142b之氧化物半導體層144；覆蓋氧化物半導體層144之閘極絕緣層146；及設置於閘極絕緣層146上以便與氧化物半導體層144重疊之閘極電極148。請注意，閘極電極148做為圖2之電路圖中信號線S。
此處，較佳的是藉由充分移除諸如氫之雜質或充分供應氧，氧化物半導體層144被高度純化。具體地，氧化物半導體層144中氫濃度為例如低於或等於5×1019原子/cm3，較佳地為低於或等於5×1018原子/cm3，更佳地為低於或等於5×1017原子/cm3。請注意，氧化物半導體層144中氫濃度係藉由二次離子質譜(SIMS)予以測量。因而，在氫濃度充分減少使得氧化物半導體層高度純化及藉由充分供應氧而減少因缺氧之能隙中缺點程度的氧化物半導體層144中，因諸如氫之供體的載子密度為低於1×1012/cm3，較佳地為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，室溫(25℃)下關閉狀態電流(此處，通道寬度的每微米(μm)電流)為100zA(1zA(介安)為1×10-21A)或較低，較佳地為10zA或較低。基於使用該等i型(固有)或實質上i型氧化物半導體，可獲得具有顯著卓越關閉狀態電流特性之電晶體162。
請注意，為絕緣層140的部分表面並與氧化物半導體層144接觸之區域較佳地具有1nm或較低之均方根(RMS)粗糙度。以此方式，電晶體162之通道形成區設置於具有1nm或較低之均方根(RMS)粗糙度的極平坦區域中，藉此甚至當電晶體162微型化時，可設置可避免諸如短通道影響之故障及具有有利特性之電晶體162。
第一至第m列中電晶體162共用源極電極142a及汲極電極142b並為串聯連接。即，第(l-1)列(l為大於或等於2及小於或等於m之自然數)中電晶體162之源極電極142a，及第l列中電晶體162之及汲極電極142b係從相同導電層形成。
以此方式，記憶格190中電晶體162係串聯連接，藉此記憶格190中電晶體162之源極電極142a，及鄰近記憶格190中電晶體162之汲極電極142b可彼此連接。因而，僅電晶體162之源極電極142a及汲極電極142b之一包括於記憶格190之平面配線中。即，記憶格190之平面配線中行方向的長度可小至約為閘極電極148之最小寬度與閘極電極148之間的最小距離的和。
另一方面，若記憶格190中電晶體162為並聯，及源極電極142a及汲極電極142b係針對記憶格190中每一電晶體162而設置，記憶格190中電晶體162之源極電極142a及汲極電極142b之一需經由開口而連接諸如佈線158之佈線。因而，電晶體162之源極電極142a及汲極電極142b及用於連接佈線之開口係包括於記憶格190之平面配線中。
因此，圖6A及6B中所描繪之結構用於記憶格190之平面配線，藉此可減少記憶格190所佔據面積。例如，當F用以表示最小特徵尺寸時，記憶格190所佔據面積可表示為4F2至12F2。因此，可增加半導體裝置之整合程度，及可增加每單位面積儲存容量。
圖6A及6B中電容器164包括源極電極142a；氧化物半導體層144；閘極絕緣層146；及閘極絕緣層146上之絕緣層150及電極152。即，源極電極142a做為電容器164之一電極，及電極152做為電容器164之另一電極。請注意，閘極絕緣層146不一定設置於電容器164中。基於該等結構，氧化物半導體層144及絕緣層150形成電容器164中介電層，藉此介電層之厚度可減少及電容器164之電容可增加。
此處，第(l-1)列(l為大於或等於2及小於或等於m之自然數)中電容器164之一電極為第(l-1)列中電晶體162之源極電極142a；因此，電容器164之平面配線可易於與電晶體162之平面配線重疊，及記憶格190所佔據面積可減少。電極152係形成於絕緣層150之上，藉此鄰近記憶格190中閘極電極148可經形成而具最小距離，及電極152可形成於鄰近記憶格190中閘極電極148之間。因此，記憶格190所佔據面積可減少。請注意，電極152做為圖2之電路圖中字線WL。
絕緣層150係設置於電晶體162之上，及絕緣層154係設置於絕緣層150及電容器164之電極152之上。在形成於閘極絕緣層146、絕緣層150、絕緣層154等中之開口中，設置電極156a。在絕緣層154之上，形成連接電極156a之佈線158。佈線158及做為選擇電晶體180之汲極區的金屬化合物區124c經由設置於形成於閘極絕緣層146、絕緣層150、絕緣層154等中之開口中的電極156b，經由嵌入絕緣層140之電極142c，及經由嵌入絕緣層128之電極126，而彼此電性連接。此處，佈線158做為圖2之電路圖中位元線BL。
基於上述結構，可減少包括電晶體160、電晶體162及電容器164之記憶格190的平面配線尺寸。在記憶格190之平面配線中，列方向之長度可減少至約為做為位元線BL之佈線158的最小寬度與佈線158之間的最小距離之和。此外，在記憶格190的平面配線中，行方向之長度可減少至約為閘極電極148的最小寬度與閘極電極148之間的最小距離之和。當使用該等平面配線時，可增加圖2中電路的整合程度。例如，當F用以表示最小特徵尺寸時，記憶格所佔據面積可表示為4F2至12F2。因此，可增加半導體裝置之每單位面積儲存容量。
請注意，依據所揭露之發明之半導體裝置的結構不侷限於圖6A及6B中所描繪。由於所揭露之發明之一實施例之技術的精神為形成包括氧化物半導體及非氧化物半導體材料的堆疊結構，可適當改變電極等連接關係之細節。
例如，如圖3中所描繪，若使用一結構其中省略選擇線G_1及選擇電晶體180，或省略選擇線G_2及選擇電晶體182，且僅設置相應於選擇線G_2及選擇電晶體182之選擇線G，第一列中記憶格190與位元線BL之間的連接部之結構的一範例於圖7A及7B中描繪。圖7A描繪半導體裝置之截面，及圖7B描繪半導體裝置之平面圖。此處，圖7A相應於沿圖7B中線B1-B2之截面。
圖7A及7B中所描繪之半導體裝置與圖6A及6B中所描繪之半導體裝置之間的差異之一為是否設置選擇電晶體180。因而，圖6A及6B中所描繪之半導體裝置的細節可參照圖7A及7B中所描繪之半導體裝置的細節。在圖7A及7B中所描繪之半導體裝置中，使用相同代號標示與圖6A及6B中相同部分。
請注意，不同於圖6A及6B中所描繪之半導體裝置，佈線158及做為電晶體160之汲極區的金屬化合物區124b經由設置於形成於閘極絕緣層146、絕緣層150及絕緣層154中之開口中的電極156a，經由嵌入絕緣層140之汲極電極142b，及經由嵌入絕緣層128之電極126，而彼此電性連接。
請注意，圖6A及6B中所描繪之半導體裝置具有一結構，其中設置絕緣層140、嵌入絕緣層140之源極電極142a、及汲極電極142b上之氧化物半導體層144；然而，如圖8A中所描繪，可使用一結構其中未設置絕緣層140、嵌入絕緣層140之源極電極142a、及汲極電極142b，且氧化物半導體層144係設置於閘極電極110a及絕緣層128上並與其接觸。此處，圖8A描繪半導體裝置之截面圖。圖8A中所描繪之半導體裝置與圖6A及6B中所描繪之半導體裝置之間的主要差異在於是否設置絕緣層140、源極電極142a、及汲極電極142b。在圖8A中所描繪之半導體裝置中，使用相同代號標示與圖6A及6B中相同部分。
此處，在圖8A中所描繪之半導體裝置中，可使用一結構其中閘極電極110a做為電晶體162之源極電極或汲極電極。即，第(l-1)列(l為大於或等於2及小於或等於m之自然數)中電晶體160之閘極電極110a、第(l-1)列中電晶體162之源極電極、及第l列中電晶體162之汲極電極係從相同導電層形成。在圖6A及6B中所描繪之半導體裝置中，考量接觸，行方向之閘極電極110a的長度小於行方向之源極電極142a的長度；因此，在其中未設置源極電極142a之圖8A中所描繪之半導體裝置中，記憶格190所佔據面積可減少。
在圖8A中所描繪之半導體裝置中，電極159a較佳地設置於電極156a與氧化物半導體層144之間，使得佈線158及氧化物半導體層144可彼此電性連接。基於該等結構，可容易及可靠地獲得佈線158與氧化物半導體層144之間的接觸。類似地，可使用一結構其中電極159b係設置於電極156b與電極126之間，使得佈線158及選擇電晶體180之金屬化合物區124c彼此電性連接。請注意，電極159a及電極159b可於電極152形成之相同時間形成。
另一方面，如圖8B中所描繪，可使用一結構其中電晶體160及選擇電晶體180係形成於SOI基板之上。此處，圖8B描繪半導體裝置之截面圖。圖8B中所描繪之半導體裝置與圖6A及6B中所描繪之半導體裝置之間的差異之一為電晶體160及選擇電晶體180中通道形成區116及雜質區120係從設置於SOI基板中之半導體層形成。在圖8B中所描繪之半導體裝置中，使用相同代號標示與圖6A及6B之相同部分。請注意，「SOI基板」用詞通常表示矽半導體層設置於絕緣表面上之基板。在本說明書等中，「SOI基板」用詞亦表示包括非矽材料之半導體層設置於絕緣表面上之基板。即，「SOI基板」中所包括之半導體層不侷限於矽半導體層。再者，SOI基板可為具有一結構之基板，其中半導體層係設置於諸如具絕緣層置於其間之玻璃基板的絕緣基板上。
圖8B中所描繪之SOI基板包括基底基板170、形成於基底基板170上之含氮層172、形成於含氮層172上之氧化物膜174、及形成於氧化物膜174上之半導體層。電晶體160及選擇電晶體180之通道形成區116及雜質區120係從該半導體層形成。
此處，有關基底基板170，可使用絕緣體形成之基板。有關其具體範例，提供下列：用於電子產業之各種玻璃基板，諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃及鋇硼矽酸鹽玻璃製成之基板；石英基板；陶瓷基板；及藍寶石基板。另一方面，可使用包含氮化矽及氮化鋁做為主要成分且其熱膨脹係數接近矽之陶瓷基板。
有關含氮層172，可使用包括包含氮之絕緣膜之層，諸如氮化矽(SiNx)膜或氮氧化矽(SiNxOy(x>y))膜。可以氧化矽膜、氧氮化矽膜等之單一層或堆疊層形成氧化物膜174。
有關形成通道形成區116及雜質區120之半導體層，可使用以屬於第14群組之元素形成的單晶半導體基板所形成之半導體層，諸如單晶矽基板、單晶鍺基板或單晶矽鍺基板，其具有大於或等於10nm及小於或等於500nm之厚度，較佳地為大於或等於50nm及小於或等於200nm。
請注意，圖6A及6B中所描繪之半導體裝置具有一結構，其中源極電極142a及汲極電極142b嵌入絕緣層140；然而，如圖8B中所描繪，可使用一結構其中源極電極142a及汲極電極142b未嵌入絕緣層，而係設置於閘極電極110及絕緣層128之上。此處，源極電極142a及汲極電極142b之端部較佳地具有錐形形狀。當源極電極142a及汲極電極142b之端部為錐形時，可改進氧化物半導體層144之覆蓋並可避免其破壞。此處，錐角為例如大於或等於30°及小於或等於60°。請注意，「錐角」表示當從垂直於其截面(垂直於基板表面之平面)之方向觀看時，藉由具有錐形形狀之層(例如源極電極142a)的側面及底面所形成的角度。
另一方面，如圖8C中所描繪，可使用一結構其中做為電容器164之另一電極的電極153係從與閘極電極148的相同導電層形成。此處，圖8C描繪半導體裝置之截面圖。圖8C中所描繪之半導體裝置與圖8B中所描繪之半導體裝置之間的差異之一為電容器164之另一電極係使用從與閘極電極148相同導電層形成之電極153予以形成。在圖8C中所描繪之半導體裝置中，使用相同代號標示與圖8B的相同部分。
電極153可於與閘極電極148形成的相同時間形成；因而，相較於從圖6A及6B及圖8A及8B中所描繪之不同導電膜形成之電極152及閘極電極148，半導體裝置之製造程序可簡化及半導體裝置之製造成本可減少。
甚至當使用該等結構時，包括記憶格中氧化物半導體之電晶體的源極電極及包括鄰近記憶格中氧化物半導體層之電晶體的汲極電極可彼此連接。即，包括氧化物半導體之電晶體的源極電極及汲極電極之一不需經由開口而連接佈線。因此，記憶格所佔據面積可減少，藉此半導體裝置之整合程度可增加及每單位面積儲存容量可增加。
請注意，圖8B中所描繪之半導體裝置具有一結構，其中氧化物半導體層144與源極電極142a及汲極電極142b之部分側面及頂面接觸；然而，所揭露之發明不侷限此。例如，如圖8C中所描繪，可使用一結構其中源極電極142a及汲極電極142b接觸氧化物半導體層144之部分側面及頂面。
<製造半導體裝置之方法>
其次，將說明製造半導體裝置之方法範例。首先，以下將參照圖9A至9D及圖10A至10D說明製造下部中電晶體160及選擇電晶體180之方法，及將參照圖11A至11D及圖12A至12D說明製造上部中電晶體162及電容器164之方法。
<製造下部中電晶體之方法>
首先，準備包括半導體材料之基板100(詳圖9A)。有關包括半導體材料之基板100，可使用以矽、碳化矽等製成之單晶半導體基板或多晶半導體基板；以矽鍺等製成之化合物半導體基板；SOI基板等。此處，說明單晶矽基板用做包括半導體材料之基板100的範例。
有關包括半導體材料之基板100，矽等單晶半導體基板尤其較佳，因為可體現半導體裝置之高速讀取作業。
為控制電晶體之閾值電壓，之後做為電晶體160之通道形成區116a及選擇電晶體180之通道形成區116b的區域中可添加雜質元素。此處，添加提供傳導性之雜質元素使得電晶體160之閾值電壓及選擇電晶體180之閾值電壓成為正。當半導體材料為矽時，提供傳導性之雜質可為硼、鋁、鎵等。請注意，較佳的是於添加雜質元素之後執行熱處理，以便活化雜質元素或減少於添加雜質元素期間產生之缺陷。
做為用於形成元件隔離絕緣層之遮罩的保護層102係形成於基板100之上(詳圖9A)。有關保護層102，可使用以例如氧化矽、氮化矽或氧氮化矽之材料形成之絕緣層。
接著，藉由使用保護層102做為遮罩之蝕刻而移除未被保護層102覆蓋之區域中(暴露區中)部分基板100。因而，形成與其他半導體區隔離之半導體區104(詳圖9B)。有關蝕刻，較佳地執行乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之材料適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以便覆蓋基板100，並選擇性移除與半導體區104重疊之區域中的絕緣層，藉此形成元件隔離絕緣層106(詳圖9C)。絕緣層係使用氧化矽、氮化矽、氧氮化矽等予以形成。為移除絕緣層，可使用任何蝕刻處理及拋光處理，諸如化學機械拋光(CMP)處理。請注意，保護層102係於半導體區104形成之後或元件隔離絕緣層106形成之後移除。
其次，絕緣層係形成於半導體區104之表面，及包括導電材料之層係形成於絕緣層之上。
絕緣層之後將成為閘極絕緣層，並可藉由例如熱處理(熱氧化處理、熱氮化處理等)而形成於半導體區104之表面。可使用高密度電漿處理取代熱處理。可使用例如諸如He、Ar、Kr或Xe之稀有氣體、氧、氧化氮、氨、氮、氫等混合氣體來執行高密度電漿處理。不用說，絕緣層可藉由CVD法、濺鍍法等予以形成。絕緣層較佳地具有包括氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁鉿(HfAlxOy(x>0，y>0))等之單層結構或堆疊結構。絕緣層可具有例如大於或等於1nm及小於或等於100nm之厚度，較佳地為大於或等於10nm及小於或等於50nm。
包括導電材料之層可使用諸如鋁、銅、鈦、鉭或鎢之金屬材料予以形成。而且，包括導電材料之層可使用諸如多晶矽之半導體材料予以形成。用於形成包括導電材料之層的方法並無特別限制，可使用諸如蒸發法、CVD法、濺鍍法及旋塗法之任何各種膜形成方法。請注意，在本實施例中，說明包括導電材料之層係使用金屬材料予以形成之範例。
之後，選擇性蝕刻絕緣層及包括導電材料之層，藉此形成閘極絕緣層108(閘極絕緣層108a及閘極絕緣層108b)及閘極電極110(閘極電極110a及閘極電極110b)(詳圖9C)。
接著，磷(P)、砷(As)等添加至半導體區104，藉此形成通道形成區116(通道形成區116a及通道形成區116b)及雜質區120(雜質區120a、雜質區120b及雜質區120c)(詳圖9D)。請注意，此處添加磷或砷以便形成n通道電晶體；當形成p通道電晶體時可添加諸如硼(B)或鋁(Al)之雜質元素。此處，可適當設定所添加之雜質濃度；然而，當半導體元件高度微型化時，濃度較佳地增加。
請注意，可圍繞閘極電極110形成側壁絕緣層，及可形成添加不同濃度雜質元素之雜質區。
接著，形成金屬層122以便覆蓋閘極電極110、雜質區120等(詳圖10A)。任何各種膜形成法諸如真空蒸發法、濺鍍法及旋塗法，可用於形成金屬層122。較佳的是使用與半導體區104中所包括之半導體材料反應之金屬材料形成金屬層122，而形成低電阻金屬化合物。該等金屬材料之範例包括鈦、鉭、鎢、鎳、鈷及鉑。
接著，執行熱處理使得金屬層122可與半導體材料反應。因而，形成金屬化合物區124(金屬化合物區124a、金屬化合物區124b及金屬化合物區124c)，其接觸雜質區120(雜質區120a、雜質區120b及雜質區120c)(詳圖10A)。請注意，當使用多晶矽等形成閘極電極110時，亦於接觸金屬層122之閘極電極110的區域中形成金屬化合物區。
有關熱處理，例如可使用閃光燈照射。儘管應理解的是可使用另一熱處理方法，較佳地使用可以極短時間達成熱處理之方法，以改進用於形成金屬化合物之化學反應的控制性。請注意，金屬化合物區係藉由金屬材料及半導體材料之反應形成，並具有充分高傳導性。金屬化合物區之形成可充分減少電阻及改進元件特性。請注意，金屬層122係於金屬化合物區124形成之後移除。
其次，電極126係形成於選擇電晶體180之金屬化合物區124c上並與其接觸(詳圖10B)。電極126係藉由以濺鍍法為代表之PVD法或諸如電漿CVD法之CVD法形成，並定型導電層。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢之元素；包括任一該些元素做為成分之合金等。可使用錳、鎂、鋯、鈹、釹、鈧之任一項或包括任一項組合之材料。細節類似於之後說明之源極電極142a、汲極電極142b等。
經由上述步驟，電晶體160及選擇電晶體180係使用包括半導體材料之基板100予以形成(詳圖10B)。電晶體160可以高速操作。藉由使用此電晶體做為讀取電晶體，可以高速讀出資料。
接著，形成絕緣層128以便覆蓋上述步驟中形成之組件(詳圖10C)。絕緣層128可使用包括無機絕緣材料之材料形成，諸如氧化矽、氧氮化矽、氮化矽或氧化鋁。尤其，具低介電常數之材料(低k材料)較佳地用於絕緣層128，因為可充分減少因電極或佈線重疊之電容。請注意，絕緣層128可為使用任一該些材料形成之能滲透的絕緣層。能滲透的絕緣層具有較具高密度之絕緣層為低之介電常數，因而允許進一步降低藉由電極或佈線產生之電容。而且，可使用諸如聚醯亞胺或丙烯酸之有機絕緣材料形成絕緣層128。請注意，儘管此處絕緣層128具有單層結構，所揭露之發明之一實施例不侷限此。絕緣層128可具有二或更多層之堆疊結構。
接著，有關用於形成電晶體162及電容器164之預處理，於絕緣層128上執行CMP處理以暴露閘極電極110a、閘極電極110b及電極126之上表面(詳圖10D)。有關用於暴露閘極電極110之上表面的處理，蝕刻處理可用以替代CMP處理。請注意，較加的是盡可能平坦化絕緣層128之表面，以改進電晶體162之特性。例如，絕緣層128之表面較佳地具有1nm或更少之均方根(RMS)粗糙度。
請注意，在每一上述步驟之前及之後可進一步提供形成電極、佈線、半導體層、絕緣層等之步驟。例如，佈線可具有包括絕緣層及導電層之堆疊結構的多層結構，以提供高度整合半導體裝置。
<製造上部中電晶體之方法>
接著，導電層形成於閘極電極110、電極126、絕緣層128等之上並選擇性蝕刻，藉此形成源極電極142a、汲極電極142b及電極142c(詳圖11A)。
導電層可藉由以濺鍍法為代表之PVD法或諸如電漿CVD法之CVD法予以形成。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬或鎢之元素；包括任一該些元件做為成分之合金等。可使用錳、鎂、鋯、鈹、釹、鈧之任一項，或包括任一該些元素之組合的材料。
導電層可具有單層結構或二或更多層之堆疊結構。例如，可提供鈦膜或氮化鈦膜的單層結構，包括矽之鋁膜的單層結構，鈦膜堆疊於鋁膜之上的二層結構，鈦膜堆疊於氮化鈦膜之上的二層結構，鈦膜、鋁膜及鈦膜堆疊的三層結構等。請注意，若導電層具有鈦膜或氮化鈦膜的單層結構，使存在一優點即導電層易於處理為具有錐形形狀之源極電極142a、汲極電極142b及電極142c。
另一方面，導電層可使用導電金屬氧化物予以形成。有關導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)氧化銦-氧化錫合金(In2O3-SnO2，其可縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或包括矽或氧化矽之任一該些金屬氧化物材料。
儘管可執行乾式蝕刻或濕式蝕刻做為導電層之蝕刻，為求微型化較佳地使用具高控制性之乾式蝕刻。可執行蝕刻使得將形成之源極電極142a及汲極電極142b具有錐形形狀。錐角可為例如大於或等於30°及小於或等於60°。
上部中電晶體162之通道長度(L)係藉由源極電極142a之上端部與汲極電極142b之上端部之間的距離決定。請注意，在形成用於具小於25nm之通道長度(L)之電晶體的遮罩之曝光中，較佳的是使用波長短至數奈米至數十奈米的。以遠紫外線曝光之解析度高及聚焦深度大。因此，之後形成之電晶體的通道長度(L)可小於2μm，較佳地為大於或等於10nm及小於或等於350nm(0.35μm)，藉此電路之作業速度可增加。
請注意，做為基底之絕緣層可設置於絕緣層128之上。絕緣層可藉由PVD法、CVD法等予以形成。
其次，形成絕緣層140以便覆蓋源極電極142a、汲極電極142b及電極142c。接著，為平坦化絕緣層140，執行化學機械拋光(CMP)處理使得源極電極142a、汲極電極142b及電極142c暴露(詳圖11A)。
可使用包括諸如氧化矽、氧氮化矽、氮化矽或氧化鋁之無機絕緣材料的材料形成絕緣層140。尤其較佳的是使用氧化矽形成絕緣層140，因為之後形成之氧化物半導體層144接觸絕緣層140。儘管對於絕緣層140之形成法並無特別限制，考量接觸氧化物半導體層144，較佳地使用氫充分減少之方法。該等方法之範例包括濺鍍法等。不用說，可使用另一沈積法，諸如電漿CVD法。
執行化學機械拋光(CMP)處理以便暴露至少源極電極142a、汲極電極142b及電極142c的部分表面。此外，較佳地在絕緣層140之表面的均方根(RMS)粗糙度成為1nm或較低(較佳地為0.5nm或較低)之狀況下執行CMP處理。藉由在該等狀況下執行CMP處理，之後形成之氧化物半導體層144之表面的平面性可改進，及電晶體162之特性可改進。
請注意，CMP處理可僅執行一次或複數次。當CMP處理執行複數次時，較佳的是以高拋光率執行第一次拋光及以低拋光率執行最後拋光。藉由以不同拋光率執行拋光，絕緣層140之表面的平面性可進一步改進。
接著，在氧化物半導體層形成以接觸源極電極142a、汲極電極142b及絕緣層140的部分頂面之後，選擇性蝕刻氧化物半導體層以形成氧化物半導體層144(詳圖11B)。
氧化物半導體層144可使用下列成分形成：四元素金屬氧化物之In-Sn-Ga-Zn-O基氧化物半導體；三元素金屬氧化物之In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體；二元素金屬氧化物之In-Zn-O基氧化物半導體、In-Ga-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體；一元素金屬氧化物之In-O基氧化物半導體、Sn-O基氧化物半導體、或Zn-O基氧化物半導體等。此外，任一上述氧化物半導體可包含非In、Ga、Sn及Zn之元素，例如SiO2。
尤其，無電場下In-Ga-Zn-O基氧化物半導體材料具有充分高電阻，因而關閉狀態電流可充分減少。此外，In-Ga-Zn-O基氧化物半導體材料具有高場效移動性，因而適合做為半導體裝置之半導體材料。
有關In-Ga-Zn-O基氧化物半導體材料之典型範例，提供以InGaO3(ZnO)m(m>0)代表者。此外，亦可提供以M取代Ga之氧化物半導體材料，其係以InMO3(ZnO)m(m>0)代表。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或更多項金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。請注意，上述組成僅係依據晶體結構而提供之範例。
有關用於藉由濺鍍法形成氧化物半導體層144之靶材，具有In：Ga：Zn=1：x：y(x為大於或等於0及y為大於或等於0.5及小於或等於5)之成分比的靶材較佳。例如，可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比](x=1，y=1)等之成分比的靶材。另一方面，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比](x=1，y=0.5)之成分比的靶材、具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比](x=1，y=2)之成分比的靶材、或具有In2O3：Ga2O3：ZnO=1：0：2[摩爾比](x=0，y=1)之成分比的靶材。
若In-Zn-O基材料用做氧化物半導體，其靶材具有原子比In：Zn=50：1至1：2之成分比(In2O3：ZnO=25：1至1：4摩爾比)，較佳地為原子比In：Zn=20：1至1：1(In2O3：ZnO=10：1至1：2摩爾比)，進一步較佳地為原子比In：Zn=15：1至1.5：1(In2O3：ZnO=15：2至3：4摩爾比)。例如，在用於形成具有原子比In：Zn：O=X：Y：Z之In-Zn-O基氧化物半導體的靶材中，滿足Z1.5X+Y之關係。
在本實施例中，使用In-Ga-Zn-O基金屬氧化物靶材藉由濺鍍法形成具有非結晶結構之氧化物半導體層144。其厚度為大於或等於1nm及小於或等於50nm，較佳地為大於或等於2nm及小於或等於20nm，更佳地為大於或等於3nm及小於或等於15nm。
金屬氧化物靶材中金屬氧化物之相對密度為80%或更高，較佳地為95%或更高，更佳地為99.9%或更高。使用具有高相對密度之金屬氧化物靶材使其可形成具有密集結構之氧化物半導體層。
形成氧化物半導體層144之氣體較佳地為稀有氣體(典型為氬)、氧氣、或包括稀有氣體(典型為氬)及氧之混合氣體。具體地，例如，諸如氫、水、烴基或氫化物之雜質移除使得其濃度減少至1ppm或較低(較佳地為10ppb或較低)之高純度氣體較佳。
在氧化物半導體層144之形成中，例如將處理之目標保持在減壓之處理室中，及加熱目標使得目標之溫度成為高於或等於100℃及低於550℃，較佳地為高於或等於200℃及低於或等於400℃。另一方面，氧化物半導體層144形成中目標之溫度可為室溫(25℃±10℃)。接著，氫、水等移除之濺鍍氣體導入處理室，同時移除處理室中濕氣，藉此使用上述靶材形成氧化物半導體層144。藉由形成氧化物半導體層144同時加熱目標，可減少氧化物半導體層144中雜質。此外，藉由濺鍍之損壞可減少。為移除處理室中濕氣，較佳地使用截留真空泵。例如，可使用低溫泵、離子泵、鈦昇華泵等。而且，可使用設置冷阱之渦輪泵。藉由以低溫泵等排空，氫、水等可從處理室移除，藉此氧化物半導體層中雜質濃度可減少。
可在下列狀況下形成氧化物半導體層144，例如：目標與靶材之間的距離為170mm，壓力為0.4Pa，直流(DC)電力為0.5kW，及氣體為氧(氧：100%)、氬(氬：100%)、或包括氧及氬之混合氣體。請注意，因為灰塵(諸如於膜形成時形成之粉狀物質)可減少及膜厚度可均勻，脈衝直流(DC)電源較佳。氧化物半導體層144之厚度為大於或等於1nm及小於或等於50nm，較佳地為大於或等於2nm及小於或等於20nm，更佳地為大於或等於3nm及小於或等於15nm。當使用依據所揭露之發明的結構時，甚至若使用具有該等厚度之氧化物半導體層144，仍可抑制因微型化之短通道影響。請注意，適當厚度隨將使用之氧化物半導體材料、半導體裝置之預期使用等而異；因此，亦可依據材料、預期使用等而決定厚度。請注意，當以上述方式形成絕緣層140時，將於氧化物半導體層144中形成之通道形成區之部分的表面可充分平坦化；因而，甚至當具有小厚度時仍可適於形成氧化物半導體層。如圖11B中所描繪，相應於氧化物半導體層144中通道形成區之部分較佳地具有平面截面形狀。當相應於氧化物半導體層144中通道形成區之部分具有平面截面形狀時，洩漏電流可低於未具有平面截面形狀之氧化物半導體層144的。
請注意，在藉由濺鍍法形成氧化物半導體層144之前，附著於將形成氧化物半導體層144之表面(例如絕緣層140之表面)的物質可較佳地藉由反向濺鍍移除，其中導入氬氣並產生電漿。此處，反向濺鍍係指一種方法，相對於正常濺鍍其中離子碰撞濺鍍靶材，其中離子係碰撞將處理之表面以修改表面。有關使離子碰撞將處理之表面的方法，提供一種方法例如於氬氣中將高頻電壓施加於將處理之表面，並於將處理之目標附近產生電漿。請注意，除了氬氣以外，氣體可為氮、氦、氧等。
在氧化物半導體層144形成之後，較佳地於氧化物半導體層144上執行熱處理(第一熱處理)。藉由第一熱處理，氧化物半導體層144中過量氫(包括水及烴基)可移除，氧化物半導體層144之結構可改進，及能隙中缺點程度可降低。第一熱處理之溫度為例如高於或等於300℃及低於550℃，較佳地為高於或等於400℃及低於或等於500℃。
可以這樣的方式執行熱處理，例如，將處理之目標導入設置電阻加熱元件等之電熔爐，及於氮氣中以450℃加熱達一小時。在熱處理期間，氧化物半導體層未暴露於空氣以避免水及氫進入。
熱處理設備不侷限於電熔爐，而是可為用於藉由來自諸如加熱氣體之媒介的熱傳導或熱輻射而加熱目標的設備。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱目標。GRTA設備為用於使用高溫氣體而熱處理之設備。有關該氣體，係使用未藉由熱處理而與目標反應之惰性氣體，例如氮，或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA處理，其中目標被置入加熱惰性氣體並加熱達數分鐘，接著取出惰性氣體。GRTA處理使能於短時間高溫熱處理。再者，GRTA處理使能以超過目標之溫度上限的溫度處理。請注意，惰性氣體可於處理期間改變為包括氧之氣體。這是因為藉由於包括氧之氣體中執行第一熱處理，因缺氧之能隙中缺點程度可降低。
請注意，有關惰性氣體，較佳地使用包括氮或稀有氣體(諸如氦、氖或氬)做為主要成分且不包括水、氫等之氣體。例如，導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體的純度為高於或等於6N(99.9999%)，較佳地為高於或等於7N(99.99999%)(即，雜質濃度為低於或等於1ppm，較佳地為低於或等於0.1ppm)。
在任何狀況下，雜質藉由第一熱處理而減少，使得以獲得i型(固有)或實質上i型氧化物半導體層。因此，可體現具有顯著卓越特性之電晶體。
上述熱處理(第一熱處理)具有移除氫、水等效果，因而可稱為脫水處理、脫氫處理等。脫水處理或脫氫處理亦可於下列時機執行：氧化物半導體層144形成之後，之後形成之閘極絕緣層146形成之後，閘極電極形成之後等。該等脫水處理或脫氫處理可執行一次或多次。
氧化物半導體層144之蝕刻可於熱處理之前或之後執行。此外，儘管乾式蝕刻在元件之微型化方面有利，但可使用濕式蝕刻。可依據將蝕刻之材料而適當選擇蝕刻氣體及蝕刻劑。請注意，若未發生元件之間的洩漏電流等問題，可使用未蝕刻為島形之氧化物半導體層。
其次，形成閘極絕緣層146以便覆蓋氧化物半導體層144(詳圖11C)。
閘極絕緣層146可藉由CVD法、濺鍍法等予以形成。閘極絕緣層146較佳地包括氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁鉿(HfAlxOy(x>0，y>0))等。閘極絕緣層146可具有單層結構或堆疊結構。對於閘極絕緣層146之厚度並無特別限制；若半導體裝置微型化，閘極絕緣層146較佳地為薄以確保電晶體之作業。例如，若使用氧化矽，厚度可為大於或等於1nm及小於或等於100nm，較佳地為大於或等於10nm及小於或等於50nm。
當閘極絕緣層如上述說明為薄時，造成因隧道效應等之閘極洩漏問題。為解決閘極洩漏之問題，較佳的是使用高介電常數(高k)材料形成閘極絕緣層146，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、或添加氮之鋁鉿(HfAlxOy(x>0，y>0))。基於將高k材料用於閘極絕緣層146，閘極絕緣層146之厚度可增加以避免閘極洩漏及同時可維持電氣特性。例如，氧化鉿之介電常數為約15，其遠高於氧化矽的3至4。基於該等材料，可易於形成閘極絕緣層其中相當於厚度小於15nm之氧化物，較佳地為大於或等於2nm及小於或等於10nm。請注意，可使用包括高k材料之膜及包括氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等任一項之膜的堆疊結構。
在閘極絕緣層146形成之後，第二熱處理較佳地於惰性氣體或氧氣中執行。熱處理之溫度為高於或等於200℃及低於或等於450℃，較佳地為高於或等於250℃及低於或等於350℃。例如，可於氮氣中以250℃執行熱處理達一小時。第二熱處理可減少電晶體之電氣特性變化。再者，若閘極絕緣層146包括氧，氧可供應予氧化物半導體層144及可填充氧化物半導體層144中缺氧；因而，可形成i型(固有)或實質上i型氧化物半導體層。
請注意，本實施例中於閘極絕緣層146形成之後執行第二熱處理；然而，第二熱處理之時機不侷限於此。例如，第二熱處理可於閘極電極形成之後執行。另一方面，第一熱處理及第二熱處理可接連執行，第一熱處理可兼做第二熱處理，或第二熱處理可兼做第一熱處理。
如上述說明，使用第一熱處理及第二熱處理之至少一項，藉此盡可能排除並非氧化物半導體之主要成分的雜質，及氧化物半導體層144可高度純化。
其次，閘極電極148係形成於閘極絕緣層146之上(詳圖11D)。
藉由於閘極絕緣層146之上形成導電層及選擇性蝕刻導電層而形成閘極電極148。處理為閘極電極148之導電層可藉由以濺鍍法為代表之PVD法或諸如電漿CVD法之CVD法予以形成。細節類似於源極電極142a、汲極電極142b等；因而，可參照其說明。請注意，若製造圖8C中所描繪之半導體裝置，可於相同時間形成閘極電極148及電極153。
經由上述步驟，包括高度純化氧化物半導體層144之電晶體162完成(詳圖11D)。該等電晶體162具有關閉狀態電流充分減少之特性。因此，基於使用該電晶體做為寫入電晶體，可長時間保持電荷。
接著，絕緣層150係形成於閘極絕緣層146及閘極電極148之上(詳圖12A)。絕緣層150可藉由PVD法、CVD法等予以形成。可形成絕緣層150以便具有使用包括諸如氧化矽、氧氮化矽、氮化矽、氧化鉿或氧化鋁之無機絕緣材料的材料之單層結構或堆疊結構。
請注意，對絕緣層150而言，可較佳地使用具低介電常數之材料，或可較佳地使用具低介電常數之結構(例如可滲透結構)。這是因為藉由減少絕緣層150之介電常數，可減少佈線與電極之間的電容，此將增加作業速度。
請注意，若使用一結構其中電容器164未包括閘極絕緣層146，可於形成絕緣層150之前移除源極電極142a之上及將形成電容器164之區域中的閘極絕緣層146。
其次，電極152係形成於絕緣層150之上以便與源極電極142a重疊(詳圖12B)。用於形成閘極電極148之方法及材料可應用於電極152；因此，閘極電極148之說明可參照電極152之細節。經由上述步驟，電容器164完成。
其次，絕緣層154係形成於絕緣層150及電極152之上(詳圖12C)。如同絕緣層150，可藉由PVD法、CVD法等形成絕緣層154。可形成絕緣層154以便具有使用包括諸如氧化矽、氧氮化矽、氮化矽、氧化鉿或氧化鋁之無機絕緣材料的材料之單層結構或堆疊結構。
請注意，對絕緣層154而言，可較佳地使用具低介電常數之材料，或可較佳地使用具低介電常數之結構(例如可滲透結構)。這是因為藉由減少絕緣層154之介電常數，可減少佈線與電極之間的電容，此將增加作業速度。
請注意，較佳地形成絕緣層154以便具有平坦化表面。藉由形成具有平坦化表面之絕緣層154，甚至例如若半導體裝置微型化，電極、佈線等可有利地形成於絕緣層154之上。絕緣層154可藉由諸如化學機械拋光(CMP)之方法而平坦化。
其次，達到汲極電極142b之開口及達到電極142c之開口形成於閘極絕緣層146、絕緣層150及絕緣層154中。之後，電極156a及電極156b形成於開口中，及佈線158形成於絕緣層154而接觸電極156a及電極156b(詳圖12D)。開口係藉由使用遮罩等選擇性蝕刻而予形成。
電極156a及電極156b可以這樣的方式形成，例如藉由PVD法、CVD法等於包括開口之區域中形成導電層，並藉由蝕刻處理、CMP等移除部分導電層。
更具體地，可使用一方法其中藉由PVD法於包括開口之區域中形成薄鈦膜，藉由CVD法形成薄氮化鈦膜，及形成鎢膜以便填充開口。此處，藉由PVD法形成之鈦膜具有減少其上將形成鈦膜之氧化物膜(諸如自然氧化物膜)的功能，藉此降低與較低電極等(此處為汲極電極142b)之接觸電阻。氮化鈦膜係於具有抑制導電材料擴散之障壁功能的鈦膜形成之後而予形成。銅膜可於鈦、氮化鈦等障壁膜形成之後藉由電鍍法而予形成。
佈線158係藉由以濺鍍法為代表之PVD法或諸如電漿CVD法之CVD法予以形成，並定型導電層。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬或鎢之元素；包括任一該些元素做為成分之合金等。可使用錳、鎂、鋯、鈹、釹、鈧之任一項，或包括任一該些元素組合之材料。細節類似於源極電極142a等。
請注意，可於上述步驟之後形成各種佈線、電極等。佈線或電極可藉由諸如所謂鑲嵌法或雙重鑲嵌法之方法而予形成。
經由上述步驟，可製造具有圖6A及6B中所描繪之結構的半導體裝置。
在本實施例中所說明之電晶體162中，氧化物半導體層144被高度純化，因而其中氫濃度為低於或等於5×1019原子/cm3，較佳地為低於或等於5×1018原子/cm3，更佳地為低於或等於5×1017原子/cm3。相較於一般矽晶圓之載子密度(約1×1014/cm3)，氧化物半導體層144之載子密度充分地低(例如低於1×1012/cm3，較佳地為低於1.45×1010/cm3)。因此，電晶體162之關閉狀態電流亦充分地小。例如，室溫(25℃)下電晶體162之關閉狀態電流(此處為每微米(μm)通道寬度電流)為100zA(1zA(介安)為1×10-21A)或較低，較佳地為10zA或較低。
基於使用高度純化固有氧化物半導體層144，可易於充分減少電晶體162之關閉狀態電流。而且，基於使用該等電晶體162，可獲得可極長時間保持儲存之資料的半導體裝置。
在本實施例中所說明之半導體裝置中，各包括半導體裝置之記憶格中氧化物半導體的電晶體串聯連接；因而，包括記憶格中氧化物半導體之電晶體的源極電極及包括鄰近記憶格中氧化物半導體之電晶體的汲極電極可彼此連接。即，包括氧化物半導體之電晶體的源極電極與汲極電極之一不需經由開口而連接佈線。因此，記憶格所佔據面積可減少，藉此可增加半導體裝置之整合程度，及可增加每單位面積儲存容量。
本實施例中所說明之結構、方法等可適當與其他實施例中所說明之任一結構、方法等結合。
[實施例3]
在本實施例中，將參照圖13A至13F說明上述實施例中所說明之半導體裝置應用於電子裝置之狀況。在本實施例中，將說明上述半導體裝置應用於電子裝置之狀況，諸如電腦、行動電話(亦稱為行動電話機或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音頻播放器等)、諸如數位相機或數位攝影機之相機、電子紙、及電視裝置(亦稱為電視或電視接受器)。
圖13A為筆記型個人電腦，包括外殼701、外殼702、顯示部703、鍵盤704等。上述實施例中所說明之半導體裝置係設置於外殼701及外殼702之至少之一中。因此，筆記型個人電腦可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
圖13B為可攜式資訊終端機(個人數位助理(PDA))。主體711設置顯示部713、外部介面715、操作按鈕714等。而且，亦設置用於操作可攜式資訊終端機之觸控筆712。上述實施例中所說明之半導體裝置係設置於主體711中。因此，可攜式資訊終端機可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
圖13C為安裝電子紙之電子書閱讀器。電子書閱讀器720具有外殼721及外殼723之兩外殼。外殼721及外殼723分別設置顯示部725及顯示部727。外殼721及外殼723藉由樞紐737連接並可沿樞紐737開啟及關閉。而且，外殼721設置電力開關731、操作鍵733、揚聲器735等。上述實施例中所說明之半導體裝置係設置於外殼721及外殼723之至少之一中。因此，電子書閱讀器可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
圖13D為行動電話，包括外殼740及外殼741之兩外殼。而且，外殼740及外殼741處於一種狀態，其中如圖13D中所描繪之開發可藉由滑動而使得其一移動而與另一疊置；因此，可減少行動電話之尺寸，此使行動電話適於攜帶。外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、相機鏡頭747、外部連接端子748等。外殼740包括用於充電行動電話之太陽能電池749、外部記憶體槽750等。顯示面板742具有觸控面板功能。以影像顯示之複數操作鍵745藉由圖13D中虛線表示。此外，天線併入外殼741。上述實施例中所說明之半導體裝置係設置於外殼740及741之至少之一中。因此，行動電話可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
圖13E為數位相機，包括主體761、顯示部767、目鏡763、操作開關764、顯示部765、電池766等。上述實施例中所說明之半導體裝置係設置於主體761中。因此，數位相機可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
圖13F為電視裝置。電視裝置770包括外殼771、顯示部773、支架775等。藉由外殼771之操作開關或遙控器780可操作電視裝置770。外殼771及遙控器780安裝上述實施例中所說明之半導體裝置。因此，電視裝置可以高速執行資料之寫入及讀取，並以充分減少之電力消耗長時間儲存資料。
因而，本實施例中所說明之電子裝置安裝依據上述實施例之半導體裝置。因此，可體現具低電力消耗之電子裝置。
本申請案係依據2010年3月19日向日本專利處提出申請之序號2010-064819日本專利申請案，其整個內容係以提及方式併入本文。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108、108a、108b、146．．．閘極絕緣層
110、110a、110b、148．．．閘極電極
116、116a、116b．．．通道形成區
120、120a、120b、120c．．．雜質區
122．．．金屬層
124、124a、124b、124c．．．金屬化合物區
126、142c、152、153、156a、156b、159a、159b．．．電極
128、140、150、154．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
144．．．氧化物半導體層
158．．．佈線
160、162．．．電晶體
164．．．電容器
170．．．基底基板
172．．．含氮層
174．．．氧化物膜
180、182．．．選擇電晶體
190．．．記憶格
701、702、721、723、740、741、771．．．外殼
703、713、725、727、765、767、773．．．顯示部
704．．．鍵盤
711、761．．．主體
712．．．觸控筆
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
731．．．電力開關
733、745．．．操作鍵
735、743．．．揚聲器
737．．．樞紐
742‧‧‧顯示面板
744‧‧‧麥克風
746‧‧‧指向裝置
747‧‧‧相機鏡頭
748‧‧‧外部連接端子
749‧‧‧太陽能電池
750‧‧‧外部記憶體槽
763‧‧‧目鏡
764‧‧‧操作開關
766‧‧‧電池
770‧‧‧電視裝置
775‧‧‧支架
780‧‧‧遙控器
圖1A至1C為半導體裝置之電路圖。
圖2為半導體裝置之電路圖。
圖3為半導體裝置之電路圖。
圖4為時序圖。
圖5為時序圖。
圖6A及6B為半導體裝置之截面圖及平面圖。
圖7A及7B為半導體裝置之截面圖及平面圖。
圖8A至8C各為半導體裝置之截面圖。
圖9A至9D為截面圖，描繪半導體裝置之製造步驟。
圖10A至10D為截面圖，描繪半導體裝置之製造步驟。
圖11A至11D為截面圖，描繪半導體裝置之製造步驟。
圖12A至12D為截面圖，描繪半導體裝置之製造步驟。
圖13A至13F各描繪包括半導體裝置之電子裝置。
160、162．．．電晶體
164．．．電容器
180、182．．．選擇電晶體
190．．．記憶格

Claims (10)

  1. 一種半導體裝置，包含：第一記憶格；及第二記憶格，電性連接該第一記憶格，其中該第一記憶格及該第二記憶格各包含：第一電晶體；第二電晶體，電性連接該第一電晶體；及電容器，電性連接該第一電晶體及該第二電晶體，其中該第一記憶格之該第一電晶體進一步包含：電極；設置於該電極之上的氧化物半導體層；該氧化物半導體層上之閘極絕緣層；及該閘極絕緣層上之第一閘極電極，及其中該第二記憶格之該第一電晶體進一步包含：該氧化物半導體層；該氧化物半導體層上之該閘極絕緣層；及該閘極絕緣層上之第二閘極電極，及其中該氧化物半導體層包括包含In、Ga及Zn之氧化物半導體材料。
  2. 如申請專利範圍第1項之半導體裝置，其中該電極接觸該第一記憶格之該第一電晶體之源極，及接觸該第二記憶格之該第一電晶體之汲極。
  3. 一種半導體裝置，包含： 源極線；位元線；m條(m為大於或等於2之整數)信號線；m條字線；選擇線；第一至第m記憶格，於該源極線與該位元線之間串聯連接；及選擇電晶體，其閘極端子電性連接該選擇線，其中該第一至第m記憶格各包含：第一電晶體，包含第一閘極端子、第一源極端子及第一汲極端子；第二電晶體，包含第二閘極端子、第二源極端子及第二汲極端子；及電容器，其中該第二電晶體包括氧化物半導體層，其中該源極線經由該選擇電晶體而電性連接該第m記憶格中該第一源極端子，其中該位元線電性連接該第一記憶格中該第二汲極端子，及電性連接該第一記憶格中該第一汲極端子，其中該第k(k為大於或等於1及小於或等於m之自然數)條信號線電性連接該第k記憶格中該第二閘極端子，其中該第k條字線電性連接該第k記憶格中該電容器之一端子， 其中該第l(l為大於或等於2及小於或等於m之自然數)記憶格中該第二汲極端子電性連接該第(l-1)記憶格中該第一閘極端子、該第(l-1)記憶格中該第二源極端子、及該第(l-1)記憶格中該電容器之該另一端子，其中該第m記憶格中該第一閘極端子、該第m記憶格中該第二源極端子、及該第m記憶格中該電容器之該另一端子彼此電性連接，及其中該第l記憶格中該第一汲極端子電性連接該第(l-1)記憶格中該第一源極端子。
  4. 一種半導體裝置，包含：源極線；位元線；m條(m為大於或等於2之整數)信號線；m條字線；第一選擇線；第二選擇線；第一至第m記憶格，於該源極線與該位元線之間串聯連接；第一選擇電晶體，其閘極端子電性連接該第一選擇線；及第二選擇電晶體，其閘極端子電性連接該第二選擇線，其中該第一至第m記憶格各包含：第一電晶體，包含第一閘極端子、第一源極端子 及第一汲極端子；第二電晶體，包含第二閘極端子、第二源極端子及第二汲極端子；及電容器，其中該第二電晶體包括氧化物半導體層，其中該源極線經由該第二選擇電晶體而電性連接該第m記憶格中該第一源極端子，其中該位元線電性連接該第一記憶格中該第二汲極端子，及經由該第一選擇電晶體而電性連接該第一記憶格中該第一汲極端子，其中該第k(k為大於或等於1及小於或等於m之自然數)條信號線電性連接該第k記憶格中該第二閘極端子，其中該第k條字線電性連接該第k記憶格中該電容器之一端子，其中該第l(l為大於或等於2及小於或等於m之自然數)記憶格中該第二汲極端子電性連接該第(l-1)記憶格中該第一閘極端子，該第(l-1)記憶格中該第二源極端子，及該第(l-1)記憶格中該電容器之該另一端子，其中該第m記憶格中該第一閘極端子、該第m記憶格中該第二源極端子、及該第m記憶格中該電容器之該另一端子彼此電性連接，及其中該第l記憶格中該第一汲極端子電性連接該第(l-1)記憶格中該第一源極端子。
  5. 如申請專利範圍第3或4項之半導體裝置，其中該第一電晶體包含：通道形成區，設置於包括半導體材料之基板中；雜質區，經設置使得該通道形成區夾於該等雜質區之間；該通道形成區上之第一閘極絕緣層；及第一閘極電極，設置於該第一閘極絕緣層之上以便與該通道形成區重疊，及其中該第二電晶體包含：第二源極電極及第二汲極電極，其電性連接該氧化物半導體層；第二閘極電極，設置於該氧化物半導體層之上；及第二閘極絕緣層，設置於該氧化物半導體層與該第二閘極電極之間。
  6. 如申請專利範圍第5項之半導體裝置，其中該第l記憶格中該第二汲極電極及該第(l-1)記憶格中該第二源極電極係從相同導電層形成。
  7. 如申請專利範圍第5項之半導體裝置，其中該第l記憶格中該第二汲極電極、該第(l-1)記憶格中該第二源極電極、及該第(l-1)記憶格中該第一閘極電極係從相同導電層形成。
  8. 如申請專利範圍第5項之半導體裝置，其中包括該半導體材料之該基板為單晶半導體基板或 SOI基板。
  9. 如申請專利範圍第5項之半導體裝置，其中該半導體材料為矽。
  10. 如申請專利範圍第3或4項之半導體裝置，其中該氧化物半導體層包括包含In、Ga及Zn之氧化物半導體材料。
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