JP4251815B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルを構成するキャパシタの蓄電の有無によって記憶情報を記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルの構成が１素子型（１トランジスタおよび１キャパシタ）であり、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。
【０００３】
図９は、ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【０００４】
図９を参照して、メモリセル５００は、ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５０４とを備える。ＮチャネルＭＯＳトランジスタ５０２は、ビット線５０８およびキャパシタ５０４に接続され、ゲートがワード線５０６に接続される。キャパシタ５０４のＮチャネルＭＯＳトランジスタ５０２との接続端と異なるもう一端は、セルプレート５１０に接続される。
【０００５】
ＮチャネルＭＯＳトランジスタ５０２は、データ書込時およびデータ読出時のみ活性化されるワード線５０６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】
キャパシタ５０４は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５０４に印加されることによってキャパシタ５０４の充放電が行なわれ、データの書込みが行なわれる。
【０００７】
すなわち、データ“１”の書込みが行なわれるときは、ビット線５０８が電源電圧Ｖｃｃにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、キャパシタ５０４に電荷が蓄電される。そして、このキャパシタ５０４に電荷が蓄電されている状態がデータ“１”に対応する。
【０００８】
また、データ“０”の書込みが行なわれるときは、ビット線５０８が接地電圧ＧＮＤにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、キャパシタ５０４からＮチャネルＭＯＳトランジスタ５０２を介してビット線５０８に電荷が放電される。そして、このキャパシタ５０４に電荷が蓄電されていない状態が記憶データ“０”に対応する。
【０００９】
一方、データの読出しが行なわれるときは、予めビット線５０８が電圧Ｖｃｃ／２にプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８とキャパシタ５０４が通電する。これによって、キャパシタ５０４の蓄電状態に応じた微小な電圧変化がビット線５０８に現われ、図示しないセンスアンプがその微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅する。このビット線５０８の電圧レベルが読出されたデータの状態に対応する。
【００１０】
なお、上述したデータの読出動作は破壊読出であるので、読出されたデータに応じてビット線５０８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線５０６が活性化され、上述したデータの書込動作と同様の動作でキャパシタ５０４への再チャージが行なわれる。これによって、データの読出に応じて一旦破壊されたデータが元の状態に復帰する。
【００１１】
ここで、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタ５０４の電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、データの読出しにおいて、記憶データに対応したビット線５０８の電圧変化が検出できなくなる前に、データを一旦読出して再度書込むというリフレッシュ動作が実施される。
【００１２】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があり、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Static Random Access Memory）に対して高速化・低消費電力化の観点からは劣る。しかしながら、ＤＲＡＭは、上述したように、メモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。
【００１３】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。
【００１４】
図１０は、６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【００１５】
図１０を参照して、メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２〜７０８と、ＰチャネルＭＯＳトランジスタ７１０，７１２と、記憶ノード７１４，７１６とを備える。
【００１６】
メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７１０からなるインバータと、ＮチャネルＭＯＳトランジスタ７０４およびＰチャネルＭＯＳトランジスタ７１２からなるインバータとを交差接続したフリップフロップが、トランスファゲートである２個のＮチャネルＭＯＳトランジスタ７０６，７０８を介してビット線対７１８，７２０に接続される構成となっている。
【００１７】
メモリセル７００においては、記憶ノード７１４，７１６の電圧レベルの状態が記憶データに対応し、たとえば記憶ノード７１４，７１６がそれぞれＨレベル，Ｌレベルであるときが記憶データ“１”に対応し、その逆の状態が記憶データ“０”に対応する。交差接続された記憶ノード７１４，７１６上のデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、この点において、キャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。
【００１８】
メモリセル７００においては、データの書込みが行なわれるときは、ビット線対７１８，７２０に書込データに対応した相反する電圧を印加し、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮすることによって、フリップフロップの状態を設定する。一方、データの読出しは、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮし、記憶ノード７１４，７１６の電位をビット線７１８，７２０に伝達し、このときのビット線７１８，７２０の電圧変化を検出することによって行なわれる。
【００１９】
このメモリセル７００は、６個のバルクのトランジスタで構成されるが、４個のバルクのトランジスタで構成可能なメモリセルを備えるＳＲＡＭも存在する。
【００２０】
図１１は、４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【００２１】
図１１を参照して、メモリセル７５０は、メモリセル７００におけるＰチャネルＭＯＳトランジスタ７１０，７１２に代えて、それぞれＰチャネル薄膜トランジスタ（ＰチャネルＴＦＴ（Thin Film Transistor）：以下、薄膜トランジスタを「ＴＦＴ」と称する。）７３０，７３２を備える。このＰチャネルＴＦＴ７３０，７３２には、高抵抗が用いられることもある。なお、４トランジスタＳＲＡＭの「４トランジスタ」とは、１つのメモリセルがバルクのトランジスタを４個備えているという意味で用いている。また、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作りこまれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作りこまれるトランジスタを「バルクトランジスタ」と称する。
【００２２】
メモリセル７５０の動作原理は、メモリセル７００と基本的に同じであるので、説明は繰り返さない。
【００２３】
このＰチャネルＴＦＴ７３０，７３２は、ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に形成されるため、４トランジスタＳＲＡＭは、６トランジスタＳＲＡＭと比較してセル面積を小さくできるという利点を有する一方、６トランジスタＳＲＡＭと比較して低電圧特性に劣るため、近年の半導体記憶装置に要求される低電圧化の傾向に対応できず、現在はあまり使用されていない。
【００２４】
【発明が解決しようとする課題】
上述したように、現在主流のシングルメモリセルのＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、リフレッシュ動作が不可欠である。
【００２５】
また、従来のＤＲＡＭにおいては、データを読出す際、メモリセルのキャパシタが保持する電荷の状態をビット線に完全に伝えるために、アクセストランジスタを駆動するワード線の電圧を電源電圧からブーストする必要があり、データ読出し後のキャパシタの電位は、ビット線のプリチャージ電圧１／２Ｖｃｃに近くなる。したがって、データは読出されるとともに破壊され、データを読出した後、データの再書込動作が必要となる。
【００２６】
一方、ＳＲＡＭは、リフレッシュ動作が不要であるが、６個または４個のバルクトランジスタを必要とする。また、ＳＲＡＭは、動作を安定化するため、図１０，１１においてドライバトランジスタと呼ばれるＮチャネルＭＯＳトランジスタ７０２，７０４とアクセストランジスタと呼ばれるＮチャネルＭＯＳトランジスタ７０６，７０８との電流駆動能力比（セルレシオと称される。）を２〜３以上とする必要があり、ドライバトランジスタのゲート幅を大きく設計する必要がある。したがって、ＳＲＡＭは、メモリセルが大型化し、高集積化・大容量化に対応できない。
【００２７】
このように、従来のＤＲＡＭおよびＳＲＡＭは、ともに、その特性および構造に一長一短がある。
【００２８】
しかしながら、今後、ＩＴ技術のさらなる発展とあいまって、高性能化（高速化かつ低消費電力化）および高集積化・大容量化をともに満足する半導体記憶装置への期待は大きい。
【００２９】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供することである。
【００３０】
また、この発明の別の目的は、リフレッシュ動作を必要とせず、さらに、記憶データへのアクセスを高速化し、動作速度の高速化をさらに図ったメモリセルを備える半導体記憶装置を提供することである。
【００３１】
さらに、この発明の別の目的は、リフレッシュ動作を必要とせず、さらに、記憶データを破壊することなく読出すことができ、動作速度の高速化をさらに図ったメモリセルを備える半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線対とを備え、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータを記憶する第１のメモリセルと、データが反転された反転データを記憶する第２のメモリセルとを含み、第１のメモリセルは、データの論理レベルに応じた電荷を保持する第１の容量素子と、ワード線に印加される電圧によって駆動され、ビット線対の一方のビット線と第１の容量素子との間で電荷のやり取りを行なう第１のアクセストランジスタと、第１の容量素子から漏洩する電荷を補填する第１の電荷補填回路とからなり、第２のメモリセルは、反転データの論理レベルに応じた電荷を保持する第２の容量素子と、ワード線に印加される電圧によって駆動され、ビット線対の他方のビット線と第２の容量素子との間で電荷のやり取りを行なう第２のアクセストランジスタと、第２の容量素子から漏洩する電荷を補填する第２の電荷補填回路とからなる。
【００３３】
この発明による半導体記憶装置においては、複数のメモリセルの各々は、互いに反転したデータを記憶する第１および第２のメモリセルを含み、第１のメモリセルは、第１の容量素子から漏洩する電荷を補填する第１の電荷補填回路を含み、第２のメモリセルは、第２の容量素子から漏洩する電荷を補填する第２の電荷補填回路を含む。
【００３４】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。
【００３５】
好ましくは、第１および第２の電荷補填回路は、それぞれ第１および第２のインバータで構成され、第１の電荷補填回路の出力ノードは、第１の容量素子を第１のアクセストランジスタに接続する第１の記憶ノードに接続され、第１の電荷補填回路の入力ノードは、第２の容量素子を第２のアクセストランジスタに接続する第２の記憶ノードに接続され、第２の電荷補填回路の出力ノードは、第２の記憶ノードに接続され、第２の電荷補填回路の入力ノードは、第１の記憶ノードに接続される。
【００３６】
第１および第２の電荷補填回路は、それぞれ第１および第２のインバータで構成され、第１および第２のインバータは、交差接続される。
【００３７】
したがって、この発明によれば、第１および第２のインバータによってラッチ機能が構成され、第１および第２の記憶ノードに記憶情報を安定して保持することができる。
【００３８】
好ましくは、第１および第２のアクセストランジスタの各々は、第１のＮチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続される、多結晶ポリシリコンで構成された抵抗素子と、一方が出力ノードに接続され、他方が接地ノードに接続される第２のＮチャネルＭＯＳトランジスタとからなる。
【００３９】
第１および第２のメモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部に多結晶ポリシリコンで構成された抵抗素子が用いられる。
【００４０】
したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、多結晶ポリシリコンで構成された抵抗素子はバルクトランジスタの上層に形成できるので、メモリセルのサイズをさらに縮小できる。
【００４１】
好ましくは、第２のＮチャネルＭＯＳトランジスタの電流駆動能力は、第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である。
【００４２】
このメモリセルは容量素子を備えるので、ドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力がアクセストランジスタである第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下であっても、データの読出動作が安定して行われる。
【００４３】
したがって、この発明によれば、第１のＮチャネルＭＯＳトランジスタの電流駆動能力に対して、第２のＮチャネルＭＯＳトランジスタの電流駆動能力を通常必要とされる２〜３倍以上とする必要がなく、第２のＮチャネルＭＯＳトランジスタを小型化でき、メモリセルのサイズを縮小できる。
【００４４】
好ましくは、複数のメモリセルの各々からデータを読出すとき、複数のメモリセルの各々に対応するワード線は、電源電圧以下の電圧が印加される。
【００４５】
このメモリセルは、電荷補填回路を備えるため、アクセストランジスタを駆動するワード線の電圧をブーストすることなく、電源電圧以下の電圧でデータの読出しを行うことができる。
【００４６】
したがって、この発明によれば、データの読出時に記憶ノードの電位変化を小さくすることができ、非破壊読出しが実現される。
【００４７】
好ましくは、複数のメモリセルの各々に対応するワード線に印加される電圧は、第１のＮチャネルＭＯＳトランジスタの電流駆動能力が第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるように設定される。
【００４８】
メモリセルに記憶されるデータへのアクセス性を劣化させないように、アクセストランジスタの電流駆動能力はある程度確保される必要がある。一方、アクセストランジスタの電流駆動能力がドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるようにワード線に印加される電圧が設定されることによって、ドライバトランジスタとアクセストランジスタとのセルレシオは２以下となるが、このメモリセルは容量素子を備えるので、メモリセルの動作が安定化される。
【００４９】
したがって、この発明によれば、データへのアクセス性を劣化させないようにアクセストランジスタの電流駆動能力を確保しつつ、セルレシオが２以下となっても、メモリセルの動作は安定する。
【００５０】
好ましくは、抵抗素子は、Ｐチャネル薄膜トランジスタで構成される。
したがって、この発明によれば、Ｐチャネル薄膜トランジスタをバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。
【００５１】
好ましくは、抵抗素子は、第１および第２の記憶ノードから漏洩するリーク電流の１０倍以上の電流供給能力を有する。
【００５２】
抵抗素子は、記憶ノードの充電状態が十分に維持されるのに必要な電流を供給可能であり、記憶ノードの状態を安定させる。
【００５３】
したがって、この発明によれば、安定してメモリセルにデータを記憶することができる。
【００５４】
好ましくは、第１および第２の電荷補填回路は、それぞれ第１および第２のＰチャネル薄膜トランジスタで構成され、第１のＰチャネル薄膜トランジスタは、一方が電源ノードに接続され、第１の容量素子を第１のアクセストランジスタに接続する第１の記憶ノードに他方が接続され、第２の容量素子を第２のアクセストランジスタに接続する第２の記憶ノードにゲートが接続され、第２のＰチャネル薄膜トランジスタは、一方が電源ノードに接続され、他方が第２の記憶ノードに接続され、ゲートが第１の記憶ノードに接続される。
【００５５】
第１および第２の電荷補填回路は、それぞれ第１および第２のＰチャネル薄膜トランジスタで構成され、第１および第２のＰチャネル薄膜トランジスタは、交差接続される。
【００５６】
したがって、この発明によれば、第１および第２のＰチャネル薄膜トランジスタによってラッチ機能が構成され、第１および第２の記憶ノードに記憶情報を保持することができる。
【００５７】
好ましくは、第１および第２のメモリセルは、隣接して配置され、一方のビット線および他方のビット線は、並行して配線される。
【００５８】
したがって、この発明によれば、データ読出動作時にビット線対のノイズの低減を図ることができる。
【００５９】
また、この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線と、メモリセルの行ごとに配列される複数の内部信号線とを備え、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに応じた電荷を保持する容量素子と、ワード線に印加される電圧によって駆動され、ビット線と容量素子との間で電荷のやり取りを行なう第１のトランジスタと、容量素子から漏洩する電荷をデータの論理レベルに応じて補填する電荷補填回路と、容量素子を第１のトランジスタと接続する記憶ノードと電荷補填回路との間に接続される第２のトランジスタとを含み、第２のトランジスタは、内部信号線に印加される電圧によって駆動され、データの読出時に電荷補填回路を記憶ノードと分離する。
【００６０】
この発明による半導体記憶装置においては、複数のメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持する容量素子から漏洩する電荷を補填する電荷補填回路と、容量素子をアクセストランジスタと接続する記憶ノードと電荷補填回路との間に接続され、データの読出時に電荷補填回路を記憶ノードと分離する第２のトランジスタとを含む。
【００６１】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができ、さらに、非破壊でデータを読出すことができる。
【００６２】
好ましくは、電荷補填回路は、第２のトランジスタに入力ノードが接続される第１のインバータと、第１のインバータの出力ノードに入力ノードが接続され、第１のインバータの入力ノードに出力ノードが接続される第２のインバータとを含み、第１および第２のトランジスタは、それぞれ第１および第２のＮチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続されるＰチャネル薄膜トランジスタと、一方が出力ノードに接続され、他方が接地ノードに接続される第３のＮチャネルＭＯＳトランジスタとからなる。
【００６３】
メモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部にＰチャネル薄膜トランジスタが用いられる。
【００６４】
したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、Ｐチャネル薄膜トランジスタはバルクトランジスタの上層に形成できるので、メモリセルのサイズをさらに縮小できる。
【００６５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００６７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。
【００６８】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。
【００６９】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００７０】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００７１】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００７２】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００７３】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱ１５のメモリセルアレイ３６への読み書きが行なわれる。
【００７４】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００７５】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００７６】
一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。
【００７７】
メモリセルアレイは３６は、後述するメモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００７８】
図２は、半導体記憶装置１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【００７９】
図２を参照して、半導体記憶装置１０におけるメモリセルは、１ビットのデータに対して、そのデータと、そのデータを反転したデータとをそれぞれ記憶する２つのメモリセル５０Ａ，５０Ｂが割り当てられたツインメモリセルの構成をとる。メモリセル５０Ａは、ＮチャネルＭＯＳトランジスタ５２Ａと、キャパシタ５４Ａと、電荷補填回路５６Ａとを備え、メモリセル５０Ｂは、ＮチャネルＭＯＳトランジスタ５２Ｂと、キャパシタ５４Ｂと、電荷補填回路５６Ｂとを備える。
【００８０】
ＮチャネルＭＯＳトランジスタ５２Ａは、ビット線対６８Ａ，６８Ｂの一方のビット線６８Ａおよびキャパシタ５４Ａに接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２Ａは、データ書込時およびデータ読出時のみ活性化されるワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００８１】
キャパシタ５４Ａは、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタ５４Ａは、一端がＮチャネルＭＯＳトランジスタ５２Ａに接続され、もう一端がセルプレート７０に接続される。そして、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介して２進情報“１”，“０”に対応した電圧をキャパシタ５４Ａに印加することによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。
【００８２】
電荷補填回路５６Ａは、ＰチャネルＴＦＴ５６２およびＮチャネルＭＯＳトランジスタ５６４からなるインバータで構成され、このインバータの入力ノードおよび出力ノードは、それぞれノード６４，６２に接続される。
【００８３】
ＮチャネルＭＯＳトランジスタ５２Ｂは、ビット線対６８Ａ，６８Ｂのもう一方のビット線６８Ｂおよびキャパシタ５４Ｂに接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２Ｂは、ＮチャネルＭＯＳトランジスタ５２Ａと共通のワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００８４】
キャパシタ５４Ｂは、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタ５４Ｂは、一端がＮチャネルＭＯＳトランジスタ５２Ｂに接続され、もう一端がセルプレート７０に接続される。そして、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介して２進情報“１”，“０”に対応した電圧をキャパシタ５４Ｂに印加することによって、キャパシタ５４Ｂの充放電が行なわれ、データの書込みが行なわれる。キャパシタ５４Ｂは、キャパシタ５４Ａが記憶する記憶データが反転されたデータを記憶する。
【００８５】
電荷補填回路５６Ｂは、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳトランジスタ５６８からなるインバータで構成され、このインバータの入力ノードおよび出力ノードは、それぞれノード６２，６４に接続される。
【００８６】
なお、ＮチャネルＭＯＳトランジスタ５２Ａおよびキャパシタ５４Ａ並びにＮチャネルＭＯＳトランジスタ５２Ｂおよびキャパシタ５４Ｂの構成は、一般的なＤＲＡＭの構成と同じである。
【００８７】
ＰチャネルＴＦＴ５６２，５６６は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【００８８】
なお、この発明においては、抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００８９】
ＰチャネルＴＦＴ５６２は、電源ノード７２およびノード６２に接続され、ゲートがノード６４に接続される。また、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２および接地ノード７４に接続され、ゲートがノード６４に接続される。
【００９０】
ＰチャネルＴＦＴ５６６は、電源ノード７２およびノード６４に接続され、ゲートがノード６２に接続される。また、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４および接地ノード７４に接続され、ゲートがノード６２に接続される。
【００９１】
半導体記憶装置１０におけるメモリセルにおいては、このＰチャネルＴＦＴ５６２およびＮチャネルＭＯＳトランジスタ５６４で構成されるインバータと、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳトランジスタ５６８で構成されるインバータとによるラッチ機能によって、互いに反転したデータを保持するキャパシタ５４Ａ，５４Ｂのリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【００９２】
以下、この半導体記憶装置１０におけるメモリセルの動作について説明する。
（１）データの書込み
このメモリセル５０Ａ，５０Ｂにおいては、バルクトランジスタのＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。また、バルクトランジスタのＯＦＦ電流によるノード６２，６４からのリーク電流は１×１０-15Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００９３】
上述した各電流値であれば、ＰチャネルＴＦＴ５６２，５６６のＯＮ電流は、それぞれノード６２，６４からのリーク電流を４桁上回るため、電源ノード７２からノード６２，６４を電源電圧に充電することができる。
【００９４】
いま、メモリセル５０Ａにデータ“０”が書込まれると、ノード６２の電圧は０Ｖとなるが、ノード６２が０Ｖとなることのみによっては、ノード６４は、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒オーダで電源ノード７２から電源電圧に充電されない。これは、次式において示される。
【００９５】
電源ノード７２の電源電圧を２Ｖとし、ノード６４の容量を数ｆＦ（ｆ（フェムト）ファラド、「ｆ」は１０-15を表わす。）、たとえば５ｆＦとした場合、ノード６４において次式が成り立つ。
【００９６】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝５ｆ×２＝１×１０-14
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11アンペア
充電時間ｔ＝Ｑ／Ｉ＝１×１０-3秒 …▲１▼
したがって、ノード６２が０Ｖとなることのみによっては、ノード６４が充電されるためには、μ（マイクロ、「μ」は１０-6を表わす。）秒からｍ（ミリ）秒オーダの時間を要するため、ノード６２の電圧が０Ｖになっても直ちにノード６４は充電されず、ノード６２は、ＰチャネルＴＦＴ５６２を介して再び充電されてしまう。
【００９７】
しかしながら、この半導体記憶装置１０におけるメモリセルにおいては、メモリセル５０Ａにデータ“０”が書込まれるのと同時に、メモリセル５０Ｂにデータ“１”が書込まれ、ノード６４は、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介してｎ（ナノ）秒オーダの書込動作時間で電源電圧に直ちに充電される。そうすると、ＮチャネルＭＯＳトランジスタ５６４が直ちにＯＮし、これによってノード６２は０Ｖに保持される。また、ノード６２が直ちに０Ｖになり、その状態が維持されることに応じて、ＮチャネルＭＯＳトランジスタ５６８はＯＦＦし、かつ、その状態を維持するので、ノード６４は電源電圧に保持される。
【００９８】
このようにして、メモリセル５０Ａ，５０Ｂにそれぞれ書込まれたデータ“０”，“１”に対応して、ノード６２，６４はそれぞれ０Ｖおよび電源電圧となり、これらの電圧状態は、電荷補填回路５６Ａ，５６Ｂが連動することによってラッチされ、その後リフレッシュ動作することなく、書込まれたデータの状態が保持される。
【００９９】
メモリセル５０Ａ，５０Ｂは、その回路構成が同じであるので、メモリセル５０Ａにデータ“１”が書込まれ、それに対応してメモリセル５０Ｂにデータ“０”が書込まれるときは、上述したメモリセル５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【０１００】
（２）データの読出し
半導体記憶装置１０におけるメモリセルからのデータの読出しは、メモリセル５０Ａ，５０Ｂにおいて、一般的なＤＲＡＭと同じ動作で行なわれる。すなわち、予めビット線６８Ａ，６８Ｂが電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線６６に印加されてワード線６６が活性化される。これによって、メモリセル５０Ａ，５０ＢにおいてＮチャネルＭＯＳトランジスタ５２Ａ，５２ＢがそれぞれＯＮし、キャパシタ５４Ａ，５４Ｂの蓄電状態に応じてビット線６８Ａ，６８Ｂにそれぞれ現われた微小な電圧変化が図示しないセンスアンプによって比較され、プリチャージ電圧１／２Ｖｃｃからの電圧変化の方向に応じて、ビット線対６８Ａ，６８Ｂの電圧が電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかまで増幅される。このビット線６８Ａの電圧レベルが記憶データの状態に対応する。
【０１０１】
ここで、ツインメモリセルの構成をとる半導体記憶装置１０においては、シングルメモリセルの半導体記憶装置と比較してデータを高速に読出すことができる。これは、以下の理由による。シングルメモリセルの半導体記憶装置においては、ビット線の電圧はプリチャージ電圧１／２Ｖｃｃと比較される。これに対して、半導体記憶装置１０においては、メモリセル５０Ａ，５０Ｂはそれぞれ互いに反転されたデータを記憶しているので、データの読出しにおいて、ビット線対６８Ａ，６８Ｂの電圧はプリチャージ電圧１／２Ｖｃｃからそれぞれ反対方向に微小変化し、ビット線対６８Ａ，６８Ｂの電位差がセンスアンプによって直接比較される。したがって、半導体記憶装置１０においては、シングルメモリセルの半導体記憶装置と比較して、センスアンプによって２倍の振幅でデータが検出されることになり、メモリセルから高速にデータが読出される。
【０１０２】
また、データが読出されると、ビット線対６８Ａ，６８Ｂの電圧がそれぞれ電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかに増幅されている状態で、再びワード線６６が活性化され、ＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂがそれぞれ再チャージされる。こうして、上述した（１）と同様の動作で、データの再書込みが行なわれる。
【０１０３】
ここで、この半導体記憶装置１０においては、データ読出時にワード線６６に印加される電圧は、電源電圧をブーストした電圧とすることなく、電源電圧以下の電圧とすることができる。
【０１０４】
ワード線６６への印加電圧を電源電圧がブーストされた電圧とすると、データの読出しに際してメモリセル５０Ａ，５０Ｂに記憶されていたデータが破壊され、データの再書込みが必要となる。これは、次の理由による。すなわち、データ読出後のノード６２の電位は、ビット線６８Ａの容量とキャパシタ５４Ａの容量とによって決まり、データ読出後のノード６４の電位は、ビット線６８Ｂの容量とキャパシタ５４Ｂの容量とによって決まる。ここで、ビット線対６８Ａ，６８Ｂの容量は、キャパシタ５４Ａ，５４Ｂの容量の１０倍以上はあるため、データ読出後のノード６２，６４の電位は、データ読出前の電位よりビット線対６８Ａ，６８Ｂの電位に近くなるからである。
【０１０５】
しかしながら、この半導体記憶装置１０におけるメモリセルは、一般的なＤＲＡＭと異なり、電荷補填回路５６Ａ，５６Ｂを備え、電荷補填回路５６Ａ，５６Ｂは、それぞれノード６２と接続されたＮチャネルＭＯＳトランジスタ５６４およびノード６４と接続されたＮチャネルＭＯＳトランジスタ５６８を含む。そして、これらのＮチャネルＭＯＳトランジスタ５６４，５６８の作用によって、ワード線６６の電圧をブーストすることなく電源電圧以下にすることができる。以下、その理由について説明する。
【０１０６】
メモリセル５０Ａ，５０Ｂにそれぞれデータ“０”，“１”が記憶されているときは、ＮチャネルＭＯＳトランジスタ５６４，５６８はそれぞれＯＮ，ＯＦＦしており、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２から電荷を引き抜き、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４から電荷を引き抜かない。
【０１０７】
一方、メモリセル５０Ａ，５０Ｂにそれぞれデータ“１”，“０”が記憶されているときは、ＮチャネルＭＯＳトランジスタ５６４，５６８はそれぞれＯＦＦ，ＯＮしており、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２から電荷を引き抜かず、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４から電荷を引き抜いている。
【０１０８】
したがって、この電荷補填回路５６Ａ，５６Ｂは、データの読出時に、ＮチャネルＭＯＳトランジスタ５６４，５６８によってノード６２，６４の電荷を引き抜くか否かという機能も有する。そして、この機能によって、キャパシタ５４Ａ，５４Ｂの電荷の状態をそれぞれビット線６８Ａ，６８Ｂに完全に伝えなくてもデータの読出しが可能となる。
【０１０９】
以下、メモリセル５０Ａ，５０Ｂにそれぞれデータ“０”，“１”が記憶されており、データの読出しが行なわれる場合について説明する。なお、メモリセル５０Ａ，５０Ｂにそれぞれデータ“１”，“０”が記憶されている場合については、メモリセル５０Ａ，５０Ｂの動作が入れ替わるだけであるので、その場合の説明は繰り返さない。
【０１１０】
データの読出時、メモリセル５０Ａにおいては、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介して流入する電荷をＮチャネルＭＯＳトランジスタ５６４が引き抜くので、ワード線６６の電圧がブーストされていなくても、ビット線６８Ａの電圧は、データ“０”が検出できる程度にプリチャージ電圧１／２Ｖｃｃから低下する。一方、ノード６２の電圧変化は、ＮチャネルＭＯＳトランジスタ５６４がノード６２上の電荷を引き抜いているため、０Ｖから小さい範囲に抑えられる。
【０１１１】
一方、メモリセル５０Ｂにおいては、ＮチャネルＭＯＳトランジスタ５６４によるノード６２上の電荷の引抜き効果によってノード６２の電圧変化が０Ｖから小さい範囲に抑えられることから、ＮチャネルＭＯＳトランジスタ５６８はＯＦＦ状態を維持し、ＮチャネルＭＯＳトランジスタ５６８はノード６４から電荷を引抜かない。そして、ノード６４からＮチャネルＭＯＳトランジスタ５２Ｂを介してビット線６８Ｂに流出する電荷をＰチャネルＴＦＴ５６６が補充するので、ワード線６６の電圧がブーストされていなくても、ビット線６８Ｂの電圧は、データ“１”が検出できる程度にプリチャージ電圧１／２Ｖｃｃから上昇する。
【０１１２】
なお、ＰチャネルＴＦＴ５６６のＯＮ電流は、ＮチャネルＭＯＳトランジスタ５２ＢのＯＮ電流に比較して小さいので、ＮチャネルＭＯＳトランジスタ５２ＢがＯＮした直後はノード６４の電圧がプリチャージ電圧１／２Ｖｃｃに近い値に低下するが、電源電圧Ｖｃｃが２Ｖであり、電荷補填回路５６Ａを構成するインバータの論理しきい値電圧（出力電圧が急激に変化するときの入力電圧）が０．３Ｖ程度に設計されるので、メモリセル５０ＡにおけるＮチャネルＭＯＳトランジスタ５６４がＯＦＦすることはない。また、データ読出動作が終了し、ＮチャネルＭＯＳトランジスタ５２ＢがＯＦＦした後は、ＰチャネルＴＦＴ５６６がノード６４上に電荷を補充するので、ノード６４は電源電圧Ｖｃｃに復帰する。
【０１１３】
このように、ワード線６６の電圧がブーストされていなくても、メモリセル５０Ａ，５０Ｂからのデータの読出しが可能であり、メモリセル５０Ａ，５０Ｂに記憶されているデータの状態を破壊することなく、ビット線６８Ａ，６８Ｂへデータを読出すことができる。
【０１１４】
以上のようにして、半導体記憶装置１０におけるメモリセルに対するデータの読み書きが行なわれ、また、ワード線６６の電圧をブーストせずにデータの非破壊読出しを行なうこともできる。
【０１１５】
なお、ワード線６６への印加電圧の下限については、後述するセルレシオの関係から、アクセストランジスタであるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂの電流駆動能力がドライバトランジスタであるＮチャネルＭＯＳトランジスタ５６４，５６８の電流駆動能力の半分以上（セルレシオが２以下）になるように決定すればよい。
【０１１６】
このメモリセル５０Ａ，５０Ｂにおいて、ＰチャネルＴＦＴ５６２，５６６を用いたのは、ＰチャネルＴＦＴ５６２，５６６はＮチャネルＭＯＳトランジスタ５６４，５６８の上層に形成することができ、ツインメモリセル化によるセル面積の増大を抑えるためである。これによって、１ビット当りのバルクトランジスタ数は４個となり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積が縮小される。
【０１１７】
さらに、このメモリセル５０Ａ，５０Ｂにおける特徴の１つとして、セルレシオを１に近い値（レシオレス）とすることができる。
【０１１８】
セルレシオとは、メモリセルにおけるドライバトランジスタ（図１０，１１に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０２，７０４、および図２に示したメモリセル５０Ａ，５０ＢにおけるＮチャネルＭＯＳトランジスタ５６４，５６８）と、アクセストランジスタ（図１０，１１に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０６，７０８、および図２に示したメモリセル５０Ａ，５０ＢにおけるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂ）との電流駆動能力比であり、一般に、ＳＲＡＭにおいては、メモリセルの動作を安定させるために、セルレシオは２〜３以上にすることとされている。このことは、ＳＲＡＭにおいては、一定のセルレシオを確保するために、ドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要があることを意味する。
【０１１９】
一方、このメモリセル５０Ａ，５０Ｂにおいては、ノード６２，６４にそれぞれ接続されるキャパシタ５４Ａ，５４Ｂが設けられる。このため、アクセストランジスタ５２Ａ，５２Ｂがそれぞれノード６２，６４を駆動する能力は、キャパシタ５４Ａ，５４Ｂによって抑えられる。すなわち、ドライバトランジスタ５６４，５６８およびアクセストランジスタ５２Ａ，５２Ｂ自体をレシオレスとしても、キャパシタ５４Ａ，５４Ｂによって、セルレシオを設けたのと同等の効果が得られる。したがって、従来のＳＲＡＭのように、セルレシオを確保するためドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要がなく、セル面積の縮小を図ることができる。
【０１２０】
なお、メモリセルの動作の安定性を考慮すると、メモリセル５０Ａ，５０Ｂにおいても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。
【０１２１】
これまでは、電荷補填回路５６Ａ，５６ＢにおいてＴＦＴを用いる構成について説明したが、ＴＦＴに代えて高抵抗を用いても同様の効果を有するメモリセルを実現することができる。
【０１２２】
図３は、図２のメモリセル５０Ａ，５０ＢにおけるＰチャネルＴＦＴ５６２，５６６に代えて、それぞれ高抵抗３５６２，３５６６を含む電荷補填回路５６Ｃ，５６Ｄをそれぞれ備えたメモリセル５０Ｃ，５０Ｄの回路構成を示した回路図である。高抵抗３５８２，３６０２以外のメモリセル５０Ｃ，５０Ｄの回路構成は、それぞれメモリセル５０Ａ，５０Ｂの回路構成と同じであるので、それらの説明は繰り返さない。
【０１２３】
なお、以下の説明では、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“０”，“１”が書込まれている状態について説明する。メモリセル５０Ｃ，５０Ｄにそれぞれデータ“１”，“０”が書込まれている状態についても、同様に考えることができるので、その場合の説明は繰り返さない。
【０１２４】
図３を参照して、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“０”，“１”が書込まれている状態では、ノード６２の電圧は０Ｖであり、ノード６４の電圧は電源電圧Ｖｃｃである。ここで、メモリセル５０Ｃにおいて、電源ノード７２から高抵抗３５６２およびＮチャネルＭＯＳトランジスタ５６４を介して常時電流が流れることになるので、高抵抗３５６２として抵抗値の高い抵抗を用いなければ、データの読み書きを行なっていないスタンバイ期間中の電流（以下、スタンバイ電流と称する。）が増加することとなる。
【０１２５】
一方、高抵抗３５６６の抵抗値が高すぎると、ノード６４においてＮチャネルＭＯＳトランジスタ５６８からリークするリーク電流が無視できなくなり、ノード６４の電位が低下する。
【０１２６】
したがって、少なくとも、リーク電流の１０倍程度の電流を高抵抗３５６６から供給することが、ノード６４の状態を安定させるために必要となる。電源電圧を２Ｖとし、リーク電流を１×１０-15Ａとすると、高抵抗３５６６にリーク電流の１０倍の電流１×１０-14Ａを流すためには、高抵抗３５６６の抵抗値は２×１０14Ω（オーム）以下であればよいことになる。
【０１２７】
以上の説明は、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“１”，“０”が書込まれている状態について考えれば、高抵抗３５６２についてもあてはまる。
【０１２８】
一方、高抵抗３５６２，３５６６の抵抗値の下限は、このメモリセル５０Ｃ，５０Ｄが搭載される半導体記憶装置１０のメモリ容量とスタンバイ電流の仕様によって定められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」は１０6を表わす。）ビットである場合に、スタンバイ電流を１０μＡに抑えるためには、１メモリセル当りの高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０-6Ａ）／（４×１０6ビット）＝２．５×１０-12Ａとなる。したがって、電源電圧が２Ｖであるので、高抵抗３５６２，３５６６の抵抗値は、Ｒ＝２Ｖ／（２．５×１０-12Ａ）＝８×１０11Ωとなる。以上より、上記条件においては、高抵抗３５６２，３５６６の抵抗値は、８×１０11Ω〜２×１０14Ωであればよい。
【０１２９】
以上のように、実施の形態１による半導体記憶装置１０によれば、電荷補填回路５６Ａ，５６Ｂをそれぞれ含むメモリセル５０Ａ，５０Ｂによるツインメモリセルを備えるので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、また、高速にデータの読出しが可能であり、さらに、データの非破壊読出しが可能なメモリセルが実現できる。
【０１３０】
また、実施の形態１による半導体記憶装置１０によれば、電荷補填回路５６Ａ，５６Ｂの一部にＴＦＴもしくは高抵抗を用い、さらに、ドライバトランジスタおよびアクセストランジスタのセルレシオをレシオレスとしたので、従来のＳＲＡＭと比較してセル面積が縮小されたメモリセルが実現できる。
【０１３１】
［実施の形態２］
実施の形態２による半導体記憶装置１１０は、実施の形態１による半導体記憶装置１０のメモリセル５０Ａ，５０Ｂにおいて、電荷補填回路５６Ａ，５６ＢにおけるＮチャネルＭＯＳトランジスタ５６４，５６８を含まないメモリセルを備える。
【０１３２】
実施の形態２による半導体記憶装置１１０の全体構成は、図１に示された実施の形態１による半導体記憶装置１０の全体構成と同じであるので、その説明は繰り返さない。
【０１３３】
図４は、半導体記憶装置１１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【０１３４】
図４を参照して、半導体記憶装置１１０におけるメモリセルは、メモリセル１５０Ａ，１５０Ｂのツインメモリセルで構成される。メモリセル１５０Ａ，１５０Ｂの回路構成は、実施の形態１で説明したメモリセル５０Ａ，５０Ｂの電荷補填回路５６Ａ，５６Ｂにおいて、それぞれＮチャネルＭＯＳトランジスタ５６４，５６８を備えない構成となっている。メモリセル１５０Ａ，１５０Ｂにおけるその他の回路構成は、実施の形態１で説明したメモリセル５０Ａ，５０Ｂの回路構成とそれぞれ同じであるので、その説明は繰り返さない。
【０１３５】
また、メモリセル１５０Ａ，１５０ＢにおけるＰチャネルＴＦＴ５６２，５６６以外の部分であるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂおよびキャパシタ５４Ａ，５４Ｂの構成および機能並びにノード６２，６４の接続構成についても、実施の形態１と同じであるので、それらの説明は繰り返さない。
【０１３６】
メモリセル１５０Ａ，１５０Ｂにおいては、このＰチャネルＴＦＴ５６２，５６６によって、ノード６２，６４からのリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【０１３７】
以下、このメモリセル１５０Ａ，１５０Ｂの動作について説明する。
（１）データの書込み
以下の説明では、メモリセル１５０Ａ，１５０Ｂにそれぞれデータ“０”，“１”が書込まれる場合について説明するが、メモリセル１５０Ａ，１５０Ｂにそれぞれデータ“１”，“０”が書込まれる場合についても、同様に考えることができるので、その場合の説明は省略する。
【０１３８】
データ書込時のビット線６８Ａ，６８Ｂ、ワード線６６、ＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂおよびキャパシタ５４Ａ，５４Ｂの動作もしくは状態については、実施の形態１と同じである。
【０１３９】
データの書込みに際してワード線６６が活性化されると、メモリセル１５０ＡにおいてＮチャネルＭＯＳトランジスタ５２Ａが駆動され、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介してノード６２に０Ｖの電圧が印加されることによって、メモリセル１５０ＢのＰチャネルＴＦＴ５６６がＯＮする。
【０１４０】
一方、メモリセル１５０ＡにおいてＮチャネルＭＯＳトランジスタ５２Ａが駆動されるのと同時に、メモリセル１５０ＢにおいてもＮチャネルＭＯＳトランジスタ５２Ｂが駆動され、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介してノード６４に電源電圧Ｖｃｃが印加されることによって、メモリセル１５０ＡのＰチャネルＴＦＴ５６２がＯＦＦする。
【０１４１】
したがって、その後、データの書込は終了したものとしてワード線６６が非活性化され、ＮチャネルＭＯＳトランジスタ５２Ａ，５２ＢがＯＦＦしても、ノード６２はＬレベルに維持され、ノード６４はＨレベルに維持される。
【０１４２】
ここで、メモリセル１５０Ａにおいては、ノード６２をＬレベルに強力にプルダウンするＮチャネルＭＯＳトランジスタが備えられていないため、ＰチャネルＴＦＴ５６２のＯＦＦ電流によるキャパシタ５４への電流リークが考えられるが、ＰチャネルＴＦＴ５６２のＯＦＦ電流をキャパシタ５４の蓄電状態に影響を与えるリーク電流と比較して十分小さくすることで、具体的には、ＰチャネルＴＦＴ５６２のＯＦＦ電流をノード６２からのリーク電流の１／１０より小さくなるように設定することで、ノード６２をＬレベルに強力にプルダウンするＮチャネルＭＯＳトランジスタを備えなくてもノード６２はＬレベルに維持される。
【０１４３】
（２）データの読出し
データの読出動作については、基本的な動作に関しては実施の形態１と同じであるので、その説明は省略するが、実施の形態２においては、実施の形態１におけるメモリセル５０Ａ，５０Ｂにそれぞれ含まれるＮチャネルＭＯＳトランジスタ５６４，５６８を備えていないため、実施の形態２におけるメモリセル１５０Ａ，１５０Ｂは、実施の形態１で説明したようなＮチャネルＭＯＳトランジスタ５６４，５６８によるノード６２，６４の電荷の引抜き機能を有さず、実施の形態２では、実施の形態１のようにワード線６６の電圧を下げることはできない。したがって、この半導体記憶装置１１０においては、一般的なＤＲＡＭと同様に、ワード線６６には電源電圧をブーストした電圧が印加される。
【０１４４】
以上のようにして、メモリセル１５０Ａ，１５０Ｂに対する記憶データの読み書きが行なわれる。
【０１４５】
この実施の形態２による半導体記憶装置１１０の１ビットあたりのバルクトランジスタ数は２個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。
【０１４６】
以上のように、実施の形態２による半導体記憶装置１１０によれば、電荷の補填が可能なＰチャネルＴＦＴ５６２，５６６をそれぞれ含むメモリセル１５０Ａ，１５０Ｂによるツインメモリセルを備えるので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、特に、従来のＳＲＡＭと比較してセル面積が大幅に縮小されるメモリセルが実現できる。
【０１４７】
［実施の形態３］
実施の形態１，２による半導体記憶装置１０，１１０のメモリセルがツインメモリセルで構成されるのに対し、実施の形態３による半導体記憶装置２１０のメモリセルはシングルメモリセルで構成され、データ読出時に電荷補填回路がキャパシタから分離されることによって、データの非破壊読出しが実現される。
【０１４８】
図５は、半導体記憶装置２１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【０１４９】
図５を参照して、メモリセル２５０は、ＮチャネルＭＯＳトランジスタ５２と、キャパシタ５４と、電荷補填回路２５６と、ＮチャネルＭＯＳトランジスタ７６とを備える。電荷補填回路２５６は、インバータ５８，６０と、ノード２６２，２６４とを含み、インバータ５８は、ＰチャネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５８４からなり、インバータ６０は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳトランジスタ６０４からなる。
【０１５０】
ＮチャネルＭＯＳトランジスタ５２は、ビット線６８およびキャパシタ５４に接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２は、データ書込時およびデータ読出時に活性化されるデータ線６６によって駆動され、データ書込みおよびデータ読出時にメモリセル２５０をビット線６８と電気的に接続するアクセストランジスタであり、その機能および動作は、実施の形態１，２で説明したＮチャネルＭＯＳトランジスタ５２Ａと同じである。
【０１５１】
キャパシタ５４は、一端がＮチャネルＭＯＳトランジスタ５２に接続され、もう一端がセルプレート７０に接続される。キャパシタ５４の機能も、実施の形態１，２で説明したキャパシタ５４Ａと同じである。
【０１５２】
ＮチャネルＭＯＳトランジスタ７６は、キャパシタ５４をＮチャネルＭＯＳトランジスタ５２と接続するノード７８およびノード２６２に接続され、ゲートが内部信号線８０に接続される。ＮチャネルＭＯＳトランジスタ７６は、図示されない制御回路から内部信号線８０に出力された内部信号／Ｒによって駆動され、内部信号／ＲがＬレベルであるとき、電荷補填回路２５６をノード７８から分離する。
【０１５３】
図６は、内部信号／Ｒの状態変化を示すタイミングチャートである。
図６を参照して、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがいずれもＨレベルであるスタンバイ期間中（タイミングＴ１以前）は、Ｈレベルとなる。また、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがそれぞれＬレベル，Ｈレベルであるデータ読出動作中（タイミングＴ１〜Ｔ２）は、Ｌレベルとなる。さらに、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがいずれもＬレベルであるデータ書込動作中（タイミングＴ２〜Ｔ３）は、Ｈレベルとなる。
【０１５４】
したがって、再び図５を参照して、ＮチャネルＭＯＳトランジスタ７６は、データ読出動作時のみ非活性化され、データ読出動作中は、電荷補填回路２５６をノード７８と分離する。
【０１５５】
ＰチャネルＴＦＴ５８２は、電源ノード７２およびノード２６４に接続され、ゲートがノード２６２に接続される。また、ＮチャネルＭＯＳトランジスタ５８４は、ノード２６４および接地ノード７４に接続され、ゲートがノード２６２に接続される。
【０１５６】
ＰチャネルＴＦＴ６０２は、電源ノード７２およびノード２６２に接続され、ゲートがノード２６４に接続される。また、ＮチャネルＭＯＳトランジスタ６０４は、ノード２６２および接地ノード７４に接続され、ゲートがノード２６４に接続される。
【０１５７】
メモリセル２５０においては、このインバータ５８とインバータ６０とによって構成されるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【０１５８】
以下、このメモリセル２５０の動作について説明する。
（１）データ“０”の書込み
データ書込時は、内部信号／Ｒに応じてＮチャネルＭＯＳトランジスタ７６がＯＮしており、電荷補填回路２５６は、ノード７８と電気的に接続されている。
【０１５９】
このメモリセル２５０においては、バルクトランジスタのＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。また、キャパシタ５４およびバルクトランジスタのＯＦＦ電流によるノード２６２，２６４からのリーク電流は１×１０-15Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【０１６０】
上述した各電流値であれば、ＴＦＴのＯＮ電流は、ノード２６２，２６４からのリーク電流を４桁上回るため、電源ノード７２からノード２６２，２６４を電源電圧に充電することができる。
【０１６１】
ノード２６２の容量は、キャパシタ５４の容量、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、記憶データが安定的に読出されるために、ノード２６２の容量は、少なくとも５ｆＦ（５ｆ（フェムト）ファラド、「ｆ」は１０-15を表わす。）以上になるように設計される。一方、ノード２６４の容量は、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、ノード２６４の容量は、一般的なＳＲＡＭと同様に、１ｆＦ程度である。ノード２６２の容量が上述した最小値の５ｆＦであり、ノード２６４の容量が１ｆＦであれば、ノード２６２，２６４の容量比は５となる。
【０１６２】
この容量比をどの程度にするのが好ましいかは、このメモリセル２５０にデータ“０”を書込むことができる条件によって決まる。以下、この条件について説明する。
【０１６３】
メモリセル２５０にデータ“０”が書込まれると、ノード２６２の電圧は０Ｖとなるが、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒オーダでは、ノード２６４は、電源ノード７２から電源電圧に充電されない。これは、次式において示される。
【０１６４】
いま、電源ノード７２の電源電圧を２Ｖとした場合、ノード２６４において次式が成り立つ。
【０１６５】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０-15
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11アンペア
充電時間ｔ＝Ｑ／Ｉ＝２×１０-4秒 …▲２▼
したがって、ノード２６４が充電されるためには、μ（マイクロ、「μ」は１０-6を表わす。）秒オーダの時間を要する。そうすると、ノード２６２の電圧が０Ｖになっても、直ちにノード２６４は電源電圧に充電されないので、ノード２６２は、電源ノード７２からＰチャネルＴＦＴ６０２を介して充電され始める。そして、ノード２６４に比べてノード２６２の充電速度が速いと、ノード２６４が充電されてＰチャネルＴＦＴ６０２がＯＦＦする前にノード２６２が再充電されてしまうことになり、一旦ノード２６２に書込まれたデータ“０”は、最終的にデータ“１”となって、書込エラーが発生する。
【０１６６】
しかしながら、上述したノード２６２，２６４の容量比が大きければ、ノード２６４の充電速度がノード２６２の充電速度を上回り、ノード２６２が再充電される前にＰチャネルＴＦＴ６０２がＯＦＦし、また、ＮチャネルＭＯＳトランジスタ６０４がＯＮするので、ノード２６２はＮチャネルＭＯＳトランジスタ６０４によって０Ｖにプルダウンされ、書込エラーは発生しない。
【０１６７】
このノード６２，６４の容量比は、ＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧のばらつきを考慮すると、最低限５程度あればよいと考えられる。そして、データの書込みをさらに安定的に実現するために、ノード２６２と接続されるキャパシタ５４が設けられ、キャパシタ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度にすれば、ノード２６２，２６４の容量比は２０程度となり、データの書込みはさらに安定化される。なお、ＰチャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２とのＯＮ電流の比が１０倍程度ばらつくこと、およびＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧がばらつくことを考慮すると、ノード６２，６４の容量比は２０以上であることが望ましい。
【０１６８】
以上のように、ノード２６２，２６４に容量比を設けることによって、ノード２６４が電源電圧に充電される前にワード線６６を非活性化しても、データ“０”の書込みにおける書込エラーは発生しない。そして、ノード２６４の電圧が所定の電圧を超えるとＮチャネルＭＯＳトランジスタ６０４がＯＮし、これによってノード２６２は０Ｖに保持され、その後リフレッシュ動作することなく、書込まれたデータ“０”の状態が保持される。
【０１６９】
なお、この実施の形態３では、データの書込みを安定的に実現するためにキャパシタ５４を設けているが、キャパシタ５４を設けることなくトランジスタのゲート容量などでノード２６２，２６４の容量比が十分に確保できれば、キャパシタ５４を不要とすることもできる。
【０１７０】
（２）データ“１”の書込み
メモリセル２５０にデータ“１”が書込まれるときは、ノード２６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して直ちに充電され、これに応じてＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード２６４は直ちに０Ｖとなる。したがって、ノード２６２，２６４の電圧は早期に安定し、データ“１”の書込みの際にＴＦＴの性能による影響を受けることはない。
【０１７１】
そして、上述したように、ＰチャネルＴＦＴ６０２のＯＮ電流は、ノード２６２からのリーク電流を４桁上回るため、ノード２６２はＰチャネルＴＦＴ６０２によって電源電圧に保持され、その後リフレッシュ動作することなく、書込まれたデータ“１”の状態が保持される。
【０１７２】
図７，８は、上述した書込動作におけるノード６２，６４の電位変化を示す図である。図７は、メモリセル２５０にデータ“０”が書込まれるときのノード２６２，２６４の電位変化を示す図であり、図８は、メモリセル２５０にデータ“１”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【０１７３】
まず、メモリセル２５０にデータ“０”が書込まれるときのノード２６２，２６４の電位変化について説明する。
【０１７４】
図７を参照して、破線はノード２６２の電位変化を示し、実線はノード２６４の電位変化を示す。また、電源電圧は２Ｖとし、インバータ６０の論理しきい値電圧（出力電圧が急激に変化するときの入力電圧）は０．３Ｖとする。そして、時刻Ｔ１でワード線６６が活性化されるとする。
【０１７５】
時刻Ｔ１においてワード線６６が活性化されると、ノード２６２の電荷は、ＮチャネルＭＯＳトランジスタ５２を介してビット線６８へ引き抜かれ、ノード２６２の電位は直ちに０Ｖとなる。これに応じて、ノード２６４は、電源ノード７２からＰチャネルＴＦＴ５８２を介して充電され始めるが、ＴＦＴのＯＮ電流はバルクトランジスタのＯＮ電流よりも小さく、ノード２６４は直ちに充電されないため、ノード２６２も、電源ノード７２からＰチャネルＴＦＴ６０２を介して充電され始める。ただし、ノード２６２，２６４の容量比の関係上、ノード２６２の充電速度は、ノード２６４の充電速度に比べて遅い。そして、ワード線６６は、時刻Ｔ１の数１０μ秒後に非活性化される。
【０１７６】
ノード２６４の電位が時刻Ｔ１から約３０μ秒の時刻Ｔ２においてインバータ６０の論理しきい値電圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジスタ６０４がＯＮし、これに応じてノード２６２は０Ｖとなり、書込まれたデータ“０”の状態が安定する。なお、ノード２６４の電位がインバータ６０の論理しきい値電圧０．３Ｖを超えるまでにかかる時間約３０μ秒は、次式に基づいて確認される。
【０１７７】
ノード２６４の電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×０．３＝３×１０-16
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11Ａ
論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ＝３×１０-5秒 …▲３▼
一方、ノード２６４は、ＰチャネルＴＦＴ５８２によって充電され続け、上述した式▲２▼で示されたように、ノード２６４の充電が開始される時刻から約２００μ秒後の時刻Ｔ３で電源電圧の２Ｖに充電される。
【０１７８】
次に、メモリセル２５０にデータ“１”が書込まれる際のノード２６２，２６４の電位変化について説明する。
【０１７９】
図８を参照して、破線および実線は、それぞれノード２６２，２６４の電位変化を示し、時刻Ｔ１でワード線６６が活性化されるとする。時刻Ｔ１においてワード線６６が活性化されると、ノード２６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して電源電圧の２Ｖに直ちに充電される。これによって、ＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード２６４は直ちに０Ｖとなる。したがって、データ“１”の書込時は、ＴＦＴの特性の影響を受けない。
【０１８０】
（３）データの読出し
上述したように、データ読出時は、内部信号／ＲがＬレベルとなるので、ＮチャネルＭＯＳトランジスタ７６はＯＦＦし、電荷補填回路２５６は、ノード７８から分離される。そして、電荷補填回路２５６は、分離されたときの内部状態を維持する。
【０１８１】
電荷補填回路２５６がノード７８から分離されたときのＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４は、従来のＤＲＡＭと同じ構成であり、データの読出動作も従来のＤＲＡＭと同じように行なうことができる。すなわち、予めビット線６８が電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線６６に印加されてワード線６６が活性化される。これによってＮチャネルＭＯＳトランジスタ５２がＯＮし、キャパシタ５４の蓄電状態に応じたビット線６８の微小電圧変化が図示しないセンスアンプによって検出され、ビット線６８の電圧が電源電圧Ｖｃｃまたは接地電圧ＧＮＤまで増幅される。このビット線６８の電圧レベルが記憶データの状態に対応する。
【０１８２】
ここで、データ読出後、ノード７８の電圧はプリチャージ電圧Ｖｃｃ／２に近くなり、データ読出前のノード７８の電圧状態は維持されていない。従来のＤＲＡＭにおいては、このような状態は記憶データの破壊を意味し、データ読出後にビット線６８の電圧が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線６６を活性化してキャパシタ５４を再チャージし、上述した（１）または（２）と同様の動作でデータの再書込みが行なわれる。
【０１８３】
一方、このメモリセル２５０においては、データの読出しが完了した後、内部信号／ＲがＨレベルになり、電荷補填回路２５６がノード７８に再び接続される。そうすると、電荷補填回路２５６はデータ読出し前の状態を維持しているので、記憶されていたデータが“１”であったときは、電源ノード７２からＰチャネルＴＦＴ６０２を介してノード７８が電源電圧に充電される。
【０１８４】
なお、ＮチャネルＭＯＳトランジスタ７６が接続された直後は、ノード２６２の電圧は１／２Ｖｃｃ近くに一旦低下するが、インバータ５８の論理しきい値電圧０．３Ｖより高いので、インバータ５８が反転することはなく、電荷補填回路２５６の内部状態が変わることはない。また、記憶されていたデータが“０”であったときは、ノード７８およびキャパシタ５４の電荷がＮチャネルＭＯＳトランジスタ６０４によって直ちに引抜かれ、インバータ５８が反転することなく、ノード７８は０Ｖになる。
【０１８５】
このように、メモリセル２５０においては、データ読出時、電荷補填回路２５６がデータ読出前の状態を保持しつつノード７８から分離され、データの読出動作におけるＮチャネルＭＯＳトランジスタ５２の動作およびキャパシタ５４の状態は従来のＤＲＡＭと全く同じでありながら、データ読出動作終了後は、電荷補填回路２５６がノード７８に再び接続され、キャパシタ５４およびノード７８の状態は、電荷補填回路２５６によって電荷が充電または放電されてデータ読出前の状態に復帰するので、従来のＤＲＡＭのように再書込動作によって記憶データをメモリセルの外部から再度書込む必要がなく、データの非破壊読出しが実現される。
【０１８６】
このメモリセル２５０において、ＰチャネルＴＦＴ５８２，６０２を用いたのは、実施の形態１と同様に、ＰチャネルＴＦＴ５８２，６０２はＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成することができ、従来のＤＲＡＭに比べて、バルクトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４，７６によるセル面積の増加があるものの、メモリセルにおけるバルクトランジスタ数は４個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積を縮小できるからである。
【０１８７】
さらに、このメモリセル２５０における特徴の１つとして、セルレシオを１に近い値（レシオレス）とすることができる。
【０１８８】
上述したように、このメモリセル２５０においては、キャパシタ５４が設けられることによってメモリセルの動作が安定化されることから、ＳＲＡＭのようにセルレシオを２〜３以上とする必要がなく、基本的にはレシオレスにすることができる。そして、セルレシオを小さくできるということは、ドライバトランジスタのゲート幅を従来のＳＲＡＭと比較して小さくできるということであり、この点からもさらなるセル面積の縮小が実現される。
【０１８９】
なお、メモリセルの動作の安定性を考慮すると、メモリセル２５０においても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。
【０１９０】
以上のように、実施の形態３による半導体記憶装置２１０によれば、メモリセル２５０は、データ読出時にデータ読出前の状態を保持しつつキャパシタ５４から分離され、かつ、データ読出終了後に再びキャパシタ５４に接続されてキャパシタ５４の電荷状態をデータ読出前の状態に復帰させる電荷補填回路２５６を備えるので、データの非破壊読出しが可能となり、また、リフレッシュ動作も不要となる。
【０１９１】
なお、実施の形態１では、メモリセル５０Ａ，５０Ｂは、隣接して配置されるが、ビット線に接続されるセンスアンプの配置などにより、メモリセル５０Ａ，５０Ｂは、隣接することなく配置されるようにしてもよい。
【０１９２】
この場合、ノード６２，６４は、配線長が長くなることによって配線容量が大きくなるため、ノード６２，６４の容量が配線容量によって５ｆＦ程度以上得られれば、キャパシタ５４Ａ，５４Ｂを特別に設けなくてもよい。これによって、メモリセルの構造が簡素化される。
【０１９３】
一方、メモリセル５０Ａ，５０Ｂを隣接して配置する場合は、ビット線６８Ａ，６８Ｂを近接して並行に配線することができ、一方のビット線に外部ノイズがのってもビット線６８Ａ，６８Ｂにおいて同相のノイズとなるため、差動式のセンスアンプにおいてノイズは相殺され、ノイズに対する耐性が向上する。
【０１９４】
また、データ読出時のビット線のプリチャージ電圧は、１／２Ｖｃｃとしたが、プリチャージ電圧は、電源電圧Ｖｃｃであってもよい。この場合、記憶データが“１”であって、記憶ノードの電圧が電源電圧Ｖｃｃであるときは、データ読出動作によって記憶ノードの電位が下がらないため、より安定した非破壊読出しが実現できる。
【０１９５】
なお、上述したメモリセルの配置およびプリチャージ電圧に関する記述は、実施の形態２についても同様である。
【０１９６】
さらに、実施の形態１〜３では、バルクトランジスタは、全てＮチャネルＭＯＳトランジスタで構成されるが、全てＰチャネルＭＯＳトランジスタで構成されるようにしてもよい。この場合、実施の形態１，２においてはＰチャネルＴＦＴ５６２，５６６に代えてＮチャネルＴＦＴが用いられ、実施の形態３においてはＰチャネルＴＦＴ５８２，６０２に代えてＮチャネルＴＦＴが用いられる。なお、実施の形態２では、ＰチャネルＴＦＴ５６２，５６６に代えて用いられるＮチャネルＴＦＴは、電源ノード７２に接続されず、接地ノード７４に接続される。
【０１９７】
また、さらに、図１に示した半導体記憶装置１０は、行アドレスストローブ信号／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳの各信号に対応する端子を制御端子１２に含むが、これらの信号の各々に対応する端子を備えず、行および列アドレスが同時に入力されるものであってもよい。
【０１９８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図３】 実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの他の構成を示す回路図である。
【図４】 実施の形態２による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図５】 実施の形態３による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図６】 図５に示す内部信号線上の内部信号／Ｒの状態変化を示すタイミングチャートである。
【図７】 図５に示すメモリセルにデータ“０”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【図８】 図５に示すメモリセルにデータ“１”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【図９】 ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図１０】 ６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図１１】 ４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【符号の説明】
１０，１１０，２１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ センスアンプ／入出力制御回路、３６ メモリセルアレイ、５０Ａ〜５０Ｄ，１５０Ａ，１５０Ｂ，２５０，５００，７００，７５０ メモリセル、５２，５２Ａ，５２Ｂ，７６，５０２，５６４，５６８，７０２〜７０８ ＮチャネルＭＯＳトランジスタ、５４，５４Ａ，５４Ｂ，５０４ キャパシタ、５６Ａ〜５６Ｄ，２５６ 電荷補填回路、５８，６０ インバータ、６２，６４，７８，２６２，２６４，７１４，７１６ ノード、６６，５０６，７２２ ワード線、６８，６８Ａ，６８Ｂ，５０８，７１８，７２０ ビット線、７０，５１０ セルプレート、７２ 電源ノード、７４ 接地ノード、８０ 内部信号線、５６２，５６６，７３０，７３２ ＰチャネルＴＦＴ、７１０，７１２ ＰチャネルＭＯＳトランジスタ、３５６２，３５６６ 高抵抗。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルを構成するキャパシタの蓄電の有無によって記憶情報を記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルの構成が１素子型（１トランジスタおよび１キャパシタ）であり、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。
【０００３】
図９は、ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【０００４】
図９を参照して、メモリセル５００は、ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５０４とを備える。ＮチャネルＭＯＳトランジスタ５０２は、ビット線５０８およびキャパシタ５０４に接続され、ゲートがワード線５０６に接続される。キャパシタ５０４のＮチャネルＭＯＳトランジスタ５０２との接続端と異なるもう一端は、セルプレート５１０に接続される。
【０００５】
ＮチャネルＭＯＳトランジスタ５０２は、データ書込時およびデータ読出時のみ活性化されるワード線５０６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】
キャパシタ５０４は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５０４に印加されることによってキャパシタ５０４の充放電が行なわれ、データの書込みが行なわれる。
【０００７】
すなわち、データ“１”の書込みが行なわれるときは、ビット線５０８が電源電圧Ｖｃｃにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、キャパシタ５０４に電荷が蓄電される。そして、このキャパシタ５０４に電荷が蓄電されている状態がデータ“１”に対応する。
【０００８】
また、データ“０”の書込みが行なわれるときは、ビット線５０８が接地電圧ＧＮＤにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、キャパシタ５０４からＮチャネルＭＯＳトランジスタ５０２を介してビット線５０８に電荷が放電される。そして、このキャパシタ５０４に電荷が蓄電されていない状態が記憶データ“０”に対応する。
【０００９】
一方、データの読出しが行なわれるときは、予めビット線５０８が電圧Ｖｃｃ／２にプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８とキャパシタ５０４が通電する。これによって、キャパシタ５０４の蓄電状態に応じた微小な電圧変化がビット線５０８に現われ、図示しないセンスアンプがその微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅する。このビット線５０８の電圧レベルが読出されたデータの状態に対応する。
【００１０】
なお、上述したデータの読出動作は破壊読出であるので、読出されたデータに応じてビット線５０８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線５０６が活性化され、上述したデータの書込動作と同様の動作でキャパシタ５０４への再チャージが行なわれる。これによって、データの読出に応じて一旦破壊されたデータが元の状態に復帰する。
【００１１】
ここで、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタ５０４の電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、データの読出しにおいて、記憶データに対応したビット線５０８の電圧変化が検出できなくなる前に、データを一旦読出して再度書込むというリフレッシュ動作が実施される。
【００１２】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があり、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Static Random Access Memory）に対して高速化・低消費電力化の観点からは劣る。しかしながら、ＤＲＡＭは、上述したように、メモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。
【００１３】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。
【００１４】
図１０は、６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【００１５】
図１０を参照して、メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２〜７０８と、ＰチャネルＭＯＳトランジスタ７１０，７１２と、記憶ノード７１４，７１６とを備える。
【００１６】
メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７１０からなるインバータと、ＮチャネルＭＯＳトランジスタ７０４およびＰチャネルＭＯＳトランジスタ７１２からなるインバータとを交差接続したフリップフロップが、トランスファゲートである２個のＮチャネルＭＯＳトランジスタ７０６，７０８を介してビット線対７１８，７２０に接続される構成となっている。
【００１７】
メモリセル７００においては、記憶ノード７１４，７１６の電圧レベルの状態が記憶データに対応し、たとえば記憶ノード７１４，７１６がそれぞれＨレベル，Ｌレベルであるときが記憶データ“１”に対応し、その逆の状態が記憶データ“０”に対応する。交差接続された記憶ノード７１４，７１６上のデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、この点において、キャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。
【００１８】
メモリセル７００においては、データの書込みが行なわれるときは、ビット線対７１８，７２０に書込データに対応した相反する電圧を印加し、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮすることによって、フリップフロップの状態を設定する。一方、データの読出しは、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮし、記憶ノード７１４，７１６の電位をビット線７１８，７２０に伝達し、このときのビット線７１８，７２０の電圧変化を検出することによって行なわれる。
【００１９】
このメモリセル７００は、６個のバルクのトランジスタで構成されるが、４個のバルクのトランジスタで構成可能なメモリセルを備えるＳＲＡＭも存在する。
【００２０】
図１１は、４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【００２１】
図１１を参照して、メモリセル７５０は、メモリセル７００におけるＰチャネルＭＯＳトランジスタ７１０，７１２に代えて、それぞれＰチャネル薄膜トランジスタ（ＰチャネルＴＦＴ（Thin Film Transistor）：以下、薄膜トランジスタを「ＴＦＴ」と称する。）７３０，７３２を備える。このＰチャネルＴＦＴ７３０，７３２には、高抵抗が用いられることもある。なお、４トランジスタＳＲＡＭの「４トランジスタ」とは、１つのメモリセルがバルクのトランジスタを４個備えているという意味で用いている。また、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作りこまれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作りこまれるトランジスタを「バルクトランジスタ」と称する。
【００２２】
メモリセル７５０の動作原理は、メモリセル７００と基本的に同じであるので、説明は繰り返さない。
【００２３】
このＰチャネルＴＦＴ７３０，７３２は、ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に形成されるため、４トランジスタＳＲＡＭは、６トランジスタＳＲＡＭと比較してセル面積を小さくできるという利点を有する一方、６トランジスタＳＲＡＭと比較して低電圧特性に劣るため、近年の半導体記憶装置に要求される低電圧化の傾向に対応できず、現在はあまり使用されていない。
【００２４】
【発明が解決しようとする課題】
上述したように、現在主流のシングルメモリセルのＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、リフレッシュ動作が不可欠である。
【００２５】
また、従来のＤＲＡＭにおいては、データを読出す際、メモリセルのキャパシタが保持する電荷の状態をビット線に完全に伝えるために、アクセストランジスタを駆動するワード線の電圧を電源電圧からブーストする必要があり、データ読出し後のキャパシタの電位は、ビット線のプリチャージ電圧１／２Ｖｃｃに近くなる。したがって、データは読出されるとともに破壊され、データを読出した後、データの再書込動作が必要となる。
【００２６】
一方、ＳＲＡＭは、リフレッシュ動作が不要であるが、６個または４個のバルクトランジスタを必要とする。また、ＳＲＡＭは、動作を安定化するため、図１０，１１においてドライバトランジスタと呼ばれるＮチャネルＭＯＳトランジスタ７０２，７０４とアクセストランジスタと呼ばれるＮチャネルＭＯＳトランジスタ７０６，７０８との電流駆動能力比（セルレシオと称される。）を２〜３以上とする必要があり、ドライバトランジスタのゲート幅を大きく設計する必要がある。したがって、ＳＲＡＭは、メモリセルが大型化し、高集積化・大容量化に対応できない。
【００２７】
このように、従来のＤＲＡＭおよびＳＲＡＭは、ともに、その特性および構造に一長一短がある。
【００２８】
しかしながら、今後、ＩＴ技術のさらなる発展とあいまって、高性能化（高速化かつ低消費電力化）および高集積化・大容量化をともに満足する半導体記憶装置への期待は大きい。
【００２９】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供することである。
【００３０】
また、この発明の別の目的は、リフレッシュ動作を必要とせず、さらに、記憶データへのアクセスを高速化し、動作速度の高速化をさらに図ったメモリセルを備える半導体記憶装置を提供することである。
【００３１】
さらに、この発明の別の目的は、リフレッシュ動作を必要とせず、さらに、記憶データを破壊することなく読出すことができ、動作速度の高速化をさらに図ったメモリセルを備える半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線対とを備え、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータを記憶する第１のメモリセルと、データが反転された反転データを記憶する第２のメモリセルとを含み、第１のメモリセルは、データの論理レベルに応じた電荷を保持する第１の容量素子と、ワード線に印加される電圧によって駆動され、ビット線対の一方のビット線と第１の容量素子との間で電荷のやり取りを行なう第１のアクセストランジスタと、第１の容量素子から漏洩する電荷を補填する第１の電荷補填回路とからなり、第２のメモリセルは、反転データの論理レベルに応じた電荷を保持する第２の容量素子と、ワード線に印加される電圧によって駆動され、ビット線対の他方のビット線と第２の容量素子との間で電荷のやり取りを行なう第２のアクセストランジスタと、第２の容量素子から漏洩する電荷を補填する第２の電荷補填回路とからなる。
【００３３】
この発明による半導体記憶装置においては、複数のメモリセルの各々は、互いに反転したデータを記憶する第１および第２のメモリセルを含み、第１のメモリセルは、第１の容量素子から漏洩する電荷を補填する第１の電荷補填回路を含み、第２のメモリセルは、第２の容量素子から漏洩する電荷を補填する第２の電荷補填回路を含む。
【００３４】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。
【００３５】
好ましくは、第１および第２の電荷補填回路は、それぞれ第１および第２のインバータで構成され、第１の電荷補填回路の出力ノードは、第１の容量素子を第１のアクセストランジスタに接続する第１の記憶ノードに接続され、第１の電荷補填回路の入力ノードは、第２の容量素子を第２のアクセストランジスタに接続する第２の記憶ノードに接続され、第２の電荷補填回路の出力ノードは、第２の記憶ノードに接続され、第２の電荷補填回路の入力ノードは、第１の記憶ノードに接続される。
【００３６】
第１および第２の電荷補填回路は、それぞれ第１および第２のインバータで構成され、第１および第２のインバータは、交差接続される。
【００３７】
したがって、この発明によれば、第１および第２のインバータによってラッチ機能が構成され、第１および第２の記憶ノードに記憶情報を安定して保持することができる。
【００３８】
好ましくは、第１および第２のアクセストランジスタの各々は、第１のＮチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続される、多結晶ポリシリコンで構成された抵抗素子と、一方が出力ノードに接続され、他方が接地ノードに接続される第２のＮチャネルＭＯＳトランジスタとからなる。
【００３９】
第１および第２のメモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部に多結晶ポリシリコンで構成された抵抗素子が用いられる。
【００４０】
したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、多結晶ポリシリコンで構成された抵抗素子はバルクトランジスタの上層に形成できるので、メモリセルのサイズをさらに縮小できる。
【００４１】
好ましくは、第２のＮチャネルＭＯＳトランジスタの電流駆動能力は、第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である。
【００４２】
このメモリセルは容量素子を備えるので、ドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力がアクセストランジスタである第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下であっても、データの読出動作が安定して行われる。
【００４３】
したがって、この発明によれば、第１のＮチャネルＭＯＳトランジスタの電流駆動能力に対して、第２のＮチャネルＭＯＳトランジスタの電流駆動能力を通常必要とされる２〜３倍以上とする必要がなく、第２のＮチャネルＭＯＳトランジスタを小型化でき、メモリセルのサイズを縮小できる。
【００４４】
好ましくは、複数のメモリセルの各々からデータを読出すとき、複数のメモリセルの各々に対応するワード線は、電源電圧以下の電圧が印加される。
【００４５】
このメモリセルは、電荷補填回路を備えるため、アクセストランジスタを駆動するワード線の電圧をブーストすることなく、電源電圧以下の電圧でデータの読出しを行うことができる。
【００４６】
したがって、この発明によれば、データの読出時に記憶ノードの電位変化を小さくすることができ、非破壊読出しが実現される。
【００４７】
好ましくは、複数のメモリセルの各々に対応するワード線に印加される電圧は、第１のＮチャネルＭＯＳトランジスタの電流駆動能力が第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるように設定される。
【００４８】
メモリセルに記憶されるデータへのアクセス性を劣化させないように、アクセストランジスタの電流駆動能力はある程度確保される必要がある。一方、アクセストランジスタの電流駆動能力がドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるようにワード線に印加される電圧が設定されることによって、ドライバトランジスタとアクセストランジスタとのセルレシオは２以下となるが、このメモリセルは容量素子を備えるので、メモリセルの動作が安定化される。
【００４９】
したがって、この発明によれば、データへのアクセス性を劣化させないようにアクセストランジスタの電流駆動能力を確保しつつ、セルレシオが２以下となっても、メモリセルの動作は安定する。
【００５０】
好ましくは、抵抗素子は、Ｐチャネル薄膜トランジスタで構成される。
したがって、この発明によれば、Ｐチャネル薄膜トランジスタをバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。
【００５１】
好ましくは、抵抗素子は、第１および第２の記憶ノードから漏洩するリーク電流の１０倍以上の電流供給能力を有する。
【００５２】
抵抗素子は、記憶ノードの充電状態が十分に維持されるのに必要な電流を供給可能であり、記憶ノードの状態を安定させる。
【００５３】
したがって、この発明によれば、安定してメモリセルにデータを記憶することができる。
【００５４】
好ましくは、第１および第２の電荷補填回路は、それぞれ第１および第２のＰチャネル薄膜トランジスタで構成され、第１のＰチャネル薄膜トランジスタは、一方が電源ノードに接続され、第１の容量素子を第１のアクセストランジスタに接続する第１の記憶ノードに他方が接続され、第２の容量素子を第２のアクセストランジスタに接続する第２の記憶ノードにゲートが接続され、第２のＰチャネル薄膜トランジスタは、一方が電源ノードに接続され、他方が第２の記憶ノードに接続され、ゲートが第１の記憶ノードに接続される。
【００５５】
第１および第２の電荷補填回路は、それぞれ第１および第２のＰチャネル薄膜トランジスタで構成され、第１および第２のＰチャネル薄膜トランジスタは、交差接続される。
【００５６】
したがって、この発明によれば、第１および第２のＰチャネル薄膜トランジスタによってラッチ機能が構成され、第１および第２の記憶ノードに記憶情報を保持することができる。
【００５７】
好ましくは、第１および第２のメモリセルは、隣接して配置され、一方のビット線および他方のビット線は、並行して配線される。
【００５８】
したがって、この発明によれば、データ読出動作時にビット線対のノイズの低減を図ることができる。
【００５９】
また、この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線と、メモリセルの行ごとに配列される複数の内部信号線とを備え、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに応じた電荷を保持する容量素子と、ワード線に印加される電圧によって駆動され、ビット線と容量素子との間で電荷のやり取りを行なう第１のトランジスタと、容量素子から漏洩する電荷をデータの論理レベルに応じて補填する電荷補填回路と、容量素子を第１のトランジスタと接続する記憶ノードと電荷補填回路との間に接続される第２のトランジスタとを含み、第２のトランジスタは、内部信号線に印加される電圧によって駆動され、データの読出時に電荷補填回路を記憶ノードと分離する。
【００６０】
この発明による半導体記憶装置においては、複数のメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持する容量素子から漏洩する電荷を補填する電荷補填回路と、容量素子をアクセストランジスタと接続する記憶ノードと電荷補填回路との間に接続され、データの読出時に電荷補填回路を記憶ノードと分離する第２のトランジスタとを含む。
【００６１】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができ、さらに、非破壊でデータを読出すことができる。
【００６２】
好ましくは、電荷補填回路は、第２のトランジスタに入力ノードが接続される第１のインバータと、第１のインバータの出力ノードに入力ノードが接続され、第１のインバータの入力ノードに出力ノードが接続される第２のインバータとを含み、第１および第２のトランジスタは、それぞれ第１および第２のＮチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続されるＰチャネル薄膜トランジスタと、一方が出力ノードに接続され、他方が接地ノードに接続される第３のＮチャネルＭＯＳトランジスタとからなる。
【００６３】
メモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部にＰチャネル薄膜トランジスタが用いられる。
【００６４】
したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、Ｐチャネル薄膜トランジスタはバルクトランジスタの上層に形成できるので、メモリセルのサイズをさらに縮小できる。
【００６５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００６７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。
【００６８】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。
【００６９】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００７０】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００７１】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００７２】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００７３】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱ１５のメモリセルアレイ３６への読み書きが行なわれる。
【００７４】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００７５】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００７６】
一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。
【００７７】
メモリセルアレイは３６は、後述するメモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００７８】
図２は、半導体記憶装置１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【００７９】
図２を参照して、半導体記憶装置１０におけるメモリセルは、１ビットのデータに対して、そのデータと、そのデータを反転したデータとをそれぞれ記憶する２つのメモリセル５０Ａ，５０Ｂが割り当てられたツインメモリセルの構成をとる。メモリセル５０Ａは、ＮチャネルＭＯＳトランジスタ５２Ａと、キャパシタ５４Ａと、電荷補填回路５６Ａとを備え、メモリセル５０Ｂは、ＮチャネルＭＯＳトランジスタ５２Ｂと、キャパシタ５４Ｂと、電荷補填回路５６Ｂとを備える。
【００８０】
ＮチャネルＭＯＳトランジスタ５２Ａは、ビット線対６８Ａ，６８Ｂの一方のビット線６８Ａおよびキャパシタ５４Ａに接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２Ａは、データ書込時およびデータ読出時のみ活性化されるワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００８１】
キャパシタ５４Ａは、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタ５４Ａは、一端がＮチャネルＭＯＳトランジスタ５２Ａに接続され、もう一端がセルプレート７０に接続される。そして、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介して２進情報“１”，“０”に対応した電圧をキャパシタ５４Ａに印加することによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。
【００８２】
電荷補填回路５６Ａは、ＰチャネルＴＦＴ５６２およびＮチャネルＭＯＳトランジスタ５６４からなるインバータで構成され、このインバータの入力ノードおよび出力ノードは、それぞれノード６４，６２に接続される。
【００８３】
ＮチャネルＭＯＳトランジスタ５２Ｂは、ビット線対６８Ａ，６８Ｂのもう一方のビット線６８Ｂおよびキャパシタ５４Ｂに接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２Ｂは、ＮチャネルＭＯＳトランジスタ５２Ａと共通のワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００８４】
キャパシタ５４Ｂは、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタ５４Ｂは、一端がＮチャネルＭＯＳトランジスタ５２Ｂに接続され、もう一端がセルプレート７０に接続される。そして、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介して２進情報“１”，“０”に対応した電圧をキャパシタ５４Ｂに印加することによって、キャパシタ５４Ｂの充放電が行なわれ、データの書込みが行なわれる。キャパシタ５４Ｂは、キャパシタ５４Ａが記憶する記憶データが反転されたデータを記憶する。
【００８５】
電荷補填回路５６Ｂは、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳトランジスタ５６８からなるインバータで構成され、このインバータの入力ノードおよび出力ノードは、それぞれノード６２，６４に接続される。
【００８６】
なお、ＮチャネルＭＯＳトランジスタ５２Ａおよびキャパシタ５４Ａ並びにＮチャネルＭＯＳトランジスタ５２Ｂおよびキャパシタ５４Ｂの構成は、一般的なＤＲＡＭの構成と同じである。
【００８７】
ＰチャネルＴＦＴ５６２，５６６は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【００８８】
なお、この発明においては、抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００８９】
ＰチャネルＴＦＴ５６２は、電源ノード７２およびノード６２に接続され、ゲートがノード６４に接続される。また、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２および接地ノード７４に接続され、ゲートがノード６４に接続される。
【００９０】
ＰチャネルＴＦＴ５６６は、電源ノード７２およびノード６４に接続され、ゲートがノード６２に接続される。また、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４および接地ノード７４に接続され、ゲートがノード６２に接続される。
【００９１】
半導体記憶装置１０におけるメモリセルにおいては、このＰチャネルＴＦＴ５６２およびＮチャネルＭＯＳトランジスタ５６４で構成されるインバータと、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳトランジスタ５６８で構成されるインバータとによるラッチ機能によって、互いに反転したデータを保持するキャパシタ５４Ａ，５４Ｂのリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【００９２】
以下、この半導体記憶装置１０におけるメモリセルの動作について説明する。
（１）データの書込み
このメモリセル５０Ａ，５０Ｂにおいては、バルクトランジスタのＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。また、バルクトランジスタのＯＦＦ電流によるノード６２，６４からのリーク電流は１×１０-15Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００９３】
上述した各電流値であれば、ＰチャネルＴＦＴ５６２，５６６のＯＮ電流は、それぞれノード６２，６４からのリーク電流を４桁上回るため、電源ノード７２からノード６２，６４を電源電圧に充電することができる。
【００９４】
いま、メモリセル５０Ａにデータ“０”が書込まれると、ノード６２の電圧は０Ｖとなるが、ノード６２が０Ｖとなることのみによっては、ノード６４は、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒オーダで電源ノード７２から電源電圧に充電されない。これは、次式において示される。
【００９５】
電源ノード７２の電源電圧を２Ｖとし、ノード６４の容量を数ｆＦ（ｆ（フェムト）ファラド、「ｆ」は１０-15を表わす。）、たとえば５ｆＦとした場合、ノード６４において次式が成り立つ。
【００９６】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝５ｆ×２＝１×１０-14
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11アンペア
充電時間ｔ＝Ｑ／Ｉ＝１×１０-3秒 …▲１▼
したがって、ノード６２が０Ｖとなることのみによっては、ノード６４が充電されるためには、μ（マイクロ、「μ」は１０-6を表わす。）秒からｍ（ミリ）秒オーダの時間を要するため、ノード６２の電圧が０Ｖになっても直ちにノード６４は充電されず、ノード６２は、ＰチャネルＴＦＴ５６２を介して再び充電されてしまう。
【００９７】
しかしながら、この半導体記憶装置１０におけるメモリセルにおいては、メモリセル５０Ａにデータ“０”が書込まれるのと同時に、メモリセル５０Ｂにデータ“１”が書込まれ、ノード６４は、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介してｎ（ナノ）秒オーダの書込動作時間で電源電圧に直ちに充電される。そうすると、ＮチャネルＭＯＳトランジスタ５６４が直ちにＯＮし、これによってノード６２は０Ｖに保持される。また、ノード６２が直ちに０Ｖになり、その状態が維持されることに応じて、ＮチャネルＭＯＳトランジスタ５６８はＯＦＦし、かつ、その状態を維持するので、ノード６４は電源電圧に保持される。
【００９８】
このようにして、メモリセル５０Ａ，５０Ｂにそれぞれ書込まれたデータ“０”，“１”に対応して、ノード６２，６４はそれぞれ０Ｖおよび電源電圧となり、これらの電圧状態は、電荷補填回路５６Ａ，５６Ｂが連動することによってラッチされ、その後リフレッシュ動作することなく、書込まれたデータの状態が保持される。
【００９９】
メモリセル５０Ａ，５０Ｂは、その回路構成が同じであるので、メモリセル５０Ａにデータ“１”が書込まれ、それに対応してメモリセル５０Ｂにデータ“０”が書込まれるときは、上述したメモリセル５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【０１００】
（２）データの読出し
半導体記憶装置１０におけるメモリセルからのデータの読出しは、メモリセル５０Ａ，５０Ｂにおいて、一般的なＤＲＡＭと同じ動作で行なわれる。すなわち、予めビット線６８Ａ，６８Ｂが電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線６６に印加されてワード線６６が活性化される。これによって、メモリセル５０Ａ，５０ＢにおいてＮチャネルＭＯＳトランジスタ５２Ａ，５２ＢがそれぞれＯＮし、キャパシタ５４Ａ，５４Ｂの蓄電状態に応じてビット線６８Ａ，６８Ｂにそれぞれ現われた微小な電圧変化が図示しないセンスアンプによって比較され、プリチャージ電圧１／２Ｖｃｃからの電圧変化の方向に応じて、ビット線対６８Ａ，６８Ｂの電圧が電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかまで増幅される。このビット線６８Ａの電圧レベルが記憶データの状態に対応する。
【０１０１】
ここで、ツインメモリセルの構成をとる半導体記憶装置１０においては、シングルメモリセルの半導体記憶装置と比較してデータを高速に読出すことができる。これは、以下の理由による。シングルメモリセルの半導体記憶装置においては、ビット線の電圧はプリチャージ電圧１／２Ｖｃｃと比較される。これに対して、半導体記憶装置１０においては、メモリセル５０Ａ，５０Ｂはそれぞれ互いに反転されたデータを記憶しているので、データの読出しにおいて、ビット線対６８Ａ，６８Ｂの電圧はプリチャージ電圧１／２Ｖｃｃからそれぞれ反対方向に微小変化し、ビット線対６８Ａ，６８Ｂの電位差がセンスアンプによって直接比較される。したがって、半導体記憶装置１０においては、シングルメモリセルの半導体記憶装置と比較して、センスアンプによって２倍の振幅でデータが検出されることになり、メモリセルから高速にデータが読出される。
【０１０２】
また、データが読出されると、ビット線対６８Ａ，６８Ｂの電圧がそれぞれ電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかに増幅されている状態で、再びワード線６６が活性化され、ＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂがそれぞれ再チャージされる。こうして、上述した（１）と同様の動作で、データの再書込みが行なわれる。
【０１０３】
ここで、この半導体記憶装置１０においては、データ読出時にワード線６６に印加される電圧は、電源電圧をブーストした電圧とすることなく、電源電圧以下の電圧とすることができる。
【０１０４】
ワード線６６への印加電圧を電源電圧がブーストされた電圧とすると、データの読出しに際してメモリセル５０Ａ，５０Ｂに記憶されていたデータが破壊され、データの再書込みが必要となる。これは、次の理由による。すなわち、データ読出後のノード６２の電位は、ビット線６８Ａの容量とキャパシタ５４Ａの容量とによって決まり、データ読出後のノード６４の電位は、ビット線６８Ｂの容量とキャパシタ５４Ｂの容量とによって決まる。ここで、ビット線対６８Ａ，６８Ｂの容量は、キャパシタ５４Ａ，５４Ｂの容量の１０倍以上はあるため、データ読出後のノード６２，６４の電位は、データ読出前の電位よりビット線対６８Ａ，６８Ｂの電位に近くなるからである。
【０１０５】
しかしながら、この半導体記憶装置１０におけるメモリセルは、一般的なＤＲＡＭと異なり、電荷補填回路５６Ａ，５６Ｂを備え、電荷補填回路５６Ａ，５６Ｂは、それぞれノード６２と接続されたＮチャネルＭＯＳトランジスタ５６４およびノード６４と接続されたＮチャネルＭＯＳトランジスタ５６８を含む。そして、これらのＮチャネルＭＯＳトランジスタ５６４，５６８の作用によって、ワード線６６の電圧をブーストすることなく電源電圧以下にすることができる。以下、その理由について説明する。
【０１０６】
メモリセル５０Ａ，５０Ｂにそれぞれデータ“０”，“１”が記憶されているときは、ＮチャネルＭＯＳトランジスタ５６４，５６８はそれぞれＯＮ，ＯＦＦしており、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２から電荷を引き抜き、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４から電荷を引き抜かない。
【０１０７】
一方、メモリセル５０Ａ，５０Ｂにそれぞれデータ“１”，“０”が記憶されているときは、ＮチャネルＭＯＳトランジスタ５６４，５６８はそれぞれＯＦＦ，ＯＮしており、ＮチャネルＭＯＳトランジスタ５６４は、ノード６２から電荷を引き抜かず、ＮチャネルＭＯＳトランジスタ５６８は、ノード６４から電荷を引き抜いている。
【０１０８】
したがって、この電荷補填回路５６Ａ，５６Ｂは、データの読出時に、ＮチャネルＭＯＳトランジスタ５６４，５６８によってノード６２，６４の電荷を引き抜くか否かという機能も有する。そして、この機能によって、キャパシタ５４Ａ，５４Ｂの電荷の状態をそれぞれビット線６８Ａ，６８Ｂに完全に伝えなくてもデータの読出しが可能となる。
【０１０９】
以下、メモリセル５０Ａ，５０Ｂにそれぞれデータ“０”，“１”が記憶されており、データの読出しが行なわれる場合について説明する。なお、メモリセル５０Ａ，５０Ｂにそれぞれデータ“１”，“０”が記憶されている場合については、メモリセル５０Ａ，５０Ｂの動作が入れ替わるだけであるので、その場合の説明は繰り返さない。
【０１１０】
データの読出時、メモリセル５０Ａにおいては、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介して流入する電荷をＮチャネルＭＯＳトランジスタ５６４が引き抜くので、ワード線６６の電圧がブーストされていなくても、ビット線６８Ａの電圧は、データ“０”が検出できる程度にプリチャージ電圧１／２Ｖｃｃから低下する。一方、ノード６２の電圧変化は、ＮチャネルＭＯＳトランジスタ５６４がノード６２上の電荷を引き抜いているため、０Ｖから小さい範囲に抑えられる。
【０１１１】
一方、メモリセル５０Ｂにおいては、ＮチャネルＭＯＳトランジスタ５６４によるノード６２上の電荷の引抜き効果によってノード６２の電圧変化が０Ｖから小さい範囲に抑えられることから、ＮチャネルＭＯＳトランジスタ５６８はＯＦＦ状態を維持し、ＮチャネルＭＯＳトランジスタ５６８はノード６４から電荷を引抜かない。そして、ノード６４からＮチャネルＭＯＳトランジスタ５２Ｂを介してビット線６８Ｂに流出する電荷をＰチャネルＴＦＴ５６６が補充するので、ワード線６６の電圧がブーストされていなくても、ビット線６８Ｂの電圧は、データ“１”が検出できる程度にプリチャージ電圧１／２Ｖｃｃから上昇する。
【０１１２】
なお、ＰチャネルＴＦＴ５６６のＯＮ電流は、ＮチャネルＭＯＳトランジスタ５２ＢのＯＮ電流に比較して小さいので、ＮチャネルＭＯＳトランジスタ５２ＢがＯＮした直後はノード６４の電圧がプリチャージ電圧１／２Ｖｃｃに近い値に低下するが、電源電圧Ｖｃｃが２Ｖであり、電荷補填回路５６Ａを構成するインバータの論理しきい値電圧（出力電圧が急激に変化するときの入力電圧）が０．３Ｖ程度に設計されるので、メモリセル５０ＡにおけるＮチャネルＭＯＳトランジスタ５６４がＯＦＦすることはない。また、データ読出動作が終了し、ＮチャネルＭＯＳトランジスタ５２ＢがＯＦＦした後は、ＰチャネルＴＦＴ５６６がノード６４上に電荷を補充するので、ノード６４は電源電圧Ｖｃｃに復帰する。
【０１１３】
このように、ワード線６６の電圧がブーストされていなくても、メモリセル５０Ａ，５０Ｂからのデータの読出しが可能であり、メモリセル５０Ａ，５０Ｂに記憶されているデータの状態を破壊することなく、ビット線６８Ａ，６８Ｂへデータを読出すことができる。
【０１１４】
以上のようにして、半導体記憶装置１０におけるメモリセルに対するデータの読み書きが行なわれ、また、ワード線６６の電圧をブーストせずにデータの非破壊読出しを行なうこともできる。
【０１１５】
なお、ワード線６６への印加電圧の下限については、後述するセルレシオの関係から、アクセストランジスタであるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂの電流駆動能力がドライバトランジスタであるＮチャネルＭＯＳトランジスタ５６４，５６８の電流駆動能力の半分以上（セルレシオが２以下）になるように決定すればよい。
【０１１６】
このメモリセル５０Ａ，５０Ｂにおいて、ＰチャネルＴＦＴ５６２，５６６を用いたのは、ＰチャネルＴＦＴ５６２，５６６はＮチャネルＭＯＳトランジスタ５６４，５６８の上層に形成することができ、ツインメモリセル化によるセル面積の増大を抑えるためである。これによって、１ビット当りのバルクトランジスタ数は４個となり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積が縮小される。
【０１１７】
さらに、このメモリセル５０Ａ，５０Ｂにおける特徴の１つとして、セルレシオを１に近い値（レシオレス）とすることができる。
【０１１８】
セルレシオとは、メモリセルにおけるドライバトランジスタ（図１０，１１に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０２，７０４、および図２に示したメモリセル５０Ａ，５０ＢにおけるＮチャネルＭＯＳトランジスタ５６４，５６８）と、アクセストランジスタ（図１０，１１に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０６，７０８、および図２に示したメモリセル５０Ａ，５０ＢにおけるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂ）との電流駆動能力比であり、一般に、ＳＲＡＭにおいては、メモリセルの動作を安定させるために、セルレシオは２〜３以上にすることとされている。このことは、ＳＲＡＭにおいては、一定のセルレシオを確保するために、ドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要があることを意味する。
【０１１９】
一方、このメモリセル５０Ａ，５０Ｂにおいては、ノード６２，６４にそれぞれ接続されるキャパシタ５４Ａ，５４Ｂが設けられる。このため、アクセストランジスタ５２Ａ，５２Ｂがそれぞれノード６２，６４を駆動する能力は、キャパシタ５４Ａ，５４Ｂによって抑えられる。すなわち、ドライバトランジスタ５６４，５６８およびアクセストランジスタ５２Ａ，５２Ｂ自体をレシオレスとしても、キャパシタ５４Ａ，５４Ｂによって、セルレシオを設けたのと同等の効果が得られる。したがって、従来のＳＲＡＭのように、セルレシオを確保するためドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要がなく、セル面積の縮小を図ることができる。
【０１２０】
なお、メモリセルの動作の安定性を考慮すると、メモリセル５０Ａ，５０Ｂにおいても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。
【０１２１】
これまでは、電荷補填回路５６Ａ，５６ＢにおいてＴＦＴを用いる構成について説明したが、ＴＦＴに代えて高抵抗を用いても同様の効果を有するメモリセルを実現することができる。
【０１２２】
図３は、図２のメモリセル５０Ａ，５０ＢにおけるＰチャネルＴＦＴ５６２，５６６に代えて、それぞれ高抵抗３５６２，３５６６を含む電荷補填回路５６Ｃ，５６Ｄをそれぞれ備えたメモリセル５０Ｃ，５０Ｄの回路構成を示した回路図である。高抵抗３５８２，３６０２以外のメモリセル５０Ｃ，５０Ｄの回路構成は、それぞれメモリセル５０Ａ，５０Ｂの回路構成と同じであるので、それらの説明は繰り返さない。
【０１２３】
なお、以下の説明では、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“０”，“１”が書込まれている状態について説明する。メモリセル５０Ｃ，５０Ｄにそれぞれデータ“１”，“０”が書込まれている状態についても、同様に考えることができるので、その場合の説明は繰り返さない。
【０１２４】
図３を参照して、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“０”，“１”が書込まれている状態では、ノード６２の電圧は０Ｖであり、ノード６４の電圧は電源電圧Ｖｃｃである。ここで、メモリセル５０Ｃにおいて、電源ノード７２から高抵抗３５６２およびＮチャネルＭＯＳトランジスタ５６４を介して常時電流が流れることになるので、高抵抗３５６２として抵抗値の高い抵抗を用いなければ、データの読み書きを行なっていないスタンバイ期間中の電流（以下、スタンバイ電流と称する。）が増加することとなる。
【０１２５】
一方、高抵抗３５６６の抵抗値が高すぎると、ノード６４においてＮチャネルＭＯＳトランジスタ５６８からリークするリーク電流が無視できなくなり、ノード６４の電位が低下する。
【０１２６】
したがって、少なくとも、リーク電流の１０倍程度の電流を高抵抗３５６６から供給することが、ノード６４の状態を安定させるために必要となる。電源電圧を２Ｖとし、リーク電流を１×１０-15Ａとすると、高抵抗３５６６にリーク電流の１０倍の電流１×１０-14Ａを流すためには、高抵抗３５６６の抵抗値は２×１０14Ω（オーム）以下であればよいことになる。
【０１２７】
以上の説明は、メモリセル５０Ｃ，５０Ｄにそれぞれデータ“１”，“０”が書込まれている状態について考えれば、高抵抗３５６２についてもあてはまる。
【０１２８】
一方、高抵抗３５６２，３５６６の抵抗値の下限は、このメモリセル５０Ｃ，５０Ｄが搭載される半導体記憶装置１０のメモリ容量とスタンバイ電流の仕様によって定められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」は１０6を表わす。）ビットである場合に、スタンバイ電流を１０μＡに抑えるためには、１メモリセル当りの高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０-6Ａ）／（４×１０6ビット）＝２．５×１０-12Ａとなる。したがって、電源電圧が２Ｖであるので、高抵抗３５６２，３５６６の抵抗値は、Ｒ＝２Ｖ／（２．５×１０-12Ａ）＝８×１０11Ωとなる。以上より、上記条件においては、高抵抗３５６２，３５６６の抵抗値は、８×１０11Ω〜２×１０14Ωであればよい。
【０１２９】
以上のように、実施の形態１による半導体記憶装置１０によれば、電荷補填回路５６Ａ，５６Ｂをそれぞれ含むメモリセル５０Ａ，５０Ｂによるツインメモリセルを備えるので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、また、高速にデータの読出しが可能であり、さらに、データの非破壊読出しが可能なメモリセルが実現できる。
【０１３０】
また、実施の形態１による半導体記憶装置１０によれば、電荷補填回路５６Ａ，５６Ｂの一部にＴＦＴもしくは高抵抗を用い、さらに、ドライバトランジスタおよびアクセストランジスタのセルレシオをレシオレスとしたので、従来のＳＲＡＭと比較してセル面積が縮小されたメモリセルが実現できる。
【０１３１】
［実施の形態２］
実施の形態２による半導体記憶装置１１０は、実施の形態１による半導体記憶装置１０のメモリセル５０Ａ，５０Ｂにおいて、電荷補填回路５６Ａ，５６ＢにおけるＮチャネルＭＯＳトランジスタ５６４，５６８を含まないメモリセルを備える。
【０１３２】
実施の形態２による半導体記憶装置１１０の全体構成は、図１に示された実施の形態１による半導体記憶装置１０の全体構成と同じであるので、その説明は繰り返さない。
【０１３３】
図４は、半導体記憶装置１１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【０１３４】
図４を参照して、半導体記憶装置１１０におけるメモリセルは、メモリセル１５０Ａ，１５０Ｂのツインメモリセルで構成される。メモリセル１５０Ａ，１５０Ｂの回路構成は、実施の形態１で説明したメモリセル５０Ａ，５０Ｂの電荷補填回路５６Ａ，５６Ｂにおいて、それぞれＮチャネルＭＯＳトランジスタ５６４，５６８を備えない構成となっている。メモリセル１５０Ａ，１５０Ｂにおけるその他の回路構成は、実施の形態１で説明したメモリセル５０Ａ，５０Ｂの回路構成とそれぞれ同じであるので、その説明は繰り返さない。
【０１３５】
また、メモリセル１５０Ａ，１５０ＢにおけるＰチャネルＴＦＴ５６２，５６６以外の部分であるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂおよびキャパシタ５４Ａ，５４Ｂの構成および機能並びにノード６２，６４の接続構成についても、実施の形態１と同じであるので、それらの説明は繰り返さない。
【０１３６】
メモリセル１５０Ａ，１５０Ｂにおいては、このＰチャネルＴＦＴ５６２，５６６によって、ノード６２，６４からのリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【０１３７】
以下、このメモリセル１５０Ａ，１５０Ｂの動作について説明する。
（１）データの書込み
以下の説明では、メモリセル１５０Ａ，１５０Ｂにそれぞれデータ“０”，“１”が書込まれる場合について説明するが、メモリセル１５０Ａ，１５０Ｂにそれぞれデータ“１”，“０”が書込まれる場合についても、同様に考えることができるので、その場合の説明は省略する。
【０１３８】
データ書込時のビット線６８Ａ，６８Ｂ、ワード線６６、ＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂおよびキャパシタ５４Ａ，５４Ｂの動作もしくは状態については、実施の形態１と同じである。
【０１３９】
データの書込みに際してワード線６６が活性化されると、メモリセル１５０ＡにおいてＮチャネルＭＯＳトランジスタ５２Ａが駆動され、ビット線６８ＡからＮチャネルＭＯＳトランジスタ５２Ａを介してノード６２に０Ｖの電圧が印加されることによって、メモリセル１５０ＢのＰチャネルＴＦＴ５６６がＯＮする。
【０１４０】
一方、メモリセル１５０ＡにおいてＮチャネルＭＯＳトランジスタ５２Ａが駆動されるのと同時に、メモリセル１５０ＢにおいてもＮチャネルＭＯＳトランジスタ５２Ｂが駆動され、ビット線６８ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介してノード６４に電源電圧Ｖｃｃが印加されることによって、メモリセル１５０ＡのＰチャネルＴＦＴ５６２がＯＦＦする。
【０１４１】
したがって、その後、データの書込は終了したものとしてワード線６６が非活性化され、ＮチャネルＭＯＳトランジスタ５２Ａ，５２ＢがＯＦＦしても、ノード６２はＬレベルに維持され、ノード６４はＨレベルに維持される。
【０１４２】
ここで、メモリセル１５０Ａにおいては、ノード６２をＬレベルに強力にプルダウンするＮチャネルＭＯＳトランジスタが備えられていないため、ＰチャネルＴＦＴ５６２のＯＦＦ電流によるキャパシタ５４への電流リークが考えられるが、ＰチャネルＴＦＴ５６２のＯＦＦ電流をキャパシタ５４の蓄電状態に影響を与えるリーク電流と比較して十分小さくすることで、具体的には、ＰチャネルＴＦＴ５６２のＯＦＦ電流をノード６２からのリーク電流の１／１０より小さくなるように設定することで、ノード６２をＬレベルに強力にプルダウンするＮチャネルＭＯＳトランジスタを備えなくてもノード６２はＬレベルに維持される。
【０１４３】
（２）データの読出し
データの読出動作については、基本的な動作に関しては実施の形態１と同じであるので、その説明は省略するが、実施の形態２においては、実施の形態１におけるメモリセル５０Ａ，５０Ｂにそれぞれ含まれるＮチャネルＭＯＳトランジスタ５６４，５６８を備えていないため、実施の形態２におけるメモリセル１５０Ａ，１５０Ｂは、実施の形態１で説明したようなＮチャネルＭＯＳトランジスタ５６４，５６８によるノード６２，６４の電荷の引抜き機能を有さず、実施の形態２では、実施の形態１のようにワード線６６の電圧を下げることはできない。したがって、この半導体記憶装置１１０においては、一般的なＤＲＡＭと同様に、ワード線６６には電源電圧をブーストした電圧が印加される。
【０１４４】
以上のようにして、メモリセル１５０Ａ，１５０Ｂに対する記憶データの読み書きが行なわれる。
【０１４５】
この実施の形態２による半導体記憶装置１１０の１ビットあたりのバルクトランジスタ数は２個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。
【０１４６】
以上のように、実施の形態２による半導体記憶装置１１０によれば、電荷の補填が可能なＰチャネルＴＦＴ５６２，５６６をそれぞれ含むメモリセル１５０Ａ，１５０Ｂによるツインメモリセルを備えるので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、特に、従来のＳＲＡＭと比較してセル面積が大幅に縮小されるメモリセルが実現できる。
【０１４７】
［実施の形態３］
実施の形態１，２による半導体記憶装置１０，１１０のメモリセルがツインメモリセルで構成されるのに対し、実施の形態３による半導体記憶装置２１０のメモリセルはシングルメモリセルで構成され、データ読出時に電荷補填回路がキャパシタから分離されることによって、データの非破壊読出しが実現される。
【０１４８】
図５は、半導体記憶装置２１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。
【０１４９】
図５を参照して、メモリセル２５０は、ＮチャネルＭＯＳトランジスタ５２と、キャパシタ５４と、電荷補填回路２５６と、ＮチャネルＭＯＳトランジスタ７６とを備える。電荷補填回路２５６は、インバータ５８，６０と、ノード２６２，２６４とを含み、インバータ５８は、ＰチャネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５８４からなり、インバータ６０は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳトランジスタ６０４からなる。
【０１５０】
ＮチャネルＭＯＳトランジスタ５２は、ビット線６８およびキャパシタ５４に接続され、ゲートがワード線６６に接続される。ＮチャネルＭＯＳトランジスタ５２は、データ書込時およびデータ読出時に活性化されるデータ線６６によって駆動され、データ書込みおよびデータ読出時にメモリセル２５０をビット線６８と電気的に接続するアクセストランジスタであり、その機能および動作は、実施の形態１，２で説明したＮチャネルＭＯＳトランジスタ５２Ａと同じである。
【０１５１】
キャパシタ５４は、一端がＮチャネルＭＯＳトランジスタ５２に接続され、もう一端がセルプレート７０に接続される。キャパシタ５４の機能も、実施の形態１，２で説明したキャパシタ５４Ａと同じである。
【０１５２】
ＮチャネルＭＯＳトランジスタ７６は、キャパシタ５４をＮチャネルＭＯＳトランジスタ５２と接続するノード７８およびノード２６２に接続され、ゲートが内部信号線８０に接続される。ＮチャネルＭＯＳトランジスタ７６は、図示されない制御回路から内部信号線８０に出力された内部信号／Ｒによって駆動され、内部信号／ＲがＬレベルであるとき、電荷補填回路２５６をノード７８から分離する。
【０１５３】
図６は、内部信号／Ｒの状態変化を示すタイミングチャートである。
図６を参照して、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがいずれもＨレベルであるスタンバイ期間中（タイミングＴ１以前）は、Ｈレベルとなる。また、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがそれぞれＬレベル，Ｈレベルであるデータ読出動作中（タイミングＴ１〜Ｔ２）は、Ｌレベルとなる。さらに、内部信号／Ｒは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがいずれもＬレベルであるデータ書込動作中（タイミングＴ２〜Ｔ３）は、Ｈレベルとなる。
【０１５４】
したがって、再び図５を参照して、ＮチャネルＭＯＳトランジスタ７６は、データ読出動作時のみ非活性化され、データ読出動作中は、電荷補填回路２５６をノード７８と分離する。
【０１５５】
ＰチャネルＴＦＴ５８２は、電源ノード７２およびノード２６４に接続され、ゲートがノード２６２に接続される。また、ＮチャネルＭＯＳトランジスタ５８４は、ノード２６４および接地ノード７４に接続され、ゲートがノード２６２に接続される。
【０１５６】
ＰチャネルＴＦＴ６０２は、電源ノード７２およびノード２６２に接続され、ゲートがノード２６４に接続される。また、ＮチャネルＭＯＳトランジスタ６０４は、ノード２６２および接地ノード７４に接続され、ゲートがノード２６４に接続される。
【０１５７】
メモリセル２５０においては、このインバータ５８とインバータ６０とによって構成されるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【０１５８】
以下、このメモリセル２５０の動作について説明する。
（１）データ“０”の書込み
データ書込時は、内部信号／Ｒに応じてＮチャネルＭＯＳトランジスタ７６がＯＮしており、電荷補填回路２５６は、ノード７８と電気的に接続されている。
【０１５９】
このメモリセル２５０においては、バルクトランジスタのＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。また、キャパシタ５４およびバルクトランジスタのＯＦＦ電流によるノード２６２，２６４からのリーク電流は１×１０-15Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【０１６０】
上述した各電流値であれば、ＴＦＴのＯＮ電流は、ノード２６２，２６４からのリーク電流を４桁上回るため、電源ノード７２からノード２６２，２６４を電源電圧に充電することができる。
【０１６１】
ノード２６２の容量は、キャパシタ５４の容量、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、記憶データが安定的に読出されるために、ノード２６２の容量は、少なくとも５ｆＦ（５ｆ（フェムト）ファラド、「ｆ」は１０-15を表わす。）以上になるように設計される。一方、ノード２６４の容量は、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、ノード２６４の容量は、一般的なＳＲＡＭと同様に、１ｆＦ程度である。ノード２６２の容量が上述した最小値の５ｆＦであり、ノード２６４の容量が１ｆＦであれば、ノード２６２，２６４の容量比は５となる。
【０１６２】
この容量比をどの程度にするのが好ましいかは、このメモリセル２５０にデータ“０”を書込むことができる条件によって決まる。以下、この条件について説明する。
【０１６３】
メモリセル２５０にデータ“０”が書込まれると、ノード２６２の電圧は０Ｖとなるが、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒オーダでは、ノード２６４は、電源ノード７２から電源電圧に充電されない。これは、次式において示される。
【０１６４】
いま、電源ノード７２の電源電圧を２Ｖとした場合、ノード２６４において次式が成り立つ。
【０１６５】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０-15
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11アンペア
充電時間ｔ＝Ｑ／Ｉ＝２×１０-4秒 …▲２▼
したがって、ノード２６４が充電されるためには、μ（マイクロ、「μ」は１０-6を表わす。）秒オーダの時間を要する。そうすると、ノード２６２の電圧が０Ｖになっても、直ちにノード２６４は電源電圧に充電されないので、ノード２６２は、電源ノード７２からＰチャネルＴＦＴ６０２を介して充電され始める。そして、ノード２６４に比べてノード２６２の充電速度が速いと、ノード２６４が充電されてＰチャネルＴＦＴ６０２がＯＦＦする前にノード２６２が再充電されてしまうことになり、一旦ノード２６２に書込まれたデータ“０”は、最終的にデータ“１”となって、書込エラーが発生する。
【０１６６】
しかしながら、上述したノード２６２，２６４の容量比が大きければ、ノード２６４の充電速度がノード２６２の充電速度を上回り、ノード２６２が再充電される前にＰチャネルＴＦＴ６０２がＯＦＦし、また、ＮチャネルＭＯＳトランジスタ６０４がＯＮするので、ノード２６２はＮチャネルＭＯＳトランジスタ６０４によって０Ｖにプルダウンされ、書込エラーは発生しない。
【０１６７】
このノード６２，６４の容量比は、ＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧のばらつきを考慮すると、最低限５程度あればよいと考えられる。そして、データの書込みをさらに安定的に実現するために、ノード２６２と接続されるキャパシタ５４が設けられ、キャパシタ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度にすれば、ノード２６２，２６４の容量比は２０程度となり、データの書込みはさらに安定化される。なお、ＰチャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２とのＯＮ電流の比が１０倍程度ばらつくこと、およびＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧がばらつくことを考慮すると、ノード６２，６４の容量比は２０以上であることが望ましい。
【０１６８】
以上のように、ノード２６２，２６４に容量比を設けることによって、ノード２６４が電源電圧に充電される前にワード線６６を非活性化しても、データ“０”の書込みにおける書込エラーは発生しない。そして、ノード２６４の電圧が所定の電圧を超えるとＮチャネルＭＯＳトランジスタ６０４がＯＮし、これによってノード２６２は０Ｖに保持され、その後リフレッシュ動作することなく、書込まれたデータ“０”の状態が保持される。
【０１６９】
なお、この実施の形態３では、データの書込みを安定的に実現するためにキャパシタ５４を設けているが、キャパシタ５４を設けることなくトランジスタのゲート容量などでノード２６２，２６４の容量比が十分に確保できれば、キャパシタ５４を不要とすることもできる。
【０１７０】
（２）データ“１”の書込み
メモリセル２５０にデータ“１”が書込まれるときは、ノード２６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して直ちに充電され、これに応じてＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード２６４は直ちに０Ｖとなる。したがって、ノード２６２，２６４の電圧は早期に安定し、データ“１”の書込みの際にＴＦＴの性能による影響を受けることはない。
【０１７１】
そして、上述したように、ＰチャネルＴＦＴ６０２のＯＮ電流は、ノード２６２からのリーク電流を４桁上回るため、ノード２６２はＰチャネルＴＦＴ６０２によって電源電圧に保持され、その後リフレッシュ動作することなく、書込まれたデータ“１”の状態が保持される。
【０１７２】
図７，８は、上述した書込動作におけるノード６２，６４の電位変化を示す図である。図７は、メモリセル２５０にデータ“０”が書込まれるときのノード２６２，２６４の電位変化を示す図であり、図８は、メモリセル２５０にデータ“１”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【０１７３】
まず、メモリセル２５０にデータ“０”が書込まれるときのノード２６２，２６４の電位変化について説明する。
【０１７４】
図７を参照して、破線はノード２６２の電位変化を示し、実線はノード２６４の電位変化を示す。また、電源電圧は２Ｖとし、インバータ６０の論理しきい値電圧（出力電圧が急激に変化するときの入力電圧）は０．３Ｖとする。そして、時刻Ｔ１でワード線６６が活性化されるとする。
【０１７５】
時刻Ｔ１においてワード線６６が活性化されると、ノード２６２の電荷は、ＮチャネルＭＯＳトランジスタ５２を介してビット線６８へ引き抜かれ、ノード２６２の電位は直ちに０Ｖとなる。これに応じて、ノード２６４は、電源ノード７２からＰチャネルＴＦＴ５８２を介して充電され始めるが、ＴＦＴのＯＮ電流はバルクトランジスタのＯＮ電流よりも小さく、ノード２６４は直ちに充電されないため、ノード２６２も、電源ノード７２からＰチャネルＴＦＴ６０２を介して充電され始める。ただし、ノード２６２，２６４の容量比の関係上、ノード２６２の充電速度は、ノード２６４の充電速度に比べて遅い。そして、ワード線６６は、時刻Ｔ１の数１０μ秒後に非活性化される。
【０１７６】
ノード２６４の電位が時刻Ｔ１から約３０μ秒の時刻Ｔ２においてインバータ６０の論理しきい値電圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジスタ６０４がＯＮし、これに応じてノード２６２は０Ｖとなり、書込まれたデータ“０”の状態が安定する。なお、ノード２６４の電位がインバータ６０の論理しきい値電圧０．３Ｖを超えるまでにかかる時間約３０μ秒は、次式に基づいて確認される。
【０１７７】
ノード２６４の電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×０．３＝３×１０-16
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11Ａ
論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ＝３×１０-5秒 …▲３▼
一方、ノード２６４は、ＰチャネルＴＦＴ５８２によって充電され続け、上述した式▲２▼で示されたように、ノード２６４の充電が開始される時刻から約２００μ秒後の時刻Ｔ３で電源電圧の２Ｖに充電される。
【０１７８】
次に、メモリセル２５０にデータ“１”が書込まれる際のノード２６２，２６４の電位変化について説明する。
【０１７９】
図８を参照して、破線および実線は、それぞれノード２６２，２６４の電位変化を示し、時刻Ｔ１でワード線６６が活性化されるとする。時刻Ｔ１においてワード線６６が活性化されると、ノード２６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して電源電圧の２Ｖに直ちに充電される。これによって、ＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード２６４は直ちに０Ｖとなる。したがって、データ“１”の書込時は、ＴＦＴの特性の影響を受けない。
【０１８０】
（３）データの読出し
上述したように、データ読出時は、内部信号／ＲがＬレベルとなるので、ＮチャネルＭＯＳトランジスタ７６はＯＦＦし、電荷補填回路２５６は、ノード７８から分離される。そして、電荷補填回路２５６は、分離されたときの内部状態を維持する。
【０１８１】
電荷補填回路２５６がノード７８から分離されたときのＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４は、従来のＤＲＡＭと同じ構成であり、データの読出動作も従来のＤＲＡＭと同じように行なうことができる。すなわち、予めビット線６８が電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線６６に印加されてワード線６６が活性化される。これによってＮチャネルＭＯＳトランジスタ５２がＯＮし、キャパシタ５４の蓄電状態に応じたビット線６８の微小電圧変化が図示しないセンスアンプによって検出され、ビット線６８の電圧が電源電圧Ｖｃｃまたは接地電圧ＧＮＤまで増幅される。このビット線６８の電圧レベルが記憶データの状態に対応する。
【０１８２】
ここで、データ読出後、ノード７８の電圧はプリチャージ電圧Ｖｃｃ／２に近くなり、データ読出前のノード７８の電圧状態は維持されていない。従来のＤＲＡＭにおいては、このような状態は記憶データの破壊を意味し、データ読出後にビット線６８の電圧が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線６６を活性化してキャパシタ５４を再チャージし、上述した（１）または（２）と同様の動作でデータの再書込みが行なわれる。
【０１８３】
一方、このメモリセル２５０においては、データの読出しが完了した後、内部信号／ＲがＨレベルになり、電荷補填回路２５６がノード７８に再び接続される。そうすると、電荷補填回路２５６はデータ読出し前の状態を維持しているので、記憶されていたデータが“１”であったときは、電源ノード７２からＰチャネルＴＦＴ６０２を介してノード７８が電源電圧に充電される。
【０１８４】
なお、ＮチャネルＭＯＳトランジスタ７６が接続された直後は、ノード２６２の電圧は１／２Ｖｃｃ近くに一旦低下するが、インバータ５８の論理しきい値電圧０．３Ｖより高いので、インバータ５８が反転することはなく、電荷補填回路２５６の内部状態が変わることはない。また、記憶されていたデータが“０”であったときは、ノード７８およびキャパシタ５４の電荷がＮチャネルＭＯＳトランジスタ６０４によって直ちに引抜かれ、インバータ５８が反転することなく、ノード７８は０Ｖになる。
【０１８５】
このように、メモリセル２５０においては、データ読出時、電荷補填回路２５６がデータ読出前の状態を保持しつつノード７８から分離され、データの読出動作におけるＮチャネルＭＯＳトランジスタ５２の動作およびキャパシタ５４の状態は従来のＤＲＡＭと全く同じでありながら、データ読出動作終了後は、電荷補填回路２５６がノード７８に再び接続され、キャパシタ５４およびノード７８の状態は、電荷補填回路２５６によって電荷が充電または放電されてデータ読出前の状態に復帰するので、従来のＤＲＡＭのように再書込動作によって記憶データをメモリセルの外部から再度書込む必要がなく、データの非破壊読出しが実現される。
【０１８６】
このメモリセル２５０において、ＰチャネルＴＦＴ５８２，６０２を用いたのは、実施の形態１と同様に、ＰチャネルＴＦＴ５８２，６０２はＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成することができ、従来のＤＲＡＭに比べて、バルクトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４，７６によるセル面積の増加があるものの、メモリセルにおけるバルクトランジスタ数は４個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積を縮小できるからである。
【０１８７】
さらに、このメモリセル２５０における特徴の１つとして、セルレシオを１に近い値（レシオレス）とすることができる。
【０１８８】
上述したように、このメモリセル２５０においては、キャパシタ５４が設けられることによってメモリセルの動作が安定化されることから、ＳＲＡＭのようにセルレシオを２〜３以上とする必要がなく、基本的にはレシオレスにすることができる。そして、セルレシオを小さくできるということは、ドライバトランジスタのゲート幅を従来のＳＲＡＭと比較して小さくできるということであり、この点からもさらなるセル面積の縮小が実現される。
【０１８９】
なお、メモリセルの動作の安定性を考慮すると、メモリセル２５０においても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。
【０１９０】
以上のように、実施の形態３による半導体記憶装置２１０によれば、メモリセル２５０は、データ読出時にデータ読出前の状態を保持しつつキャパシタ５４から分離され、かつ、データ読出終了後に再びキャパシタ５４に接続されてキャパシタ５４の電荷状態をデータ読出前の状態に復帰させる電荷補填回路２５６を備えるので、データの非破壊読出しが可能となり、また、リフレッシュ動作も不要となる。
【０１９１】
なお、実施の形態１では、メモリセル５０Ａ，５０Ｂは、隣接して配置されるが、ビット線に接続されるセンスアンプの配置などにより、メモリセル５０Ａ，５０Ｂは、隣接することなく配置されるようにしてもよい。
【０１９２】
この場合、ノード６２，６４は、配線長が長くなることによって配線容量が大きくなるため、ノード６２，６４の容量が配線容量によって５ｆＦ程度以上得られれば、キャパシタ５４Ａ，５４Ｂを特別に設けなくてもよい。これによって、メモリセルの構造が簡素化される。
【０１９３】
一方、メモリセル５０Ａ，５０Ｂを隣接して配置する場合は、ビット線６８Ａ，６８Ｂを近接して並行に配線することができ、一方のビット線に外部ノイズがのってもビット線６８Ａ，６８Ｂにおいて同相のノイズとなるため、差動式のセンスアンプにおいてノイズは相殺され、ノイズに対する耐性が向上する。
【０１９４】
また、データ読出時のビット線のプリチャージ電圧は、１／２Ｖｃｃとしたが、プリチャージ電圧は、電源電圧Ｖｃｃであってもよい。この場合、記憶データが“１”であって、記憶ノードの電圧が電源電圧Ｖｃｃであるときは、データ読出動作によって記憶ノードの電位が下がらないため、より安定した非破壊読出しが実現できる。
【０１９５】
なお、上述したメモリセルの配置およびプリチャージ電圧に関する記述は、実施の形態２についても同様である。
【０１９６】
さらに、実施の形態１〜３では、バルクトランジスタは、全てＮチャネルＭＯＳトランジスタで構成されるが、全てＰチャネルＭＯＳトランジスタで構成されるようにしてもよい。この場合、実施の形態１，２においてはＰチャネルＴＦＴ５６２，５６６に代えてＮチャネルＴＦＴが用いられ、実施の形態３においてはＰチャネルＴＦＴ５８２，６０２に代えてＮチャネルＴＦＴが用いられる。なお、実施の形態２では、ＰチャネルＴＦＴ５６２，５６６に代えて用いられるＮチャネルＴＦＴは、電源ノード７２に接続されず、接地ノード７４に接続される。
【０１９７】
また、さらに、図１に示した半導体記憶装置１０は、行アドレスストローブ信号／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳの各信号に対応する端子を制御端子１２に含むが、これらの信号の各々に対応する端子を備えず、行および列アドレスが同時に入力されるものであってもよい。
【０１９８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図３】 実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの他の構成を示す回路図である。
【図４】 実施の形態２による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図５】 実施の形態３による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図６】 図５に示す内部信号線上の内部信号／Ｒの状態変化を示すタイミングチャートである。
【図７】 図５に示すメモリセルにデータ“０”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【図８】 図５に示すメモリセルにデータ“１”が書込まれるときのノード２６２，２６４の電位変化を示す図である。
【図９】 ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図１０】 ６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図１１】 ４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【符号の説明】
１０，１１０，２１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ センスアンプ／入出力制御回路、３６ メモリセルアレイ、５０Ａ〜５０Ｄ，１５０Ａ，１５０Ｂ，２５０，５００，７００，７５０ メモリセル、５２，５２Ａ，５２Ｂ，７６，５０２，５６４，５６８，７０２〜７０８ ＮチャネルＭＯＳトランジスタ、５４，５４Ａ，５４Ｂ，５０４ キャパシタ、５６Ａ〜５６Ｄ，２５６ 電荷補填回路、５８，６０ インバータ、６２，６４，７８，２６２，２６４，７１４，７１６ ノード、６６，５０６，７２２ ワード線、６８，６８Ａ，６８Ｂ，５０８，７１８，７２０ ビット線、７０，５１０ セルプレート、７２ 電源ノード、７４ 接地ノード、８０ 内部信号線、５６２，５６６，７３０，７３２ ＰチャネルＴＦＴ、７１０，７１２ ＰチャネルＭＯＳトランジスタ、３５６２，３５６６ 高抵抗。
Claims (1)
- 行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線と、
前記メモリセルの行ごとに配列される複数の内部信号線とを備え、
前記複数のメモリセルの各々は、
セルプレートに一端が接続され、２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに応じた電荷を保持する容量素子と、
前記ワード線に印加される電圧によって駆動され、前記ビット線と前記容量素子との間で前記電荷のやり取りを行なう第１のＮチャネルＭＯＳトランジスタと、
前記容量素子から漏洩する電荷を前記データの論理レベルに応じて補填する電荷補填回路と、
前記容量素子を前記第１のＮチャネルＭＯＳトランジスタと接続する記憶ノードと前記電荷補填回路との間に接続される第２のＮチャネルＭＯＳトランジスタとを含み、
前記第２のＮチャネルＭＯＳトランジスタは、前記内部信号線に印加される電圧によって駆動され、前記データの読出時に前記電荷補填回路を前記記憶ノードと分離し、
前記電荷補填回路は、
前記第２のＮチャネルＭＯＳトランジスタに入力ノードが接続される第１のインバータと、
前記第１のインバータの出力ノードに入力ノードが接続され、前記第１のインバータの入力ノードに出力ノードが接続される第２のインバータとを含み、
前記第１および第２のインバータの各々は、
一方が電源ノードに接続され、他方が出力ノードに接続されるＰチャネル薄膜トランジスタと、
一方が前記出力ノードに接続され、他方が接地ノードに接続される第３のＮチャネルＭＯＳトランジスタとからなる、半導体記憶装置。
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| US7962695B2 (en) * | 2007-12-04 | 2011-06-14 | International Business Machines Corporation | Method and system for integrating SRAM and DRAM architecture in set associative cache |
| US20090144504A1 (en) * | 2007-12-04 | 2009-06-04 | International Business Machines Corporation | STRUCTURE FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS |
| US8024513B2 (en) * | 2007-12-04 | 2011-09-20 | International Business Machines Corporation | Method and system for implementing dynamic refresh protocols for DRAM based cache |
| US7882302B2 (en) * | 2007-12-04 | 2011-02-01 | International Business Machines Corporation | Method and system for implementing prioritized refresh of DRAM based cache |
| JP5470054B2 (ja) | 2009-01-22 | 2014-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR101891065B1 (ko) * | 2010-03-19 | 2018-08-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 구동 방법 |
| US10079053B2 (en) * | 2011-04-22 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and memory device |
| US8760911B2 (en) * | 2012-04-04 | 2014-06-24 | Matthew Christian | Memory system configured for use in a binary predictor |
| US9281042B1 (en) * | 2014-12-17 | 2016-03-08 | Freescale Semiconductor, Inc. | Non-volatile memory using bi-directional resistive elements and capacitive elements |
| US9530501B2 (en) | 2014-12-31 | 2016-12-27 | Freescale Semiconductor, Inc. | Non-volatile static random access memory (NVSRAM) having a shared port |
| JP2016184676A (ja) * | 2015-03-26 | 2016-10-20 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
| US9466394B1 (en) | 2015-04-09 | 2016-10-11 | Freescale Semiconductor, Inc. | Mismatch-compensated sense amplifier for highly scaled technology |
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|---|---|---|---|---|
| JPS63285794A (ja) | 1987-05-18 | 1988-11-22 | Ricoh Co Ltd | スタティック・ランダムアクセスメモリ装置 |
| GB8827130D0 (en) * | 1988-11-21 | 1988-12-29 | Krilic G | Self-refreshable dynamic memory cell |
| JPH0334191A (ja) | 1989-06-30 | 1991-02-14 | Sony Corp | スタティック型半導体メモリ |
| KR920022301A (ko) * | 1991-05-28 | 1992-12-19 | 김광호 | 반도체 기억장치 |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| JPH06334142A (ja) * | 1993-05-18 | 1994-12-02 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP3183076B2 (ja) * | 1994-12-27 | 2001-07-03 | 日本電気株式会社 | 強誘電体メモリ装置 |
| JP3315293B2 (ja) * | 1995-01-05 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
| US5523971A (en) * | 1995-03-16 | 1996-06-04 | Xilinx, Inc. | Non-volatile memory cell for programmable logic device |
| JP3554666B2 (ja) * | 1997-10-07 | 2004-08-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| JP2000293989A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
| JP3863330B2 (ja) * | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
| US6359802B1 (en) * | 2000-03-28 | 2002-03-19 | Intel Corporation | One-transistor and one-capacitor DRAM cell for logic process technology |
| JP2002093165A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
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