JPS63285794A - スタティック・ランダムアクセスメモリ装置 - Google Patents
スタティック・ランダムアクセスメモリ装置Info
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- JPS63285794A JPS63285794A JP62121642A JP12164287A JPS63285794A JP S63285794 A JPS63285794 A JP S63285794A JP 62121642 A JP62121642 A JP 62121642A JP 12164287 A JP12164287 A JP 12164287A JP S63285794 A JPS63285794 A JP S63285794A
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- 230000005669 field effect Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスタティック・ランダムアクセスメモリ（以下
、ＳＲＡＭという。）装置に関する。
、ＳＲＡＭという。）装置に関する。
［従来の技術］
第３図は従来例のＳＲＡＭの回路図である。第３図にお
いて、スタティック・メモリセルｌは２個のインバータ
ｆＮＶｌ及びｒＮＶ２から構成され、インバータＩＮＶ
Ｉの出力端子がインバータＩＮＶ２の入力端子に接続さ
れるとともに、インバータＩＮＶ２の出力端子がインバ
ータＩＮＶＩの入力端子に接続される。各インバータＩ
ＮＶＩ及びＩＮＶ２はそれぞれ公知の通りＰチャンネル
ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴとい
う。）とＮチャンネルＭＯＳＦＥＴからなり、各ＭＯＳ
ＦＥＴのゲート長及びゲート幅が等しく大きさが同一で
あるＣＭＯＳ回路で構成される。このメモリセル１のイ
ンバータＩＮＶＩの入力端子とインバータＩＮＶ２の出
力端子との接続点１１は、ゲートがワード線ＷＬに接続
されるメモリセル選択用ＮチャンネルＭＯＳＦＥＴＱＩ
のソースに接続され、該ＭＯＳＦＥＴＱ、のドレインは
ビット線ＢＬに接続される。一方、メモリセルｌのイン
バータＩＮＶＩの出力端子とイン、（−タＴＮＶ２の入
力端子との接続点１２は、ゲートがワード線ＷＬに接続
されるメモリセル選択用ＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｔのソースに接続され、該Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｔのドレインはビット線Ｗ「に接続される。
いて、スタティック・メモリセルｌは２個のインバータ
ｆＮＶｌ及びｒＮＶ２から構成され、インバータＩＮＶ
Ｉの出力端子がインバータＩＮＶ２の入力端子に接続さ
れるとともに、インバータＩＮＶ２の出力端子がインバ
ータＩＮＶＩの入力端子に接続される。各インバータＩ
ＮＶＩ及びＩＮＶ２はそれぞれ公知の通りＰチャンネル
ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴとい
う。）とＮチャンネルＭＯＳＦＥＴからなり、各ＭＯＳ
ＦＥＴのゲート長及びゲート幅が等しく大きさが同一で
あるＣＭＯＳ回路で構成される。このメモリセル１のイ
ンバータＩＮＶＩの入力端子とインバータＩＮＶ２の出
力端子との接続点１１は、ゲートがワード線ＷＬに接続
されるメモリセル選択用ＮチャンネルＭＯＳＦＥＴＱＩ
のソースに接続され、該ＭＯＳＦＥＴＱ、のドレインは
ビット線ＢＬに接続される。一方、メモリセルｌのイン
バータＩＮＶＩの出力端子とイン、（−タＴＮＶ２の入
力端子との接続点１２は、ゲートがワード線ＷＬに接続
されるメモリセル選択用ＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｔのソースに接続され、該Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｔのドレインはビット線Ｗ「に接続される。
各ビット線ＢＬ及びＷ「は入出力回路２に接続される。
以上のように構成されたＳＲＡＭにおいて、例えばいま
、メモリセルｉにデータ“ピが記憶されていて、接続点
１１が例えば＋５ｖである所定の正の直流電圧のＨレベ
ルであり、一方、接続点１２が例えばアース電位である
Ｌレベルであるとし、メモリセルｌのデータ“ビをデー
タ゛０”に書き換えるとき、ワード線ＷＬをＬレベルか
らＨレベルにしてＭＯ９ＦＥＴＱ、及Ｑ、をそれぞれオ
ンとした後、入出力回路２は所定の時間ビット線ＢＬを
Ｌレベルとするとともに、ビット線「「をＨレベルとし
、さらにワード線ＷＬをＨレベルから再びＬレベルに変
換させる。これによって、メモリセル１のデータの接続
点【」がＩ（レベルからＬレベルに遷移するとともに、
接続点１２がＬレベルからＨレベルに遷移し、従って、
メモリセルｌのデータが“ビから“０”に書き換えられ
る。
、メモリセルｉにデータ“ピが記憶されていて、接続点
１１が例えば＋５ｖである所定の正の直流電圧のＨレベ
ルであり、一方、接続点１２が例えばアース電位である
Ｌレベルであるとし、メモリセルｌのデータ“ビをデー
タ゛０”に書き換えるとき、ワード線ＷＬをＬレベルか
らＨレベルにしてＭＯ９ＦＥＴＱ、及Ｑ、をそれぞれオ
ンとした後、入出力回路２は所定の時間ビット線ＢＬを
Ｌレベルとするとともに、ビット線「「をＨレベルとし
、さらにワード線ＷＬをＨレベルから再びＬレベルに変
換させる。これによって、メモリセル１のデータの接続
点【」がＩ（レベルからＬレベルに遷移するとともに、
接続点１２がＬレベルからＨレベルに遷移し、従って、
メモリセルｌのデータが“ビから“０”に書き換えられ
る。
［発明が解決しようとする問題点］
上述の従来例のＳＲＡＭのメモリセルｌにおいては、大
きさが同一である２個のＣＭＯＳインバータＩＮＶＩ及
びＩＮＶ２を用いているので、上記接続点１１．１２に
おけるＬレベルの保持力が大きく、Ｌレベルから■−■
レベルに状態遷移する“ビのデータ書き込みのためのビ
ットライン電圧が例えば＋７〜８ｖのように大きいレベ
ルである。
きさが同一である２個のＣＭＯＳインバータＩＮＶＩ及
びＩＮＶ２を用いているので、上記接続点１１．１２に
おけるＬレベルの保持力が大きく、Ｌレベルから■−■
レベルに状態遷移する“ビのデータ書き込みのためのビ
ットライン電圧が例えば＋７〜８ｖのように大きいレベ
ルである。
従って、もしＬレベルである１つの接続点１１又は１２
のみにＨレベルの電圧を印加しても、該接続点及びもう
１つの接続点をそれぞれＬレベルからＨレベルに、また
ＨレベルからＬレベルに遷移させることができない。ま
た、メモリセルｌのＨレベルの保持力は一般に小さく接
続点の電位をＬレベルとすることによって容易にＨレベ
ルからしレベルに遷移する。それ故、従来例においては
、上述のようにＨレベルである１つの接続点をＬレベル
にし、かつＬレベルであるもう１つの接続点をＨレベル
にすることによって、メモリセルｌのデータの書き換え
を行なっている。
のみにＨレベルの電圧を印加しても、該接続点及びもう
１つの接続点をそれぞれＬレベルからＨレベルに、また
ＨレベルからＬレベルに遷移させることができない。ま
た、メモリセルｌのＨレベルの保持力は一般に小さく接
続点の電位をＬレベルとすることによって容易にＨレベ
ルからしレベルに遷移する。それ故、従来例においては
、上述のようにＨレベルである１つの接続点をＬレベル
にし、かつＬレベルであるもう１つの接続点をＨレベル
にすることによって、メモリセルｌのデータの書き換え
を行なっている。
従って、２本のビット線ＢＬ及びＷ［並びに２個のメモ
リセル選択用ＭＯ３ＦＥＴＱ、及びＱ、が必要となるの
で、鰻ｓＲＡＭのチップ面積が大きくなる。また、一般
の集積回路においては、第３図に示すようにメモリセル
１の両側にメモリセル選択用ＭＯＳＦＥＴＱ、及びＱ、
を配置し、さらに該Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋及び
Ｑ、の外側にビット線ＢＬ及び「［を配置している（以
下、一般のＳＲＡＭの素子配置という。）ので、該ＳＲ
ＡＭのワード線ＷＬ方向の長さが長くなり、これによっ
て、ワードｌ１ｌＷＬとアースとの容量が大きくなり、
ワード線ＷＬを含む回路の時定数が大きくなるので、動
作周波数を高くすることができないという問題点があっ
た。
リセル選択用ＭＯ３ＦＥＴＱ、及びＱ、が必要となるの
で、鰻ｓＲＡＭのチップ面積が大きくなる。また、一般
の集積回路においては、第３図に示すようにメモリセル
１の両側にメモリセル選択用ＭＯＳＦＥＴＱ、及びＱ、
を配置し、さらに該Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋及び
Ｑ、の外側にビット線ＢＬ及び「［を配置している（以
下、一般のＳＲＡＭの素子配置という。）ので、該ＳＲ
ＡＭのワード線ＷＬ方向の長さが長くなり、これによっ
て、ワードｌ１ｌＷＬとアースとの容量が大きくなり、
ワード線ＷＬを含む回路の時定数が大きくなるので、動
作周波数を高くすることができないという問題点があっ
た。
本発明の目的は以上の問題点を解決し、１本のビット線
と１個のメモリセル選択用ＭＯ５ＦＥＴでメモリセルの
データの書き換えを可能にし、従来例に比較してチップ
面積を小さくすることができるとともに、高速動作が可
能なＳＲＡＭ装置を提供することにある。
と１個のメモリセル選択用ＭＯ５ＦＥＴでメモリセルの
データの書き換えを可能にし、従来例に比較してチップ
面積を小さくすることができるとともに、高速動作が可
能なＳＲＡＭ装置を提供することにある。
［問題点を解決するための手段］
本発明は、それぞれが電界効果トランジスタで構成され
た第１と第２のインバータ回路を逆並列関係に接続した
メモリセルであって、一方のインバータ回路の電界効果
トランジスタのゲートの幅及び／又は長さを他方のイン
バータ回路の電界効果トランジスタのゲートの幅及び／
又は長さと異ならせて、上記メモリセルのしきい値電圧
をｒＨＪデータ書き込みのためのビットライン電圧より
も低くしたメモリセルを備え、上記メモリセルの上記第
■と第２のインバータ回路の１個の接続点のみを、ワー
ド線の信号によって制御される少なくとも１個のスイッ
チ回路を介して、少なくとも１本のビット線に、接続し
たことを特徴とする。
た第１と第２のインバータ回路を逆並列関係に接続した
メモリセルであって、一方のインバータ回路の電界効果
トランジスタのゲートの幅及び／又は長さを他方のイン
バータ回路の電界効果トランジスタのゲートの幅及び／
又は長さと異ならせて、上記メモリセルのしきい値電圧
をｒＨＪデータ書き込みのためのビットライン電圧より
も低くしたメモリセルを備え、上記メモリセルの上記第
■と第２のインバータ回路の１個の接続点のみを、ワー
ド線の信号によって制御される少なくとも１個のスイッ
チ回路を介して、少なくとも１本のビット線に、接続し
たことを特徴とする。
［作用コ
以上のように構成することにより、一方のインバータ回
路の電界効果トランジスタのゲートの幅及び／又は長さ
を他方のインバータ回路の電界効果トランジスタのゲー
トの幅及び／又は長さと異ならせて、上記メモリセルの
ローレベルの保持力を低下させ、上記メモリセルのしき
い値電圧を「Ｈ」データの書き込みのためのビットライ
ン電圧よりも低くしているので、いま例えば、上記スイ
ッチ回路に接続される上記メモリセルの一端がローレベ
ルとなっていて上記メモリセルが”０“のデータを記憶
しているとき、上記ワード線を例えばハイレベルとして
上記スイッチ回路をオンとし、上記ビット線に上記ｒＨ
Ｊデータ書き込みのためのビットライン電圧を印加する
ことによって容易に上記メモリセルの上記一端をハイレ
ベルとすることができ、上記メモリセル１ごビのデータ
を書き込むことができる。
路の電界効果トランジスタのゲートの幅及び／又は長さ
を他方のインバータ回路の電界効果トランジスタのゲー
トの幅及び／又は長さと異ならせて、上記メモリセルの
ローレベルの保持力を低下させ、上記メモリセルのしき
い値電圧を「Ｈ」データの書き込みのためのビットライ
ン電圧よりも低くしているので、いま例えば、上記スイ
ッチ回路に接続される上記メモリセルの一端がローレベ
ルとなっていて上記メモリセルが”０“のデータを記憶
しているとき、上記ワード線を例えばハイレベルとして
上記スイッチ回路をオンとし、上記ビット線に上記ｒＨ
Ｊデータ書き込みのためのビットライン電圧を印加する
ことによって容易に上記メモリセルの上記一端をハイレ
ベルとすることができ、上記メモリセル１ごビのデータ
を書き込むことができる。
一方、上記スイッチ回路に接続される上記メモリセルの
一端がハイレベルとなっていて上記メモリセルが”ビの
データを記憶しているとき、上記ワード線を例えばハイ
レベルとして上記スイッチ回路をオンとし、上記ビット
線にローレベルの電圧を印加することによって、従来例
と同様に容易に上記メモリセルの上記一端をローレベル
とすることができ、上記メモリセル１ごＯ”のデータを
書き込むことができる。
一端がハイレベルとなっていて上記メモリセルが”ビの
データを記憶しているとき、上記ワード線を例えばハイ
レベルとして上記スイッチ回路をオンとし、上記ビット
線にローレベルの電圧を印加することによって、従来例
と同様に容易に上記メモリセルの上記一端をローレベル
とすることができ、上記メモリセル１ごＯ”のデータを
書き込むことができる。
［実施例］
第１の実施例
第１図は、本発明の第１の実施例であるＳＲＡＭの回路
図であり、第１図において、第３図と同一のものについ
ては同一の符号を付している。このＳＲＡＭが第３図の
従来例のＳＲＡＭと異なるのは、 （１）メモリセル１を、大きさの異なるインバータＩＮ
Ｖｌａ及びＩＮＶ２ａから成るメモリセルｌａに置き換
え、メモリセルｌのＬレベルの保持力を従来例に比べて
小さくし、２個のインバータの１つの接続点をＬレベル
からＨレベルにした場合、メモリセル１の上記１つの接
続点のレベルをＬレベルからＨレベルに遷移させるとと
もに、もう１つの接続点のレベルをＨレベルからＬレベ
ルに遷移させることができるようにしたこと、並びに （２）上記（１）によって、ビット線を１本に減少させ
、メモリセル選択用ＭＯ９ＦＥＴを１個に減少させたこ
とである。以下、上記相違点について詳細に説明する。
図であり、第１図において、第３図と同一のものについ
ては同一の符号を付している。このＳＲＡＭが第３図の
従来例のＳＲＡＭと異なるのは、 （１）メモリセル１を、大きさの異なるインバータＩＮ
Ｖｌａ及びＩＮＶ２ａから成るメモリセルｌａに置き換
え、メモリセルｌのＬレベルの保持力を従来例に比べて
小さくし、２個のインバータの１つの接続点をＬレベル
からＨレベルにした場合、メモリセル１の上記１つの接
続点のレベルをＬレベルからＨレベルに遷移させるとと
もに、もう１つの接続点のレベルをＨレベルからＬレベ
ルに遷移させることができるようにしたこと、並びに （２）上記（１）によって、ビット線を１本に減少させ
、メモリセル選択用ＭＯ９ＦＥＴを１個に減少させたこ
とである。以下、上記相違点について詳細に説明する。
第１図において、スタティック・メモリセルｆは大きさ
の異なる２個のインバータＩ ＮＶ ｌａ及びＩＮＶ２
ａから構成され、インバータＩＮＶ１ａの出力端子がイ
ンバータＩ ＮＶ ２ａの入力端子に接続されるととも
に、インバータＩ ＮＶ ２ａの出力端子がＩＮＶＩａ
の入力端子に接続される。各インバータＩＮＶｌａ及び
２ａは、従来例と同様にＰチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯＳＰＥＴから成る０Ｍ０９回路から構成
され、インバータＩＮＶＩａの各ＭＯ５Ｆ’ＥＴのゲー
ト長がインバータＩ ＮＶ ２ａの各ＭＯ９ＦＥＴのゲ
ート長よりも短くして形成されるとともに、インバータ
ＩＮＶ１ａの各ＭＯ９ＦＥＴのゲート幅がインバータＩ
ＮＶ２ａの各ＭＯ８ＦＥＴのゲート幅よりも広くして形
成される。これによって、メモリセル１ａの接続点１１
のＬレベルの保持力を小さくし、ＬレベルからＨレベル
へ状態遷移する“ビのデータ書き込みのためのビットラ
イン電圧を例えば＋２．５Ｖにすることができ、例えば
Ｌレベルである接続点２に対して例えばＨレベルの電圧
を印加した場合、接続点１１の電圧をＩ（レベルに遷移
させるとともに、接続点１２の電圧をＬレベルに遷移さ
せることができる。
の異なる２個のインバータＩ ＮＶ ｌａ及びＩＮＶ２
ａから構成され、インバータＩＮＶ１ａの出力端子がイ
ンバータＩ ＮＶ ２ａの入力端子に接続されるととも
に、インバータＩ ＮＶ ２ａの出力端子がＩＮＶＩａ
の入力端子に接続される。各インバータＩＮＶｌａ及び
２ａは、従来例と同様にＰチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯＳＰＥＴから成る０Ｍ０９回路から構成
され、インバータＩＮＶＩａの各ＭＯ５Ｆ’ＥＴのゲー
ト長がインバータＩ ＮＶ ２ａの各ＭＯ９ＦＥＴのゲ
ート長よりも短くして形成されるとともに、インバータ
ＩＮＶ１ａの各ＭＯ９ＦＥＴのゲート幅がインバータＩ
ＮＶ２ａの各ＭＯ８ＦＥＴのゲート幅よりも広くして形
成される。これによって、メモリセル１ａの接続点１１
のＬレベルの保持力を小さくし、ＬレベルからＨレベル
へ状態遷移する“ビのデータ書き込みのためのビットラ
イン電圧を例えば＋２．５Ｖにすることができ、例えば
Ｌレベルである接続点２に対して例えばＨレベルの電圧
を印加した場合、接続点１１の電圧をＩ（レベルに遷移
させるとともに、接続点１２の電圧をＬレベルに遷移さ
せることができる。
このメモリセルｌａのインバータＩ ＮＶ ｌａの入力
端子とインバータＩ ＮＶ ２ａの出力端子との接続点
１１は、ゲートがワード線ＷＬに接続されるメモリセル
選択用ＮチャンネルＭＯ８ＦＥＴＱ。
端子とインバータＩ ＮＶ ２ａの出力端子との接続点
１１は、ゲートがワード線ＷＬに接続されるメモリセル
選択用ＮチャンネルＭＯ８ＦＥＴＱ。
のソースに接続され、該ＭＯＳＦＥＴＱ＋のドレインは
、入出力回路２ａに接続されるビット線ＢＬに接続され
る。なお、接続点１２は他の素子に接続されていない。
、入出力回路２ａに接続されるビット線ＢＬに接続され
る。なお、接続点１２は他の素子に接続されていない。
以上のように構成されたＳＲＡＭにおいて、いよ例えば
、メモリセル１ａにデータ“ビが記憶されていて接続点
１１がＨレベルであり、一方、接続点１２がＬレベルで
あるとし、メモリセルｌａのデータ“ビをデータ“０”
に書き換えるとき、ワード線ＷＬをＬレベルからＨレベ
ルにしてＭＯＳＦ Ｅ Ｔ Ｑ ＋をオンとした後、入
出力回路２ａは所定の時間、ビット線ＢＬをＬレベルと
し、さらにワード線ＷＬをＨレベルから再びＬレベルに
変換させる。これによって、メモリセルＩａの接続点ｌ
ｌの電位がＨレベルからＬレベルに遷移するとともに、
接続点１２の電位がＬレベルからト■レベルに遷移し、
従って、メモリセル１ａのデータが“ｌ”から“０”に
書き換えられる。
、メモリセル１ａにデータ“ビが記憶されていて接続点
１１がＨレベルであり、一方、接続点１２がＬレベルで
あるとし、メモリセルｌａのデータ“ビをデータ“０”
に書き換えるとき、ワード線ＷＬをＬレベルからＨレベ
ルにしてＭＯＳＦ Ｅ Ｔ Ｑ ＋をオンとした後、入
出力回路２ａは所定の時間、ビット線ＢＬをＬレベルと
し、さらにワード線ＷＬをＨレベルから再びＬレベルに
変換させる。これによって、メモリセルＩａの接続点ｌ
ｌの電位がＨレベルからＬレベルに遷移するとともに、
接続点１２の電位がＬレベルからト■レベルに遷移し、
従って、メモリセル１ａのデータが“ｌ”から“０”に
書き換えられる。
一方、メモリセルｌａにデータ“０”が記憶されていて
接続点１１がＬレベルであり、接続点１２がＨレベルで
あるとしメモリセル１ａのデータ“０”を“ビに書き換
えるとき、ワード線ＷＬをＬレベルからＨレベルにして
ＭＯ８ＦＥＴＱ、をオンとした後、入出力回路２ａは所
定の時間ビット線ＢＬをＨレベルとし、さらにワード線
ＷＬをＩ］レベルから再びＬレベルに変換させる。これ
によって、上述の通り従来例に比較してＬレベルの保持
力が弱められ、Ｌレベルを超えＨレベル以下の電圧、例
えば＋２．５Ｖの“ビのデータ書き込みのだめのビット
ライン電圧を有するメモリセルｌａの接続点１１の電圧
が容易にＬレベルから１−ルベルに遷移するとともに、
接続点１２の電位がＨレベルからＬレベルに遷移し、従
って、メモリセルｌａのデータが“０”から“ビに書き
換えられる。
接続点１１がＬレベルであり、接続点１２がＨレベルで
あるとしメモリセル１ａのデータ“０”を“ビに書き換
えるとき、ワード線ＷＬをＬレベルからＨレベルにして
ＭＯ８ＦＥＴＱ、をオンとした後、入出力回路２ａは所
定の時間ビット線ＢＬをＨレベルとし、さらにワード線
ＷＬをＩ］レベルから再びＬレベルに変換させる。これ
によって、上述の通り従来例に比較してＬレベルの保持
力が弱められ、Ｌレベルを超えＨレベル以下の電圧、例
えば＋２．５Ｖの“ビのデータ書き込みのだめのビット
ライン電圧を有するメモリセルｌａの接続点１１の電圧
が容易にＬレベルから１−ルベルに遷移するとともに、
接続点１２の電位がＨレベルからＬレベルに遷移し、従
って、メモリセルｌａのデータが“０”から“ビに書き
換えられる。
ざらに、メモリセルｌａに記憶されているデータを読み
出すときは、ワード線ＷＬをＬレベルから■］レベルに
してＭＯ８ＦＥＴＱ、をオンとした後、メモリセル１ａ
の接続点１１に接続されるビット線ＢＬの電位を入出力
回路２ａが検出することにより、メモリセルｌａのデー
タを読み出すことができる。
出すときは、ワード線ＷＬをＬレベルから■］レベルに
してＭＯ８ＦＥＴＱ、をオンとした後、メモリセル１ａ
の接続点１１に接続されるビット線ＢＬの電位を入出力
回路２ａが検出することにより、メモリセルｌａのデー
タを読み出すことができる。
以上の第１の実施例において、インバータＩＮＶｉａの
各ＭＯＳＦ、ＥＴのゲート長がインバータ夏ＮＶ２ａの
各ＭＯＳＦＥＴのゲート長よりも短くして形成されると
ともに、インバータＩＮＶＩａの各ＭＯＳＦＥＴのゲー
ト幅がインバータＩＮＶ２ａの各ＭＯＳＦＥＴのゲート
長よりも広くして形成されているが、これに限らず、上
記構成関係においてインバータＩ ＮＶ ｌａの各ＭＯ
ＳＦ’ＥＴのゲート長だけをＩＮＶ２ａのゲート長より
も短くして形成するか、又はＩＮＶ ｌａのゲート幅だ
けをＩＮＶ２ａのゲート幅よりも広くして形成して、２
ｇＡのインバータの各ＭＯ３ＦＥＴを異なる大きさにす
ることも可能である。これによって、メモリセルｌａの
接続点１１又は１２におけるＬレベルの保持力を低下さ
せ、“ビのデータを書き込むためのビットライン電圧を
低下させ、上述のように■］レベル以下とすることがで
き接続点１１を例えばアース電位のＬレベルからＨレベ
ルに上昇させることによって、接続点２の電位を！４レ
ベルに遷移させるとともに接続点１２の電位をＬレベル
に遷移させることができる。
各ＭＯＳＦ、ＥＴのゲート長がインバータ夏ＮＶ２ａの
各ＭＯＳＦＥＴのゲート長よりも短くして形成されると
ともに、インバータＩＮＶＩａの各ＭＯＳＦＥＴのゲー
ト幅がインバータＩＮＶ２ａの各ＭＯＳＦＥＴのゲート
長よりも広くして形成されているが、これに限らず、上
記構成関係においてインバータＩ ＮＶ ｌａの各ＭＯ
ＳＦ’ＥＴのゲート長だけをＩＮＶ２ａのゲート長より
も短くして形成するか、又はＩＮＶ ｌａのゲート幅だ
けをＩＮＶ２ａのゲート幅よりも広くして形成して、２
ｇＡのインバータの各ＭＯ３ＦＥＴを異なる大きさにす
ることも可能である。これによって、メモリセルｌａの
接続点１１又は１２におけるＬレベルの保持力を低下さ
せ、“ビのデータを書き込むためのビットライン電圧を
低下させ、上述のように■］レベル以下とすることがで
き接続点１１を例えばアース電位のＬレベルからＨレベ
ルに上昇させることによって、接続点２の電位を！４レ
ベルに遷移させるとともに接続点１２の電位をＬレベル
に遷移させることができる。
以上説明したように、１本のビット線ＢＬで１個のメモ
リセルｌａのデータの書き換えが可能となったので、従
来例に比較して１個のメモリセル当たり１個のメモリセ
ル選択用ＭＯＳＦＥＴと１本のビット線を減少させるこ
とができ、該メモリセルを構成するＳＲＡＭのチップ面
積を従来例に比較して小さくすることができる。また、
一般のＳｒｌＡＭの素子配置においては上述のようにワ
ード線ＷＬを従来例に比較して短くすることができるの
で、ワード線ＷＬとアースとの容量を小さくすることが
でき、従来例に比較して動作周波数を高くすることがで
きる。
リセルｌａのデータの書き換えが可能となったので、従
来例に比較して１個のメモリセル当たり１個のメモリセ
ル選択用ＭＯＳＦＥＴと１本のビット線を減少させるこ
とができ、該メモリセルを構成するＳＲＡＭのチップ面
積を従来例に比較して小さくすることができる。また、
一般のＳｒｌＡＭの素子配置においては上述のようにワ
ード線ＷＬを従来例に比較して短くすることができるの
で、ワード線ＷＬとアースとの容量を小さくすることが
でき、従来例に比較して動作周波数を高くすることがで
きる。
第２の実施例
第２図は本発明の第２の実施例である２ボ一トＳＲＡＭ
の回路図であり、第２図において上述の図面と同一のら
のについては同一の符号を付している。このＳＲＡＭが
第１図の第１の実施例のＳＲＡＭと異なるのは、上述の
第１の実施例に、さらに別のワード線、メモリセル選択
用ＭＯ９ＦＥＴ Ｑ を及び入出力回路２ｂを備え、２
個の入出力回路２ａ及び２ｂからそれぞれ独立にメモリ
セルｌａにデータの読み出し及び書き込みを行うことが
できるようにしたことである。以下、上記相違点につい
て詳細に説明する。
の回路図であり、第２図において上述の図面と同一のら
のについては同一の符号を付している。このＳＲＡＭが
第１図の第１の実施例のＳＲＡＭと異なるのは、上述の
第１の実施例に、さらに別のワード線、メモリセル選択
用ＭＯ９ＦＥＴ Ｑ を及び入出力回路２ｂを備え、２
個の入出力回路２ａ及び２ｂからそれぞれ独立にメモリ
セルｌａにデータの読み出し及び書き込みを行うことが
できるようにしたことである。以下、上記相違点につい
て詳細に説明する。
第２図において、第１の実施例と同様に構成されるメモ
リセルｌａの接続点１１に、メモリセル選択用ＭＯ３Ｆ
ＥＴＱＩ及びＱ、の各ソースが接続され、２本のワード
線ＷＬＩ及びＷＬ２がそれぞれ上記Ｍ ＯＳ Ｆ Ｅ
’１” Ｑ ＋及びＱ、の各ゲートに接続される。ＭＯ
ＳＦＥＴＱ、及びＱ、の各ドレインはそれぞれ、２本の
ビット線ＢＬＩ及びＢＬ２を介して入出力回路２ａ及び
２ｂに接続される。
リセルｌａの接続点１１に、メモリセル選択用ＭＯ３Ｆ
ＥＴＱＩ及びＱ、の各ソースが接続され、２本のワード
線ＷＬＩ及びＷＬ２がそれぞれ上記Ｍ ＯＳ Ｆ Ｅ
’１” Ｑ ＋及びＱ、の各ゲートに接続される。ＭＯ
ＳＦＥＴＱ、及びＱ、の各ドレインはそれぞれ、２本の
ビット線ＢＬＩ及びＢＬ２を介して入出力回路２ａ及び
２ｂに接続される。
以上のように構成された２ボ一トＳＲＡＭにおいては、
２本のワード線ＷＬＩ及びＷＬ２のうち１本のワード線
をＩ−ルベルにして１個のメモリセル選択用ＭＯ８ＦＥ
ＴＱ、又はＱ、をオンとすることにより、入出力回路２
ａ及び２ｂがそれぞれ独立に、メモリセル１ａに記憶さ
れるデータを書き込み、もしくはメモリセルｌからデー
タを読み出すことが可能となる。この２ポ一トＳＲＡＭ
は、上述の第３図と同様に構成された従来例の２ボ一ト
ＳＲＡＭに比較して、上述の第１の実施例と同様にチッ
プ面積を小さくすることかできるとともに動作周波数を
高くすることができるという利点がある。
２本のワード線ＷＬＩ及びＷＬ２のうち１本のワード線
をＩ−ルベルにして１個のメモリセル選択用ＭＯ８ＦＥ
ＴＱ、又はＱ、をオンとすることにより、入出力回路２
ａ及び２ｂがそれぞれ独立に、メモリセル１ａに記憶さ
れるデータを書き込み、もしくはメモリセルｌからデー
タを読み出すことが可能となる。この２ポ一トＳＲＡＭ
は、上述の第３図と同様に構成された従来例の２ボ一ト
ＳＲＡＭに比較して、上述の第１の実施例と同様にチッ
プ面積を小さくすることかできるとともに動作周波数を
高くすることができるという利点がある。
以上の第２の実施例においては、２ボートのＳＲＡＭに
ついて述べているが、これに限らず、第２の実施例と同
様に３ボ一ト以上の複数ボートのＳＲＡＭを容易に構成
することができる。
ついて述べているが、これに限らず、第２の実施例と同
様に３ボ一ト以上の複数ボートのＳＲＡＭを容易に構成
することができる。
［発明の効果］
以上詳述したように本発明によれば、従来のＳＲＡＭ装
置において、一方のインバータ回路の電界効果トランジ
スタのゲートの幅及び／又は長さを他方のインバータ回
路の電界効果トランジスタのゲートの幅及び／又は長さ
と異ならせて、上記メモリセルのローレベルの保持力を
低下させ、上記メモリセルのしきい値電圧をｒＨＪデー
タ書き込みのためのビットライン電圧よりも低くしてい
るので、容易に上記メモリセルの一端をハイレベルとす
ることができ、従って、上記メモリセルに“ビのデータ
を書き・込むことができる。
置において、一方のインバータ回路の電界効果トランジ
スタのゲートの幅及び／又は長さを他方のインバータ回
路の電界効果トランジスタのゲートの幅及び／又は長さ
と異ならせて、上記メモリセルのローレベルの保持力を
低下させ、上記メモリセルのしきい値電圧をｒＨＪデー
タ書き込みのためのビットライン電圧よりも低くしてい
るので、容易に上記メモリセルの一端をハイレベルとす
ることができ、従って、上記メモリセルに“ビのデータ
を書き・込むことができる。
また、本発明のＳＲＡＭ装置においては、上記メモリセ
ルの２個のインバータ回路の１個の接続点のみを、ワー
ド線の信号によって制御される少なくとも１個のスイッ
チ回路を介して少なくとも１本のビット線に接続したの
で、従来例に比較して１個のメモリセル当たり１個のス
イッチ回路と１本のビット線を減少させることができ、
上記ＳＲＡＭ装置のチップ面積を従来例に比較して小さ
くすることができる。従って、上述のような一般の素子
配置においては、ワード線を従来例に比べて短くするこ
とができるので、ワード線とアースとの容量を小さくす
ることかでき、従来例に比較して上記ＳＲＡＭ装置の動
作周波数を高くすることができるという利点がある。
ルの２個のインバータ回路の１個の接続点のみを、ワー
ド線の信号によって制御される少なくとも１個のスイッ
チ回路を介して少なくとも１本のビット線に接続したの
で、従来例に比較して１個のメモリセル当たり１個のス
イッチ回路と１本のビット線を減少させることができ、
上記ＳＲＡＭ装置のチップ面積を従来例に比較して小さ
くすることができる。従って、上述のような一般の素子
配置においては、ワード線を従来例に比べて短くするこ
とができるので、ワード線とアースとの容量を小さくす
ることかでき、従来例に比較して上記ＳＲＡＭ装置の動
作周波数を高くすることができるという利点がある。
第１図は本発明の第１の実施例のＳＲＡＭの回路図、
第２図は本発明の第２の実施例の２ボ一トＳＲＡＭの回
路図、 第３図は従来例のＳＲＡＭの回路図である。 １ａ・・・メモリセル、 ２ａ・・・入出力回路、 Ｉ ＮＶ ｌａ、 Ｉ ＮＶ ２ａ−インバータ、Ｑｌ
・・・メモリセル選択用ＭＯＳ電界効果トランジスタ、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線。 特 許 出 願 人 株式会社リコー 代 理 人 弁理士 青白 葆 はがＩ名第１図 ３コ 第２図 第３図
路図、 第３図は従来例のＳＲＡＭの回路図である。 １ａ・・・メモリセル、 ２ａ・・・入出力回路、 Ｉ ＮＶ ｌａ、 Ｉ ＮＶ ２ａ−インバータ、Ｑｌ
・・・メモリセル選択用ＭＯＳ電界効果トランジスタ、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線。 特 許 出 願 人 株式会社リコー 代 理 人 弁理士 青白 葆 はがＩ名第１図 ３コ 第２図 第３図
Claims (1)
- （１）それぞれが電界効果トランジスタで構成された第
１と第２のインバータ回路を逆並列関係に接続したメモ
リセルであって、一方のインバータ回路の電界効果トラ
ンジスタのゲートの幅及び／又は長さを他方のインバー
タ回路の電界効果トランジスタのゲートの幅及び／又は
長さと異ならせて、上記メモリセルのしきい値電圧を「
Ｈ」データ書き込みのためのビットライン電圧よりも低
くしたメモリセルを備え、 上記メモリセルの上記第１と第２のインバータ回路の１
個の接続点のみを、ワード線の信号によって制御される
少なくとも１個のスイッチ回路を介して少なくとも１本
のビット線に接続したことを特徴とするスタティック・
ランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121642A JPS63285794A (ja) | 1987-05-18 | 1987-05-18 | スタティック・ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121642A JPS63285794A (ja) | 1987-05-18 | 1987-05-18 | スタティック・ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63285794A true JPS63285794A (ja) | 1988-11-22 |
Family
ID=14816310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62121642A Pending JPS63285794A (ja) | 1987-05-18 | 1987-05-18 | スタティック・ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285794A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187991A (ja) * | 1989-01-13 | 1990-07-24 | Hitachi Ltd | 半導体記憶装置 |
| US6625056B1 (en) | 2002-04-04 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cells requiring no refresh operations |
| US6775176B2 (en) | 2002-03-28 | 2004-08-10 | Renesas Technology Corp. | Semiconductor memory device having memory cells requiring no refresh operations |
| US6831852B2 (en) | 2002-12-20 | 2004-12-14 | Renesas Technology Corp. | Semiconductor memory device having a latch circuit and storage capacitor |
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| WO2009078220A1 (ja) * | 2007-12-19 | 2009-06-25 | National Institute Of Advanced Industrial Science And Technology | Ｓｒａｍセル回路およびその駆動方法 |
-
1987
- 1987-05-18 JP JP62121642A patent/JPS63285794A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187991A (ja) * | 1989-01-13 | 1990-07-24 | Hitachi Ltd | 半導体記憶装置 |
| US6775176B2 (en) | 2002-03-28 | 2004-08-10 | Renesas Technology Corp. | Semiconductor memory device having memory cells requiring no refresh operations |
| US6625056B1 (en) | 2002-04-04 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cells requiring no refresh operations |
| US6831852B2 (en) | 2002-12-20 | 2004-12-14 | Renesas Technology Corp. | Semiconductor memory device having a latch circuit and storage capacitor |
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| WO2009078220A1 (ja) * | 2007-12-19 | 2009-06-25 | National Institute Of Advanced Industrial Science And Technology | Ｓｒａｍセル回路およびその駆動方法 |
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