JPH025290A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH025290A JPH025290A JP63155541A JP15554188A JPH025290A JP H025290 A JPH025290 A JP H025290A JP 63155541 A JP63155541 A JP 63155541A JP 15554188 A JP15554188 A JP 15554188A JP H025290 A JPH025290 A JP H025290A
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- JP
- Japan
- Prior art keywords
- voltage
- word line
- memory cell
- data
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000002411 adverse Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に極微細トランジスタ
を用いた高集積度の半導体メモリ（、二関する。
を用いた高集積度の半導体メモリ（、二関する。
従来のこの種の半導体メモリの一例とし２′乙、３トラ
ンジスタ１キヤパシタ型のメモリセルをもつ半導体メモ
リを第３図に示す。
ンジスタ１キヤパシタ型のメモリセルをもつ半導体メモ
リを第３図に示す。
この半導体メモリのメモリセルアレイＩＡは複数のワー
ド線Ｗ及びビット線Ｂと、それぞれゲートをワード線Ｗ
の１つと接続しドレイン（又はソース）をビット線Ｂの
１つと接続したスイッチング用のトランジスタＱｌ’及
びこのトランジスタＱ！’のソース（又はドレンイン）
と接地′イ位線との間に接続された情報保持用のコンデ
ンサＣ１を備え、マトリクス状に配列された複数のメモ
リセル１１Ａとを含む構成となっている。
ド線Ｗ及びビット線Ｂと、それぞれゲートをワード線Ｗ
の１つと接続しドレイン（又はソース）をビット線Ｂの
１つと接続したスイッチング用のトランジスタＱｌ’及
びこのトランジスタＱ！’のソース（又はドレンイン）
と接地′イ位線との間に接続された情報保持用のコンデ
ンサＣ１を備え、マトリクス状に配列された複数のメモ
リセル１１Ａとを含む構成となっている。
これらメモリセル１１ＡのトランジスタＱ１は、通常１
■程度のしきい値電圧（■丁Ｈ）をもつている。
■程度のしきい値電圧（■丁Ｈ）をもつている。
そしてこれらメモリセル１１Ａに対してデータを書込む
ときには、ワード線選択回路２Ａにより、選択するワー
ド線Ｗの電圧Ｖｗ’を電源電圧ＶＣＣレベルにまで上げ
（ＶＷＨ’とする）てこのワード線Ｗと接続するメモリ
セルＩＩＡのトランジスタＱ１ を導通状態とし、一方
、ビット線選択回路（図示省略）によって所定のビット
線Ｂを１１０バス（図示省略）と接続し、Ｉ１０バスか
らのデータを、ビット線Ｂ及びトランジスタＱ＋’を介
してコンデンサＣ１に保持する構成となっている。なお
、非選択状態のワード線Ｗの電圧ＶＷ’は、はぼＯＶと
なっている（この電圧をＶｗｔ、’ とする）。
ときには、ワード線選択回路２Ａにより、選択するワー
ド線Ｗの電圧Ｖｗ’を電源電圧ＶＣＣレベルにまで上げ
（ＶＷＨ’とする）てこのワード線Ｗと接続するメモリ
セルＩＩＡのトランジスタＱ１ を導通状態とし、一方
、ビット線選択回路（図示省略）によって所定のビット
線Ｂを１１０バス（図示省略）と接続し、Ｉ１０バスか
らのデータを、ビット線Ｂ及びトランジスタＱ＋’を介
してコンデンサＣ１に保持する構成となっている。なお
、非選択状態のワード線Ｗの電圧ＶＷ’は、はぼＯＶと
なっている（この電圧をＶｗｔ、’ とする）。
選択されたワード線Ｗの電圧Ｖｗ’の変化を第４図に示
す。
す。
時刻ｔｏ〜ｔ１及びｔ４以後が非選択状態であり、この
ときのワード線Ｗの電圧ｖｗ′はｖ、Ｌ’＝ＯＶ、また
時刻ｔ２〜ｔ３が選択状態であり、このときのワード線
Ｗの電圧■ｗ′はＶｗｔ４ ＝■。ｃ＝５Ｖとなって
いる。
ときのワード線Ｗの電圧ｖｗ′はｖ、Ｌ’＝ＯＶ、また
時刻ｔ２〜ｔ３が選択状態であり、このときのワード線
Ｗの電圧■ｗ′はＶｗｔ４ ＝■。ｃ＝５Ｖとなって
いる。
また、ビット線Ｂに伝達されるデータは、高レベルのと
きほぼ電源電圧■ｃｃ＝５ｖのレベルとなるが、コンデ
ンサＣ１には、トランジスタＱ！’のしきい値電圧Ｖ
ＴＲ＝ Ｉ Ｖだけ低下した電圧ＶＣＣＶＴ）Ｉ＝４Ｖ
が保持されることになる。
きほぼ電源電圧■ｃｃ＝５ｖのレベルとなるが、コンデ
ンサＣ１には、トランジスタＱ！’のしきい値電圧Ｖ
ＴＲ＝ Ｉ Ｖだけ低下した電圧ＶＣＣＶＴ）Ｉ＝４Ｖ
が保持されることになる。
しかしながら、近年、半導体メモリの大容量化に伴って
トランジスタが益々微細化される方向にあり、トランジ
スタの耐圧等の問題から低電圧電源での動作が必要とな
ってきている。殊に、１６Ｍビット以上の集積度をもつ
ＤＲＡＭ等では（少なくともメモリセル部で） Ｖ ｃ
ｃ＝ ３〜４■での動作は必須と考えられている。
トランジスタが益々微細化される方向にあり、トランジ
スタの耐圧等の問題から低電圧電源での動作が必要とな
ってきている。殊に、１６Ｍビット以上の集積度をもつ
ＤＲＡＭ等では（少なくともメモリセル部で） Ｖ ｃ
ｃ＝ ３〜４■での動作は必須と考えられている。
このような状況下で、前記のような従来の半導体メモリ
のメモリセル１１Ａに対してデータの書込み・読出しを
行うと次のような問題点が生ずるゆ 例えば、電源電圧■ｃｃを３．３Ｖとすると、メモリセ
ル１１Ａに高レベル＜３．３Ｖ）のデータの書込みを行
う場合、コンデンサンＣ，に書込まれる電圧は（３，３
−１）＝２．３Ｖとなる。
のメモリセル１１Ａに対してデータの書込み・読出しを
行うと次のような問題点が生ずるゆ 例えば、電源電圧■ｃｃを３．３Ｖとすると、メモリセ
ル１１Ａに高レベル＜３．３Ｖ）のデータの書込みを行
う場合、コンデンサンＣ，に書込まれる電圧は（３，３
−１）＝２．３Ｖとなる。
一方、低レベルのデータに対してもトランジスタＱｌ’
のしきい値電圧Ｖ７Ｈが影響するので、データの低レベ
ルと高レベルとの差が小さくなって動作マージンがとれ
なくなり、事実上データの書込みが不可能にな・るとい
う問題点が生ずる。
のしきい値電圧Ｖ７Ｈが影響するので、データの低レベ
ルと高レベルとの差が小さくなって動作マージンがとれ
なくなり、事実上データの書込みが不可能にな・るとい
う問題点が生ずる。
本発明の目的は、低電圧電源動作下においてもメモリセ
ルへのデータの書込みを保証することができる半導体メ
モリを提供することにある。
ルへのデータの書込みを保証することができる半導体メ
モリを提供することにある。
本発明の半導体メモリは、複数のワード線及びビット線
と、それぞれゲートを前記ワード線の１つと接続しドレ
イン（又はソース）を前記ビット線の１つと接続したし
きい値電圧がほぼＯＶのスイッチング用のトランジスタ
及びこのトランジスタのソース（又はドレイン）と接地
電位線との間に接続された情報保持用のコンデンサを備
え、マトリクス状に配列された複数のメモリセルとを含
んで構成されたメモリセルアレイと、選択状態の前記ワ
ード線に対してほぼ電源電圧と等しい電圧を印加し非選
択状態の前記ワード線に対しては前記電源電圧とは正負
が逆の符号の所定の電圧を印加するワード線選択回路と
を有している。
と、それぞれゲートを前記ワード線の１つと接続しドレ
イン（又はソース）を前記ビット線の１つと接続したし
きい値電圧がほぼＯＶのスイッチング用のトランジスタ
及びこのトランジスタのソース（又はドレイン）と接地
電位線との間に接続された情報保持用のコンデンサを備
え、マトリクス状に配列された複数のメモリセルとを含
んで構成されたメモリセルアレイと、選択状態の前記ワ
ード線に対してほぼ電源電圧と等しい電圧を印加し非選
択状態の前記ワード線に対しては前記電源電圧とは正負
が逆の符号の所定の電圧を印加するワード線選択回路と
を有している。
従来の半導体メモリにおいては、メモリセルのスイッチ
ング用のトランジスタのしきい値電圧により、コンデン
サに書込まれるデータの低レベルと高レベルとの差が小
さくなり、低電圧電源による書込みが不可能となってい
たので、本発明においては、スイッチング用のトランジ
スタのしきい値電圧をほぼＯＶとしてコンデンサに書込
まれるデータの低レベルと高レベルとの差を確保し、こ
れに伴い、非選択時のスイッチング用のトランジスタの
非導通状態をより確実にするため、非選択状態のワード
線の電圧を選択状態のワード線の電圧とは正負逆の符号
の所定の電圧とした。
ング用のトランジスタのしきい値電圧により、コンデン
サに書込まれるデータの低レベルと高レベルとの差が小
さくなり、低電圧電源による書込みが不可能となってい
たので、本発明においては、スイッチング用のトランジ
スタのしきい値電圧をほぼＯＶとしてコンデンサに書込
まれるデータの低レベルと高レベルとの差を確保し、こ
れに伴い、非選択時のスイッチング用のトランジスタの
非導通状態をより確実にするため、非選択状態のワード
線の電圧を選択状態のワード線の電圧とは正負逆の符号
の所定の電圧とした。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例のメモリセルアレイ１は、複数のワード線Ｗ
及びビット線Ｂと、それぞれゲートをワード線Ｗの１つ
の接続しドレイン（又はソース）をビット線Ｂの１つと
接続したしきい値電圧がほぼＯＶのスイッチング用のト
ランジスタＱ！、及びこのトランジスタＱ１のソース（
又はドレイン）と接地電位線との間に接続された情報保
持用のコンデンサＣ１を備え、マトリクス状に配列され
た複数のメモリセ１１とを有する構成となっている。
及びビット線Ｂと、それぞれゲートをワード線Ｗの１つ
の接続しドレイン（又はソース）をビット線Ｂの１つと
接続したしきい値電圧がほぼＯＶのスイッチング用のト
ランジスタＱ！、及びこのトランジスタＱ１のソース（
又はドレイン）と接地電位線との間に接続された情報保
持用のコンデンサＣ１を備え、マトリクス状に配列され
た複数のメモリセ１１とを有する構成となっている。
また、この実施例のワード線選択回路２は、選択状態の
ワード線Ｗに対してはほぼ電源電圧（Ｖｃｃ）と等しい
電圧を印加し、非選択状態にあるワード線Ｗに対しては
電源電圧（Ｖｃｃ）とは正負が逆の符号の所定の電圧を
印加する構成となっている。
ワード線Ｗに対してはほぼ電源電圧（Ｖｃｃ）と等しい
電圧を印加し、非選択状態にあるワード線Ｗに対しては
電源電圧（Ｖｃｃ）とは正負が逆の符号の所定の電圧を
印加する構成となっている。
第２図に選択されたワード線Ｗの電圧Ｖｗの変化を示す
。
。
時刻ｔｏ〜ｔ１及びｔ４以後が非選択状態を示し、時刻
ｔ２〜ｔ３が選択状態を示す。
ｔ２〜ｔ３が選択状態を示す。
また、電源電圧ＶＣＣは従来例より低い３．３■を使用
した場合の例が示されている。
した場合の例が示されている。
ワード線Ｗに印加される゛電圧ＶＷは、非選択状態にお
いては、電源電圧Ｖ。ｃ＝＋３．３Ｖとは正負逆の符号
の電圧ＶＷＬ＝ ＩＶとしてトランジスタＱｌの非導
通状態をより確実なものとし、選択状態においてはほぼ
電源電圧■。０と等しい電圧ＶＷ）！＝３．３Ｖとして
トランジスタＱ１を導通状態とする。
いては、電源電圧Ｖ。ｃ＝＋３．３Ｖとは正負逆の符号
の電圧ＶＷＬ＝ ＩＶとしてトランジスタＱｌの非導
通状態をより確実なものとし、選択状態においてはほぼ
電源電圧■。０と等しい電圧ＶＷ）！＝３．３Ｖとして
トランジスタＱ１を導通状態とする。
ビット線Ｂに伝達されるデータは、高レベルのときほぼ
電源電圧ＶＣＣと等しい３．３■であり、また、トラン
ジスタＱｌのしきい値電圧ＶＴ、ｌがほぼ０Ｖであるの
で、コンデンサＣ１にはビット線Ｂに伝達される電圧３
，３Ｖがそのまま保持されることになり、低電圧電源に
おいてもメモリセル１１へのデータの書込みを保証する
ことができる。
電源電圧ＶＣＣと等しい３．３■であり、また、トラン
ジスタＱｌのしきい値電圧ＶＴ、ｌがほぼ０Ｖであるの
で、コンデンサＣ１にはビット線Ｂに伝達される電圧３
，３Ｖがそのまま保持されることになり、低電圧電源に
おいてもメモリセル１１へのデータの書込みを保証する
ことができる。
以上説明したように本発明は、メモリセルのスイッチン
グ用のトランジスタのしきい値電圧をほぼ０Ｖとし、非
選択状態のワード線の電圧を選択状態のワード線の電圧
とは正負逆の所定の電圧とする構成とすることにより、
ビット線のデータの電圧がそのままメモリセルの情報保
持用のコンデンサに書込まれるので、低電源電圧におい
てもメモリセルへのデータの書込みを保証することがで
きる効果がある。
グ用のトランジスタのしきい値電圧をほぼ０Ｖとし、非
選択状態のワード線の電圧を選択状態のワード線の電圧
とは正負逆の所定の電圧とする構成とすることにより、
ビット線のデータの電圧がそのままメモリセルの情報保
持用のコンデンサに書込まれるので、低電源電圧におい
てもメモリセルへのデータの書込みを保証することがで
きる効果がある。
ビット線、Ｃ！・・・コンデンサ、Ｑ１ランジスタ、Ｗ
・・・ワード線。
・・・ワード線。
ｌ
・・・ト
Claims (1)
- 複数のワード線及びビット線と、それぞれゲートを前記
ワード線の１つと接続しドレイン（又はソース）を前記
ビット線の１つと接続したしきい値電圧がほぼ０Ｖのス
イッチング用のトランジスタ及びこのトランジスタのソ
ース（又はドレイン）と接地電位線との間に接続された
情報保持用のコンデンサを備え、マトリクス状に配列さ
れた複数のメモリセルとを含んで構成されたメモリセル
アレイと、選択状態の前記ワード線に対してほぼ電源電
圧と等しい電圧を印加し非選択状態の前記ワード線に対
しては前記電源電圧とは正負が逆の符号の所定の電圧を
印加するワード線選択回路とを有することを特徴とする
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155541A JPH025290A (ja) | 1988-06-22 | 1988-06-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155541A JPH025290A (ja) | 1988-06-22 | 1988-06-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025290A true JPH025290A (ja) | 1990-01-10 |
Family
ID=15608311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155541A Pending JPH025290A (ja) | 1988-06-22 | 1988-06-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025290A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905685A (en) * | 1996-10-25 | 1999-05-18 | Hitachi, Ltd. | Dynamic memory |
| JP2007087850A (ja) * | 2005-09-26 | 2007-04-05 | Jtekt Corp | 電子制御装置 |
| WO2011096262A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-06-22 JP JP63155541A patent/JPH025290A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905685A (en) * | 1996-10-25 | 1999-05-18 | Hitachi, Ltd. | Dynamic memory |
| JP2007087850A (ja) * | 2005-09-26 | 2007-04-05 | Jtekt Corp | 電子制御装置 |
| WO2011096262A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011181905A (ja) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9659653B2 (en) | 2010-02-05 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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