JPH1116376A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1116376A JPH1116376A JP9166103A JP16610397A JPH1116376A JP H1116376 A JPH1116376 A JP H1116376A JP 9166103 A JP9166103 A JP 9166103A JP 16610397 A JP16610397 A JP 16610397A JP H1116376 A JPH1116376 A JP H1116376A
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- 239000000872 buffer Substances 0.000 claims description 11
- 230000010287 polarization Effects 0.000 abstract description 41
- 238000010586 diagram Methods 0.000 description 14
- 230000004913 activation Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 強誘電体容量の寿命を延ばし、信頼性の向上
した揮発性半導体記憶装置を提供する。 【解決手段】 データの読み出しを行った後にクロス接
続信号６をアクティブとし切り替え回路１８によりクロ
ス接続を行うことにより分極方向を反転してライトバッ
クし、データを出力する際はトグルビットと排他的論理
和演算を行って出力する。そのため、メモリセルを構成
する２つの強誘電体容量のうち、読み出し時に分極反転
が起こった強誘電体容量はライトバック時に分極反転せ
ず、読み出し時に分極反転が起こらなかった強誘電体容
量はライトバック時に分極反転されるため、２つの強誘
電体容量の疲労は平均化され寿命が伸びる。
した揮発性半導体記憶装置を提供する。 【解決手段】 データの読み出しを行った後にクロス接
続信号６をアクティブとし切り替え回路１８によりクロ
ス接続を行うことにより分極方向を反転してライトバッ
クし、データを出力する際はトグルビットと排他的論理
和演算を行って出力する。そのため、メモリセルを構成
する２つの強誘電体容量のうち、読み出し時に分極反転
が起こった強誘電体容量はライトバック時に分極反転せ
ず、読み出し時に分極反転が起こらなかった強誘電体容
量はライトバック時に分極反転されるため、２つの強誘
電体容量の疲労は平均化され寿命が伸びる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた不揮発性半導体記憶装置に関し、特に１つのメモリ
セルを２つの強誘電体容量と２つのＭＯＳトランジスタ
で構成する２Ｔ／２Ｃ型の強誘電体メモリに関する。
いた不揮発性半導体記憶装置に関し、特に１つのメモリ
セルを２つの強誘電体容量と２つのＭＯＳトランジスタ
で構成する２Ｔ／２Ｃ型の強誘電体メモリに関する。
【０００２】
【従来の技術】強誘電体を用いた不揮発性記憶装置（フ
ェロエレクトリック・ランダム・アクセス・メモリ・Ｆ
ｅＲＡＭ、以下強誘電体メモリと記す）は、強誘電体容
量の残留分極の方向で不揮発性の記憶を行う。特に２Ｔ
／２Ｃ型強誘電体メモリは、１つのメモリセルを２つの
強誘電体容量と２つのＭＯＳトランジスタで構成し、そ
の２つの強誘電体容量を互いに反対の方向に分極させる
ことにより１ビットの情報を記憶する。
ェロエレクトリック・ランダム・アクセス・メモリ・Ｆ
ｅＲＡＭ、以下強誘電体メモリと記す）は、強誘電体容
量の残留分極の方向で不揮発性の記憶を行う。特に２Ｔ
／２Ｃ型強誘電体メモリは、１つのメモリセルを２つの
強誘電体容量と２つのＭＯＳトランジスタで構成し、そ
の２つの強誘電体容量を互いに反対の方向に分極させる
ことにより１ビットの情報を記憶する。
【０００３】例えば特開昭６３−２０１９９８号公報等
に記載されている２Ｔ／２Ｃ型強誘電体メモリの構成
を、図７に示す。
に記載されている２Ｔ／２Ｃ型強誘電体メモリの構成
を、図７に示す。
【０００４】この従来の不揮発性半導体記憶装置は、正
ビット線２1、２2、・・と負ビット線３1、３2、・・か
らなるビット線対と、ワード線１1〜１nとの交点にアレ
イ状に配置されているメモリセル１０と、各ビット線対
にそれぞれ１つ設けられたプリチャージ回路９と、各ビ
ット線対にそれぞれ１つ設けられたセンスアンプ８と、
ビット線対とデータ線対１６1、１６2、・・とを選択的
に接続するＹスイッチ回路７と、データ線対１６1、１
６2、・・と同数のデータアンプ（ＤＡ）１３1、１
３2、・・と、データ線対１６1、１６2、・・と同数の
ライトバッファ（ＷＢ）１４1、１４2、・・とから構成
されている。
ビット線２1、２2、・・と負ビット線３1、３2、・・か
らなるビット線対と、ワード線１1〜１nとの交点にアレ
イ状に配置されているメモリセル１０と、各ビット線対
にそれぞれ１つ設けられたプリチャージ回路９と、各ビ
ット線対にそれぞれ１つ設けられたセンスアンプ８と、
ビット線対とデータ線対１６1、１６2、・・とを選択的
に接続するＹスイッチ回路７と、データ線対１６1、１
６2、・・と同数のデータアンプ（ＤＡ）１３1、１
３2、・・と、データ線対１６1、１６2、・・と同数の
ライトバッファ（ＷＢ）１４1、１４2、・・とから構成
されている。
【０００５】そして、記憶データの読み出し及び書き込
みアクセスの単位である１ワードを構成するメモリセル
１０は、同一のワード線１1〜１n上に配置されている。
みアクセスの単位である１ワードを構成するメモリセル
１０は、同一のワード線１1〜１n上に配置されている。
【０００６】ラッチ型のセンスアンプ（ＳＡ）８は、セ
ンスアンプ活性化信号１２を０Ｖから電源電圧（ＶＣ
Ｃ）にすることにより、各ビット線対間の微少な電位差
を増幅し、より低い電位を示した側を０Ｖ、より高い電
位を示した側をＶＣＣとする。
ンスアンプ活性化信号１２を０Ｖから電源電圧（ＶＣ
Ｃ）にすることにより、各ビット線対間の微少な電位差
を増幅し、より低い電位を示した側を０Ｖ、より高い電
位を示した側をＶＣＣとする。
【０００７】１つのワードを構成するビット線対は、Ｙ
スイッチ回路７を介して、ワードを構成するビットを一
対一に対応付けられる正負２本のデータ線によて構成さ
れるデータ線対１６1、１６2、・・に選択的に接続され
る。
スイッチ回路７を介して、ワードを構成するビットを一
対一に対応付けられる正負２本のデータ線によて構成さ
れるデータ線対１６1、１６2、・・に選択的に接続され
る。
【０００８】Ｙスイッチ回路７は、Ｙスイッチ活性化信
号１９がＶＣＣの期間だけ、指定されたビット線対とデ
ータ線対とを接続する。各データ線対には、データアン
プ１３1、１３2、・・の相補入力と、ライトバッファ１
４1、１４2、・・の相補出力が接続されている。
号１９がＶＣＣの期間だけ、指定されたビット線対とデ
ータ線対とを接続する。各データ線対には、データアン
プ１３1、１３2、・・の相補入力と、ライトバッファ１
４1、１４2、・・の相補出力が接続されている。
【０００９】データアンプ１３1、１３2、・・は、デー
タ線対に現れたデータをそれぞれ増幅し外部に出力デー
タ２８1、２８2、・・として出力する。
タ線対に現れたデータをそれぞれ増幅し外部に出力デー
タ２８1、２８2、・・として出力する。
【００１０】ライトバッファ１４1、１４2、・・は、書
き込み活性化信号１７がＶＣＣのときに、外から与えら
れた入力データ２９1、２９2、・・をデータ線対１
６1、１６2、・・に出力する。特に、Ｙスイッチ回路７
がアクティブで、かつ、センスアンプ８がアクティブの
場合には、データ線対１６1、１６2、・・に出力された
データは、Ｙスイッチ回路７を介して接続されたセンス
アンプ８に出力される。
き込み活性化信号１７がＶＣＣのときに、外から与えら
れた入力データ２９1、２９2、・・をデータ線対１
６1、１６2、・・に出力する。特に、Ｙスイッチ回路７
がアクティブで、かつ、センスアンプ８がアクティブの
場合には、データ線対１６1、１６2、・・に出力された
データは、Ｙスイッチ回路７を介して接続されたセンス
アンプ８に出力される。
【００１１】また、メモリセル１０は、図８に示される
ように、２つの強誘電体容量２２、２３と２つのＮチャ
ネルＭＯＳトランジスタ２０、２１で構成されるてい
る。
ように、２つの強誘電体容量２２、２３と２つのＮチャ
ネルＭＯＳトランジスタ２０、２１で構成されるてい
る。
【００１２】ここでは、説明を簡単にするために、正ビ
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０について説
明する。
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０について説
明する。
【００１３】強誘電体容量２２、２３の一方の電極は、
ＮチャネルＭＯＳトランジスタ２０、２１を介して、対
を成す正ビット線２1及び負ビット線３1に接続され、他
方の電極はプレート線４に接続される。また、２つのト
ランジスタ２０、２１のゲートはワード線１1に接続さ
れている。
ＮチャネルＭＯＳトランジスタ２０、２１を介して、対
を成す正ビット線２1及び負ビット線３1に接続され、他
方の電極はプレート線４に接続される。また、２つのト
ランジスタ２０、２１のゲートはワード線１1に接続さ
れている。
【００１４】また、プリチャージ回路９は、図９に示さ
れるように、ＮチャネルＭＯＳトランジスタ２４、２５
から構成されていて、データの読み出しおよび書き込み
を行わない待機時にはビット線プリチャージ信号１１が
ＶＣＣとなり、ビット線対を０Ｖにプリチャージする。
れるように、ＮチャネルＭＯＳトランジスタ２４、２５
から構成されていて、データの読み出しおよび書き込み
を行わない待機時にはビット線プリチャージ信号１１が
ＶＣＣとなり、ビット線対を０Ｖにプリチャージする。
【００１５】次に、この従来の誘電体メモリの読み出し
動作について説明する。先ず、ビット線プリチャージ信
号１１をＶＣＣから０Ｖに下げ、ビット線対を０Ｖでフ
ローティングとする。次に、ワード線１1をＶＣＣとす
る。さらにプレート線４を０ＶからＶＣＣ立ち上げる
と、選択されたワード線上の全てのメモリセル１０の強
誘電体容量２２、２３に電圧がかかる。この電圧によっ
て、一方の強誘電体容量は分極反転し、多くの電荷が強
誘電体容量から供給されることにより接続されているビ
ット線の電圧は高くなる。そして、他方の強誘電体容量
は分極反転しないため、接続されているビット線の電圧
は反対側のビット線に比べ低くなる。ここでは理解しや
すいように、正ビット線（負ビット線）が負ビット線
（正ビット線）に比べて高い電圧を示したとする。この
ようにして現れる正負ビット線電圧の差を、センスアン
プ８により増幅することにより、高い電圧を示した正ビ
ット線（負ビット線）をＶＣＣとし、低い電圧を示した
負ビット線（正ビット線）を０Ｖとする。
動作について説明する。先ず、ビット線プリチャージ信
号１１をＶＣＣから０Ｖに下げ、ビット線対を０Ｖでフ
ローティングとする。次に、ワード線１1をＶＣＣとす
る。さらにプレート線４を０ＶからＶＣＣ立ち上げる
と、選択されたワード線上の全てのメモリセル１０の強
誘電体容量２２、２３に電圧がかかる。この電圧によっ
て、一方の強誘電体容量は分極反転し、多くの電荷が強
誘電体容量から供給されることにより接続されているビ
ット線の電圧は高くなる。そして、他方の強誘電体容量
は分極反転しないため、接続されているビット線の電圧
は反対側のビット線に比べ低くなる。ここでは理解しや
すいように、正ビット線（負ビット線）が負ビット線
（正ビット線）に比べて高い電圧を示したとする。この
ようにして現れる正負ビット線電圧の差を、センスアン
プ８により増幅することにより、高い電圧を示した正ビ
ット線（負ビット線）をＶＣＣとし、低い電圧を示した
負ビット線（正ビット線）を０Ｖとする。
【００１６】この後、Ｙスイッチ回路活性化信号１９を
アクティブとするタイミングで、Ｙスイッチ回路７を介
しビット線対（２1、３1）をデータ線対１６1に接続す
る。最後に、データ線対１６1に現れる信号をデータア
ンプ１３1で増幅し、出力データ２８1として出力する。
ここでは正データ線（負データ線）の方が高い電圧とな
るため、出力データは“１”（“０”）となる。
アクティブとするタイミングで、Ｙスイッチ回路７を介
しビット線対（２1、３1）をデータ線対１６1に接続す
る。最後に、データ線対１６1に現れる信号をデータア
ンプ１３1で増幅し、出力データ２８1として出力する。
ここでは正データ線（負データ線）の方が高い電圧とな
るため、出力データは“１”（“０”）となる。
【００１７】データを読み出した後は、２つの強誘電体
容量２２、２３は共にプレート線４側が高電圧となるた
め、このまま両端の電圧を０Ｖとすると残留分極の方向
が揃ってしまう。次のアクセスでも同じデータを読み出
すために、再度データを書き戻す（ライトバック）必要
がある。この従来の強誘電体メモリでは、ライトバック
を以下のようにして行う。
容量２２、２３は共にプレート線４側が高電圧となるた
め、このまま両端の電圧を０Ｖとすると残留分極の方向
が揃ってしまう。次のアクセスでも同じデータを読み出
すために、再度データを書き戻す（ライトバック）必要
がある。この従来の強誘電体メモリでは、ライトバック
を以下のようにして行う。
【００１８】先ずセンスアンプ８をアクティブとしたま
ま、プレート線４をＶＣＣから０Ｖに下げ、次にセンス
アンプ８をインアクティブとし、ビット線プリチャージ
信号１１を０ＶからＶＣＣに上げて、両ビット線を０Ｖ
とする。最後にワード線を０Ｖとして、強誘電体容量２
２、２３をビット線から切り離す。読み出し時に分極反
転しなかった強誘電体容量は、プレート線４を引き下げ
る前に、ビット線側に０Ｖ、プレート線側にＶＣＣが印
加される。この強誘電体容量は、プレート線を０Ｖに下
げると両端が０Ｖになり、図１０に示すように、Ｑ−Ｖ
平面上のＢ点で残留分極を保持する。
ま、プレート線４をＶＣＣから０Ｖに下げ、次にセンス
アンプ８をインアクティブとし、ビット線プリチャージ
信号１１を０ＶからＶＣＣに上げて、両ビット線を０Ｖ
とする。最後にワード線を０Ｖとして、強誘電体容量２
２、２３をビット線から切り離す。読み出し時に分極反
転しなかった強誘電体容量は、プレート線４を引き下げ
る前に、ビット線側に０Ｖ、プレート線側にＶＣＣが印
加される。この強誘電体容量は、プレート線を０Ｖに下
げると両端が０Ｖになり、図１０に示すように、Ｑ−Ｖ
平面上のＢ点で残留分極を保持する。
【００１９】一方、読み出し時に分極反転した強誘電体
容量は、プレート線４を引き下げると、ビット線側にＶ
ＣＣ、プレート線４側に０Ｖが印加される。この強誘電
体容量は、ビット線を０Ｖに下げると両端が０Ｖにな
り、図１０に示すように、Ｑ−Ｖ平面上のＡ点で残留分
極を保持する。この強誘電体容量ではライトバックにて
分極反転が１回起こる。このライトバックの操作によ
り、次の読み出しでも同じデータを読み出すことが保証
される。
容量は、プレート線４を引き下げると、ビット線側にＶ
ＣＣ、プレート線４側に０Ｖが印加される。この強誘電
体容量は、ビット線を０Ｖに下げると両端が０Ｖにな
り、図１０に示すように、Ｑ−Ｖ平面上のＡ点で残留分
極を保持する。この強誘電体容量ではライトバックにて
分極反転が１回起こる。このライトバックの操作によ
り、次の読み出しでも同じデータを読み出すことが保証
される。
【００２０】以上示した読み出し／ライトバックを通し
て、一回のアクセス当たり、一方の強誘電体容量では、
分極反転が２回起こり、他方の強誘電体容量では、分極
反転が起こらないといった不均衡が生ずる。図１１
（ａ）に分極反転を２回行う場合に強誘電体容量がたど
る軌跡を、図１１（ｂ）に分極反転を行わない場合に強
誘電体容量がたどる軌跡をＱ−Ｖ平面上に示す。このよ
うに従来の２Ｔ／２Ｃ型強誘電体メモリでデータの読み
出しを繰り返し行った場合、一方の強誘電体容量は分極
反転を繰り返し、他方は一方向の電圧パルスが繰り返し
印加される。
て、一回のアクセス当たり、一方の強誘電体容量では、
分極反転が２回起こり、他方の強誘電体容量では、分極
反転が起こらないといった不均衡が生ずる。図１１
（ａ）に分極反転を２回行う場合に強誘電体容量がたど
る軌跡を、図１１（ｂ）に分極反転を行わない場合に強
誘電体容量がたどる軌跡をＱ−Ｖ平面上に示す。このよ
うに従来の２Ｔ／２Ｃ型強誘電体メモリでデータの読み
出しを繰り返し行った場合、一方の強誘電体容量は分極
反転を繰り返し、他方は一方向の電圧パルスが繰り返し
印加される。
【００２１】次に、この従来の誘電体メモリの書き込み
動作について説明する。
動作について説明する。
【００２２】ここでは、説明を簡単にするために、正ビ
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０に入力デー
タ２９1を書き込む場合について説明する。
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０に入力デー
タ２９1を書き込む場合について説明する。
【００２３】この強誘電体メモリでは、書き込み動作時
に次のようにして、任意のワードに外から与えられた入
力データ２９1を書き込む。先ず、強誘電体メモリは破
壊読み出しであるため、データを書き込もうとするメモ
セル１０とワード線１1を共有するメモリセル１０の記
憶データを保護するために、先に示した読み出し動作と
同じ手順でワード線１1上のメモリセル１０の記憶デー
タをセンスアンプ８にて増幅しラッチする。
に次のようにして、任意のワードに外から与えられた入
力データ２９1を書き込む。先ず、強誘電体メモリは破
壊読み出しであるため、データを書き込もうとするメモ
セル１０とワード線１1を共有するメモリセル１０の記
憶データを保護するために、先に示した読み出し動作と
同じ手順でワード線１1上のメモリセル１０の記憶デー
タをセンスアンプ８にて増幅しラッチする。
【００２４】次に入力データ２９1をライトバッファ１
４1によりデータ線対１６1に出力した状態で、Ｙスイッ
チ回路７をアクティブとする。このときＹスイッチ回路
７によりビット線対（２1、３1）を選択的にデータ線対
１６1に接続することにより、その他のセンスアンプ８
のデータを乱すことなく、ビット線対（２1、３1）接続
されたセンスアンプ８に入力データ２９1をラッチす
る。その後、先に示したライトバックと同じ手順にて、
プレート線４の立ち下げ、ビット線の０Ｖへのプリチャ
ージ、ワード線１1の立ち下げを行う。
４1によりデータ線対１６1に出力した状態で、Ｙスイッ
チ回路７をアクティブとする。このときＹスイッチ回路
７によりビット線対（２1、３1）を選択的にデータ線対
１６1に接続することにより、その他のセンスアンプ８
のデータを乱すことなく、ビット線対（２1、３1）接続
されたセンスアンプ８に入力データ２９1をラッチす
る。その後、先に示したライトバックと同じ手順にて、
プレート線４の立ち下げ、ビット線の０Ｖへのプリチャ
ージ、ワード線１1の立ち下げを行う。
【００２５】一般的に強誘電体容量は、分極反転の繰り
返し回数に伴い、残留分極が減少することが知られてい
る。この現象は、疲労と呼ばれている。強誘電体メモリ
において、残量分極が減少すると、読み出し時にビット
線に出力される信号電圧も減少してしまう。そして、ビ
ット線に出力されるビット線信号電圧がセンスアンプの
入力オフセット電圧を下回るようになると、強誘電体メ
モリとしての機能は正常に行われなくなる。
返し回数に伴い、残留分極が減少することが知られてい
る。この現象は、疲労と呼ばれている。強誘電体メモリ
において、残量分極が減少すると、読み出し時にビット
線に出力される信号電圧も減少してしまう。そして、ビ
ット線に出力されるビット線信号電圧がセンスアンプの
入力オフセット電圧を下回るようになると、強誘電体メ
モリとしての機能は正常に行われなくなる。
【００２６】
【発明が解決しようとする課題】上記従来の揮発性半導
体記憶装置では、同じデータを繰り返し読み出した場合
に、片方の強誘電体容量に疲労が集中して現れ、これに
より揮発性半導体記憶装置全体の寿命が決まってしまう
という問題点があった。
体記憶装置では、同じデータを繰り返し読み出した場合
に、片方の強誘電体容量に疲労が集中して現れ、これに
より揮発性半導体記憶装置全体の寿命が決まってしまう
という問題点があった。
【００２７】本発明の目的は、強誘電体容量の寿命を延
ばし、信頼性の向上した揮発性半導体記憶装置を提供す
ることである。
ばし、信頼性の向上した揮発性半導体記憶装置を提供す
ることである。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の不揮発性半導体装置は、ゲートがワード線
に接続された第１のトランジスタと、ゲートが前記ワー
ド線に接続された第２のトランジスタと、一方の端子が
前記第１のトランジスタを介して正ビット線に接続され
他方の端子がプレート線に接続された第１の強誘電体容
量と、一方の端子が前記第２のトランジスタを介して負
ビット線に接続され他方の端子が前記プレート線に接続
された第２の強誘電体容量とから構成され、前記正ビッ
ト線、前記負ビット線と前記ワード線との交点に設けら
れた複数のメモリセルと、第１の相補端子と第２の相補
端子を有し、前記第１の相補端子と前記第２の相補端子
の間の電位差を増幅する複数のセンスアンプと、前記各
ビット線対とデータ線対とを選択的に接続するＹスイッ
チ回路と前記データ線対の間の電位差をデータとして出
力する複数のデータアンプと、外部から与えられた入力
データを前記データ線対に出力する複数のライトバッフ
ァとを有する不揮発性半導体記憶装置において、前記セ
ンスアンプと前記正ビット線および前記負ビット線との
間に設けられ、読み出し時にストレート接続信号がアク
ティブとなると、前記正ビット線と前記各センスアンプ
の第１の相補端子および前記負ビット線と前記各センス
アンプの第２の相補端子を接続し、書き込み時にクロス
接続信号がアクティブとなると、前記正ビット線と前記
各センスアンプの第２の相補端子および前記負ビット線
と前記各センスアンプの第１の相補端子を接続する切り
替え回路と、前記データアンプと前記ライトバッファに
よって行われる書き込み／読み出しの際のデータの単位
である各ワード毎に設けられ、対応するワードに記憶さ
れているデータが、書き込まれたデータと同一の論理の
場合には“０”となり、書き込まれたデータから反転さ
れている場合には“１”となるトグルビットを記憶する
ための複数のメモリセルと、前記データアンプから出力
されたデータと前記トグルビットとの排他的論理和を演
算し、該演算結果を出力データとする複数の論理演算素
子とを有することを特徴とする。
め、本発明の不揮発性半導体装置は、ゲートがワード線
に接続された第１のトランジスタと、ゲートが前記ワー
ド線に接続された第２のトランジスタと、一方の端子が
前記第１のトランジスタを介して正ビット線に接続され
他方の端子がプレート線に接続された第１の強誘電体容
量と、一方の端子が前記第２のトランジスタを介して負
ビット線に接続され他方の端子が前記プレート線に接続
された第２の強誘電体容量とから構成され、前記正ビッ
ト線、前記負ビット線と前記ワード線との交点に設けら
れた複数のメモリセルと、第１の相補端子と第２の相補
端子を有し、前記第１の相補端子と前記第２の相補端子
の間の電位差を増幅する複数のセンスアンプと、前記各
ビット線対とデータ線対とを選択的に接続するＹスイッ
チ回路と前記データ線対の間の電位差をデータとして出
力する複数のデータアンプと、外部から与えられた入力
データを前記データ線対に出力する複数のライトバッフ
ァとを有する不揮発性半導体記憶装置において、前記セ
ンスアンプと前記正ビット線および前記負ビット線との
間に設けられ、読み出し時にストレート接続信号がアク
ティブとなると、前記正ビット線と前記各センスアンプ
の第１の相補端子および前記負ビット線と前記各センス
アンプの第２の相補端子を接続し、書き込み時にクロス
接続信号がアクティブとなると、前記正ビット線と前記
各センスアンプの第２の相補端子および前記負ビット線
と前記各センスアンプの第１の相補端子を接続する切り
替え回路と、前記データアンプと前記ライトバッファに
よって行われる書き込み／読み出しの際のデータの単位
である各ワード毎に設けられ、対応するワードに記憶さ
れているデータが、書き込まれたデータと同一の論理の
場合には“０”となり、書き込まれたデータから反転さ
れている場合には“１”となるトグルビットを記憶する
ための複数のメモリセルと、前記データアンプから出力
されたデータと前記トグルビットとの排他的論理和を演
算し、該演算結果を出力データとする複数の論理演算素
子とを有することを特徴とする。
【００２９】本発明は、ストレート接続信号をアクティ
ブとしてデータの読み出しを行った後にクロス接続信号
をアクティブとし切り替え回路によりクロス接続を行う
ことにより分極方向を反転してライトバックし、データ
を出力する際はトグルビットと排他的論理和演算を行っ
て出力するようにしたものである。
ブとしてデータの読み出しを行った後にクロス接続信号
をアクティブとし切り替え回路によりクロス接続を行う
ことにより分極方向を反転してライトバックし、データ
を出力する際はトグルビットと排他的論理和演算を行っ
て出力するようにしたものである。
【００３０】したがって、メモリセルを構成する２つの
強誘電体容量のうち、読み出し時に分極反転が起こった
強誘電体容量はライトバック時に分極反転せず、読み出
し時に分極反転が起こらなかった強誘電体容量はライト
バック時に分極反転されるため、２つの強誘電体容量の
疲労は平均化され不揮発性半導体記憶装置の寿命を伸ば
すことができる。
強誘電体容量のうち、読み出し時に分極反転が起こった
強誘電体容量はライトバック時に分極反転せず、読み出
し時に分極反転が起こらなかった強誘電体容量はライト
バック時に分極反転されるため、２つの強誘電体容量の
疲労は平均化され不揮発性半導体記憶装置の寿命を伸ば
すことができる。
【００３１】また、本発明の実施態様によれば、前記切
り替え回路は、前記ストレート接続信号がゲートに接続
され、前記ストレート接続信号がアクティブとなるとオ
ンし、前記各正ビット線と前記各センスアンプの第１の
相補端子とをそれぞれ接続する複数の第１のＭＯＳトラ
ンジスタと、前記ストレート接続信号がゲートに接続さ
れ、前記ストレート接続信号がアクティブとなるとオン
し、前記各負ビット線と前記各センスアンプの第２の相
補端子をそれぞれ接続する複数の第２のＭＯＳトランジ
スタと、前記クロス接続信号がゲートに接続され、前記
クロス接続信号がアクティブとなるとオンし、前記各正
ビット線と前記各センスアンプの第２の相補端子とをそ
れぞれ接続する複数の第３のＭＯＳトランジスタと、前
記クロス接続信号がゲートに接続され、前記クロス接続
信号がアクティブとなるとオンし、前記各負ビット線と
前記各センスアンプの第１の相補端子とをそれぞれ接続
する複数の第４のＭＯＳトランジスタとから構成され
る。
り替え回路は、前記ストレート接続信号がゲートに接続
され、前記ストレート接続信号がアクティブとなるとオ
ンし、前記各正ビット線と前記各センスアンプの第１の
相補端子とをそれぞれ接続する複数の第１のＭＯＳトラ
ンジスタと、前記ストレート接続信号がゲートに接続さ
れ、前記ストレート接続信号がアクティブとなるとオン
し、前記各負ビット線と前記各センスアンプの第２の相
補端子をそれぞれ接続する複数の第２のＭＯＳトランジ
スタと、前記クロス接続信号がゲートに接続され、前記
クロス接続信号がアクティブとなるとオンし、前記各正
ビット線と前記各センスアンプの第２の相補端子とをそ
れぞれ接続する複数の第３のＭＯＳトランジスタと、前
記クロス接続信号がゲートに接続され、前記クロス接続
信号がアクティブとなるとオンし、前記各負ビット線と
前記各センスアンプの第１の相補端子とをそれぞれ接続
する複数の第４のＭＯＳトランジスタとから構成され
る。
【００３２】また、本発明の他の実施態様によれば、前
記切り替え回路は、前記ストレート接続信号がゲートに
接続され、前記ストレート接続信号がアクティブとなる
とオンし、前記各正ビット線と前記各センスアンプの第
１の相補端子とをそれぞれ接続する複数の第１のＭＯＳ
トランジスタと、前記ストレート接続信号がゲートに接
続され、前記ストレート接続信号がアクティブとなると
オンし、前記各負ビット線と前記各センスアンプの第２
の相補端子とをそれぞれ接続する複数の第２のＭＯＳト
ランジスタと、前記クロス接続信号がゲートに接続さ
れ、前記クロス接続信号がアクティブとなるとオンし、
前記各正ビット線と前記各センスアンプの第２の相補端
子とをそれぞれ接続する複数の第３のＭＯＳトランジス
タと、前記クロス接続信号がゲートに接続され、前記ク
ロス接続信号がアクティブとなるとオンし、前記各負ビ
ット線と前記各センスアンプの第１の相補端子とをそれ
ぞれ接続する複数の第４のＭＯＳトランジスタと、前記
ストレート接続信号を論理反転する第１のインバータ
と、前記クロス接続信号を論理反転する第２のインバー
タと、前記第１のインバータの出力がゲートに接続さ
れ、前記第１のインバータの出力がインアクティブとな
るとオンし、前記各正ビット線と前記各センスアンプの
第１の相補端子とをそれぞれ接続する複数の第５のＭＯ
Ｓトランジスタと、前記第１のインバータの出力がゲー
トに接続され、前記第１のインバータの出力がインアク
ティブとなるとオンし、前記各負ビット線と前記各セン
スアンプの第２の相補端子とをそれぞれ接続する複数の
第６のＭＯＳトランジスタと、前記第２のインバータの
出力がゲートに接続され、前記第２のインバータの出力
がインアクティブとなるとオンし、前記各正ビット線と
前記各センスアンプの第２の相補端子とをそれぞれ接続
する複数の第７のＭＯＳトランジスタと、前記第２のイ
ンバータの出力がゲートに接続され、前記第２のインバ
ータの出力がインアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第１の相補端子とをそ
れぞれ接続する複数の第８のＭＯＳトランジスタとから
構成される。
記切り替え回路は、前記ストレート接続信号がゲートに
接続され、前記ストレート接続信号がアクティブとなる
とオンし、前記各正ビット線と前記各センスアンプの第
１の相補端子とをそれぞれ接続する複数の第１のＭＯＳ
トランジスタと、前記ストレート接続信号がゲートに接
続され、前記ストレート接続信号がアクティブとなると
オンし、前記各負ビット線と前記各センスアンプの第２
の相補端子とをそれぞれ接続する複数の第２のＭＯＳト
ランジスタと、前記クロス接続信号がゲートに接続さ
れ、前記クロス接続信号がアクティブとなるとオンし、
前記各正ビット線と前記各センスアンプの第２の相補端
子とをそれぞれ接続する複数の第３のＭＯＳトランジス
タと、前記クロス接続信号がゲートに接続され、前記ク
ロス接続信号がアクティブとなるとオンし、前記各負ビ
ット線と前記各センスアンプの第１の相補端子とをそれ
ぞれ接続する複数の第４のＭＯＳトランジスタと、前記
ストレート接続信号を論理反転する第１のインバータ
と、前記クロス接続信号を論理反転する第２のインバー
タと、前記第１のインバータの出力がゲートに接続さ
れ、前記第１のインバータの出力がインアクティブとな
るとオンし、前記各正ビット線と前記各センスアンプの
第１の相補端子とをそれぞれ接続する複数の第５のＭＯ
Ｓトランジスタと、前記第１のインバータの出力がゲー
トに接続され、前記第１のインバータの出力がインアク
ティブとなるとオンし、前記各負ビット線と前記各セン
スアンプの第２の相補端子とをそれぞれ接続する複数の
第６のＭＯＳトランジスタと、前記第２のインバータの
出力がゲートに接続され、前記第２のインバータの出力
がインアクティブとなるとオンし、前記各正ビット線と
前記各センスアンプの第２の相補端子とをそれぞれ接続
する複数の第７のＭＯＳトランジスタと、前記第２のイ
ンバータの出力がゲートに接続され、前記第２のインバ
ータの出力がインアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第１の相補端子とをそ
れぞれ接続する複数の第８のＭＯＳトランジスタとから
構成される。
【００３３】本発明は、読み出し時には第１および第５
のＭＯＳトランジスタ、第２および第６のＭＯＳトラン
ジスタからなるトランスファーゲートを用いて正ビット
線と第１の相補端子、負ビット線と第２の相補端子をそ
れぞれストレート接続し、書き込み時には第３および第
７のＭＯＳトランジスタ、第４および第８のＭＯＳトラ
ンジスタからなるトランスファーゲートを用いて正ビッ
ト線と第２の相補端子、負ビット線と第１の相補端子を
それぞれクロス接続するようにしたものである。
のＭＯＳトランジスタ、第２および第６のＭＯＳトラン
ジスタからなるトランスファーゲートを用いて正ビット
線と第１の相補端子、負ビット線と第２の相補端子をそ
れぞれストレート接続し、書き込み時には第３および第
７のＭＯＳトランジスタ、第４および第８のＭＯＳトラ
ンジスタからなるトランスファーゲートを用いて正ビッ
ト線と第２の相補端子、負ビット線と第１の相補端子を
それぞれクロス接続するようにしたものである。
【００３４】したがって、ストレート接続信号、クロス
接続信号のアクティブレベルをＶＣＣとしたままで、グ
ランドレベルからＶＣＣレベルの範囲の書き込みおよび
読み出し電圧を十分に伝えられるようにしたものであ
る。
接続信号のアクティブレベルをＶＣＣとしたままで、グ
ランドレベルからＶＣＣレベルの範囲の書き込みおよび
読み出し電圧を十分に伝えられるようにしたものであ
る。
【００３５】また、本発明の他の実施態様によれば、前
記切り替え回路は、前記ストレート接続信号がゲートに
接続され、前記ストレート接続信号がアクティブとなる
とオンし、前記各正ビット線と前記各センスアンプの第
１の相補端子とをそれぞれ接続する複数の第１のＭＯＳ
トランジスタと、前記ストレート接続信号がゲートに接
続され、前記ストレート接続信号がアクティブとなると
オンし、前記各負ビット線と前記各センスアンプの第２
の相補端子とをそれぞれ接続する複数の第２のＭＯＳト
ランジスタと、前記クロス接続信号がゲートに接続さ
れ、前記クロス接続信号がアクティブとなるとオンし、
前記各正ビット線と前記各センスアンプの第２の相補端
子とをそれぞれ接続する複数の第３のＭＯＳトランジス
タと、前記クロス接続信号がゲートに接続され、前記ク
ロス接続信号がアクティブとなるとオンし、前記各負ビ
ット線と前記各センスアンプの第１の相補端子とをそれ
ぞれ接続する複数の第４のＭＯＳトランジスタと、前記
クロス接続信号を論理反転するインバータと、前記イン
バータの出力がゲートに接続され、前記インバータの出
力がインアクティブとなるとオンし、前記各正ビット線
と前記各センスアンプの第２の相補端子とをそれぞれ接
続する複数の第５のＭＯＳトランジスタと、前記インバ
ータの出力がゲートに接続され、前記インバータの出力
がインアクティブとなるとオンし、前記各負ビット線と
前記各センスアンプの第１の相補端子とをそれぞれ接続
する複数の第６のＭＯＳトランジスタとから構成され
る。
記切り替え回路は、前記ストレート接続信号がゲートに
接続され、前記ストレート接続信号がアクティブとなる
とオンし、前記各正ビット線と前記各センスアンプの第
１の相補端子とをそれぞれ接続する複数の第１のＭＯＳ
トランジスタと、前記ストレート接続信号がゲートに接
続され、前記ストレート接続信号がアクティブとなると
オンし、前記各負ビット線と前記各センスアンプの第２
の相補端子とをそれぞれ接続する複数の第２のＭＯＳト
ランジスタと、前記クロス接続信号がゲートに接続さ
れ、前記クロス接続信号がアクティブとなるとオンし、
前記各正ビット線と前記各センスアンプの第２の相補端
子とをそれぞれ接続する複数の第３のＭＯＳトランジス
タと、前記クロス接続信号がゲートに接続され、前記ク
ロス接続信号がアクティブとなるとオンし、前記各負ビ
ット線と前記各センスアンプの第１の相補端子とをそれ
ぞれ接続する複数の第４のＭＯＳトランジスタと、前記
クロス接続信号を論理反転するインバータと、前記イン
バータの出力がゲートに接続され、前記インバータの出
力がインアクティブとなるとオンし、前記各正ビット線
と前記各センスアンプの第２の相補端子とをそれぞれ接
続する複数の第５のＭＯＳトランジスタと、前記インバ
ータの出力がゲートに接続され、前記インバータの出力
がインアクティブとなるとオンし、前記各負ビット線と
前記各センスアンプの第１の相補端子とをそれぞれ接続
する複数の第６のＭＯＳトランジスタとから構成され
る。
【００３６】本発明は、読み出し時には第１および第２
のＭＯＳトランジスタにより正ビット線と第１の相補端
子、負ビット線と第２の相補端子をそれぞれストレート
接続し、ＶＣＣよりしきい値電圧分以上低い読み出しビ
ット線電圧を十分に伝え、書き込み時のみ第３および第
５のＭＯＳトランジスタ、第４および第６のＭＯＳトラ
ンジスタからなるトランスファーゲートを用いて正ビッ
ト線と第２の相補端子、負ビット線と第１の相補端子を
それぞれクロス接続することによりセンスアンプにより
増幅されたグランドレベルからＶＣＣレベルの範囲の書
き込み電圧をビット線に十分に伝えられるようにしたも
のである。
のＭＯＳトランジスタにより正ビット線と第１の相補端
子、負ビット線と第２の相補端子をそれぞれストレート
接続し、ＶＣＣよりしきい値電圧分以上低い読み出しビ
ット線電圧を十分に伝え、書き込み時のみ第３および第
５のＭＯＳトランジスタ、第４および第６のＭＯＳトラ
ンジスタからなるトランスファーゲートを用いて正ビッ
ト線と第２の相補端子、負ビット線と第１の相補端子を
それぞれクロス接続することによりセンスアンプにより
増幅されたグランドレベルからＶＣＣレベルの範囲の書
き込み電圧をビット線に十分に伝えられるようにしたも
のである。
【００３７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３８】（第１の実施形態）図１は本発明の第１の
実施形態の不揮発性半導体記憶装置の構成を示すブロッ
ク図である。図７中と同番号は同じ構成要素を示す本実
施形態の不揮発性半導体記憶装置は、図７の従来の不揮
発性半導体記憶装置に対して、対応するワードに記憶さ
れているデータが書き込まれたデータと同一の論理のデ
ータなのか反転されたデータなのかを判定するためのト
グルビットを記憶するメモリセル１０が、データアンプ
１３1、１３2、・・とライトバッファ１４1、１４2、・
・によって行われる書き込み／読み出しの際のデータの
単位である各ワード毎に設けられ、切り替え回路１８が
メモリセル１０とセンスアンプ８との間に設けられ、プ
リチャージ回路９が切り替え回路１８の前後にそれぞれ
設けられ、排他的論理和回路１５1、１５2、・・が設け
られたものである。
実施形態の不揮発性半導体記憶装置の構成を示すブロッ
ク図である。図７中と同番号は同じ構成要素を示す本実
施形態の不揮発性半導体記憶装置は、図７の従来の不揮
発性半導体記憶装置に対して、対応するワードに記憶さ
れているデータが書き込まれたデータと同一の論理のデ
ータなのか反転されたデータなのかを判定するためのト
グルビットを記憶するメモリセル１０が、データアンプ
１３1、１３2、・・とライトバッファ１４1、１４2、・
・によって行われる書き込み／読み出しの際のデータの
単位である各ワード毎に設けられ、切り替え回路１８が
メモリセル１０とセンスアンプ８との間に設けられ、プ
リチャージ回路９が切り替え回路１８の前後にそれぞれ
設けられ、排他的論理和回路１５1、１５2、・・が設け
られたものである。
【００３９】また、トグルビットを記憶するためのメモ
リセル１０により構成されたビット線対（２t、３t）に
は、他のビット線対と同様にＹスイッチ回路７およびデ
ータ線対１６tを介してデータアンプ１３t、ライトバッ
ファ１４tが設けられている。
リセル１０により構成されたビット線対（２t、３t）に
は、他のビット線対と同様にＹスイッチ回路７およびデ
ータ線対１６tを介してデータアンプ１３t、ライトバッ
ファ１４tが設けられている。
【００４０】ここで、ワードの第ｉビットに対応するビ
ット線対を正ビット線２i，負ビット線３iとして示し、
トグルビットに対応するビット線対を正ビット線２t，
負ビット線３tと示すこととする。また、２つのトラン
ジスタのゲートは１本のワード線に接続される。
ット線対を正ビット線２i，負ビット線３iとして示し、
トグルビットに対応するビット線対を正ビット線２t，
負ビット線３tと示すこととする。また、２つのトラン
ジスタのゲートは１本のワード線に接続される。
【００４１】図２は本実施形態の不揮発性半導体記憶装
置における切り替え回路１８の構成を示す回路図であ
る。切り替え回路１８は、１つのビット線対に対して、
ゲートがストレート接続信号５に接続されたＮチャネル
ＭＯＳトランジスタ３１、３２と、ゲートがクロス接続
信号６に接続されたＮチャネルトランジスタ３３、３４
とから構成されている。
置における切り替え回路１８の構成を示す回路図であ
る。切り替え回路１８は、１つのビット線対に対して、
ゲートがストレート接続信号５に接続されたＮチャネル
ＭＯＳトランジスタ３１、３２と、ゲートがクロス接続
信号６に接続されたＮチャネルトランジスタ３３、３４
とから構成されている。
【００４２】切り替え回路１８では、ストレート接続信
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンし、正ビット線２1と相補端子２６1
および負ビット線３1と相補端子２７2をそれぞれ接続す
るストレート接続を行う。
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンし、正ビット線２1と相補端子２６1
および負ビット線３1と相補端子２７2をそれぞれ接続す
るストレート接続を行う。
【００４３】また、切り替え回路１８では、クロス接続
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンし、正ビット線２1と相補端子２
７1および負ビット線３1と相補端子２６2をそれぞれ接
続するクロス接続を行う。
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンし、正ビット線２1と相補端子２
７1および負ビット線３1と相補端子２６2をそれぞれ接
続するクロス接続を行う。
【００４４】本実施形態の切り替え回路１８では、ＶＣ
Ｃ近傍の信号を双方向に接続するため、ストレート接続
信号５及びクロス接続信号６のアクティブレベルをＶＣ
ＣよりもＭＯＳトランジスタのしきい値電圧分だけ高く
設定する必要があるが、１つのセンスアンプ当たりわず
か４つのＭＯＳトランジスタで構成できるため、回路量
の削減に有効である。
Ｃ近傍の信号を双方向に接続するため、ストレート接続
信号５及びクロス接続信号６のアクティブレベルをＶＣ
ＣよりもＭＯＳトランジスタのしきい値電圧分だけ高く
設定する必要があるが、１つのセンスアンプ当たりわず
か４つのＭＯＳトランジスタで構成できるため、回路量
の削減に有効である。
【００４５】排他的論理和回路１５1、１５2、・・は、
それぞれデータアンプ１３1、１３2、・・の出力とデー
タアンプ１３tの出力との排他的論理和演算を行い、そ
の演算結果を最終的な出力データ２８1、２８2、・・と
して出力する。
それぞれデータアンプ１３1、１３2、・・の出力とデー
タアンプ１３tの出力との排他的論理和演算を行い、そ
の演算結果を最終的な出力データ２８1、２８2、・・と
して出力する。
【００４６】また、トグルビットに対応するライトバッ
ファ１４tの入力は“０”に固定される。
ファ１４tの入力は“０”に固定される。
【００４７】次に、本実施形態の強誘電体メモリの読み
出し動作について図３のタイミングチャートを用いて説
明する。
出し動作について図３のタイミングチャートを用いて説
明する。
【００４８】ここでは、説明を簡単にするために、正ビ
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０について説
明する。
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０について説
明する。
【００４９】先ず、ビット線プリチャ−ジ信号１１をＶ
ＣＣから０Ｖに下げ、正ビット線２ 1、負ビット線３1を
０Ｖでフローティングとする。次に、ストレート接続信
号５をアクティブとし、ワード線１1をＶＣＣとする。
さらにプレート線４を０ＶからＶＣＣに立ち上げると、
ワード線１1上の全てのメモリセル１０の強誘電体容量
２２、２３に電圧がかかる。この電圧によって、一方の
強誘電体容量は分極反転し、多くの電荷が容量から供給
されてビット線及びこれに接続されるセンスアンプ８の
相補端子の電圧は高くなり、他方の強誘電体容量は分極
反転せず、ビット線及びこれに接続されるセンスアンプ
８の相補端子はそれに比べ低くなる（時刻ｔ1）。ここ
では理解しやすいように、相補端子２６1（相補端子２
７1）が相補端子２７1（相端子２６1）に比べて高い電
圧を示したとする。このようにして現れるセンスアンプ
８の相補端子２６1、２７1の電圧の差を、ストレート接
続信号５をインアクティブとしてセンスアンプ８をビッ
ト線対から切り放した後に、センスアンプ活性化信号１
２をアクティブとし増幅する（時刻ｔ2）。このことに
より高い電圧を示した相補端子２６1（相補端子２７1）
がＶＣＣとなり、一方、低い電圧を示した相補端子２７
1（相補端子２８1）は０Ｖとなる。この後に、Ｙスイッ
チ回路活性化信号１７をアクティブとするタイミング
で、Ｙスイッチ回路７を介しビット線対（正ビット線２
1、負ビット線３1）をデータ線対１６1に接続する（時
刻ｔ3）。最後に、データ線対１６1に現れる信号をデー
タアンプ１３1で増幅する。
ＣＣから０Ｖに下げ、正ビット線２ 1、負ビット線３1を
０Ｖでフローティングとする。次に、ストレート接続信
号５をアクティブとし、ワード線１1をＶＣＣとする。
さらにプレート線４を０ＶからＶＣＣに立ち上げると、
ワード線１1上の全てのメモリセル１０の強誘電体容量
２２、２３に電圧がかかる。この電圧によって、一方の
強誘電体容量は分極反転し、多くの電荷が容量から供給
されてビット線及びこれに接続されるセンスアンプ８の
相補端子の電圧は高くなり、他方の強誘電体容量は分極
反転せず、ビット線及びこれに接続されるセンスアンプ
８の相補端子はそれに比べ低くなる（時刻ｔ1）。ここ
では理解しやすいように、相補端子２６1（相補端子２
７1）が相補端子２７1（相端子２６1）に比べて高い電
圧を示したとする。このようにして現れるセンスアンプ
８の相補端子２６1、２７1の電圧の差を、ストレート接
続信号５をインアクティブとしてセンスアンプ８をビッ
ト線対から切り放した後に、センスアンプ活性化信号１
２をアクティブとし増幅する（時刻ｔ2）。このことに
より高い電圧を示した相補端子２６1（相補端子２７1）
がＶＣＣとなり、一方、低い電圧を示した相補端子２７
1（相補端子２８1）は０Ｖとなる。この後に、Ｙスイッ
チ回路活性化信号１７をアクティブとするタイミング
で、Ｙスイッチ回路７を介しビット線対（正ビット線２
1、負ビット線３1）をデータ線対１６1に接続する（時
刻ｔ3）。最後に、データ線対１６1に現れる信号をデー
タアンプ１３1で増幅する。
【００５０】データを読み出した後は、残留分極の方向
が読み出し前と逆になるようにライトバックを行う。先
ずクロス接続信号６をアクティブとしてビット線対とセ
ンスアンプ８の相補端子２６1、２７1をクロス接続す
る。センスアンプ８をアクティブとしたまま、プレート
線４をＶＣＣから０Ｖに下げ（時刻ｔ4）、次にセンス
アンプ活性化信号１２とクロス接続信号６をインアクテ
ィブとし、ビット線プリチャージ信号１１を０ＶからＶ
ＣＣに上げて、ビット線対を０Ｖとする（時刻ｔ 5）。
最後にワード線１1を０Ｖとして、強誘電体容量２２、
２３をそれぞれ正ビット線２1、３1から切り離す。読み
出し時に分極反転した強誘電体容量は、プレート線４を
引き下げる前に、ビット線側に０Ｖ、プレート線４側に
ＶＣＣが印加される。この強誘電体容量は、プレート線
４を０Ｖに下げると両端が０Ｖになり、図１０に示され
るＱ−Ｖ平面上のＢ点で残留分極を保持する。一方、読
み出し時に分極反転しなかった強誘電体容量は、プレー
ト線を引き下げると、ビット線側にＶＣＣ、プレート線
側に０Ｖが印加される。この強誘電体容量は、ビット線
を０Ｖに下げると両側が０Ｖになり、図１０に示される
Ｑ−Ｖ平面上のＡ点で残留分極を保持する。
が読み出し前と逆になるようにライトバックを行う。先
ずクロス接続信号６をアクティブとしてビット線対とセ
ンスアンプ８の相補端子２６1、２７1をクロス接続す
る。センスアンプ８をアクティブとしたまま、プレート
線４をＶＣＣから０Ｖに下げ（時刻ｔ4）、次にセンス
アンプ活性化信号１２とクロス接続信号６をインアクテ
ィブとし、ビット線プリチャージ信号１１を０ＶからＶ
ＣＣに上げて、ビット線対を０Ｖとする（時刻ｔ 5）。
最後にワード線１1を０Ｖとして、強誘電体容量２２、
２３をそれぞれ正ビット線２1、３1から切り離す。読み
出し時に分極反転した強誘電体容量は、プレート線４を
引き下げる前に、ビット線側に０Ｖ、プレート線４側に
ＶＣＣが印加される。この強誘電体容量は、プレート線
４を０Ｖに下げると両端が０Ｖになり、図１０に示され
るＱ−Ｖ平面上のＢ点で残留分極を保持する。一方、読
み出し時に分極反転しなかった強誘電体容量は、プレー
ト線を引き下げると、ビット線側にＶＣＣ、プレート線
側に０Ｖが印加される。この強誘電体容量は、ビット線
を０Ｖに下げると両側が０Ｖになり、図１０に示される
Ｑ−Ｖ平面上のＡ点で残留分極を保持する。
【００５１】このように本実施形態の不揮発性半導体記
憶装置は読み出し、ライトバックを通して、読み出しの
対象となる強誘電体容量がただ１回だけ分極方向を反転
する。
憶装置は読み出し、ライトバックを通して、読み出しの
対象となる強誘電体容量がただ１回だけ分極方向を反転
する。
【００５２】次に、本実施形態の強誘電体メモリの書き
込み動作について説明する。
込み動作について説明する。
【００５３】ここでは、説明を簡単にするために、正ビ
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０に入力デー
タ２９1を書き込む場合について説明する。
ット線２1、負ビット線３1からなるビット線対とワード
線１1との交点に設けられたメモリセル１０に入力デー
タ２９1を書き込む場合について説明する。
【００５４】強誘電体メモリは破壊読み出しであるた
め、所望のワードとワード線を共有するメモリセル１０
の記憶データを保護する必要がある。このために、先に
示した読み出し動作と同じ手順でストレート接続信号５
を用いて、ワード線上のメモリセル１０の記憶データを
センスアンプ８にて増幅しラッチする。次に入力データ
２９1をライトバッファ１４1によりデータ線対１６1に
導いた状態で、Ｙスイッチ回路７をアクティブとする。
め、所望のワードとワード線を共有するメモリセル１０
の記憶データを保護する必要がある。このために、先に
示した読み出し動作と同じ手順でストレート接続信号５
を用いて、ワード線上のメモリセル１０の記憶データを
センスアンプ８にて増幅しラッチする。次に入力データ
２９1をライトバッファ１４1によりデータ線対１６1に
導いた状態で、Ｙスイッチ回路７をアクティブとする。
【００５５】ワードを構成するビットに対応するデータ
線対に現れるデータＷと、トグルビットに対応するデー
タ線に現れるデータｔの対を（Ｗ，ｔ）と表現すると、
このときデータ線対１６1、１６t上には入力データ２９
1とトグルビットの初期値（Ｄ，０）が現れる。Ｙスイ
ッチ回路７によりデータを書き込もうとするメモリセル
１０に接続されたセンスアンプ８を選択的にデータ線対
１６1に接続することにより、その他のセンスアンプ８
のデータを乱すことなく、書き込み対象ワードに対応す
るセンスアンプ８に入力データ１９1をラッチする。そ
の後、先に示したライトバックと同じ手順にてクロス接
続信号６を用いて、プレート線４の立ち下げ、ビット線
対２1、３1の０Ｖへのプリチャージ、ワード線１1の立
ち下げを行う。
線対に現れるデータＷと、トグルビットに対応するデー
タ線に現れるデータｔの対を（Ｗ，ｔ）と表現すると、
このときデータ線対１６1、１６t上には入力データ２９
1とトグルビットの初期値（Ｄ，０）が現れる。Ｙスイ
ッチ回路７によりデータを書き込もうとするメモリセル
１０に接続されたセンスアンプ８を選択的にデータ線対
１６1に接続することにより、その他のセンスアンプ８
のデータを乱すことなく、書き込み対象ワードに対応す
るセンスアンプ８に入力データ１９1をラッチする。そ
の後、先に示したライトバックと同じ手順にてクロス接
続信号６を用いて、プレート線４の立ち下げ、ビット線
対２1、３1の０Ｖへのプリチャージ、ワード線１1の立
ち下げを行う。
【００５６】あるワード線上のワードに対して読み出し
のアクセスが発生するたびに、そのワード線上の全ての
強誘電体容量の残留分極の方向は反転する。また書き込
みアクセスにおいても、書き込みの対象とならないワー
ドの強誘電体容量の残留分極の方向は反転する。
のアクセスが発生するたびに、そのワード線上の全ての
強誘電体容量の残留分極の方向は反転する。また書き込
みアクセスにおいても、書き込みの対象とならないワー
ドの強誘電体容量の残留分極の方向は反転する。
【００５７】よって、最初にデータＤを書き込んだワー
ドは、読み出し時にデータ線上に（Ｄ、０）あるいは
（Ｄ’、１）が現れる。ここで、Ｄ’はＤのビット反転
を示している。そのため、ワードを構成するビットに対
応するデータアンプ１３1の出力と、トグルビットのデ
ータアンプ１３tの出力との排他的論理和を演算し出力
データとすることにより、出力データ２８1は常にＤと
なる。
ドは、読み出し時にデータ線上に（Ｄ、０）あるいは
（Ｄ’、１）が現れる。ここで、Ｄ’はＤのビット反転
を示している。そのため、ワードを構成するビットに対
応するデータアンプ１３1の出力と、トグルビットのデ
ータアンプ１３tの出力との排他的論理和を演算し出力
データとすることにより、出力データ２８1は常にＤと
なる。
【００５８】以上示した動作によって、本発明の２Ｔ／
２Ｃ型強誘電体メモリにおいては、あるワードに対する
読み出し時、及び、ワード線を共有する他のワードへの
アクセス時において、そのワードのデータを記憶する２
つの強誘電体容量はいずれも１回だけ分極反転する。
２Ｃ型強誘電体メモリにおいては、あるワードに対する
読み出し時、及び、ワード線を共有する他のワードへの
アクセス時において、そのワードのデータを記憶する２
つの強誘電体容量はいずれも１回だけ分極反転する。
【００５９】上記で説明した強誘電体容量が読み出し／
ライトバック時にたどる軌跡を図４に示す。
ライトバック時にたどる軌跡を図４に示す。
【００６０】セルを構成する２つの強誘電体容量のう
ち、読み出し時に分極反転が起こった強誘電体容量はラ
イトバック時に分極反転しない（図４（ａ））。そし
て、一方、読み出し時に分極反転が起こらなかった強誘
電体容量はライトバック時に分極反転する（図４
（ｂ））。
ち、読み出し時に分極反転が起こった強誘電体容量はラ
イトバック時に分極反転しない（図４（ａ））。そし
て、一方、読み出し時に分極反転が起こらなかった強誘
電体容量はライトバック時に分極反転する（図４
（ｂ））。
【００６１】本実施形態の不揮発性半導体記憶装置であ
る２Ｔ／２Ｃ型強誘電体メモリにおいては、読み出しを
行う際に、メモリセルを構成する２つの強誘電体容量の
両方で、各１回ずつ分極反転が起こる。このため、２つ
の強誘電体容量の一方が２回分極反転し、他方の強誘電
体容量が分極反転を起こさない従来の２Ｔ／２Ｃ型強誘
電体メモリと比較すると、繰り返し同じデータを読み出
した場合、繰り返しによる強誘電体容量の疲労が緩和さ
れ、寿命が倍に伸びる。
る２Ｔ／２Ｃ型強誘電体メモリにおいては、読み出しを
行う際に、メモリセルを構成する２つの強誘電体容量の
両方で、各１回ずつ分極反転が起こる。このため、２つ
の強誘電体容量の一方が２回分極反転し、他方の強誘電
体容量が分極反転を起こさない従来の２Ｔ／２Ｃ型強誘
電体メモリと比較すると、繰り返し同じデータを読み出
した場合、繰り返しによる強誘電体容量の疲労が緩和さ
れ、寿命が倍に伸びる。
【００６２】強誘電体メモリは破壊読み出しであるた
め、あるワードに対する読み出し動作は、そのワードの
データを強誘電体メモリの外に出力するときはもちろん
のこと、そのワードとワード線を共有する他のワードに
対する読み出し動作及び書き込み動作のときにも発生す
る。さらに通常の半導体メモリの使用法では、一旦書き
込んだデータを繰り返し読み出すことが頻繁に起こると
考えられる。これらの要因により、読み出しに比べ、書
き込みは極端に少ない。このため読み出しを繰り返した
場合の疲労が緩和される本実施形態の揮発性半導体記憶
装置は、寿命の延長及び信頼性の向上に非常に有効であ
る。
め、あるワードに対する読み出し動作は、そのワードの
データを強誘電体メモリの外に出力するときはもちろん
のこと、そのワードとワード線を共有する他のワードに
対する読み出し動作及び書き込み動作のときにも発生す
る。さらに通常の半導体メモリの使用法では、一旦書き
込んだデータを繰り返し読み出すことが頻繁に起こると
考えられる。これらの要因により、読み出しに比べ、書
き込みは極端に少ない。このため読み出しを繰り返した
場合の疲労が緩和される本実施形態の揮発性半導体記憶
装置は、寿命の延長及び信頼性の向上に非常に有効であ
る。
【００６３】また、本実施形態の強誘電体メモリにおい
ては、従来の強誘電体メモリに比べ回路規模、動作速度
の点においてオーバーヘッドが生じるが、寿命が倍増す
るメリットの方がはるかに大きいと考えられる。
ては、従来の強誘電体メモリに比べ回路規模、動作速度
の点においてオーバーヘッドが生じるが、寿命が倍増す
るメリットの方がはるかに大きいと考えられる。
【００６４】（第２の実施形態）図５は本発明の第２の
実施形態の強誘電体メモリにおける切り替え回路の構成
を示した回路図である。
実施形態の強誘電体メモリにおける切り替え回路の構成
を示した回路図である。
【００６５】本実施形態の不揮発性半導体記憶装置は、
図１の第１の実施形態の不揮発性半導体記憶装置に対し
て切り替え回路１８を切り替え回路５８に置き換えたも
のである。
図１の第１の実施形態の不揮発性半導体記憶装置に対し
て切り替え回路１８を切り替え回路５８に置き換えたも
のである。
【００６６】本実施形態の切り替え回路５８は、図２の
切り替え回路１８に対して、ストレート接続信号５を論
理反転するインバータ３９と、ゲートがインバータ３９
の出力に接続されたＰチャネルＭＯＳトランジスタ３
５、３６と、クロス接続信号６を論理反転するインバー
タ４０と、ゲートがインバータ４０の出力に接続された
Ｐチャネルトランジスタ３７、３８とを設けたものであ
る。
切り替え回路１８に対して、ストレート接続信号５を論
理反転するインバータ３９と、ゲートがインバータ３９
の出力に接続されたＰチャネルＭＯＳトランジスタ３
５、３６と、クロス接続信号６を論理反転するインバー
タ４０と、ゲートがインバータ４０の出力に接続された
Ｐチャネルトランジスタ３７、３８とを設けたものであ
る。
【００６７】本実施形態では、ＮチャネルＭＯＳトラン
ジスタ３１とＰチャネルＭＯＳトランジスタ３５、Ｎチ
ャネルＭＯＳトランジスタ３２とＰチャネルＭＯＳトラ
ンジスタ３６、ＮチャネルＭＯＳトランジスタ３３とＰ
チャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳト
ランジスタ３４とＰチャネルＭＯＳトランジスタ３８に
よりそれぞれトランスファーゲートを構成したものであ
る。
ジスタ３１とＰチャネルＭＯＳトランジスタ３５、Ｎチ
ャネルＭＯＳトランジスタ３２とＰチャネルＭＯＳトラ
ンジスタ３６、ＮチャネルＭＯＳトランジスタ３３とＰ
チャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳト
ランジスタ３４とＰチャネルＭＯＳトランジスタ３８に
よりそれぞれトランスファーゲートを構成したものであ
る。
【００６８】切り替え回路５８では、ストレート接続信
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンするとともにインバータ３９の出力
がインアクティブとなることによりＰチャネルＭＯＳト
ランジスタ３５、３６がオンし、正ビット線２1と相補
端子２６1および負ビット線３1と相補端子２７2をそれ
ぞれ接続する。
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンするとともにインバータ３９の出力
がインアクティブとなることによりＰチャネルＭＯＳト
ランジスタ３５、３６がオンし、正ビット線２1と相補
端子２６1および負ビット線３1と相補端子２７2をそれ
ぞれ接続する。
【００６９】また、切り替え回路１８では、クロス接続
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンするとともにインバータ４０の出
力がインアクティブとなることによりＰチャネルＭＯＳ
トランジスタ３７、３８がオンし、正ビット線２1と相
補端子２７1および負ビット線３1と相補端子２６2をそ
れぞれ接続する。
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンするとともにインバータ４０の出
力がインアクティブとなることによりＰチャネルＭＯＳ
トランジスタ３７、３８がオンし、正ビット線２1と相
補端子２７1および負ビット線３1と相補端子２６2をそ
れぞれ接続する。
【００７０】上記第１の実施形態の切り替え回路１８で
はストレート接続信号３、クロス接続信号６のアクティ
ブレベルをＶＣＣよりもＭＯＳトランジスタのしきい値
電圧分だけ高く設定する必要があったが、本実施形態の
切り替え回路５８では、ストレート接続信号５、クロス
接続信号６のアクティブレベルはＶＣＣでよいが、１つ
のセンスアンプ当たりのトランジスタ数は８となり第１
の実施形態と比較すると多くなる。
はストレート接続信号３、クロス接続信号６のアクティ
ブレベルをＶＣＣよりもＭＯＳトランジスタのしきい値
電圧分だけ高く設定する必要があったが、本実施形態の
切り替え回路５８では、ストレート接続信号５、クロス
接続信号６のアクティブレベルはＶＣＣでよいが、１つ
のセンスアンプ当たりのトランジスタ数は８となり第１
の実施形態と比較すると多くなる。
【００７１】（第３の実施形態）図６は本発明の第３の
実施形態の強誘電体メモリにおける切り替え回路の構成
を示した回路図である。
実施形態の強誘電体メモリにおける切り替え回路の構成
を示した回路図である。
【００７２】本実施形態の不揮発性半導体記憶装置は、
図１の第１の実施形態の不揮発性半導体記憶装置に対し
て切り替え回路１８を切り替え回路６８に置き換えたも
のである。
図１の第１の実施形態の不揮発性半導体記憶装置に対し
て切り替え回路１８を切り替え回路６８に置き換えたも
のである。
【００７３】本実施形態の切り替え回路６８は、図２の
切り替え回路１８に対して、クロス接続信号６を論理反
転するインバータ４０と、ゲートがインバータ４０の出
力に接続されたＰチャネルトランジスタ３７、３８とを
設けたものである。
切り替え回路１８に対して、クロス接続信号６を論理反
転するインバータ４０と、ゲートがインバータ４０の出
力に接続されたＰチャネルトランジスタ３７、３８とを
設けたものである。
【００７４】本実施形態では、ＮチャネルＭＯＳトラン
ジスタ３３とＰチャネルＭＯＳトランジスタ３７、Ｎチ
ャネルＭＯＳトランジスタ３４とＰチャネルＭＯＳトラ
ンジスタ３８によりそれぞれトランスファーゲートを構
成したものである。
ジスタ３３とＰチャネルＭＯＳトランジスタ３７、Ｎチ
ャネルＭＯＳトランジスタ３４とＰチャネルＭＯＳトラ
ンジスタ３８によりそれぞれトランスファーゲートを構
成したものである。
【００７５】切り替え回路６８では、ストレート接続信
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンし、正ビット線２1と相補端子２６1
および負ビット線３1と相補端子２７2をそれぞれ接続す
る。
号５がアクティブとなるとＮチャネルＭＯＳトランジス
タ３１、３２がオンし、正ビット線２1と相補端子２６1
および負ビット線３1と相補端子２７2をそれぞれ接続す
る。
【００７６】また、切り替え回路６８では、クロス接続
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンするとともにインバータ４０の出
力がインアクティブとなることによりＰチャネルＭＯＳ
トランジスタ３７、３８がオンし、正ビット線２1と相
補端子２７1および負ビット線３1と相補端子２６2をそ
れぞれ接続する。
信号６がアクティブとなるとＮチャネルＭＯＳトランジ
スタ３３、３４がオンするとともにインバータ４０の出
力がインアクティブとなることによりＰチャネルＭＯＳ
トランジスタ３７、３８がオンし、正ビット線２1と相
補端子２７1および負ビット線３1と相補端子２６2をそ
れぞれ接続する。
【００７７】本実施形態の切り替え回路６８では、書き
込み時には上記第２の実施形態の切り替え回路５８と同
様にクロス接続を行う。そして、読み出し時には、上記
第１の実施形態の切り替え回路１８と同様に２つのＭＯ
Ｓトランジスタでセンスアンプ８とビット線対を接続す
る。
込み時には上記第２の実施形態の切り替え回路５８と同
様にクロス接続を行う。そして、読み出し時には、上記
第１の実施形態の切り替え回路１８と同様に２つのＭＯ
Ｓトランジスタでセンスアンプ８とビット線対を接続す
る。
【００７８】本実施形態では、読み出し時にビット線対
に出力される電位はセンスアンプ８により増幅されてい
ない電位のためＶＣＣよりも低い電圧しか出力されず、
ＶＣＣ−（ＭＯＳトランジスタのしきい値電圧）より低
くなっている。そのため、本実施形態では、読み出し時
にはＮチャネルＭＯＳトランジスタ３１、３２のみを用
い、書き込み時のみトランスファーゲートを用いること
により十分な接続を得ることができる。
に出力される電位はセンスアンプ８により増幅されてい
ない電位のためＶＣＣよりも低い電圧しか出力されず、
ＶＣＣ−（ＭＯＳトランジスタのしきい値電圧）より低
くなっている。そのため、本実施形態では、読み出し時
にはＮチャネルＭＯＳトランジスタ３１、３２のみを用
い、書き込み時のみトランスファーゲートを用いること
により十分な接続を得ることができる。
【００７９】また、クロス接続する書き込み時には、ト
ランスファゲートにより、ＶＣＣレベルの書き込み電圧
をビット線に伝えられるようにしている。
ランスファゲートにより、ＶＣＣレベルの書き込み電圧
をビット線に伝えられるようにしている。
【００８０】
【発明の効果】以上説明したように、本発明の効果は、
２Ｔ／２Ｃ型強誘電体メモリにおいて、読み出し・ライ
トバックの際に対を成す強誘電体容量の疲労を平均化
し、従来の２Ｔ／２Ｃ型強誘電体メモリと比較して寿命
を２倍に伸ばすことができる。
２Ｔ／２Ｃ型強誘電体メモリにおいて、読み出し・ライ
トバックの際に対を成す強誘電体容量の疲労を平均化
し、従来の２Ｔ／２Ｃ型強誘電体メモリと比較して寿命
を２倍に伸ばすことができる。
【図１】本発明の第１の実施形態の不揮発性半導体記憶
装置の構成を示す回路図である。
装置の構成を示す回路図である。
【図２】図１中の切り替え回路１８の回路図である。
【図３】図１の☆における、読み出し／ライトバック時
の動作を示したタイミングチャートである。
の動作を示したタイミングチャートである。
【図４】図１の☆における、メモリセル１０を構成する
２つの強誘電体容量のうち、読み出し時に分極反転が起
こった強誘電体容量がたどる軌跡（図４（a））、読み
出し時に分極反転が起こらなかった強誘電体容量がたど
る軌跡（図４（ｂ））をＱ−Ｖ平面上に示した図であ
る。
２つの強誘電体容量のうち、読み出し時に分極反転が起
こった強誘電体容量がたどる軌跡（図４（a））、読み
出し時に分極反転が起こらなかった強誘電体容量がたど
る軌跡（図４（ｂ））をＱ−Ｖ平面上に示した図であ
る。
【図５】本発明の第２の実施形態の不揮発性半導体記憶
装置の切り替え回路５８の回路図である。
装置の切り替え回路５８の回路図である。
【図６】本発明の第３の実施形態の不揮発性半導体記憶
装置の切り替え回路６８の回路図である。
装置の切り替え回路６８の回路図である。
【図７】従来の２Ｔ／２Ｃ型強誘電体メモリを示す回路
図である。
図である。
【図８】図７中のメモリセル１０の回路図である。
【図９】図７中のプリチャージ回路９の回路図である。
【図１０】強誘電体容量の分極特性を示した図である。
【図１１】従来の強誘電体メモリにおいて、分極反転を
２回行う場合に強誘電体容量がたどる軌跡（図１１
（ａ））、分極反転を行わない場合に強誘電体容量がた
どる軌跡（図１１（ｂ））をＱ−Ｖ平面上に示した図で
ある。
２回行う場合に強誘電体容量がたどる軌跡（図１１
（ａ））、分極反転を行わない場合に強誘電体容量がた
どる軌跡（図１１（ｂ））をＱ−Ｖ平面上に示した図で
ある。
１1〜１n ワード線 ２1、２2、・・、２t 正ビット線 ３1、３2、・・、３t 負ビット線 ４ プレート線 ５ ストレート接続信号 ６ クロス接続信号 ７ Ｙスイッチ回路 ８ センスアンプ ９ プリチャージ回路 １０ メモリセル １１ ビット線プリチャージ信号 １２ センスアンプ活性化信号 １３1、１３2、・・、１３t データアンプ（ＤＡ） １４1、１４2、・・、１４t ライトバッファ（Ｗ
Ｂ） １５1、１５2、・・ 排他的論理和回路 １６1、１６2、・・、１６t データ線対 １７ 書き込み活性化信号 １８ 切り替え回路 １９ Ｙスイッチ回路活性化信号 ２０、２１ ＮチャネルＭＯＳトランジスタ ２２、２３ 強誘電体容量 ２４、２５ ＮチャネルＭＯＳトランジスタ ２６1、２６2、・・、２６t 相補端子 ２７1、２７2、・・、２６t 相補端子 ２８1、２８2、・・ 出力データ ２９1、２９2、・・ 入力データ ３１〜３４ ＮチャネルＭＯＳトランジスタ ３５〜３８ ＰチャネルＭＯＳトランジスタ ３９、４０ インバータ ５８ 切り替え回路 ６８ 切り替え回路
Ｂ） １５1、１５2、・・ 排他的論理和回路 １６1、１６2、・・、１６t データ線対 １７ 書き込み活性化信号 １８ 切り替え回路 １９ Ｙスイッチ回路活性化信号 ２０、２１ ＮチャネルＭＯＳトランジスタ ２２、２３ 強誘電体容量 ２４、２５ ＮチャネルＭＯＳトランジスタ ２６1、２６2、・・、２６t 相補端子 ２７1、２７2、・・、２６t 相補端子 ２８1、２８2、・・ 出力データ ２９1、２９2、・・ 入力データ ３１〜３４ ＮチャネルＭＯＳトランジスタ ３５〜３８ ＰチャネルＭＯＳトランジスタ ３９、４０ インバータ ５８ 切り替え回路 ６８ 切り替え回路
Claims (4)
- 【請求項１】 ゲートがワード線に接続された第１のト
ランジスタと、ゲートが前記ワード線に接続された第２
のトランジスタと、一方の端子が前記第１のトランジス
タを介して正ビット線に接続され他方の端子がプレート
線に接続された第１の強誘電体容量と、一方の端子が前
記第２のトランジスタを介して負ビット線に接続され他
方の端子が前記プレート線に接続された第２の強誘電体
容量とから構成され、前記正ビット線、前記負ビット線
と前記ワード線との交点に設けられた複数のメモリセル
と、 第１の相補端子と第２の相補端子を有し、前記第１の相
補端子と前記第２の相補端子の間の電位差を増幅する複
数のセンスアンプと、 前記各ビット線対とデータ線対とを選択的に接続するＹ
スイッチ回路と前記データ線対の間の電位差をデータと
して出力する複数のデータアンプと、 外部から与えられた入力データを前記データ線対に出力
する複数のライトバッファとを有する不揮発性半導体記
憶装置において、 前記センスアンプと前記正ビット線および前記負ビット
線との間に設けられ、読み出し時にストレート接続信号
がアクティブとなると、前記正ビット線と前記各センス
アンプの第１の相補端子および前記負ビット線と前記各
センスアンプの第２の相補端子を接続し、書き込み時に
クロス接続信号がアクティブとなると、前記正ビット線
と前記各センスアンプの第２の相補端子および前記負ビ
ット線と前記各センスアンプの第１の相補端子を接続す
る切り替え回路と、 前記データアンプと前記ライトバッファによって行われ
る書き込み／読み出しの際のデータの単位である各ワー
ド毎に設けられ、対応するワードに記憶されているデー
タが、書き込まれたデータと同一の論理の場合には
“０”となり、書き込まれたデータから反転されている
場合には“１”となるトグルビットを記憶するための複
数のメモリセルと、 前記データアンプから出力されたデータと前記トグルビ
ットとの排他的論理和を演算し、該演算結果を出力デー
タとする複数の論理演算素子とを有することを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 前記切り替え回路は、前記ストレート接
続信号がゲートに接続され、前記ストレート接続信号が
アクティブとなるとオンし、前記各正ビット線と前記各
センスアンプの第１の相補端子とをそれぞれ接続する複
数の第１のＭＯＳトランジスタと、 前記ストレート接続信号がゲートに接続され、前記スト
レート接続信号がアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第２の相補端子をそれ
ぞれ接続する複数の第２のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各正ビット線
と前記各センスアンプの第２の相補端子とをそれぞれ接
続する複数の第３のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各負ビット線
と前記各センスアンプの第１の相補端子とをそれぞれ接
続する複数の第４のＭＯＳトランジスタとから構成され
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記切り替え回路は、前記ストレート接
続信号がゲートに接続され、前記ストレート接続信号が
アクティブとなるとオンし、前記各正ビット線と前記各
センスアンプの第１の相補端子とをそれぞれ接続する複
数の第１のＭＯＳトランジスタと、 前記ストレート接続信号がゲートに接続され、前記スト
レート接続信号がアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第２の相補端子とをそ
れぞれ接続する複数の第２のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各正ビット線
と前記各センスアンプの第２の相補端子とをそれぞれ接
続する複数の第３のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各負ビット線
と前記各センスアンプの第１の相補端子とをそれぞれ接
続する複数の第４のＭＯＳトランジスタと、 前記ストレート接続信号を論理反転する第１のインバー
タと、 前記クロス接続信号を論理反転する第２のインバータ
と、 前記第１のインバータの出力がゲートに接続され、前記
第１のインバータの出力がインアクティブとなるとオン
し、前記各正ビット線と前記各センスアンプの第１の相
補端子とをそれぞれ接続する複数の第５のＭＯＳトラン
ジスタと、 前記第１のインバータの出力がゲートに接続され、前記
第１のインバータの出力がインアクティブとなるとオン
し、前記各負ビット線と前記各センスアンプの第２の相
補端子とをそれぞれ接続する複数の第６のＭＯＳトラン
ジスタと、 前記第２のインバータの出力がゲートに接続され、前記
第２のインバータの出力がインアクティブとなるとオン
し、前記各正ビット線と前記各センスアンプの第２の相
補端子とをそれぞれ接続する複数の第７のＭＯＳトラン
ジスタと、 前記第２のインバータの出力がゲートに接続され、前記
第２のインバータの出力がインアクティブとなるとオン
し、前記各負ビット線と前記各センスアンプの第１の相
補端子とをそれぞれ接続する複数の第８のＭＯＳトラン
ジスタとから構成される請求項１記載の不揮発性半導体
記憶装置。 - 【請求項４】 前記切り替え回路は、前記ストレート接
続信号がゲートに接続され、前記ストレート接続信号が
アクティブとなるとオンし、前記各正ビット線と前記各
センスアンプの第１の相補端子とをそれぞれ接続する複
数の第１のＭＯＳトランジスタと、 前記ストレート接続信号がゲートに接続され、前記スト
レート接続信号がアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第２の相補端子とをそ
れぞれ接続する複数の第２のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各正ビット線
と前記各センスアンプの第２の相補端子とをそれぞれ接
続する複数の第３のＭＯＳトランジスタと、 前記クロス接続信号がゲートに接続され、前記クロス接
続信号がアクティブとなるとオンし、前記各負ビット線
と前記各センスアンプの第１の相補端子とをそれぞれ接
続する複数の第４のＭＯＳトランジスタと、 前記クロス接続信号を論理反転するインバータと、 前記インバータの出力がゲートに接続され、前記インバ
ータの出力がインアクティブとなるとオンし、前記各正
ビット線と前記各センスアンプの第２の相補端子とをそ
れぞれ接続する複数の第５のＭＯＳトランジスタと、 前記インバータの出力がゲートに接続され、前記インバ
ータの出力がインアクティブとなるとオンし、前記各負
ビット線と前記各センスアンプの第１の相補端子とをそ
れぞれ接続する複数の第６のＭＯＳトランジスタとから
構成される請求項１記載の不揮発性半導体記憶装置。
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