JP3576271B2 - 強誘電体メモリ - Google Patents
強誘電体メモリ Download PDFInfo
- Publication number
- JP3576271B2 JP3576271B2 JP15294695A JP15294695A JP3576271B2 JP 3576271 B2 JP3576271 B2 JP 3576271B2 JP 15294695 A JP15294695 A JP 15294695A JP 15294695 A JP15294695 A JP 15294695A JP 3576271 B2 JP3576271 B2 JP 3576271B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- vcc
- data line
- supplied
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、強誘電体を用いた不揮発性半導体メモリに係わり、特に低電圧動作に好適なメモリのアレー構成及びその動作方法に関するものである。
【０００２】
【従来の技術】
強誘電体を用いたメモリ、フェロ・エレクトリック・ランダム・アクセス・メモリ（ＦＥＲＡＭ）は、強誘電体の分極方向で記憶を行う不揮発メモリである。強誘電体メモリは、たとえば１つの強誘電体キャパシタと１つのスイッチングトランジスタとでメモリセルを構成することが出来る。記憶情報の読み出しは、強誘電体キャパシタの分極方向を一方向に揃えることにより、分極が反転したか否かを判定して行なう。この際、強誘電体キャパシタの一方のノードに接続するプレート線を電位変動させて読出す方法と、Ｖｃｃ／２（Ｖｃｃは電源電圧）の電位に固定して読出す方法とが提案されている。後者の例は、たとえば特開平３−２８３１７６号公報に記載されている。すなわち、図１６に示すアレーにおいて、データ線をＶｃｃにプリチャージした後、ワード線をオンする。プレート電位はＶｃｃ／２なので、強誘電体キャパシタの分極方向は一方向に揃う。この時、分極が反転したか否かにより、フローティング状態にあるデータ線の電位が異なる。これを検知して、一方向に揃う前の分極方向を知り、情報を読出す。
【０００３】
【発明が解決しようとする課題】
上記読み出し方法では、強誘電体キャパシタにＶｃｃ／２−Ｖｃｃ＝−Ｖｃｃ／２の電圧を印加することにより、分極が一方向に揃うと暗黙に仮定されていた。ところが、分極を反転させるには、一般に一定値以上の電界Ｅｃを印加することが必要であるが、弱い電界では、分極反転量が強誘電体キャパシタごとに大きくばらつき、安定した読み出し動作およびそのための設計が困難となる点にまったく注意が払われていなかった。特に、強誘電体メモリを低電圧で動作させようとすると、Ｅｃが比較的大きな強誘電体材料、たとえば特定の混晶比でのＰＺＴ（Ｐｂ，Ｚｒ，Ｔｉ，Ｏからなる）などで、この問題が顕著となる。
【０００４】
また、強誘電体膜は、ＰＺＴに代表されるように、一般に高い比誘電率を有している。このことが、読み出し動作時に強誘電体キャパシタに印加される電圧を、実際にはＶｃｃ／２−Ｖｃｃよりもかなり小さくしてしまい、状況をさらに悪化させるという点にもまったく注意が払われていなかった。
【０００５】
例えば、図１７は図１６のアレー構成において、分極方向読み出し動作時のデータ線電位の変化を示すものである。該図に示すように、分極方向読み出しのために強誘電体キャパシタに印加される電圧は、Ｖｃｃ／２−Ｖｃｃよりかなり小さくなる。すなわち、図５（ａ）はデータ線をＶｃｃにプリチャージした場合のワード線活性化後のキャパシタノードの電位変化を示す波形であり、図５（ａ）において、ワード線活性化により分極方向が反転しない’０’信号の場合、電荷分割によりデータ線電位はＶｃｃから（Ｖｃｃ−Ｖｃｃ／２）・Ｃｓ／（Ｃｄ＋Ｃｓ）だけ下がった電位となる。ここで、Ｃｓとは分極反転しない電位関係での強誘電体キャパシタの容量値であり、Ｃｄとはデータ線の容量値である。強誘電体は、たとえばＰＺＴのようにその比誘電率が一般に大きく、Ｖｃｃからの上記下降量が大きくなる。この結果、強誘電体キャパシタに印加される電圧は（プレートはＶｃｃ／２）、（Ｖｃｃ−Ｖｃｃ／２）・Ｃｄ／（Ｃｄ＋Ｃｓ）であり、これはＶｃｃ−Ｖｃｃ／２よりかなり小さくなってしまう。この電圧が、分極開始電圧と同等か小さい場合、’１’信号においても分極反転が起こらず、’１’及び’０’信号の電圧差が生じない。
【０００６】
本発明の目的は、低電圧動作に適した高集積の不揮発性強誘電体メモリを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体メモリでは、メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃより高い電位Ｖｈｐ（図１）、あるいはＶｓｓ（接地電位）より低い電位Ｖｌｐ（図７）とした。
【０００８】
上記目的を達成するために、本発明の別の強誘電体メモリでは、データ線のプリチャージ電位をＶｃｃとし、データ線の電位を昇圧するための強誘電体キャパシタを設けた（第８図）。
【０００９】
上記目的を達成するために、本発明の別の強誘電体メモリでは、データ線のプリチャージ電位をＶｃｃ（またはＶｓｓ）とするとともにプレート電位を制御する手段を設け、メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、メモリセルの強誘電体キャパシタのプレート電位をＶｓｓ（またはＶｃｃ）とする読み出し方法を採用した（第１２図）。
【００１０】
【作用】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃより高い電位Ｖｈｐ、あるいはＶｓｓ（接地電位）より低い電位Ｖｌｐとすることにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。すなわち、読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１１】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃとし、データ線の電位を昇圧するための強誘電体キャパシタによりデータ線の電位をＶｃｃより高い電圧に昇圧する。これにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。すなわち、読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１２】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、メモリセルの強誘電体キャパシタのプレート電位をＶｓｓ（またはＶｃｃ）とすることにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１３】
【実施例】
図１（ａ）は、強誘電体メモリアレー構成を示す、本発明の一実施例である。アレー構成は、ＤＲＡＭのそれに類似している。メモリセルは少なくとも１つの強誘電体キャパシタと１つのスイッチングトランジスタとからなる。ここでは、ＤＲＡＭ類似の２つのセルで１ビット記憶単位を構成している。プレートはたとえばＶｃｃ／２に固定される。強誘電体キャパシタの分極が待機時に意図せず反転するのを防ぐために、ノードＳＮ１（ｉ，ｊ）、ＳＮ１（ｉ，ｊ）ＢなどをＶｃｃ／２付近に保持する手段、たとえば一端をＳＮ１（ｉ，ｊ）に、他端をＶｃｃ／２電位に接続する高抵抗などが設けられる（図示せず）。データ線対をＶｃｃより高い電位Ｖｈｐにプリチャージするためのプリチャージ回路ＰＣＶＨ１（ｊ）などが設けられる。データ線プリチャージレベルがＶｃｃより高いことに対応して、センスアンプＮＳＡ１（ｊ）などはｎチャネルトランジスタで構成される。センスアンプの駆動線ＳＡＮ１は、非活性時にはＶｈｐに設定され、活性時にはＶｓｓに設定される。センスアンプで増幅された情報は、Ｙ選択線ＹＳ１（ｊ）などにより選択され入出力線対ＩＯ１、ＩＯ１Ｂに送られる。
【００１４】
図１（ｂ）は、図１（ａ）のアレーにおける別のセンス回路構成例を示す、本発明の一実施例である。（ａ）において、センス回路動作時にｎチャネルトランジスタのソース電位をＶｈｐからＶｓｓに高速に変化させると、増幅後の相補データ線の電位は、一方がＶｓｓに、他方がＶｓｓより高いがＶｈｐより低い電位となる。後者の電位を確定させるため、（ｂ）においてはリストア回路ＲＳＣ１（ｊ）などが設けられている。本回路を設けることにより、センス回路が高速に動作し高電位側のデータ線電位が低下した場合でも、データ線に一定の高電位を再び与え、再書き込みするための電圧を確実に強誘電体キャパシタに印加することができる。
【００１５】
図２は、図１（ｂ）のリストア回路ＲＳＣ１（ｊ）などの具体例を示すものである。図２（ａ）においては、センス回路による増幅後に、信号線Φｃに正のパルスを与える。データ線がＶｓｓであった場合には、ノードＮ１（ｊ）の電位は昇圧されず、データ線電位は変化しない。一方、データ線が高電位であった場合には、Ｎ１（ｊ）の電位が昇圧され、データ線にＶｃｃの電位が与えられる。図２（ｂ）においては、ｐチャネルトランジスタで構成されるＲＳＣ１（ｊ）のソース電位をＶｓｓからＶｃｃに変化させる。この結果、相補データ線対のうちＶｓｓでない方へ、Ｖｃｃの電位が与えられる。
【００１６】
図３は、図１のプリチャージ回路ＰＣＶＨ１（ｊ）の具体的回路例を示すものである。高電位Ｖｈｐを高速にプリチャージするために、ｐチャネルトランジスタで構成されている。
【００１７】
図４は、図１のアレーにおける読み出し動作を示す、本発明の動作波形である。例として、図１（ｂ）のセンス回路で、ＲＳＣ１（ｊ）として図２（ｂ）の回路を適用し、プリチャージ回路ＰＣＶＨ１（ｊ）として図３の回路を適用した場合について説明する。まず、ＰＣＬ１バーがハイレベルとなりデータ線対はＶｈｐのフローティング状態となる。ワード線たとえばＷＬ１（ｉ）を活性化すると、データ線電位はプリチャージレベルＶｈｐとキャパシタノードたとえばＳＮ１（ｉ，ｊ）の電位Ｖｃｃ／２との中間値となる。強誘電体キャパシタの分極方向はプレート側をロウレベルとした方向に揃うが、ワード線活性化前の強誘電体キャパシタの方向に依存して、分極が反転する場合と反転しない場合とがある。分極が反転する場合には、強誘電体キャパシタの実効的な容量が大きくなり、ワード線活性化後のデータ線電位は分極非反転の場合よりＶｃｃ／２に近づく。この理由により、一対のキャパシタの分極方向を反対に設定しておけば、データ線対に電位差が生じる。ここでＳＡＰ１、ＳＡＮ１を駆動しセンスアンプを活性化することにより、記憶情報に対応してデータ線電位がＶｃｃまたはＶｓｓに増幅される。この時、一方向に揃った一対のキャパシタの分極方向は、再び記憶情報に対応して反対方向に設定される。ワード線、センスアンプを順次非活性として読み出し動作を終了する。なお、上述した、キャパシタノードＳＮ（ｉ，ｊ）などに接続する手段、たとえば他端をＶｃｃ／２電位とする高抵抗の作用により、キャパシタノードの電位は読み出し動作終了後、Ｖｃｃ／２にゆるやかに近づいていく。
【００１８】
図１から図４で説明した本発明の実施例によれば、データ線プリチャージ電位をＶｃｃより高くした効果として、情報読み出し時に強誘電体キャパシタに十分な電圧を印加することが可能となり、特に低電圧動作時にも安定して読み出し動作の行われる強誘電体メモリが得られる。
【００１９】
図５（ｂ）は、本発明の実施例のワード線活性化後のキャパシタノードＳＮ１（ｉ，ｊ）の電位変化を示す波形である。図５（ｂ）は本発明の実施例に示すようにＶｃｃより高いＶｈｐにプリチャージした場合である。図５（ｂ）により、図１から図４に示した本実施例の効果をより詳細に説明する。図５（ｂ）においては、ワード線活性化により分極方向が反転しない’０’信号の場合、（Ｖｈｐ−Ｖｃｃ／２）・Ｃｄ／（Ｃｄ＋Ｃｓ）の電圧が印加される。すなわち、印加電圧をＶｃｃプリチャージの場合の（Ｖｈｐ−Ｖｃｃ／２）／（Ｖｃｃ−Ｖｃｃ／２）倍にすることができる。この電圧で分極反転が十分起きるようにＶｈｐを設定すれば、’１’および’０’信号の電圧差を発生させ、これをセンスアンプで検知、増幅することが可能となる。本発明の実施例によれば、データ線プリチャージ電位をＶｃｃより高く設定した効果として、ワード線活性化後に、強誘電体膜の比誘電率が高いことに起因してデータ線電位が大きく降下した場合でも、強誘電体キャパシタに十分な電圧を印加することが出来る。この結果、一対のキャパシタの一方の分極を反転させ、データ線に信号電位を発生させることができる。すなわち、本発明の実施例によれば、特に低電圧動作時においても安定して動作する強誘電体メモリが得られる効果がある。
【００２０】
図１８は、実際の強誘電体キャパシタの電圧−電荷特性に基づいて、図５で説明した効果を具体的に示すものである。強誘電体キャパシタの特性例として、アプライド・フィジックス・レター第６４巻１５８９頁図１（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．６４，ｐ．１５８９，Ｆｉｇ．１）に示された、Ｐｂ−Ｌａ−Ｚｒ−Ｔｉ−Ｏに対する測定結果を引用するが、他の材料についても以下に述べるのと同様な結果が得られる。強誘電体キャパシタの特性として、横軸にデータ線電圧とプレート電圧との差を、縦軸にキャパシタの電荷量を取ったときのヒステリシス曲線を示す。ここでは、実際のメモリとしての妥当な値、すなわち膜厚０．２μｍ、面積１０μｍ を仮定して、データを改変している。図１８（ａ）は、図５（ａ）に対応して、データ線を５Ｖにプリチャージした場合の信号量を示すものである。ここで、電源電圧は５Ｖ、データ線容量２５０ｆＦである。ワード線をオンした後のデータ線電位とプレート電圧との差は、図１８（ａ）中の白丸の横軸の値となる。２つの白丸の横軸の値の差が、’１’および’０’信号の電圧差となるが、図１８（ａ）ではほとんど０である。一方、図１８（ｂ）は、図５（ｂ）に対応して、データ線を７．５Ｖ（電源電圧５Ｖの１．５倍）にプリチャージした場合の信号量を示すものである。’１’および’０’信号の電圧差は２００ｍＶ以上であり、センスアンプで十分検知可能な値である。このように、データ線のプリチャージ電位を昇圧する本発明の実施例によれば、安定して動作する強誘電体メモリが得られる。
【００２１】
図６は、図１から５で説明した本発明の強誘電体メモリアレー方式を、メモリチップに適用したときの、周辺回路の動作電圧との関係を示す本発明の実施例である。データ線のプリチャージ電圧Ｖｈｐに対して、周辺回路はそれより低い電圧Ｖｃｃで動作する。図６（ａ）においては、チップに供給される外部電圧Ｖｃｃに対して、データ線のプリチャージ電圧Ｖｈｐを発生するための昇圧回路が設けられる。昇圧回路は、ＤＲＡＭにおけるワード線電圧を発生する昇圧回路と同様な回路を用いることができる。周辺回路は、外部電圧Ｖｃｃがそのまま用いられる。場合によっては、Ｖｃｃを降圧して用いても良い。図６（ｂ）においては、外部電圧Ｖｈｐが供給され、これがそのままデータ線のプリチャージ電圧となる。周辺回路は、これを降圧した電圧Ｖｃｃで動作する。本発明の実施例によれば、メモリアレーに対しては、強誘電体キャパシタが分極反転を起こすに十分な高電圧Ｖｈｐを供給するので、安定した情報読み出し動作を行うことができる一方、周辺回路に対しては、Ｖｈｐより低い電圧Ｖｃｃで動作させるので消費電力を低減する効果が得られる。
【００２２】
図７は、強誘電体メモリアレー構成を示す、本発明の一実施例である。データ線のプリチャージ電位をＶｓｓより低いＶｌｐとすることに特長がある。センス回路はｐチャネルトランジスタで構成できるが、図２（ｂ）の場合と同様に、ｎチャネルトランジスタによるリストア回路が合わせて設けられている。またプリチャージ回路ＰＣＶＬ１（ｊ）などはｎチャネルトランジスタで構成されている。ＶｌｐとＶｓｓとの差の絶対値は、ｎチャネルトランジスタのしきい電圧Ｖｔｈｎと同等かそれより小さい。これは、ＰＣＬ１およびＷＬｉが０Ｖの時、各ｎチャネルトランジスタがオフ状態になるようにするためである。動作方法は、図４と同様である。本発明の実施例によれば、図１から５で説明したのと同様な効果が得られる。また、データ線を高く昇圧する必要が無いので、消費電流がより小さく、また動作速度がより向上する。
【００２３】
図８は、強誘電体メモリアレー構成を示す、本発明の一実施例である。データ線の昇圧を、強誘電体キャパシタを介して駆動線ＰＭＰ１によりおこなう。
【００２４】
図９は、図８のアレーにおける読み出し動作波形である。ＰＣＬ１バー信号によりデータ線をＶｃｃのフローティング状態にした後、ＰＭＰ１をＶｓｓからＶｃｃに昇圧する。これに伴って、データ線電位は、Ｖｃｃより高い電位に昇圧される。この後は、図４と同様な手順で読み出し動作を行なう。本発明の実施例によれば、図１から５で説明したのと同様な効果が得られる。また、データ線にＶｈｐ電位を供給するための昇圧回路が不要となる利点がある。また、昇圧用キャパシタとして強誘電体キャパシタを用いた効果として、比誘電率が大きいので大きな昇圧効果が得られる。特に、図５で説明したように、強誘電体キャパシタの比誘電率が大きく、Ｃｓが大きい場合に、情報読み出し時の強誘電体キャパシタへの印加電圧が小さくなる問題が発生するので、昇圧用キャパシタとして強誘電体キャパシタを用いることにより上記問題点を相殺することができる。
【００２５】
図１０は、不揮発メモリのアレー構成を示す、本発明の一実施例である。本メモリでは、電源オン時に強誘電体キャパシタの分極方向を読み出し、該キャパシタの蓄積電位に変換して、その後はＤＲＡＭとしての動作を行なう。ただし、プレート電位をＶｃｃ／２とすることにより、ＤＲＡＭとしての情報書き換え動作に伴い、分極方向も書き換えられるようにする。これにより、電源をオフした時、情報は強誘電体キャパシタの分極方向として保持される。ただし、電源オフ時に強誘電体キャパシタに不用意な電界がかからないようにする。上記強誘電体メモリモード、ＤＲＡＭモードの切り換えに対応して、プリチャージ回路を、強誘電体メモリモード用のＰＣＶＨ１（ｊ）などとＤＲＡＭモード用のＰＣＨＤ１（ｊ）などとの間で切り替える。図１０のアレー構成では、ＰＣＶＨ１（ｊ）として、図３と同様な構成を用いている。
【００２６】
図１０のアレー構成において、電源オン時には、まずワード線が非活性化された状態でプレートを０からＶｃｃ／２に昇圧する。これにともない、蓄積電位ＳＮ１（ｉ，ｊ）なども強誘電体キャパシタを介してほぼＶｃｃ／２に昇圧される。この後は、ＰＣＶＨ１（ｊ）をプリチャージ回路として図４と同様な動作を行なうことにより、強誘電体キャパシタの分極方向を検知し、蓄積電位に変換することが出来る。
【００２７】
尚、ｎチャンネルトランジスタで構成されたセンスアンプの駆動線ＳＡＮ１は、強誘電体メモリモードでは非活性時にＶｈｐ、活性時にＶｓｓに設定され、ＤＲＡＭモードでは非活性時にＶｃｃ、活性時にＶｓｓに設定される。
【００２８】
図１１は、上記変換動作を所望のメモリセルに対して行なった後の、ＤＲＡＭとしての動作方法を示す動作波形である。上記変換動作が終了したら、蓄積電位としての記憶情報が失われる前に、ＤＲＡＭ動作に移行する。プリチャージ回路は、通常のＤＲＡＭと同様な回路ＰＣＨＤ（ｊ）などに切り替えられ、データ線はＶｃｃ／２にプリチャージされる。記憶情報を読出すには、データ線をフローティング状態にした後、ワード線たとえばＷＬ１（ｉ）を活性化する。これにより、データ線ＤＬ１（ｊ）の電位は、記憶情報に対応してＶｃｃ／２から上昇または下降する。センスアンプを活性化すると、データ線電位は０またはＶｃｃに増幅される。入出力線対ＩＯ１、ＩＯ１Ｂから情報を読み出した後、ワード線、センスアンプが順に非活性化され、データ線はプリチャージ回路により再びＶｃｃ／２にプリチャージされる。
【００２９】
以上図１０および１１で説明した本発明の実施例によれば、たとえば図１のメモリと異なり、ＳＮ１（ｉ，ｊ）などの電位をＶｃｃ／２に保持するための手段が不要となる効果がある。なぜなら、電源オン時に強誘電体メモリとして動作させた後、たとえばＶｃｃの蓄積電位がリークでＶｃｃ／２以下になり意図せぬ分極反転が起きる前に、ＤＲＡＭモードに移行するからである。一方、ＤＲＡＭモードでは、たとえばＶｃｃの蓄積電位がリークでＶｃｃ／２以下になる前にリフレッシュ動作が行なわれ、強誘電体キャパシタに分極情報を破壊する方向の電界がかかることはない。また、プレート電位およびデータ線プリチャージ電位をＶｃｃ／２とする効果として、読み出し動作時にも分極情報を破壊する方向の電界がかかることはない。さらに、強誘電体メモリ動作時のデータ線プリチャージ電位をＶｃｃより高くした効果として、強誘電体メモリ動作時の情報読み出しの時に強誘電体キャパシタにＶｃｃ／２の電圧を印加することが出来、信号を十分発生することが出来る。すなわち、図５で説明したように、強誘電体膜の比誘電率が高い場合には、データ線Ｖｃｃプリチャージでは情報読み出し時の膜への印加電圧はＶｃｃ／２よりかなり小さくなってしまう。本発明の実施例においては、強誘電体メモリモードではデータ線をＶｃｃより高いＶｈｐにプリチャージするので、情報読み出し時の強誘電体キャパシタへの印加電圧をＶｃｃ／２またはそれ以上に設計することが出来る。さらに別の効果として、データ線をＶｈｐにプリチャージするのは電源オン時に限られるので、消費電流を低減し、あるいはプリチャージに要する時間を低減して高速動作が可能となる効果がある。また、情報読み出し時の分極反転も、強誘電体メモリとして動作させる電源オン時に限られるので、分極反転による膜疲労を回避でき、高信頼のメモリが得られる効果もある。
【００３０】
図１２は、不揮発メモリのアレー構成を示す、本発明の別の実施例である。ＤＲＡＭと同様なプリチャージ回路ＰＣＨＤ１（ｊ）が設けられ、プリチャージ電位はＶｃｃまたはＶｃｃ／２のいずれかに切り換えられる。本メモリにおいても、電源オン時に強誘電体キャパシタの分極方向を読み出し、該キャパシタの蓄積電位に変換して、その後はＤＲＡＭとしての動作を行なう。ただし、図１０の実施例と異なり、強誘電体メモリモードでのデータ線のプリチャージ電位はＶｃｃである。しかしながら、以下に示す動作により、情報読み出し時の強誘電体キャパシタへの印加電圧を十分高くすることができる。
【００３１】
図１３は、図１２のアレーにおける電源オン時の情報読み出し動作を示す動作波形である。プレート電位をＶｓｓにしたままで、データ線プリチャージ電位をＶｃｃフローティングとする。ワード線たとえばＷＬ１（ｉ）を活性化すると、これまでに述べたのと同様にして、強誘電体キャパシタの分極方向に対応した信号が、データ線に発生する。これをセンスアンプにより検知、増幅する。この蓄積電位への変換動作を、所望のメモリセルすべてについて行なう。変換動作終了後、ワード線を非活性にした状態で、プレート電位をＶｃｃ／２に昇圧する。これにともない、蓄積電位は０およびＶｃｃから、それぞれＶｃｃ／２および３Ｖｃｃ／２程度となる。次に、再びデータ線プリチャージ電位をＶｃｃとして、ＤＲＡＭのリフレッシュと同様な動作を行なう。ワード線を活性化すると、記憶情報に対応して、データ線電位はＶｃｃから上昇または下降する。ここでセンスアンプを活性化すると、最初のうちはセンスアンプのｐチャネルトランジスタがほぼオフの状態にあり、データ線電位は下降する。しかし、データ線対の電位差に対応して、一方のｐチャネルトランジスタがオンし、記憶情報がＶｃｃまたは０に増幅される。増幅動作が終了したら、ワード線を非活性にした後、センスアンプを非活性化し、データ線を再びＶｃｃにプリチャージする。以上の動作を所望のメモリセルすべてについて行ない、すべて終了したら以降のデータ線プリチャージ電位をＶｃｃ／２に変える。上記一連の動作により、電源オン時の強誘電体キャパシタの分極方向としての情報が、蓄積電位としての情報に変換される。また、上記一連の動作終了時には、Ｖｃｃ／２プレートの通常のＤＲＡＭと同じ状態にあるので、そのままＤＲＡＭ動作に移行することができる。本発明の実施例によれば、電源オン時に強誘電体キャパシタの分極方向を検知する際、プレート電位はＶｓｓ、データ線プリチャージ電位はＶｃｃである。したがって、図１の実施例におけるプレート電位Ｖｃｃ／２、データ線プリチャージ電位Ｖｈｐ＝３・Ｖｃｃ／２と同じ電位関係であり、強誘電体キャパシタに十分な電圧を印加し、信号を発生させることが可能となる。また、プリチャージ電位を昇圧する必要がなく、安定して高速にプリチャージできる効果がある。また、強誘電体メモリモードとＶｃｃ／２プレートのＤＲＡＭモードとに切り換えて用いることにより、図１０で述べたのと同様な効果も合わせて得られることは言うまでもない。なお、本発明の実施例では、強誘電体メモリモードでのプリチャージ電位をＶｃｃとする場合について述べたが、Ｖｓｓとしてもよい。この場合は、最初に、ワード線を非活性としたままプレート電位をＶｃｃに昇圧する。この後は、図１３で説明したのと同様な変換動作を、ＶｃｃプリチャージのかわりにＶｓｓプリチャージとして行なえば良い。ただし、プレート電位をＶｃｃからＶｃｃ／２に降圧する際、０Ｖの蓄積電位が、−Ｖｃｃ／２まで下がらない場合がある。すなわち、基板電圧を−Ｖｃｃ／２以下に設定したとしても、メモリセルのスイッチングトランジスタがオンし、蓄積電位は−Ｖｔｈｎ（Ｖｔｈｎはスイッチングトランジスタのしきい電圧）にクランプされる。この場合には、蓄積電位−ＶｔｈｎおよびＶｃｃ／２に対してセンスアンプによる増幅動作が正しく行なわれるように設計する。
【００３２】
図１９は、不揮発メモリの動作波形を示す、本発明の別の実施例である。対応するアレー構成は、図１２と類似であるが、プレート電位としてＶｃｃ／２ではなく、それより高い電圧、たとえばＶｃｃを供給する手段を有するようにする。本発明の実施例によれば、以下に示すように、分極方向読み出しだけでなく、分極方向書換えに対しても、強誘電体キャパシタに電源電圧Ｖｃｃまたはそれに近い電圧を印加して行うことができる。すなわち、図１７により既に説明したように、従来の強誘電体メモリでは、分極方向読み出し時の強誘電体キャパシタ印加電圧が、分極方向書換え時の強誘電体キャパシタ印加電圧より小さくなる。このため、低電圧で動作させると、書換えはできても読みだしはできず、正常に動作しないという問題があった。これに対して、図１３までで説明した本発明の実施例によれば、読み出し時にも書換え時と少なくとも同等の電圧を印加し、低電圧で動作させることができた。たとえば、図１の実施例では、強誘電体キャパシタへのＶｃｃ／２の印加電圧で分極反転が行えれば、読み出し、書換えともに正常に動作する。図１９に示す本発明の実施例は、さらなる低電圧動作を可能にするものであり、より消費電流の小さな不揮発メモリを実現するものである。図１９において、電源オン後の分極方向検知は、たとえばプレート電位をＶｓｓにしたままで、データ線プリチャージ電位をＶｃｃとして、図１３で説明したのと同様な方法で行う。これにより、図１３の場合と同様に、Ｖｃｃが低い場合でも強誘電体キャパシタに十分な電圧を印加することができ、安定した読み出し動作が行われる。上記リコール動作により、所望のメモリセルに対して分極方向としての情報を、蓄積電位としての情報に変換した後には、データ線プリチャージ電位をＶｃｃ／２として通常のＤＲＡＭ動作を行う。プリチャージ電位をＶｃｃにしたままで、ＤＲＡＭ動作を行うことも可能であるが、該電位をＶｃｃ／２とすることにより、動作電流を低減し、また高速動作を行うことができる。なぜなら、Ｖｃｃ／２へのプリチャージは基本的にデータ線対を短絡することにより行えるからである。上記通常動作中には、分極方向はプレート側を低電位とする方向に揃っており、蓄積電位としての揮発情報と対応していない。そこで、不揮発情報へ変換する場合には、リストア命令により、以下のリストア動作を行う。すなわち、リストア命令により、ワード線を非活性とした状態で、共通プレートをＶｓｓからＶｃｃに昇圧する。これに伴い、０ＶまたはＶｃｃにあった蓄積電位は、それぞれＶｃｃおよび２・Ｖｃｃ近くに昇圧される。次にデータ線プリチャージ電位をＶｃｃとして、ＤＲＡＭのリフレッシュ動作と同様な動作を、所望のメモリセルに対して行う。この時、通常動作時に０Ｖにあった蓄積電位は、Ｖｃｃ付近から０Ｖに増幅され、プレート電位がＶｃｃであることに対応して、分極方向が反転する。一方、通常動作時にＶｃｃにあった蓄積電位は、２・Ｖｃｃ付近からＶｃｃに増幅され、通常動作中の分極方向が保持される。このようなリストア動作により、通常動作中の蓄積電位が０Ｖであった場合には、プレート電位Ｖｃｃ、蓄積電位０Ｖの印加電圧で分極方向が書換えられる。一方、通常動作中の蓄積電位がＶｃｃであった場合には、通常動作中にプレート電位Ｖｓｓ（＝０Ｖ）、蓄積電位Ｖｃｃの印加電圧で設定されていた分極方向が、リストア動作中も保持される。すなわち、強誘電体キャパシタへＶｃｃの電位を印加して、不揮発情報を書き込むことができる。リストア動作終了後には、プレート電位をＶｓｓへ戻す。本発明の実施例によれば、低電圧で動作する、低消費電流かつ高信頼性の不揮発メモリが得られる効果がある。
【００３３】
以上述べてきた本発明の実施例では、２つのキャパシタおよび２つのスイッチングトランジスタにより１ビット記憶単位を構成していた。これを１つのキャパシタおよび１つのスイッチングトランジスタで構成することも可能である。たとえば、図１４は、図４で説明した本発明の実施例を１つのキャパシタおよび１つのスイッチングトランジスタで構成した例である。情報読み出し時の参照電位を発生するために、ダミーセルＤＣ（ｊ）などが設けられる。ダミーセルはメモリセルと同じであるが、そのプレートＤＰＬ１はＶｃｃ／２ではなくＶｓｓに設定される。また、そのキャパシタノードＳＮＤ１（ｊ）をＶＤＭ１の電位、たとえばＶｓｓにリセットするため、信号線ＤＲＳ１で制御されるリセット用のトランジスタが設けられる。
【００３４】
図１５は、図１４のアレー構成における、情報読み出し動作を示す動作波形である。まず、データ線をＶｃｃより高いＶｈｐのフローティング状態とする。一方、ＤＲＳ１の制御により、ダミーセルのノードＳＮＤ１（ｊ）などをＶＤＭ１の電位、たとえばＶｓｓのフローティング状態とする。ワード線たとえばＷＬ１（ｉ）を活性化すると、データ線ＤＬ１（ｊ）には、強誘電体キャパシタの分極方向に対応した信号が生じる。一方、ワード線ＤＷ１の活性化により、データ線ＤＬ１（ｊ）Ｂに参照電位が生じる。ＳＮＤ１（ｊ）およびダミーセルのプレートをともにＶｓｓに設定しているので、参照電位は分極反転を生じないメモリセルの場合のデータ線電位より低い。しかし、分極反転が生じる場合のデータ線電位より高く設定することが出来る。すなわち、ＶＤＭ１の電位がＶｓｓではこの条件を満たさない場合、Ｖｓｓ以上Ｖｃｃ／２以下の適当な値に設定する。このようにして、参照電位を基準として１キャパシタ１トランジスタからなるメモリセルからの信号を、検知、増幅する。ワード線及びダミーワード線を非活性化した後、センスアンプを非活性化し、データ線をＶｃｃに、ダミーセルのノードＳＮＤ１（ｊ）をＶｓｓに再プリチャージする。本発明の実施例におけるダミーセルを用いた情報読み出し動作は、図７から図１２までの他の実施例に対しても適用できる。本発明の実施例によれば、メモリセルを１つのキャパシタおよび１つのトランジスタから構成できるので、高集積の不揮発メモリが実現できる効果がある。
【００３５】
【発明の効果】
本発明によれば、安定した低電圧動作が可能な、強誘電体を用いた不揮発メモリが得られる。
【００３６】
【図面の簡単な説明】
【図１】本発明の強誘電体メモリアレー構成を示す一実施例。
【図２】図１のメモリのリストア回路の例。
【図３】図１のメモリのプリチャージ回路の例。
【図４】図１のメモリの情報読み出し動作波形。
【図５】情報読み出し時のデータ線側キャパシタノードの電位変化。
【図６】本発明の強誘電体メモリの一実施例。
【図７】本発明の強誘電体メモリアレー構成を示す一実施例。
【図８】本発明の強誘電体メモリアレー構成を示す一実施例。
【図９】図８のメモリの情報読み出し動作波形。
【図１０】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１１】図１０のメモリのＤＲＡＭ動作時の情報読み出し動作波形。
【図１２】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１３】図１２のメモリの電源オン時の情報読み出し動作波形。
【図１４】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１５】図１４のメモリの情報読み出し動作波形。
【図１６】従来の強誘電体メモリアレー。
【図１７】従来の強誘電体メモリの情報読み出し時の動作波形。
【図１８】強誘電体キャパシタの電圧−電荷特性の一例。
【図１９】本発明の強誘電体メモリの情報読み出し及び書き込み時の動作波形。
【符号の説明】
ＤＬ１（ｊ）、ＤＬ１（ｊ）Ｂ…データ線対、ＷＬ１（ｉ）…ワード線、ＭＣ１（ｉ，ｊ）…メモリセル、ＳＮ１（ｉ，ｊ）…データ線側キャパシタノード、ＰＬ１…プレート、ＰＣＶＨ１（ｊ）…ハイレベルプリチャージ回路、ＰＣＶＬ１（ｊ）…ロウレベルプリチャージ回路、ＰＣＨＤ１（ｊ）…Ｖｃｃ／２レベルプリチャージ回路、ＰＣＬ１、ＰＣＬ１バー…プリチャージ制御線、Ｖｈｐ…ハイレベルプリチャージ電位、ＳＡＰ１…ｐチャネルトランジスタ側センスアンプ駆動線、ＳＡＮ１…ｎチャネルトランジスタ側センスアンプ駆動線、ＳＡＰＷ１…ＳＡＰ１用スイッチ、ＳＡＮＷ１…ＳＡＮ１用スイッチ、ＩＯ１、ＩＯ１Ｂ…入出力線対、ＹＳ１（ｊ）…Ｙ選択線、ＲＳＣ１（ｊ）…リストア回路、Ｃｄ…データ線容量、Ｃｓ…分極反転を伴わない強誘電体キャパシタの容量、ＰＭＰ１…データ線昇圧制御線、ＤＣ（ｊ）…ダミーセル、ＳＮＤ１（ｊ）…ダミーセルのデータ線側キャパシタノード、ＶＤＭ１…ダミーセルへのプリチャージ電位供給線、ＤＲＳ１…ダミーセルへのプリチャージリセット線。
【産業上の利用分野】
本発明は、強誘電体を用いた不揮発性半導体メモリに係わり、特に低電圧動作に好適なメモリのアレー構成及びその動作方法に関するものである。
【０００２】
【従来の技術】
強誘電体を用いたメモリ、フェロ・エレクトリック・ランダム・アクセス・メモリ（ＦＥＲＡＭ）は、強誘電体の分極方向で記憶を行う不揮発メモリである。強誘電体メモリは、たとえば１つの強誘電体キャパシタと１つのスイッチングトランジスタとでメモリセルを構成することが出来る。記憶情報の読み出しは、強誘電体キャパシタの分極方向を一方向に揃えることにより、分極が反転したか否かを判定して行なう。この際、強誘電体キャパシタの一方のノードに接続するプレート線を電位変動させて読出す方法と、Ｖｃｃ／２（Ｖｃｃは電源電圧）の電位に固定して読出す方法とが提案されている。後者の例は、たとえば特開平３−２８３１７６号公報に記載されている。すなわち、図１６に示すアレーにおいて、データ線をＶｃｃにプリチャージした後、ワード線をオンする。プレート電位はＶｃｃ／２なので、強誘電体キャパシタの分極方向は一方向に揃う。この時、分極が反転したか否かにより、フローティング状態にあるデータ線の電位が異なる。これを検知して、一方向に揃う前の分極方向を知り、情報を読出す。
【０００３】
【発明が解決しようとする課題】
上記読み出し方法では、強誘電体キャパシタにＶｃｃ／２−Ｖｃｃ＝−Ｖｃｃ／２の電圧を印加することにより、分極が一方向に揃うと暗黙に仮定されていた。ところが、分極を反転させるには、一般に一定値以上の電界Ｅｃを印加することが必要であるが、弱い電界では、分極反転量が強誘電体キャパシタごとに大きくばらつき、安定した読み出し動作およびそのための設計が困難となる点にまったく注意が払われていなかった。特に、強誘電体メモリを低電圧で動作させようとすると、Ｅｃが比較的大きな強誘電体材料、たとえば特定の混晶比でのＰＺＴ（Ｐｂ，Ｚｒ，Ｔｉ，Ｏからなる）などで、この問題が顕著となる。
【０００４】
また、強誘電体膜は、ＰＺＴに代表されるように、一般に高い比誘電率を有している。このことが、読み出し動作時に強誘電体キャパシタに印加される電圧を、実際にはＶｃｃ／２−Ｖｃｃよりもかなり小さくしてしまい、状況をさらに悪化させるという点にもまったく注意が払われていなかった。
【０００５】
例えば、図１７は図１６のアレー構成において、分極方向読み出し動作時のデータ線電位の変化を示すものである。該図に示すように、分極方向読み出しのために強誘電体キャパシタに印加される電圧は、Ｖｃｃ／２−Ｖｃｃよりかなり小さくなる。すなわち、図５（ａ）はデータ線をＶｃｃにプリチャージした場合のワード線活性化後のキャパシタノードの電位変化を示す波形であり、図５（ａ）において、ワード線活性化により分極方向が反転しない’０’信号の場合、電荷分割によりデータ線電位はＶｃｃから（Ｖｃｃ−Ｖｃｃ／２）・Ｃｓ／（Ｃｄ＋Ｃｓ）だけ下がった電位となる。ここで、Ｃｓとは分極反転しない電位関係での強誘電体キャパシタの容量値であり、Ｃｄとはデータ線の容量値である。強誘電体は、たとえばＰＺＴのようにその比誘電率が一般に大きく、Ｖｃｃからの上記下降量が大きくなる。この結果、強誘電体キャパシタに印加される電圧は（プレートはＶｃｃ／２）、（Ｖｃｃ−Ｖｃｃ／２）・Ｃｄ／（Ｃｄ＋Ｃｓ）であり、これはＶｃｃ−Ｖｃｃ／２よりかなり小さくなってしまう。この電圧が、分極開始電圧と同等か小さい場合、’１’信号においても分極反転が起こらず、’１’及び’０’信号の電圧差が生じない。
【０００６】
本発明の目的は、低電圧動作に適した高集積の不揮発性強誘電体メモリを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体メモリでは、メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃより高い電位Ｖｈｐ（図１）、あるいはＶｓｓ（接地電位）より低い電位Ｖｌｐ（図７）とした。
【０００８】
上記目的を達成するために、本発明の別の強誘電体メモリでは、データ線のプリチャージ電位をＶｃｃとし、データ線の電位を昇圧するための強誘電体キャパシタを設けた（第８図）。
【０００９】
上記目的を達成するために、本発明の別の強誘電体メモリでは、データ線のプリチャージ電位をＶｃｃ（またはＶｓｓ）とするとともにプレート電位を制御する手段を設け、メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、メモリセルの強誘電体キャパシタのプレート電位をＶｓｓ（またはＶｃｃ）とする読み出し方法を採用した（第１２図）。
【００１０】
【作用】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃより高い電位Ｖｈｐ、あるいはＶｓｓ（接地電位）より低い電位Ｖｌｐとすることにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。すなわち、読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１１】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、データ線のプリチャージ電位をＶｃｃとし、データ線の電位を昇圧するための強誘電体キャパシタによりデータ線の電位をＶｃｃより高い電圧に昇圧する。これにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。すなわち、読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１２】
メモリセルの強誘電体キャパシタの分極方向として保持された情報を読み出す際、メモリセルの強誘電体キャパシタのプレート電位をＶｓｓ（またはＶｃｃ）とすることにより、電荷分割が起こっても強誘電体キャパシタに印加される電圧は１／２Ｖｃｃ程度に保てるので分極が十分行われる。読み出し動作時に強誘電体キャパシタに十分な電圧を印加することができるので、電源電圧が低い場合でも安定した読み出し動作が行われる。
【００１３】
【実施例】
図１（ａ）は、強誘電体メモリアレー構成を示す、本発明の一実施例である。アレー構成は、ＤＲＡＭのそれに類似している。メモリセルは少なくとも１つの強誘電体キャパシタと１つのスイッチングトランジスタとからなる。ここでは、ＤＲＡＭ類似の２つのセルで１ビット記憶単位を構成している。プレートはたとえばＶｃｃ／２に固定される。強誘電体キャパシタの分極が待機時に意図せず反転するのを防ぐために、ノードＳＮ１（ｉ，ｊ）、ＳＮ１（ｉ，ｊ）ＢなどをＶｃｃ／２付近に保持する手段、たとえば一端をＳＮ１（ｉ，ｊ）に、他端をＶｃｃ／２電位に接続する高抵抗などが設けられる（図示せず）。データ線対をＶｃｃより高い電位Ｖｈｐにプリチャージするためのプリチャージ回路ＰＣＶＨ１（ｊ）などが設けられる。データ線プリチャージレベルがＶｃｃより高いことに対応して、センスアンプＮＳＡ１（ｊ）などはｎチャネルトランジスタで構成される。センスアンプの駆動線ＳＡＮ１は、非活性時にはＶｈｐに設定され、活性時にはＶｓｓに設定される。センスアンプで増幅された情報は、Ｙ選択線ＹＳ１（ｊ）などにより選択され入出力線対ＩＯ１、ＩＯ１Ｂに送られる。
【００１４】
図１（ｂ）は、図１（ａ）のアレーにおける別のセンス回路構成例を示す、本発明の一実施例である。（ａ）において、センス回路動作時にｎチャネルトランジスタのソース電位をＶｈｐからＶｓｓに高速に変化させると、増幅後の相補データ線の電位は、一方がＶｓｓに、他方がＶｓｓより高いがＶｈｐより低い電位となる。後者の電位を確定させるため、（ｂ）においてはリストア回路ＲＳＣ１（ｊ）などが設けられている。本回路を設けることにより、センス回路が高速に動作し高電位側のデータ線電位が低下した場合でも、データ線に一定の高電位を再び与え、再書き込みするための電圧を確実に強誘電体キャパシタに印加することができる。
【００１５】
図２は、図１（ｂ）のリストア回路ＲＳＣ１（ｊ）などの具体例を示すものである。図２（ａ）においては、センス回路による増幅後に、信号線Φｃに正のパルスを与える。データ線がＶｓｓであった場合には、ノードＮ１（ｊ）の電位は昇圧されず、データ線電位は変化しない。一方、データ線が高電位であった場合には、Ｎ１（ｊ）の電位が昇圧され、データ線にＶｃｃの電位が与えられる。図２（ｂ）においては、ｐチャネルトランジスタで構成されるＲＳＣ１（ｊ）のソース電位をＶｓｓからＶｃｃに変化させる。この結果、相補データ線対のうちＶｓｓでない方へ、Ｖｃｃの電位が与えられる。
【００１６】
図３は、図１のプリチャージ回路ＰＣＶＨ１（ｊ）の具体的回路例を示すものである。高電位Ｖｈｐを高速にプリチャージするために、ｐチャネルトランジスタで構成されている。
【００１７】
図４は、図１のアレーにおける読み出し動作を示す、本発明の動作波形である。例として、図１（ｂ）のセンス回路で、ＲＳＣ１（ｊ）として図２（ｂ）の回路を適用し、プリチャージ回路ＰＣＶＨ１（ｊ）として図３の回路を適用した場合について説明する。まず、ＰＣＬ１バーがハイレベルとなりデータ線対はＶｈｐのフローティング状態となる。ワード線たとえばＷＬ１（ｉ）を活性化すると、データ線電位はプリチャージレベルＶｈｐとキャパシタノードたとえばＳＮ１（ｉ，ｊ）の電位Ｖｃｃ／２との中間値となる。強誘電体キャパシタの分極方向はプレート側をロウレベルとした方向に揃うが、ワード線活性化前の強誘電体キャパシタの方向に依存して、分極が反転する場合と反転しない場合とがある。分極が反転する場合には、強誘電体キャパシタの実効的な容量が大きくなり、ワード線活性化後のデータ線電位は分極非反転の場合よりＶｃｃ／２に近づく。この理由により、一対のキャパシタの分極方向を反対に設定しておけば、データ線対に電位差が生じる。ここでＳＡＰ１、ＳＡＮ１を駆動しセンスアンプを活性化することにより、記憶情報に対応してデータ線電位がＶｃｃまたはＶｓｓに増幅される。この時、一方向に揃った一対のキャパシタの分極方向は、再び記憶情報に対応して反対方向に設定される。ワード線、センスアンプを順次非活性として読み出し動作を終了する。なお、上述した、キャパシタノードＳＮ（ｉ，ｊ）などに接続する手段、たとえば他端をＶｃｃ／２電位とする高抵抗の作用により、キャパシタノードの電位は読み出し動作終了後、Ｖｃｃ／２にゆるやかに近づいていく。
【００１８】
図１から図４で説明した本発明の実施例によれば、データ線プリチャージ電位をＶｃｃより高くした効果として、情報読み出し時に強誘電体キャパシタに十分な電圧を印加することが可能となり、特に低電圧動作時にも安定して読み出し動作の行われる強誘電体メモリが得られる。
【００１９】
図５（ｂ）は、本発明の実施例のワード線活性化後のキャパシタノードＳＮ１（ｉ，ｊ）の電位変化を示す波形である。図５（ｂ）は本発明の実施例に示すようにＶｃｃより高いＶｈｐにプリチャージした場合である。図５（ｂ）により、図１から図４に示した本実施例の効果をより詳細に説明する。図５（ｂ）においては、ワード線活性化により分極方向が反転しない’０’信号の場合、（Ｖｈｐ−Ｖｃｃ／２）・Ｃｄ／（Ｃｄ＋Ｃｓ）の電圧が印加される。すなわち、印加電圧をＶｃｃプリチャージの場合の（Ｖｈｐ−Ｖｃｃ／２）／（Ｖｃｃ−Ｖｃｃ／２）倍にすることができる。この電圧で分極反転が十分起きるようにＶｈｐを設定すれば、’１’および’０’信号の電圧差を発生させ、これをセンスアンプで検知、増幅することが可能となる。本発明の実施例によれば、データ線プリチャージ電位をＶｃｃより高く設定した効果として、ワード線活性化後に、強誘電体膜の比誘電率が高いことに起因してデータ線電位が大きく降下した場合でも、強誘電体キャパシタに十分な電圧を印加することが出来る。この結果、一対のキャパシタの一方の分極を反転させ、データ線に信号電位を発生させることができる。すなわち、本発明の実施例によれば、特に低電圧動作時においても安定して動作する強誘電体メモリが得られる効果がある。
【００２０】
図１８は、実際の強誘電体キャパシタの電圧−電荷特性に基づいて、図５で説明した効果を具体的に示すものである。強誘電体キャパシタの特性例として、アプライド・フィジックス・レター第６４巻１５８９頁図１（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．６４，ｐ．１５８９，Ｆｉｇ．１）に示された、Ｐｂ−Ｌａ−Ｚｒ−Ｔｉ−Ｏに対する測定結果を引用するが、他の材料についても以下に述べるのと同様な結果が得られる。強誘電体キャパシタの特性として、横軸にデータ線電圧とプレート電圧との差を、縦軸にキャパシタの電荷量を取ったときのヒステリシス曲線を示す。ここでは、実際のメモリとしての妥当な値、すなわち膜厚０．２μｍ、面積１０μｍ を仮定して、データを改変している。図１８（ａ）は、図５（ａ）に対応して、データ線を５Ｖにプリチャージした場合の信号量を示すものである。ここで、電源電圧は５Ｖ、データ線容量２５０ｆＦである。ワード線をオンした後のデータ線電位とプレート電圧との差は、図１８（ａ）中の白丸の横軸の値となる。２つの白丸の横軸の値の差が、’１’および’０’信号の電圧差となるが、図１８（ａ）ではほとんど０である。一方、図１８（ｂ）は、図５（ｂ）に対応して、データ線を７．５Ｖ（電源電圧５Ｖの１．５倍）にプリチャージした場合の信号量を示すものである。’１’および’０’信号の電圧差は２００ｍＶ以上であり、センスアンプで十分検知可能な値である。このように、データ線のプリチャージ電位を昇圧する本発明の実施例によれば、安定して動作する強誘電体メモリが得られる。
【００２１】
図６は、図１から５で説明した本発明の強誘電体メモリアレー方式を、メモリチップに適用したときの、周辺回路の動作電圧との関係を示す本発明の実施例である。データ線のプリチャージ電圧Ｖｈｐに対して、周辺回路はそれより低い電圧Ｖｃｃで動作する。図６（ａ）においては、チップに供給される外部電圧Ｖｃｃに対して、データ線のプリチャージ電圧Ｖｈｐを発生するための昇圧回路が設けられる。昇圧回路は、ＤＲＡＭにおけるワード線電圧を発生する昇圧回路と同様な回路を用いることができる。周辺回路は、外部電圧Ｖｃｃがそのまま用いられる。場合によっては、Ｖｃｃを降圧して用いても良い。図６（ｂ）においては、外部電圧Ｖｈｐが供給され、これがそのままデータ線のプリチャージ電圧となる。周辺回路は、これを降圧した電圧Ｖｃｃで動作する。本発明の実施例によれば、メモリアレーに対しては、強誘電体キャパシタが分極反転を起こすに十分な高電圧Ｖｈｐを供給するので、安定した情報読み出し動作を行うことができる一方、周辺回路に対しては、Ｖｈｐより低い電圧Ｖｃｃで動作させるので消費電力を低減する効果が得られる。
【００２２】
図７は、強誘電体メモリアレー構成を示す、本発明の一実施例である。データ線のプリチャージ電位をＶｓｓより低いＶｌｐとすることに特長がある。センス回路はｐチャネルトランジスタで構成できるが、図２（ｂ）の場合と同様に、ｎチャネルトランジスタによるリストア回路が合わせて設けられている。またプリチャージ回路ＰＣＶＬ１（ｊ）などはｎチャネルトランジスタで構成されている。ＶｌｐとＶｓｓとの差の絶対値は、ｎチャネルトランジスタのしきい電圧Ｖｔｈｎと同等かそれより小さい。これは、ＰＣＬ１およびＷＬｉが０Ｖの時、各ｎチャネルトランジスタがオフ状態になるようにするためである。動作方法は、図４と同様である。本発明の実施例によれば、図１から５で説明したのと同様な効果が得られる。また、データ線を高く昇圧する必要が無いので、消費電流がより小さく、また動作速度がより向上する。
【００２３】
図８は、強誘電体メモリアレー構成を示す、本発明の一実施例である。データ線の昇圧を、強誘電体キャパシタを介して駆動線ＰＭＰ１によりおこなう。
【００２４】
図９は、図８のアレーにおける読み出し動作波形である。ＰＣＬ１バー信号によりデータ線をＶｃｃのフローティング状態にした後、ＰＭＰ１をＶｓｓからＶｃｃに昇圧する。これに伴って、データ線電位は、Ｖｃｃより高い電位に昇圧される。この後は、図４と同様な手順で読み出し動作を行なう。本発明の実施例によれば、図１から５で説明したのと同様な効果が得られる。また、データ線にＶｈｐ電位を供給するための昇圧回路が不要となる利点がある。また、昇圧用キャパシタとして強誘電体キャパシタを用いた効果として、比誘電率が大きいので大きな昇圧効果が得られる。特に、図５で説明したように、強誘電体キャパシタの比誘電率が大きく、Ｃｓが大きい場合に、情報読み出し時の強誘電体キャパシタへの印加電圧が小さくなる問題が発生するので、昇圧用キャパシタとして強誘電体キャパシタを用いることにより上記問題点を相殺することができる。
【００２５】
図１０は、不揮発メモリのアレー構成を示す、本発明の一実施例である。本メモリでは、電源オン時に強誘電体キャパシタの分極方向を読み出し、該キャパシタの蓄積電位に変換して、その後はＤＲＡＭとしての動作を行なう。ただし、プレート電位をＶｃｃ／２とすることにより、ＤＲＡＭとしての情報書き換え動作に伴い、分極方向も書き換えられるようにする。これにより、電源をオフした時、情報は強誘電体キャパシタの分極方向として保持される。ただし、電源オフ時に強誘電体キャパシタに不用意な電界がかからないようにする。上記強誘電体メモリモード、ＤＲＡＭモードの切り換えに対応して、プリチャージ回路を、強誘電体メモリモード用のＰＣＶＨ１（ｊ）などとＤＲＡＭモード用のＰＣＨＤ１（ｊ）などとの間で切り替える。図１０のアレー構成では、ＰＣＶＨ１（ｊ）として、図３と同様な構成を用いている。
【００２６】
図１０のアレー構成において、電源オン時には、まずワード線が非活性化された状態でプレートを０からＶｃｃ／２に昇圧する。これにともない、蓄積電位ＳＮ１（ｉ，ｊ）なども強誘電体キャパシタを介してほぼＶｃｃ／２に昇圧される。この後は、ＰＣＶＨ１（ｊ）をプリチャージ回路として図４と同様な動作を行なうことにより、強誘電体キャパシタの分極方向を検知し、蓄積電位に変換することが出来る。
【００２７】
尚、ｎチャンネルトランジスタで構成されたセンスアンプの駆動線ＳＡＮ１は、強誘電体メモリモードでは非活性時にＶｈｐ、活性時にＶｓｓに設定され、ＤＲＡＭモードでは非活性時にＶｃｃ、活性時にＶｓｓに設定される。
【００２８】
図１１は、上記変換動作を所望のメモリセルに対して行なった後の、ＤＲＡＭとしての動作方法を示す動作波形である。上記変換動作が終了したら、蓄積電位としての記憶情報が失われる前に、ＤＲＡＭ動作に移行する。プリチャージ回路は、通常のＤＲＡＭと同様な回路ＰＣＨＤ（ｊ）などに切り替えられ、データ線はＶｃｃ／２にプリチャージされる。記憶情報を読出すには、データ線をフローティング状態にした後、ワード線たとえばＷＬ１（ｉ）を活性化する。これにより、データ線ＤＬ１（ｊ）の電位は、記憶情報に対応してＶｃｃ／２から上昇または下降する。センスアンプを活性化すると、データ線電位は０またはＶｃｃに増幅される。入出力線対ＩＯ１、ＩＯ１Ｂから情報を読み出した後、ワード線、センスアンプが順に非活性化され、データ線はプリチャージ回路により再びＶｃｃ／２にプリチャージされる。
【００２９】
以上図１０および１１で説明した本発明の実施例によれば、たとえば図１のメモリと異なり、ＳＮ１（ｉ，ｊ）などの電位をＶｃｃ／２に保持するための手段が不要となる効果がある。なぜなら、電源オン時に強誘電体メモリとして動作させた後、たとえばＶｃｃの蓄積電位がリークでＶｃｃ／２以下になり意図せぬ分極反転が起きる前に、ＤＲＡＭモードに移行するからである。一方、ＤＲＡＭモードでは、たとえばＶｃｃの蓄積電位がリークでＶｃｃ／２以下になる前にリフレッシュ動作が行なわれ、強誘電体キャパシタに分極情報を破壊する方向の電界がかかることはない。また、プレート電位およびデータ線プリチャージ電位をＶｃｃ／２とする効果として、読み出し動作時にも分極情報を破壊する方向の電界がかかることはない。さらに、強誘電体メモリ動作時のデータ線プリチャージ電位をＶｃｃより高くした効果として、強誘電体メモリ動作時の情報読み出しの時に強誘電体キャパシタにＶｃｃ／２の電圧を印加することが出来、信号を十分発生することが出来る。すなわち、図５で説明したように、強誘電体膜の比誘電率が高い場合には、データ線Ｖｃｃプリチャージでは情報読み出し時の膜への印加電圧はＶｃｃ／２よりかなり小さくなってしまう。本発明の実施例においては、強誘電体メモリモードではデータ線をＶｃｃより高いＶｈｐにプリチャージするので、情報読み出し時の強誘電体キャパシタへの印加電圧をＶｃｃ／２またはそれ以上に設計することが出来る。さらに別の効果として、データ線をＶｈｐにプリチャージするのは電源オン時に限られるので、消費電流を低減し、あるいはプリチャージに要する時間を低減して高速動作が可能となる効果がある。また、情報読み出し時の分極反転も、強誘電体メモリとして動作させる電源オン時に限られるので、分極反転による膜疲労を回避でき、高信頼のメモリが得られる効果もある。
【００３０】
図１２は、不揮発メモリのアレー構成を示す、本発明の別の実施例である。ＤＲＡＭと同様なプリチャージ回路ＰＣＨＤ１（ｊ）が設けられ、プリチャージ電位はＶｃｃまたはＶｃｃ／２のいずれかに切り換えられる。本メモリにおいても、電源オン時に強誘電体キャパシタの分極方向を読み出し、該キャパシタの蓄積電位に変換して、その後はＤＲＡＭとしての動作を行なう。ただし、図１０の実施例と異なり、強誘電体メモリモードでのデータ線のプリチャージ電位はＶｃｃである。しかしながら、以下に示す動作により、情報読み出し時の強誘電体キャパシタへの印加電圧を十分高くすることができる。
【００３１】
図１３は、図１２のアレーにおける電源オン時の情報読み出し動作を示す動作波形である。プレート電位をＶｓｓにしたままで、データ線プリチャージ電位をＶｃｃフローティングとする。ワード線たとえばＷＬ１（ｉ）を活性化すると、これまでに述べたのと同様にして、強誘電体キャパシタの分極方向に対応した信号が、データ線に発生する。これをセンスアンプにより検知、増幅する。この蓄積電位への変換動作を、所望のメモリセルすべてについて行なう。変換動作終了後、ワード線を非活性にした状態で、プレート電位をＶｃｃ／２に昇圧する。これにともない、蓄積電位は０およびＶｃｃから、それぞれＶｃｃ／２および３Ｖｃｃ／２程度となる。次に、再びデータ線プリチャージ電位をＶｃｃとして、ＤＲＡＭのリフレッシュと同様な動作を行なう。ワード線を活性化すると、記憶情報に対応して、データ線電位はＶｃｃから上昇または下降する。ここでセンスアンプを活性化すると、最初のうちはセンスアンプのｐチャネルトランジスタがほぼオフの状態にあり、データ線電位は下降する。しかし、データ線対の電位差に対応して、一方のｐチャネルトランジスタがオンし、記憶情報がＶｃｃまたは０に増幅される。増幅動作が終了したら、ワード線を非活性にした後、センスアンプを非活性化し、データ線を再びＶｃｃにプリチャージする。以上の動作を所望のメモリセルすべてについて行ない、すべて終了したら以降のデータ線プリチャージ電位をＶｃｃ／２に変える。上記一連の動作により、電源オン時の強誘電体キャパシタの分極方向としての情報が、蓄積電位としての情報に変換される。また、上記一連の動作終了時には、Ｖｃｃ／２プレートの通常のＤＲＡＭと同じ状態にあるので、そのままＤＲＡＭ動作に移行することができる。本発明の実施例によれば、電源オン時に強誘電体キャパシタの分極方向を検知する際、プレート電位はＶｓｓ、データ線プリチャージ電位はＶｃｃである。したがって、図１の実施例におけるプレート電位Ｖｃｃ／２、データ線プリチャージ電位Ｖｈｐ＝３・Ｖｃｃ／２と同じ電位関係であり、強誘電体キャパシタに十分な電圧を印加し、信号を発生させることが可能となる。また、プリチャージ電位を昇圧する必要がなく、安定して高速にプリチャージできる効果がある。また、強誘電体メモリモードとＶｃｃ／２プレートのＤＲＡＭモードとに切り換えて用いることにより、図１０で述べたのと同様な効果も合わせて得られることは言うまでもない。なお、本発明の実施例では、強誘電体メモリモードでのプリチャージ電位をＶｃｃとする場合について述べたが、Ｖｓｓとしてもよい。この場合は、最初に、ワード線を非活性としたままプレート電位をＶｃｃに昇圧する。この後は、図１３で説明したのと同様な変換動作を、ＶｃｃプリチャージのかわりにＶｓｓプリチャージとして行なえば良い。ただし、プレート電位をＶｃｃからＶｃｃ／２に降圧する際、０Ｖの蓄積電位が、−Ｖｃｃ／２まで下がらない場合がある。すなわち、基板電圧を−Ｖｃｃ／２以下に設定したとしても、メモリセルのスイッチングトランジスタがオンし、蓄積電位は−Ｖｔｈｎ（Ｖｔｈｎはスイッチングトランジスタのしきい電圧）にクランプされる。この場合には、蓄積電位−ＶｔｈｎおよびＶｃｃ／２に対してセンスアンプによる増幅動作が正しく行なわれるように設計する。
【００３２】
図１９は、不揮発メモリの動作波形を示す、本発明の別の実施例である。対応するアレー構成は、図１２と類似であるが、プレート電位としてＶｃｃ／２ではなく、それより高い電圧、たとえばＶｃｃを供給する手段を有するようにする。本発明の実施例によれば、以下に示すように、分極方向読み出しだけでなく、分極方向書換えに対しても、強誘電体キャパシタに電源電圧Ｖｃｃまたはそれに近い電圧を印加して行うことができる。すなわち、図１７により既に説明したように、従来の強誘電体メモリでは、分極方向読み出し時の強誘電体キャパシタ印加電圧が、分極方向書換え時の強誘電体キャパシタ印加電圧より小さくなる。このため、低電圧で動作させると、書換えはできても読みだしはできず、正常に動作しないという問題があった。これに対して、図１３までで説明した本発明の実施例によれば、読み出し時にも書換え時と少なくとも同等の電圧を印加し、低電圧で動作させることができた。たとえば、図１の実施例では、強誘電体キャパシタへのＶｃｃ／２の印加電圧で分極反転が行えれば、読み出し、書換えともに正常に動作する。図１９に示す本発明の実施例は、さらなる低電圧動作を可能にするものであり、より消費電流の小さな不揮発メモリを実現するものである。図１９において、電源オン後の分極方向検知は、たとえばプレート電位をＶｓｓにしたままで、データ線プリチャージ電位をＶｃｃとして、図１３で説明したのと同様な方法で行う。これにより、図１３の場合と同様に、Ｖｃｃが低い場合でも強誘電体キャパシタに十分な電圧を印加することができ、安定した読み出し動作が行われる。上記リコール動作により、所望のメモリセルに対して分極方向としての情報を、蓄積電位としての情報に変換した後には、データ線プリチャージ電位をＶｃｃ／２として通常のＤＲＡＭ動作を行う。プリチャージ電位をＶｃｃにしたままで、ＤＲＡＭ動作を行うことも可能であるが、該電位をＶｃｃ／２とすることにより、動作電流を低減し、また高速動作を行うことができる。なぜなら、Ｖｃｃ／２へのプリチャージは基本的にデータ線対を短絡することにより行えるからである。上記通常動作中には、分極方向はプレート側を低電位とする方向に揃っており、蓄積電位としての揮発情報と対応していない。そこで、不揮発情報へ変換する場合には、リストア命令により、以下のリストア動作を行う。すなわち、リストア命令により、ワード線を非活性とした状態で、共通プレートをＶｓｓからＶｃｃに昇圧する。これに伴い、０ＶまたはＶｃｃにあった蓄積電位は、それぞれＶｃｃおよび２・Ｖｃｃ近くに昇圧される。次にデータ線プリチャージ電位をＶｃｃとして、ＤＲＡＭのリフレッシュ動作と同様な動作を、所望のメモリセルに対して行う。この時、通常動作時に０Ｖにあった蓄積電位は、Ｖｃｃ付近から０Ｖに増幅され、プレート電位がＶｃｃであることに対応して、分極方向が反転する。一方、通常動作時にＶｃｃにあった蓄積電位は、２・Ｖｃｃ付近からＶｃｃに増幅され、通常動作中の分極方向が保持される。このようなリストア動作により、通常動作中の蓄積電位が０Ｖであった場合には、プレート電位Ｖｃｃ、蓄積電位０Ｖの印加電圧で分極方向が書換えられる。一方、通常動作中の蓄積電位がＶｃｃであった場合には、通常動作中にプレート電位Ｖｓｓ（＝０Ｖ）、蓄積電位Ｖｃｃの印加電圧で設定されていた分極方向が、リストア動作中も保持される。すなわち、強誘電体キャパシタへＶｃｃの電位を印加して、不揮発情報を書き込むことができる。リストア動作終了後には、プレート電位をＶｓｓへ戻す。本発明の実施例によれば、低電圧で動作する、低消費電流かつ高信頼性の不揮発メモリが得られる効果がある。
【００３３】
以上述べてきた本発明の実施例では、２つのキャパシタおよび２つのスイッチングトランジスタにより１ビット記憶単位を構成していた。これを１つのキャパシタおよび１つのスイッチングトランジスタで構成することも可能である。たとえば、図１４は、図４で説明した本発明の実施例を１つのキャパシタおよび１つのスイッチングトランジスタで構成した例である。情報読み出し時の参照電位を発生するために、ダミーセルＤＣ（ｊ）などが設けられる。ダミーセルはメモリセルと同じであるが、そのプレートＤＰＬ１はＶｃｃ／２ではなくＶｓｓに設定される。また、そのキャパシタノードＳＮＤ１（ｊ）をＶＤＭ１の電位、たとえばＶｓｓにリセットするため、信号線ＤＲＳ１で制御されるリセット用のトランジスタが設けられる。
【００３４】
図１５は、図１４のアレー構成における、情報読み出し動作を示す動作波形である。まず、データ線をＶｃｃより高いＶｈｐのフローティング状態とする。一方、ＤＲＳ１の制御により、ダミーセルのノードＳＮＤ１（ｊ）などをＶＤＭ１の電位、たとえばＶｓｓのフローティング状態とする。ワード線たとえばＷＬ１（ｉ）を活性化すると、データ線ＤＬ１（ｊ）には、強誘電体キャパシタの分極方向に対応した信号が生じる。一方、ワード線ＤＷ１の活性化により、データ線ＤＬ１（ｊ）Ｂに参照電位が生じる。ＳＮＤ１（ｊ）およびダミーセルのプレートをともにＶｓｓに設定しているので、参照電位は分極反転を生じないメモリセルの場合のデータ線電位より低い。しかし、分極反転が生じる場合のデータ線電位より高く設定することが出来る。すなわち、ＶＤＭ１の電位がＶｓｓではこの条件を満たさない場合、Ｖｓｓ以上Ｖｃｃ／２以下の適当な値に設定する。このようにして、参照電位を基準として１キャパシタ１トランジスタからなるメモリセルからの信号を、検知、増幅する。ワード線及びダミーワード線を非活性化した後、センスアンプを非活性化し、データ線をＶｃｃに、ダミーセルのノードＳＮＤ１（ｊ）をＶｓｓに再プリチャージする。本発明の実施例におけるダミーセルを用いた情報読み出し動作は、図７から図１２までの他の実施例に対しても適用できる。本発明の実施例によれば、メモリセルを１つのキャパシタおよび１つのトランジスタから構成できるので、高集積の不揮発メモリが実現できる効果がある。
【００３５】
【発明の効果】
本発明によれば、安定した低電圧動作が可能な、強誘電体を用いた不揮発メモリが得られる。
【００３６】
【図面の簡単な説明】
【図１】本発明の強誘電体メモリアレー構成を示す一実施例。
【図２】図１のメモリのリストア回路の例。
【図３】図１のメモリのプリチャージ回路の例。
【図４】図１のメモリの情報読み出し動作波形。
【図５】情報読み出し時のデータ線側キャパシタノードの電位変化。
【図６】本発明の強誘電体メモリの一実施例。
【図７】本発明の強誘電体メモリアレー構成を示す一実施例。
【図８】本発明の強誘電体メモリアレー構成を示す一実施例。
【図９】図８のメモリの情報読み出し動作波形。
【図１０】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１１】図１０のメモリのＤＲＡＭ動作時の情報読み出し動作波形。
【図１２】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１３】図１２のメモリの電源オン時の情報読み出し動作波形。
【図１４】本発明の強誘電体メモリアレー構成を示す一実施例。
【図１５】図１４のメモリの情報読み出し動作波形。
【図１６】従来の強誘電体メモリアレー。
【図１７】従来の強誘電体メモリの情報読み出し時の動作波形。
【図１８】強誘電体キャパシタの電圧−電荷特性の一例。
【図１９】本発明の強誘電体メモリの情報読み出し及び書き込み時の動作波形。
【符号の説明】
ＤＬ１（ｊ）、ＤＬ１（ｊ）Ｂ…データ線対、ＷＬ１（ｉ）…ワード線、ＭＣ１（ｉ，ｊ）…メモリセル、ＳＮ１（ｉ，ｊ）…データ線側キャパシタノード、ＰＬ１…プレート、ＰＣＶＨ１（ｊ）…ハイレベルプリチャージ回路、ＰＣＶＬ１（ｊ）…ロウレベルプリチャージ回路、ＰＣＨＤ１（ｊ）…Ｖｃｃ／２レベルプリチャージ回路、ＰＣＬ１、ＰＣＬ１バー…プリチャージ制御線、Ｖｈｐ…ハイレベルプリチャージ電位、ＳＡＰ１…ｐチャネルトランジスタ側センスアンプ駆動線、ＳＡＮ１…ｎチャネルトランジスタ側センスアンプ駆動線、ＳＡＰＷ１…ＳＡＰ１用スイッチ、ＳＡＮＷ１…ＳＡＮ１用スイッチ、ＩＯ１、ＩＯ１Ｂ…入出力線対、ＹＳ１（ｊ）…Ｙ選択線、ＲＳＣ１（ｊ）…リストア回路、Ｃｄ…データ線容量、Ｃｓ…分極反転を伴わない強誘電体キャパシタの容量、ＰＭＰ１…データ線昇圧制御線、ＤＣ（ｊ）…ダミーセル、ＳＮＤ１（ｊ）…ダミーセルのデータ線側キャパシタノード、ＶＤＭ１…ダミーセルへのプリチャージ電位供給線、ＤＲＳ１…ダミーセルへのプリチャージリセット線。
Claims (8)
- ワード線とデータ線との交点に設けられ、第１及び第２電極を有し絶縁膜が強誘電体である強誘電体キャパシタと前記第１電極と前記データ線との間に接続されたソース・ドレイン経路を持つ電界効果トランジスタとを含むメモリセルと、
前記メモリセルから読み出された信号を第１電位又は前記第１電位より小さい第２電位に増幅するためのセンスアンプと、
前記データ線を前記第１電位より大きい第３電位にプリチャージするためのプリチャージ回路とを具備し、
前記第２電極は、前記第１電位と前記第２電位の間の第４電位が供給されることを特徴とする半導体装置。 - 請求項１において、
前記プリチャージ回路は、前記データ線に前記第３又は第４電位を選択して供給するための切り替え回路を更に有することを特徴とする半導体記憶装置。 - 請求項１又は２において、
前記センスアンプは、ゲートとドレインが交差結合してなるＮＭＯＳトランジスタ対を含み、
前記ＮＭＯＳトランジスタ対の共通ノードは、前記第３電位が供給され、前記メモリセルの情報を読み出す際に、前記第２電位が供給されることを特徴とする半導体装置。 - 請求項３において、
前記センスアンプは、ゲートとドレインが交差結合してなるＰＭＯＳトランジスタ対を更に含み、
前記ＰＭＯＳトランジスタ対の共通ノードは、前記第２電位が供給され、前記メモリセルの情報を読み出す際に、前記第１電位が供給されることを特徴とする半導体装置。 - 請求項１から４のいずれかにおいて、
前記プリチャージ回路は、前記データ線に接続される第３電極と制御線に接続される第４電極とを有する第２キャパシタを含み、前記メモリセルを読み出す際に、前記制御線に供給される電位を変化させることにより前記データ線をプリチャージすることを特徴とする半導体装置。 - ワード線とデータ線との交点に設けられ、強誘電体を絶縁膜とする強誘電体キャパシタと前記強誘電体キャパシタの第１電極と前記データ線との間に接続されたソース・ドレイン経路を持つ電界効果トランジスタとを有するメモリセルと、
前記メモリセルから読み出された信号を第１電位又は前記第１電位より小さい第２電位に増幅するためのセンスアンプと、
前記データ線に前記第１電位を供給するためのプリチャージ回路と、
前記強誘電体キャパシタの第２電極に供給される電位を制御する制御手段とを具備し、
前記制御手段は、前記強誘電体キャパシタに不揮発に記憶された分極情報を読み出すために、前記第２電極に前記第２電位を供給し、不揮発に記憶する分極情報を書き込むために、前記２電極に前記第１電位と前記第２電位の間の第３電位を供給することを特徴とする半導体装置。 - 請求項６において、
前記センスアンプは、ゲートとドレインが交差結合してなるＮＭＯＳトランジスタ対を含み、
前記ＮＭＯＳトランジスタ対の共通ノードは、前記第１プリチャージ電位が供給され、前記メモリセルの情報を読み出す際に前記第２電位が供給されることを特徴とする半導体装置。 - 請求項７において、
前記センスアンプは、ゲートとドレインが交差結合してなるＰＭＯＳトランジスタ対を更に含み、
前記ＰＭＯＳトランジスタ対の共通ノードは、前記第２電位が供給され、前記メモリセルの情報を読み出す際に前記第１電位が供給されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294695A JP3576271B2 (ja) | 1995-06-20 | 1995-06-20 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294695A JP3576271B2 (ja) | 1995-06-20 | 1995-06-20 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097376A JPH097376A (ja) | 1997-01-10 |
| JP3576271B2 true JP3576271B2 (ja) | 2004-10-13 |
Family
ID=15551625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15294695A Expired - Fee Related JP3576271B2 (ja) | 1995-06-20 | 1995-06-20 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3576271B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003631B2 (ja) * | 1997-06-23 | 2000-01-31 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR100275107B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 강유전체메모리장치및그구동방법 |
| JP2001076493A (ja) | 1999-09-03 | 2001-03-23 | Nec Corp | 強誘電体記憶装置 |
| KR100711514B1 (ko) * | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 |
| US7936615B2 (en) | 2007-02-27 | 2011-05-03 | Samsung Electronics Co., Ltd. | Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same |
-
1995
- 1995-06-20 JP JP15294695A patent/JP3576271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH097376A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100290436B1 (ko) | 강유전체메모리 | |
| JP3590115B2 (ja) | 半導体メモリ | |
| JP3916837B2 (ja) | 強誘電体メモリ | |
| JP4421009B2 (ja) | 強誘電体メモリ | |
| KR100201737B1 (ko) | 강유전체 램덤 액세스 메모리 | |
| JP3986686B2 (ja) | 強誘電体ランダムアクセスメモリ装置 | |
| US5615144A (en) | Non-volatile ferroelectric memory device with leakage preventing function | |
| JP3622304B2 (ja) | 半導体記憶装置 | |
| JP2001319472A (ja) | 半導体記憶装置 | |
| US5602784A (en) | Power consumption reducing circuit having word-line resetting ability regulating transistors | |
| US6088257A (en) | Ferroelectric random access memory device and method for operating the same | |
| JP3127751B2 (ja) | 強誘電体メモリ装置およびその動作制御方法 | |
| JP2005182978A (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| JP2001338499A (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
| JP2004055007A (ja) | 強誘電体記憶装置及びその読み出し方法 | |
| US5940316A (en) | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device | |
| JP4083173B2 (ja) | 半導体メモリ | |
| JP3576271B2 (ja) | 強誘電体メモリ | |
| JP4099349B2 (ja) | 強誘電体メモリ | |
| US6438020B1 (en) | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| JP3588376B2 (ja) | 強誘電体メモリ | |
| US6310797B1 (en) | Drive method for FeRAM memory cell and drive device for the memory cell | |
| JP3568876B2 (ja) | 集積メモリおよびメモリに対する作動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040707 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |