KR100711514B1 - 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 - Google Patents

저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 Download PDF

Info

Publication number
KR100711514B1
KR100711514B1 KR1020060013966A KR20060013966A KR100711514B1 KR 100711514 B1 KR100711514 B1 KR 100711514B1 KR 1020060013966 A KR1020060013966 A KR 1020060013966A KR 20060013966 A KR20060013966 A KR 20060013966A KR 100711514 B1 KR100711514 B1 KR 100711514B1
Authority
KR
South Korea
Prior art keywords
offset
differential signal
low voltage
input
output
Prior art date
Application number
KR1020060013966A
Other languages
English (en)
Inventor
유창식
민경율
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020060013966A priority Critical patent/KR100711514B1/ko
Application granted granted Critical
Publication of KR100711514B1 publication Critical patent/KR100711514B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 저온 다결정 실리콘 공정을 이용한 박막 트랜지스터(Low Temperature Polycrystalline Silicon Thin Film Transistor; LTPS TFT)로 구현된 저전압 차동신호(Low Voltage Differential Signaling; LVDS) 수신기에서 LTPS TFT의 회로적인 구현상 문제점인 문턱전압과 이동도의 불균일한 분포에 의한 오프셋을 보상하기 하는 오프셋 보상회로와, 이 보상회로를 구비한 저전압 차동신호 수신기, 그리고 저전압 차동신호 수신기의 오프셋 보상 방법을 제공한다. 본 발명의 오프셋 보상회로는, 저전압 차동신호 수신기의 차동 입력단에 병렬로 연결되어, 상기 저전압 차동신호 수신기의 출력신호에 따라 트랜지스터의 W(게이트 폭)/L(게이트 길이)비를 가변하여 상기 차동 입력단 측으로 공급되는 전류량을 조절하여 상기 차동 입력단의 오프셋 전압을 보상하는 가변 트랜지스터회로를 포함하여 구성된다. 따라서, 본 발명은 종래 문턱전압을 커패시터에 저장하는 방식에 비하여 고속으로 오프셋을 보상할 수 있으며 저소비전력 및 소면적을 달성할 수 있다.
LVDS 수신기, 오프셋 보상, 축차근사법(successive approximation Algorithm), LTPS TFT

Description

저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한 저전압 차동신호 수신기 및 저전압 차동신호 수신기의 오프셋 보상 방법{Offset compensation circuit in low voltage differential signaling receiver, low voltage differential signaling receiver with the circuit, and offset compensation method of the receiver}
도 1은 종래 기술에 따른 저전압 차동신호(Low Voltage Differential Signaling; LVDS) 수신기의 회로도.
도 2 내지 도 4는 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상방법의 개념을 설명하기 위한 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 오프셋 보상회로를 구비한 LVDS 수신기의 회로도.
도 6은 도 5에 도시한 오프셋 보상회로의 일 실시예에 따른 구체 회로 구성을 나타낸 회로도.
도 7은 도 5에 도시한 LVDS 수신기에서 제1 입력단(M2)에 존재하는 오프셋 전압이 제2 입력단(M3)에 존재하는 오프셋 전압에 비하여 상대적으로 양(+)인 경우의 보상 방법에 대한 개념도.
도 8은 도 5에 도시한 LVDS 수신기에서 제1 입력단(M2)에 존재하는 오프셋 전압이 제2 입력단(M3)에 존재하는 오프셋 전압에 비하여 상대적으로 음(-)인 경우의 보상 방법에 대한 개념도.
도 9는 기존의 LVDS 수신기의 오프셋 전압 및 입력 스윙 폭을 나타낸 도면.
도 10은 본 발명에 따른 축차근사법(Successive Approximation Algorithm) 적용을 위한 테스트 신호 파형 및 데이터신호 파형을 나타낸 도면.
도 11은 본 발명의 바람직한 일 실시예에 따른 오프셋 보상회로를 구비한 LVDS 수신기 및 축차근사레지스터를 나타낸 도면.
도 12는 도 11에 도시한 샘플러의 회로도.
도 13은 도 11에 도시한 극성 판단기의 회로도.
도 14는 도 11에 도시한 피드백 신호 생성기의 회로도.
도 15는 본 발명에 따른 LVDS 수신기의 입력단에 존재하는 오프셋 전압과 그 보상 결과를 나타낸 도면.
도 16은 도 11에 도시한 본 발명에 따른 LVDS 수신기와 축차근사(Successive Approximation) 레지스터에 인가되는 주요 클럭들을 나타낸 타이밍도.
도 17은 본 발명에 따른 LVDS 수신기와 축차근사레지스터에 도 16의 클럭을 인가한 후 측정된 요부 구성의 신호 파형도.
<도면의 주요부분에 대한 부호의 설명>
100 : LVDS 수신기
200 : 축차근사레지스터(오프셋 보상 제어부)
210 : 샘플러
220 : 극성 판단기
230 : 피드백 신호 생성기
본 발명은 저온 다결정 실리콘 공정을 이용한 박막 트랜지스터[이하, LTPS TFT(Low Temperature Polycrystalline Silicon Thin Film Transistor)라 함]로 구현된 저전압 차동신호[이하, LVDS(Low Voltage Differential Signaling)라 함] 수신기에 관한 것으로, 보다 상세하게는 LTPS TFT의 회로적인 구현상 문제점인 문턱전압과 이동도의 불균일한 분포에 의한 오프셋을 보상하기 위한 오프셋 보상회로와 이 보상회로를 구비한 LVDS 수신기 및 LVDS 수신기의 오프셋 보상 방법에 관한 것이다.
LTPS TFT는 레이저 기술을 이용하여 600도 이하의 낮은 온도에서 박막 트랜지스터(TFT)를 기판상에 형성하여, 기존의 비정질 실리콘(a-Si)계와 같은 대면적 TFT LCD 등을 만드는데 사용된다. LTPS TFT는 비정질 실리콘(a-Si)계 TFT에 비하여 고속 구동 구현이 가능하여, TV용 패널에 적용할 경우 양호한 동영상 특성을 갖는 TV용 패널을 용이하게 제작할 수 있다. 또한, LTPS TFT는 전기적 특성 저하를 이유로 별도로 제작하여 부착했던 각종 회로부를 화소가 매트릭스 형태로 배치된 표시부와 함께 동일한 투명 절연기판상에 동시에 집적할 수 있는 장점이 있다.
또한, LTPS TFT는 기존의 실리콘 웨이퍼뿐 아니라 절연체나 투명한 유리와 같은 기판상에도 제작할 수 있기 때문에 SOG(System-On-Glass)를 구현하기 위한 핵심적인 소자이다.
하지만, LTPS TFT는 레이저 기술을 이용함에 따른 비용과 공정의 기술적인 문제로 인해 단결정 실리콘의 특성을 갖는 부분의 분포가 불규칙하게 되어 불균일한 결정입계(grain boundary)를 가진다. 이로 인한 문턱전압과 이동도의 불규칙성이 심하고, 낮은 이동도 때문에 실제로 LTPS TFT를 이용한 회로의 구현에는 많은 어려움이 따른다.
한편, LVDS 기술은 IEEE에서 발표한 입/출력 인터페이스 규격으로 저전압 구동, 차동신호 전송을 채택함으로써 고속 동작, 저잡음 전송, 저소비전력의 구현이 가능하여 대량의 고속 직렬 연결이 필요한 디스플레이 입/출력 인터페이스에 많이 사용된다.
도 1은 종래 기술에 따른 LVDS 수신기의 회로도이다.
도 1을 참조하면, LVDS 수신기는 복수개의 LTPS TFT인 M1 내지 M14로 구현이 되고, 각 LTPS TFT마다 문턱전압 및 이동도의 분포가 불균일한 문제점을 갖고 있다.
일반적으로 LTPS TFT의 입력전압과 그에 흐르는 전류 사이에는 수학식 1과 같은 관계가 성립한다.
Figure 112006010609770-pat00001
여기서, I는 LTPS TFT를 흐르는 전류, Vi는 LTPS TFT의 입력전압, VTH는 LTPS TFT의 문턱전압, μ는 이동도, Cox는 게이트 커패시턴스, L은 게이트(유효)길이, W는 게이트 폭이다.
LTPS TFT의 경우 불균일한 결정입계로 인한 문턱전압과 이동도의 차이 때문에 각 LTPS TFT에 흐르는 전류가 차이가 나게 된다. 특히 도 1에 도시된 바와 같이 입력단(in－,in＋)의 입력 전압(Vin)이 낮은 스윙 레벨(예를 들어, 200mV 정도)을 갖는 LVDS 수신기의 경우에 문턱전압과 이동도 차이로 인해서 각 노드 간의 전류량과 그에 관련되는 LTPS TFT의 출력 전압(Vout)이 차이가 나게 되고 결국 전류의 좌, 우 비대칭 문제가 생기기 때문에 LVDS 수신기는 오작동을 한다. 특히 입력단의 LTPS TFT(M2,M3)의 경우 낮은 레벨의 입력전압으로 전체 수신기를 동작시키기 때문에, 두 LTPS TFT(M2,M3)의 문턱전압과 이동도의 차이는 LVDS 수신기가 차동증폭을 하기 위한 두 입력 트랜지스터(M2,M3)의 전류량의 좌우 대칭을 방해하는 오프셋(Offset)을 발생시킨다.
결국 문턱전압과 이동도의 불균일성은 LVDS 수신기에 차동 입력 전압이 대칭적으로 인가되는 것을 막아 두 입력 트랜지스터(M2,M3)에　흐르는 전류의 비대칭성을 야기하고 결국 출력 전압(Vout)의 오류를 일으킨다. 도 1에 도시된 LVDS 수신기의 경우 상대적으로 입력 트랜지스터(M2) 단에 양(+)의 오프셋이 존재한다면 입력 트랜지스터(M3) 단에서 흐르는 전류량이 입력 트랜지스터(M2) 단에서 흐르는 전류량보다 많게 되고 수신 증폭단(M10,M11)에 영향을 주어서 차동 입력 신호의 한 주기에 대한 출력 신호는 논리값 (H(High), L(Low))가 아닌 (L, L)이 된다. 그와 반대로 입력 트랜지스터(M2) 단에 음(-)의 오프셋이 존재한다면 마찬가지로 출력은 논리값 (H, H)의 오류값을 나타낸다.
특히 LVDS 기술 규격에 따르면 송신기의 차동 신호의 출력범위의 차이는 200mV에서 400mV이고, 하나의 LTPS TFT는 개당 최대 1V의 변화폭을 가지는 바, LTPS TFT로 구현되는 LVDS 수신기는 별도의 보상 회로가 필요하다.
기존의 보상회로는 대부분 커패시터와 스위치를 이용한 문턱전압 보상 구조를 갖고 있다. 하지만 이러한 구조를 사용하게 되면 문턱전압을 커패시터에 저장하는 별도의 시간이 필요하게 되어 실제 회로가 구동하는 시간이 줄어들게 되므로 이러한 구조는 고속 동작을 요구하는 LVDS 수신기에 불리하다.
또한, 문턱전압을 저장하기 위한 커패시터는 최소 회로 구동 전력 이외의 누설전류로 인한 전력 소모를 포함하므로 소비 전력 면에서 단점을 지니고 있으며, 스위치와 커패시터의 구동시 발생하는 스위칭 에러(switching error)는 LTPS TFT로 LVDS 수신기를 구현 시 큰 장애물이다.
또한, 전체 레이아웃(Lay-Out) 측면에서 커패시터는 트랜지스터보다 큰 면적을 차지하므로 저소비전력 및 소면적을 지향하는 휴대용 기기에 사용하는 것이 부적합하기 때문에, 커패시터와 스위치를 사용하여 오프셋을 보상하는 구조는 지양할 필요가 있다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위해 이루어진 것으로, 고 속 동작 LVDS 수신기에서 커패시터-스위치 구조를 사용하지 않고서 LTPS TFT의 문턱전압과 이동도의 불규칙적인 분포에 따른 오프셋을 보상하기 위한 오프셋 보상회로와, 이 오프셋 보상회로를 구비한 LVDS 수신기 및, LVDS수신기의 오프셋 보상방법을 제공하고자 함에 그 목적이 있다.
또한, 본 발명은 오프셋 전압을 제거하여 빠른 시간 내에 오프셋 전압을 보상함으로써 기존의 커패시터와 스위치를 이용한 보상 구조보다 정확하게 동작하고, 고속 동작이 요구되는 LVDS 수신기에 적용할 수 있는 오프셋 보상회로를 제공하고자 함에 또 다른 목적이 있다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
상기한 목적을 달성하기 위하여 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상회로는, 저전압 차동신호 수신기의 차동 입력단에 병렬로 연결되어, 상기 저전압 차동신호 수신기의 출력신호에 따라 트랜지스터의 W(게이트 폭)/L(게이트 길이)비를 가변하여 상기 차동 입력단 측으로 공급되는 전류량을 조절해서 상기 차동 입력단의 오프셋 전압을 보상하는 가변 트랜지스터회로를 포함하여 구성된다.
여기서, 상기 차동 입력단은 제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함하고 상기 차동신호는 상기 제1 및 제2 입력 트랜지스터에 교차하여 입력되며, 상기 가변트랜지스터 회로는 각각 상기 제1 및 제2 입력 트랜지스터의 소오스-드레인 사이에 병렬 접속되는 제1 및 제2 가변 트랜지스터회로로 구성되고, 상기 제1 및 제2 가변 트랜지스터는, 각각 게이트가 대응하는 상기 제1 및 제2 입력 트랜지스터의 게이트에 연결되어 상기 차동신호를 입력받고 소오스가 대응하는 상기 제1 및 제2 입력 트랜지스터의 소오스에 접속된 제1 TFT와, 드레인이 상기 제1극성 TFT의 드레인에 연결되고 소오스가 대응하는 상기 제1 및 제2 입력 트랜지스터의 드레인에 연결된 제2 TFT와, 상기 제2 TFT의 게이트에 연결되어 상기 제2 TFT의 온/오프를 제어하는 스위치수단으로 구성되는 복수 개의 보상 트랜지스터 그룹을 포함한다.
상기 저전압 차동신호 수신기는 저온 다결정 실리콘 공정을 이용한 박막 트랜지스터(LTPS TFT)로 구성되고, 상기 가변 트랜지스터회로를 구성하는 트랜지스터는 LTPS TFT인 것이 바람직하다.
본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상회로는, 상기 저전압 차동신호 수신기의 출력신호에 근거하여 상기 차동 입력단의 오프셋 전압을 검출하고 상기 오프셋 전압을 제거하도록 상기 복수 개의 보상 트랜지스터 그룹의 상기 스위치 수단을 제어하는 오프셋 보상 제어부를 더 포함하여 구성된다.
여기서, 상기 저전압 차동신호 수신기의 차동 입력단에 데이터 신호의 입력 이전에 소정 시간 동안 테스트 차동신호를 입력하여 오프셋 전압을 보상하며, 상기 테스트 차동신호는 스윙 폭이 상기 데이터 신호보다 작은 것이 바람직하다.
상기 오프셋 보상 제어부는, 상기 저전압 차동신호 수신기의 출력신호를 입력받아 소정의 시간차를 두고 샘플링하여 제1 및 제2 샘플링 신호를 출력하는 샘플러와; 상기 제1 및 제2 샘플링 신호의 논리 연산을 통해 상기 오프셋 전압의 극성 을 판단하여 극성 출력 신호를 출력하는 극성 판단기; 및 상기 극성 출력 신호에 따라 소정 크기만큼 상기 제1 또는 제2 가변 트랜지스터 회로가 상기 오프셋 전압을 제거하는 피드백 신호를 생성하는 하나 이상의 피드백 신호 생성기를 포함한다.
여기서, 상기 소정의 시간차는 상기 차동신호의 변화주기와 동일한 것이 바람직하다. 그리고, 상기 극성 판단기는 입력받은 상기 제1 및 제2 샘플링 신호의 논리값이 서로 다른 경우에 오프셋 전압이 없는 것으로 판단하며, 상기 제1 및 제2 샘플링 신호의 논리값이 동일한 경우 양(+) 또는 음(-)의 오프셋 전압이 있는 것으로 판단한다.
상기 샘플러는 상기 저전압 차동신호 수신기의 출력신호를 입력받는 제1 D-플립플롭과, 상기 제1 D-플립플롭의 출력을 입력받는 제2 D-플립플롭을 포함하여 구성되고, 상기 제1 및 제2 샘플링 신호는 각각 상기 제1 및 제2 D-플립플롭의 출력이다.
상기 극성 판단기는, 상기 제1 및 제2 샘플링 신호를 입력으로 하는 제1 NOR 게이트 및 제1 AND 게이트와, 상기 제1 NOR 게이트 및 제1 AND 게이트의 출력을 각각 입력받는 제3 및 제4 D-플립플롭과, 상기 제1 AND 게이트와 상기 제3 D-플립플롭의 출력을 입력받는 제1 XNOR 게이트와, 상기 NOR 게이트와 상기 제4 D-플립플롭의 출력을 입력받는 제2 XNOR 게이트와, 상기 제1 및 제2 XNOR 게이트의 출력을 입력받는 제2 AND 게이트를 포함한다.
상기 각 피드백 신호 생성기는, 상기 제2 AND 게이트의 출력을 입력받는 제5 D-플립플롭과, 상기 제3 D-플립플롭의 출력 및 상기 제5 D-플립플롭의 출력을 입 력받는 제2 NOR 게이트와, 상기 제4 D-플립플롭의 출력 및 상기 제5 D-플립플롭의 출력을 입력받는 제3 NOR 게이트를 포함한다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 저전압 차동신호 수신기는 상기한 오프셋 보상회로를 포함하여 구성된다.
상기한 목적을 달성하기 위하여 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상방법은, 저전압 차동신호 수신기의 차동 입력단에 각각 복수개의 TFT를 병렬로 연결하고, 상기 저전압 차동신호 수신기의 출력신호에 따라 상기 병렬 연결된 복수개의TFT에 대한 W(게이트 폭)/L(게이트 길이)비를 가변하여 상기 차동 입력단 측으로 공급되는 전류량을 조절하여 상기 차동 입력단의 오프셋 전압을 보상한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상방법은, 저전압 차동신호 수신기의 오프셋 전압을 보상하는 방법에 있어서, (a) 상기 저전압 차동신호 수신기에 테스트 차동신호를 입력하는 단계; (b) 상기 저전압 차동신호 수신기의 출력신호를 샘플링하는 단계; (c) 상기 샘플링된 출력신호로부터 오프셋 전압의 극성을 판단하는 단계; (d) 상기 극성에 따라 오프셋 전압을 축차근사적으로 보상하는 단계; 및 (e) 상기 저전압 차동신호 수신기에 데이터 신호를 입력하는 단계를 포함한다.
상기 (d) 단계는, (d-1) 상기 극성에 따라 소정 크기로 오프셋 전압을 제거하는 단계; 및 (d-2) 상기 (b) 단계 내지 (c) 단계를 반복하는 단계를 포함하되, 상기 극성이 바뀐 경우 상기 (d-1) 단계에서의 제거를 취소하고 상기 (d-1) 단계에 서의 상기 소정 크기를 한 단위 낮추어 상기 (d-1) 단계 내지 (d-2) 단계를 반복하며, 상기 극성이 바뀌지 않은 경우 상기 (d-1) 단계에서의 상기 소정 크기를 한 단위 낮추어 상기 (d-1) 단계 내지 (d-2) 단계를 반복한다.
상기 (b)단계는 상기 저전압 차동신호 수신기의 출력신호를 순차적으로 2회에 걸쳐 샘플링하고, 상기 (c)단계는, 상기 2회에 걸쳐 샘플링된 2개의 샘플링 신호의 논리값이 서로 다른 경우에 오프셋 전압이 없는 것으로 판단하며, 상기 2회에 걸쳐 샘플링된 2개의 샘플링 신호의 논리값이 동일한 경우 양(+) 또는 음(-)의 오프셋 전압이 있는 것으로 판단한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한 저전압 차동신호 수신기 및 저전압 차동신호 수신기의 오프셋 보상 방법에 대하여 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 단지 동일 또는 유사한 개체를 순차적으로 구분하기 위한 식별기호에 불과하다.
도 2 내지 도 4는 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상방법의 개념을 설명하기 위한 도면이다. 이하에서는 본 발명에 따른 저전압 차동신호 수신기의 오프셋 보상방법의 개념에 대하여 도 1에 도시된 LVDS 수신기를 기초로 하여 설명한다.
도 2는 LVDS 수신기의 제1 및 제2 입력 트랜지스터(M2,M3) 단에 오프셋 전압이 없는 경우를 가정한다.
제1 입력 트랜지스터(M2)에 Vin-가 인가되고 제2 입력 트랜지스터(M3)에 Vin+가 입력되면, 이때의 출력 전압(Vout)은 수학식 2와 같은 관계를 가진다.
Figure 112006010609770-pat00002
출력 전압(Vout)은 제2 입력 트랜지스터(M3)에 입력되는 Vin+가 제1 입력 트랜지스터(M2)에 입력되는 Vin-에 비하여 큰 값이면 하이(High), 낮은 값이면 로우(Low)가 된다[도 2의 (a) 참조].
한편, 제1 입력 트랜지스터(M2)에 Vin+가 인가되고 제2 입력 트랜지스터(M3)에 Vin-가 입력되면, 이때의 출력 전압은 수학식 3과 같은 관계를 가진다.
Figure 112006010609770-pat00003
즉, 출력 전압(Vout)은 제1 입력 트랜지스터(M2)에 입력되는 Vin+가 제2 입력 트랜지스터(M3)에 입력되는 Vin-에 비하여 높은 값이면 로우, 낮은 값이면 하이가 된다[도 2의 (b) 참조].
도 3은 제1 입력 트랜지스터 M2에 양(+)의 오프셋 전압(Vos)이 존재하는 경우를 가정한다.
제1 입력 트랜지스터(M2)에 Vin-가 인가되고 제2 입력 트랜지스터(M3)에 Vin+가 입력되면, 이때의 출력 전압(Vout)은 수학식 4와 같은 관계를 가진다.
Figure 112006010609770-pat00004
즉, 출력 전압(Vout)은 0~Vos 구간에서 빗금친 부분(A)만큼의 오차가 발생하게 된다[도 3의 (a) 참조].
한편, 제1 입력 트랜지스터(M2)에 Vin+가 인가되고 제2 입력 트랜지스터(M3)에 Vin-가 입력되면, 이때의 출력 전압(Vout)은 수학식 5와 같은 관계를 가진다.
Figure 112006010609770-pat00005
즉, 출력 전압(Vout)은 -Vos~0 구간에서 빗금친 부분(B)만큼의 오차가 발생하게 된다[도 3의 (b) 참조].
따라서, LVDS 수신기(100)의 제1 입력 트랜지스터(M2)에 양의 오프셋 전압(Vos)이 있는 경우에, 차동 입력 전압(Vin+, Vin-)의 스윙 폭이 오프셋 전압(Vos)보다 작으면 한 주기 동안의 출력 전압(Vout)은 (로우, 로우)가 된다.
도 4는 제1 입력 트랜지스터(M2)에 음(-)의 오프셋 전압(Vos)이 존재하는 경우를 가정한다.
제1 입력 트랜지스터(M2)에 Vin-가 인가되고 제2 입력 트랜지스터(M3)에 Vin+가 입력되면, 이때의 출력 전압(Vout)은 상기한 수학식 4와 같은 관계를 가진 다. 즉, 출력 전압(Vout)은 -Vos~0 구간에서 빗금친 부분(C)만큼의 오차가 발생하게 된다[도 4의 (a) 참조].
한편, 제1 입력 트랜지스터(M2)에 Vin+가 인가되고 제2 입력 트랜지스터(M3)에 Vin-가 입력되면, 이때의 출력 전압(Vout)은 상기한 수학식 5와 같은 관계를 가진다. 즉, 출력 전압(Vout)은 0~Vos 구간에서 빗금친 부분(D)만큼의 오차가 발생하게 된다[도 4의 (b) 참조].
따라서, 제1 입력 트랜지스터(M2)에 음의 오프셋 전압(Vos)이 있는 경우에, 차동 입력 전압(Vin+, Vin-)의 스윙폭이 오프셋 전압(Vos)보다 작으면 한 주기 동안의 출력 전압(Vout)은 (하이, 하이)가 된다.
다음으로, 도 3 및 도 4에 도시된 바와 같은 오프셋 전압(Vos)에 의한 출력 전압(Vout)에서의 오류를 줄이기 위한 오프셋 보상 회로 및 그 방법에 대해 도 5 이하의 첨부 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 바람직한 일 실시예에 따른 오프셋 보상회로를 구비한 LVDS 수신기의 회로도이다.
동 도면을 참조하면, 본 발명에 따른 LVDS 수신기는 기존의 LVDS 수신기의 제1 및 제2 입력 트랜지스터(M2,M3)의 소오스와 드레인사이에 각각 제1 오프셋 보상회로와 제2 오프셋 보상회로를 병렬 접속하여 구성한다.
상기 제1 및 제2 오프셋 보상회로는 각각 상기 제1 및 제2 입력 트랜지스터(M2,M3)의 소오스-드레인을 통하여 흐르는 전류량을 선택적으로 가변시키기 위한 제1 및 제2 가변트랜지스터 회로(500,550)를 포함하여 구성한다.
여기서, 제1 및 제2 가변 트랜지스터 회로(500,550)는 트랜지스터의 게이트 폭과 게이트 길이의 비(W/L)를 선택적으로 변화시킬 수 있고 또한 트랜지스터의 소오스-드레인을 통하여 흐르는 전류량을 변화시킬 수 있는 LTPS TFT회로를 의미한다.
상기한 수학식 1을 참고하면, 각 트랜지스터에 흐르는 전류(I)는 각 트랜지스터의 W(게이트 폭)/L(게이트 길이)비에 비례한다. 따라서, 제1 및 제2 입력 트랜지스터 (M2,M3) 단에 오프셋 전압이 존재하는 경우에 제1 및 제2 가변 트랜지스터 회로(500,550)을 이용하여 전체 입력 트랜지스터의 W/L비를 변화시킴으로써 문턱전압 및 이동도의 불균일성으로 인해 변동된 전류(I)를 보상할 수 있다. 즉, 제1 입력 트랜지스터(M2) 단에 양의 오프셋 전압이 존재하는 경우에 제1 입력 트랜지스터(M2)에 연결된 제1 가변 트랜지스터 회로(500)를 턴온(Turn-On)시켜 일정 크기의 전류가 추가적으로 더 흐르도록 하면 오프셋 전압에 의한 오류를 줄일 수 있게 된다. 반대로 제1 입력 트랜지스터(M2) 단에 음의 오프셋 전압이 존재하는 경우에 제2 입력 트랜지스터(M3)에 연결된 제2 가변 트랜지스터 회로(550)를 턴온시켜 일정 크기의 전류가 추가적으로 더 흐르도록 하면 오프셋 전압에 의한 오류를 역시 줄일 수 있게 된다.
제1 가변 트랜지스터 회로(500)의 게이트(gate)단은 제1 입력 트랜지스터(M2)의 게이트와 연결되어 있고, 제2 가변 트랜지스터 회로(550)의 게이트단은 제2 입력 트랜지스터(M3)의 게이트와 연결되어 있으며, 전류가 추가되는 효과를 얻기 위해 각각 병렬로 배치된다. 오프셋 전압은 불규칙하게 분포하기 때문에 하나의 고 정된 W/L비로는 완벽한 보상이 어려우므로, 제1 및 제2 가변 트랜지스터 회로(500,550)는 W/L비가 서로 다른 다수의 트랜지스터를 병렬로 배치한다. 이 경우, W/L비가 서로 다른 다수의 트랜지스터에 의한 각각 다른 크기의 전류원 중에서 적어도 하나의 전류원을, 추가되는 전류량으로서 선택적으로 택할 수 있도록 함으로써, LVDS 수신기를 구성하는 제1 및 제2 입력 트랜지스터(M2,M3) 단에 존재하는 오프셋 전압을 보상할 수 있도록 하여야 한다.
한편, 제1 및 제2 가변 트랜지스터 회로(500,550)는 W/L비가 서로 동일한 다른 다수의 트랜지스터를 병렬로 배치하여도 된다. 이 경우, W/L비가 동일한 다수의 트랜지스터에 의한 동일한 크기의 전류원 중에서 하나 이상의 전류원을, 추가되는 전류량으로서 선택적으로 택할 수 있도록 함으로써, LVDS 수신기를 구성하는 제1 및 제2 입력 트랜지스터(M2,M3) 단에 존재하는 오프셋 전압을 보상할 수 있도록 하여야 한다.
도 6은 도 5에 도시한 오프셋 보상회로인 제1 및 제2 가변 트랜지스터 회로(500,550)의 일 실시예에 따른 구체 회로를 나타낸 도면이다. 이하의 설명에서 NTFT는 N형 TFT를, PTFT는 P형 TFT를 의미한다.
제1 가변 트랜지스터 회로(500)는 서로 병렬로 배치된 각기 다른 W/L비를 가지는 복수 개의 PTFT(ML1, ML2, ML3, ML4)와, 이 PTFT(ML1, ML2, ML3, ML4)의 각각에 직렬로 배치되어 제1 가변 트랜지스터 회로(500)의 전류량을 조절해주기 위한 NTFT(ML5, ML6, ML7, ML8)와, 이 NTFT(ML5, ML6, ML7, ML8)의 각각을 구동 제어하기 위한 스위치(L1, L2, L3, L4)를 포함하여 구성된다.
여기서, PTFT(ML1,ML2,ML3,ML4)의 소오스(source)는 제1 입력 트랜지스터(M2)의 소오스와 같이 공통노드(CN; Common Node)에 연결되어 전류원(M1)으로부터 전류를 공급받고, PTFT(ML1,ML2,ML3,ML4)의 게이트(gate)는 제1 입력 트랜지스터(M2)의 게이트에 연결되어 제1 입력단(in-)의 입력을 받으며, PTFT(ML1,ML2,ML3,ML4)의 드레인(drain)은 각각 대응하는 NTFT(ML5,ML6,ML7,ML8)의 드레인에 연결된다. NTFT(ML5,ML6,ML7,ML8)의 소오스는 제1 입력 트랜지스터(M2)의 드레인에 연결되고, NTFT(ML5,ML6,ML7,ML8)의 게이트는 각각 대응하는 스위치(L1,L2,L3,L4)에 연결된다.
상기 PTFT(ML1,ML2,ML3,ML4)은 제1 입력단(in-)에 입력전압이 인가될 때마다 전류원으로 동작하며, 또한 상기 NTFT(ML5,ML6,ML7,ML8)는 각각 대응하는 스위치(L1,L2,L3,L4)에 소정의 신호가 인가되면 상기 스위치(L1,L2,L3,L4)로부터의 제어신호에 의하여 턴온(Turn-On)된다. 따라서, 전류원(M1)으로부터 공급되는 전류 중에서 상기 NTFT(ML5,ML6,ML7,ML8)중에서 턴온된 NTFT에 직렬연결된 PTFT를 통하여 해당 트랜지스터의 W/L비에 비례하는 전류량이 제1 입력단(in-)측에 추가적으로 공급되어 오프셋 전압에 의한 영향을 줄일 수 있게 된다.
그리고, 제2 가변 트랜지스터 회로(550)는 서로 병렬로 배치된 각기 다른 W/L비를 가지는 복수 개의 PTFT(MR1, MR2, MR3, MR4)와, 이 PTFT(MR1, MR2, MR3, MR4)의 각각에 직렬로 배치되어 제2 가변 트랜지스터 회로(550)의 전류량을 조절해주기 위한 NTFT(MR5, MR6, MR7, MR8)와, 이 NTFT(MR5, MR6, MR7, MR8)의 각각을 구동 제어하기 위한 스위치(R1, R2, R3, R4)를 포함하여 구성된다.
여기서, PTFT(MR1,MR2,MR3,MR4)의 소오스(source)는 제2 입력 트랜지스터(M3)의 소오스와 같이 공통노드(CN)에 연결되어 전류원(M1)으로부터 전류를 공급받고, PTFT(MR1,MR2,MR3,MR4)의 게이트(gate)는 제2 입력 트랜지스터(M3)의 게이트에 연결되어 제2 입력단(in+)의 입력을 받으며, PTFT(MR1,MR2,MR3,MR4)의 드레인(drain)은 각각 대응하는 NTFT(MR5,MR6,MR7,MR8)의 드레인에 연결된다. NTFT(MR5,MR6,MR7,MR8)의 소오스는 제2 입력 트랜지스터(M3)의 드레인에 연결되고, NTFT(MR5,MR6,MR7,MR8)의 게이트는 각각 대응하는 스위치(R1,R2,R3,R4)에 연결된다.
상기 PTFT(MR1,MR2,MR3,MR4)은 제2 입력단(in+)에 입력전압이 인가될 때마다 전류원으로 동작하며, 또한 상기 NTFT(MR5,MR6,MR7,MR8)는 각각 대응하는 스위치(R1,R2,R3,R4)에 소정의 신호가 인가되면 상기 스위치(R1,R2,R3,R4)로부터의 제어신호에 의하여 턴온(Turn-On)된다. 따라서, 전류원(M1)으로부터 공급되는 전류 중에서 상기 NTFT(MR5,MR6,MR7,MR8)중에서 턴온된 NTFT에 직렬연결된 PTFT를 통하여 해당 트랜지스터의 W/L비에 비례하는 전류량이 제2 입력단(in+)측에 추가적으로 공급되어 오프셋 전압에 의한 영향을 줄일 수 있게 된다.
즉, 상기한 제1 및 제2 가변 트랜지스터 회로(500,550)는 각각 PTFT와 NTFT의 직렬 구성과 상기 NTFT를 구동 제어하는 스위치로 구성되는 복수의 보상 트랜지스터 그룹이 병렬 접속되고, 모든 PTFT는 서로 다른 W/L비를 가지는 구조이다. 여기서, 동일 그룹을 구성하는 PTFT와 NTFT는 동일한 W/L비를 갖는다.
상기 복수 개의 TFT[(ML1,ML5); (ML2,ML6); (ML3,ML7); (ML4,ML8)] 및 복수 개의 TFT[(MR1,MR5); (MR2,MR6); (MR3,MR7); (MR4,MR8)]는 후술할 축차근사법에 의해 오프셋 전압을 보상하기 위해 각각 8:4:2:1의 W/L비를 가지는 것이 바람직하다. 이 순서는 바뀔 수도 있으며, 축차근사법에 따르는 다른 W/L비일 수도 있음은 물론이다.
상기 복수 개의 TFT[(ML1,ML5); (ML2,ML6); (ML3,ML7); (ML4,ML8)] 및 복수 개의 TFT[(MR1,MR5); (MR2,MR6); (MR3,MR7); (MR4,MR8)]가 8:4:2:1의 W/L비를 가지는 본 실시예의 경우에서, 제1 가변 트랜지스터 회로(500)에서는 PTFT(ML4) 및 NTFT(ML8)의 도통 전류량을 "I"로 놓으면 PTFT(ML4) 및 NTFT(ML8)만을 통하여 전류가 흐르도록 제어할 경우 1I의 전류량이 제1 입력 트랜지스터(M2)단에 추가로 부가되며, 그리고 PTFT(ML3) 및 NTFT(ML7)만을 통하여 전류가 흐르도록 제어할 경우 2I의 전류량이 제1 입력 트랜지스터(M2)단에 추가로 부가되고, PTFT(ML3)(ML4) 및 NTFT(ML7)(ML8)만을 통하여 전류가 흐르도록 제어할 경우 3I의 전류량이 제1 입력 트랜지스터(M2)단에 추가로 부가된다. 또한, PTFT(ML1, ML2, ML3, ML4) 및 NTFT(ML5, ML6, ML7, ML8)의 도통 전류 조합에 의하여 4I, 5I, 6I, 7I, 8I, 9I, 10I, 11I, 12I, 13I, 14I 및 15I의 전류량이 제1 입력 트랜지스터(M2)단에 추가로 공급되도록 할 수 있다. 이에 따라, 제1 입력 트랜지스터(M2)단의 오프셋 전압에 영향을 줄 수 있다.
마찬가지로, 제2 가변 트랜지스터 회로(550)에서는 PTFT(MR4) 및 NTFT(MR8)의 도통 전류량을 "I"로 놓으면, PTFT(MR1, MR2, MR3, MR4) 및 NTFT(MR5, MR6, MR7, MR8)의 도통 전류 조합에 의하여 1I, 2I, 3I, 4I, 5I, 6I, 7I, 8I, 9I, 10I, 11I, 12I, 13I, 14I 및 15I의 전류량이 제2 입력 트랜지스터(M3)단에 추가로 공급되도록 할 수 있다. 이에 따라, 제2 입력 트랜지스터(M3)단의 오프셋 전압에 영향을 줄 수 있다.
한편, 필요에 따라서 상기 복수 개의 TFT(ML1~ML8) 및 복수 개의 TFT(MR1~MR8)는 그 W/L비가 모두 동일할 수도 있다. 이 경우에는 제1 가변 트랜지스터 회로(500)에서는 PTFT(ML1, ML2, ML3, ML4)중 어느 하나의 도통 전류량을 "I"로 놓으면, PTFT(ML1, ML2, ML3, ML4)의 도통 전류 조합에 의하여 1I, 2I, 3I, 4I의 전류량이 제1 입력 트랜지스터(M2)단에 추가로 공급되도록 할 수 있다. 이에 따라, 제1 입력 트랜지스터(M2)단의 오프셋 전압에 영향을 줄 수 있다. 마찬가지로, 제2 가변 트랜지스터 회로(550)에서는 PTFT(MR1, MR2, MR3, MR4)중 어느 하나의 도통 전류량을 "I"로 놓으면, PTFT(MR1, MR2, MR3, MR4)의 도통 전류 조합에 의하여 1I, 2I, 3I, 4I의 전류량이 제2 입력 트랜지스터(M3)단에 추가로 공급되도록 할 수 있다. 이에 따라, 제2 입력 트랜지스터(M3)단의 오프셋 전압에 영향을 줄 수 있다.
또한, 필요에 따라서는 상기 제1 및 제2 가변트랜지스터 회로(500,550)를 구성하는 복수의 PTFT와 NTFT의 직렬 구성 그룹에서 동일 그룹내의 PTFT 및 NTFT는 동일한 W/L비를 갖지만, 일부 그룹의 PTFT 및 NTFT와는 동일한 W/L비를, 일부 다른 그룹의 PTFT 및 NTFT와는 다른 W/L비를 갖도록 설계할 수도 있을 것이다.
이와 같이 다양한 W/L비의 설정을 통하여 상기한 제1 및 제2 가변 트랜지스터 회로(500,550)는 다양한 오프셋 전압에 대해서 대응이 가능하며, 균일하게 오프 셋 전압을 제거할 수 있다.
이하에서는 제1 및 제2 가변 트랜지스터 회로(500,550)의 병렬 배치된 트랜지스터의 W/L비가 8:4:2:1인 것으로 가정하고 설명하지만, 이것이 본 발명의 권리범위를 한정하는 것이 아님은 물론이다.
도 7은 도 5에 도시한 LVDS 수신기에서 제1 입력 트랜지스터(M2)단에 존재하는 오프셋 전압이 제2 입력트랜지스터(M3)단에 존재하는 오프셋 전압에 비하여 상대적으로 양(+)인 경우의 보상 방법을 설명하기 위한 도면이다.
즉, 상기 차동 입력 신호(Vin+)(Vin-)와 출력 전압(Vout)과의 관계가 도 7의 (a) 및 (b)에 도시한 바와 같이 (710) 및 (730)과 같은 오프셋 전압(Vos)에 의하여 결정되는 경우, 제1 입력단(in-)에 연결된 제1 가변 트랜지스터회로(500)를 구동하는 스위치(L1, L2, L3, L4)를 턴온시키는 소정 신호를 인가하여 전류를 추가함으로써 (720) 및 (740)과 같은 보상 오프셋 전압(Vos1)으로 오프셋 전압을 감소시킬 수 있다.
도 8은 도 5에 도시한 LVDS 수신기에서 도 5에 도시한 LVDS에서 제1 입력단(M2)에 존재하는 오프셋 전압이 제2 입력단(M3)에 존재하는 오프셋 전압에 비하여 상대적으로 음(-)인 경우의 보상 방법을 설명하기 위한 도면이다.
즉, 상기 차동 입력 신호(Vin+)(Vin-)와 출력 전압(Vout)과의 관계가 도 8의 (a) 및 (b)에 도시한 바와 같이, (810) 및 (830)과 같은 오프셋 전압(Vos)에 의하여 결정되는 경우, 제2 입력단(in+)에 연결된 제2 가변 트랜지스터회로(550)를 구동하는 스위치(R1, R2, R3, R4)를 턴온시키는 소정 신호를 인가하여 전류를 추가 함으로써 (820) 및 (840)과 같은 보상 오프셋 전압(Vos2)으로 오프셋 전압을 감소시킬 수 있다.
도 9는 기존의 LVDS 수신기의 오프셋 전압 및 입력 스윙 폭을 나타낸 도면이고, 도 10은 본 발명에 따른 축차근사법(Successive Approximation Algorithm) 적용을 위한 테스트신호 파형 및 데이터 신호 파형을 나타낸 도면이다.
도 9를 참조하면, 기존의 LVDS 수신기에서는 오프셋 전압(Vos)이 입력 스윙 폭 (Vod)의 구간 바깥에 존재하게 되면 출력 전압(Vout)에 오류가 발생하게 된다. 여기서, 오프셋 전압(Vos)이 완전히 제거되어야 하는 것이 아니라, 입력 스윙 폭(Vod) 내에 오프셋 전압(Vos)이 존재하도록 보상이 가능하다면 오프셋 전압(Vos)에 상관없이 LVDS 수신기는 원하는 출력 전압(Vout)을 획득할 수 있다.
따라서, 본 발명에서는 LVDS 수신기의 제1 및 제2 입력단(in-, in+)에 입력되는 실제 데이터 입력의 스윙 폭보다 작은 보상 입력 스윙 폭을 소정의 테스트 차동신호(예를 들어, 50mV 정도)로 하여 보상 구간(Compensation period) 동안 입력시킨다(도 10 참조). 소정의 테스트 차동신호 내에 오프셋 전압이 존재하도록 보상하면 이후 실제 데이터가 입력되더라도 보상된 오프셋 전압이 실제 입력 스윙 폭 내에 포함되게 되어 오류가 검출되지 않는다.
다음으로, 본 발명에 따라 보상 구간에서 축차근사법(Successive Approximation Algorithm)을 이용하여 오프셋 전압을 보상하는 방법에 대하여 도 11 이하의 도면을 참조하여 설명한다.
도 11은 본 발명의 바람직한 일 실시예에 따른 제1 및 제2 가변 트랜지스터회로(500, 550)를 포함하는 LVDS 수신기(100) 및 축차근사레지스터(오프셋보상제어부)(200)를 나타낸 도면이다. 도 12는 샘플러(210)의 회로도이고, 도 13은 극성 판단기(220)의 회로도이며, 도 14는 피드백 신호 생성기(230)의 회로도이다.
LVDS 수신기(100)의 상세한 회로도는 도 5에 도시되어 있다. 제1 입력단(in-) 및 제2 입력단(in+)으로부터 차동신호를 입력받고 출력단(out)으로 차동신호에 상응하는 논리값을 출력한다. 상기 LVDS 수신기(100)의 제1 입력단(in-) 및 제2 입력단(in+)에는 실제 데이터의 입력 전에 오프셋 전압의 보상을 위해 입력 스윙 폭이 작은 테스트 차동신호를 입력한다.
상기 LVDS 수신기(100)의 제1 입력단(in-) 및 제2 입력단(in+)에 각각 연결된 제1 입력 트랜지스터(M2) 및 제2 입력 트랜지스터(M3)에 오프셋 전압의 보상을 위한 제1 가변 트랜지스터회로(500) 및 제2 가변 트랜지스터회로(550)가 각각 병렬로 연결되어 있다. 여기서, 상기 제1 가변 트랜지스터회로(500) 및 제2 가변 트랜지스터회로(550)의 일 예로서는 도 6과 관련하여 앞서 상세히 설명하였으므로 그에 대한 설명은 생략한다.
상기 LVDS 수신기에는 입력 데이터(Data In+, Data In-)를 이용하여 LVDS 수신기(100)의 입력인 제1 입력 전압(Vin+)과 제2 입력 전압(Vin-)을 생성하는 입력 변환기(Input Generator; 300)가 더 포함될 수 있다.
또한, 입력 변환기(300) 및 축차근사레지스터(200)에서 사용되는 복수개의 클럭들(clk0~clk7)을 생성하는 클럭 생성기(Clock Generator; 400)가 더 포함될 수 있다.
상기 축차근사레지스터(Successive Approximation Register; 200)는 LVDS 수신기(100)의 출력단(out)에 접속되어, 상기 LVDS 수신기(100)의 출력신호로부터 반복적으로 오프셋 전압을 판단하고 오프셋 전압에 의한 영향이 줄어들 수 있도록 피드백 신호를 생성한다. 여기서, 상기 축사근사레지스터(200)는 LVDS 수신기의 오프셋 전압을 보상하기 위한 제어를 수행하는 오프셋 보상 제어부이다.
본 발명에서 LVDS 수신기(100)의 제1 입력단(in-)과 제2 입력단(in+) 간의 미지의 오프셋 전압을 제거하기 위해서 축차근사법(Successive Approximation Algorithm)을 이용한다. 축차근사법은 미지의 값에 대하여 가장 큰(최상위 단위) 근사값을 미지의 값에서 빼내고, 뺀 결과가 양의 값인지 음의 값인지 0인지를 판단한다. 뺀 결과가 양이라면 미지의 값은 근사값보다 크기 때문에 근사를 유지하고 다음 하위 단위에서의 근사를 시작한다. 하지만, 뺀 결과가 음이라면 근사값은 미지의 값보다 크기 때문에 근사를 취소하고 다음 하위 단위에서의 근사를 시작한다. 이러한 근사를 연속적으로 반복하여 미지의 값의 추정치를 줄이게 된다.
예를 들어, 미지의 값이 10.5라고 가정하고, 축차근사법에 의한 각 단위는 8:4:2:1의 순서를 가진다. 처음에 10.5에서 최상위 단위인 8을 뺀 결과는 2.5이고 이는 양(+)이다. 따라서, 8을 뺀 근사를 유지하며, 다음 단계에서 2.5에서 다음 단위인 4를 뺀다. 그 결과는 -1.5이며 이는 음(-)이므로, 상기 근사를 취소하고 다시 2.5에서부터 시작하여 다음 단위인 2를 뺀다. 그 결과는 0.5이며 이는 양이므로, 상기 근사를 유지하고 다음 단계에서 0.5에서 최하위단위인 1을 뺀다. 그 결과는 -0.5이며 이는 음이므로, 상기 근사를 취소한다. 오프셋에의 근사가 완료되었고, 상기 오프셋은 8, 2의 합인 10이 됨을 알 수 있다. 따라서, 10.5에서 10을 제거함으로써 오프셋을 축차근사를 위한 최하위 단위 이하인 0.5로 줄여서 그 영향을 최소화할 수 있다.
본 발명에서 LVDS 수신기(100)는 제1 입력단(in-)에 제2 입력단(in+)과 비교할 때 상대적으로 양의 오프셋 또는 음의 오프셋이 존재하고, 이로 인해 LVDS 수신기(100)는 제1 입력단(in-) 및 제2 입력단(in+)의 전류가 비대칭성을 지내게 되는 경우, 상기 축사근사레지스터(200)에 의한 축차근사법을 이용하여 오프셋을 근사하여 제거한다.
상기 축차근사레지스터(200)는 샘플러(sampler; 210), 극성 판단기(220) 및 복수개의 피드백 신호 생성기(FSM; 230a, 230b, 230c, 230d)를 포함한다.
상기 샘플러(210)는 LVDS 수신기(100)에 입력되는 차동신호의 반주기마다 출력신호를 샘플링(sampling)한다. 도 12를 참조하면, 샘플러(210)는 두 개의 D-플립플롭(D type Flip-Flop; 215a, 215b)으로 연결된 쉬프트 레지스터(shift register)이다. 본 발명에서는 샘플러(210)를 이용하여 반주기의 차동신호에 대한 LVDS 수신기(100)의 출력신호를 각각 샘플링한다.
상기 D-플립플롭(215a, 215b)은 클럭 0(clk0)의 상승에지마다 저장된 입력신호를 출력한다. 제1 D-플립플롭(215a)의 D단자(212)에 LVDS 수신기(100)의 출력신호가 입력되고 이 입력신호는 클럭단자(214)에 입력되는 클럭 0(clk0)의 상승에 지에 의해 Q단자를 통해 출력되어 제2 D-플립플롭(215b)의 D단자에 입력된다. 그리고 다음 클럭 0(clk0)의 상승에지에 의해 이전에 제2 D-플립플롭(215b)의 D단자에 입력된 제1 D-플립플롭(215a)의 출력신호가 한번더 샘플링되어 제2 D-플립플롭(215b)의 Q단자(216)를 통해 출력된다(Q(t+1)). 이때 제1 D-플립플롭(215a)의 Q단자(218)를 통해 출력되는 출력신호는 LVDS 수신기(100)의 다음 출력신호를 샘플링한 Q(t)가 된다.
따라서, 샘플러(210)는 LVDS 수신기(100)의 차동신호와 같은 주파수의 클럭 0(clk0)을 사용하여 LVDS 수신기(100)의 출력신호를 반주기 단위로 샘플링하여 극성 판단기(220)에 전달한다. LVDS 수신기의 출력 신호를 차동신호와 같은 주파수의 클럭에 동기된 샘플러로 샘플링하면 그로 인한 출력신호는 정확히 50%의 듀티사이클(duty cycle)을 갖게 되므로 수신단의 데이터 동기화에 유리하다.
상기 극성판단기(220)는 LVDS 수신기(100)의 제1 입력단(in-) 및 제2 입력단(in+)에서의 오프셋의 유무와 극성을 판단한다. 상기 극성판단기(220)는 샘플러(210)로부터의 두 출력 Q(t) 및 Q(t+1)에 연결된 논리 게이트인 NOR 게이트(1310) 및 AND 게이트(1320)와, 그리고 NOR 게이트(1310)와 AND 게이트(1320)의 출력단에 각각 연결된 2개의 제3 및 제4 D-플립플롭(1330, 1340)을 포함한다. 또, 상기 극성판단기(220)는 AND 게이트(1320)의 출력 및 제3 D-플립플롭(1330)의 출력을 입력으로 하는 제1 XNOR 게이트(1350)와, NOR 게이트(1310)의 출력 및 제4 D-플립플롭(1340)의 출력을 입력으로 하는 제2 XNOR 게이트(1360)와, 그리고 제1 및 제2 XNOR 게이트(1350, 1360)의 출력을 입력으로 하는 AND 게이트(1370)를 포함할 수 있다.
상기 극성판단기(220)는 상기 NOR 게이트(1310)의 출력으로부터 LVDS 수신기(100)의 제1 입력단(in-)에 양의 오프셋이 존재함을, AND 게이트(1320)의 출력으로부터 음의 오프셋이 존재함을 알아낸다.
상기 NOR 게이트(1310)는 샘플러(210)의 두 출력단(216, 218)에 연결되는 두 입력단(224, 222)를 가지고 있으며, 두 입력이 (로우, 로우)인 경우에만 출력신호의 논리값이 하이가 된다. 샘플러(210)로부터의 두 출력이 (로우, 로우)라는 것은 상술한 바와 같이 양(+)의 오프셋이 존재한다는 것을 의미한다.
상기 AND 게이트(1320)는 샘플러(210)의 두 출력단(216, 218)에 연결되는 두 입력단(224, 222)를 가지고 있으며, 두 입력이 (하이, 하이)인 경우에만 출력신호의 논리값이 하이가 된다. 샘플러(210)로부터의 두 출력이 (하이, 하이)라는 것은 상술한 바와 같이 음(-)의 오프셋이 존재한다는 것을 의미한다.
상기 샘플러(210)의 두 출력신호가 오프셋이 없는 정상적인 (하이, 로우) 또는 (로우, 하이)의 논리값을 가진다면, 별도의 보상은 필요하지 않다. 이때 NOR 게이트(1310) 및 AND 게이트(1320)의 출력이 모두 논리값 로우를 가진다. 그리고 NOR 게이트(1310) 및 AND 게이트(1320)의 출력단에 연결된 제3 및 제4 D-플립플롭(1330, 1340)은 모두 로우의 논리값을 저장한다. 그리고 제1 및 제2 XNOR 게이트(1350, 1360)는 초기에 저장된 수신기의 오프셋 극성이 보상 후 바뀌게 되면 취소(cancel) 신호를 발생하는 역할을 한다.
제3 D-플립플롭(1330)의 출력 즉, 극성 출력 신호는 P 단자(227)에 연결되어 오프셋의 극성이 양(+)일 경우에 하이가 되며, 제4 D-플립플롭(1340)의 출력은 N 단자(226)에 연결되어 오프셋의 극성이 음(-)일 경우에 하이가 된다. 또한, AND 게이트(1370)의 출력은 후술할 피드백 신호 생성기의 피드백 신호 생성을 취소할 것인지 여부를 결정하는 취소 신호(cancel)이다.
클럭 1(clk1; 221)은 제3 및 제4 D-플립플롭(1330, 1340)에 인가되어 상승에지일 때 반주기 차이로 LVDS 수신기(100)의 제1 입력단(in-)에 양의 오프셋 및 음의 오프셋 존재 여부를 나타내는 극성 출력 신호가 출력되도록 한다.
상기 피드백 신호 생성기(230a,230b,230c,230d)는 극성 판단기(220)에서의 출력인 극성 출력 신호(P 신호, N 신호)와 취소 신호(cancel)를 입력받아 LVDS 수신기(100)의 제1 및 제2 가변 트랜지스터회로(500, 550)의 W/L비를 결정한다. 즉, 극성 판단기(220)에서 상대적으로 양의 오프셋이 있는 입력단에 위치하고 있는 가변 트랜지스터회로를 턴온시키도록 하는 스위치를 켜주는 역할을 한다.
상기 피드백 신호 생성기는 상술한 축차근사법에 의해 다양한 W/L비를 가지는 보상 트랜지스터 그룹에 각각 대응하여 복수 개가 존재한다. 도 11에 도시된 피드백 신호 생성기는 제1 피드백 신호 생성기(230a)가 최상위 단위(예를 들어, 8 W/L)를 담당하고, 제4 피드백 신호 생성기(230d)가 최하위 단위(예를 들어, 1 W/L)를 담당하며, 순차적으로 8:4:2:1의 크기비(W/L)를 가지는 경우를 가정한다.
상기 극성 판단기(220)에서의 출력인 극성 출력 신호(P,N) 및 취소 신호(Cancel)는 제1 내지 제4피드백 신호 생성기(230a~230d)에 각각 전달된다.
도 14를 참조하면, 피드백 신호 생성기 중에서 n번째 피드백 신호 생성기(230)를 대표적으로 보여준다. 피드백 신호 생성기(230)는 2개의 NOR 게이트(1420, 1430) 및 하나의 D-플립플롭(1410)을 포함한다.
D-플립플롭(1410)은 취소 신호(233)를 D단자를 통해 입력받는다. 초기에 D-플립플롭(1410)은 set 상태로 초기화되어 있어 하이 신호를 출력하고 있으며, 이로 인해 피드백 신호 생성기(230)의 두 출력신호(Rn, Ln)는 모두 로우가 된다. 여기서, 출력신호(Rn)은 제2 가변 트랜지스터회로(550) 중 n번째 스위치를 켜주는 신호이며, 출력신호(Ln)은 제1 가변 트랜지스터회로(500) 중 n번째 스위치를 켜주는 신호이다.
제1 NOR 게이트(1420)는 극성 출력 신호 중 P 신호(231) 및 D-플립플롭(1410)의 Q 출력을 입력으로 하고, 제2 NOR 게이트(1430)는 극성 출력 신호 중 N 신호(232) 및 D-플립플롭(1410)의 Q 출력을 입력으로 한다. NOR 게이트는 두 입력이 모두 로우인 경우에만 출력이 하이가 된다.
따라서, 취소 신호가 하이이면 D-플립플롭(1410)의 Q 출력도 하이가 되고, 제1 NOR 게이트(1420)의 출력 Rn 및 제2 NOR 게이트(1430)의 출력 Ln이 모두 로우가 되어 제1 가변 트랜지스터회로(500) 및 제2 가변 트랜지스터회로(550)의 n번째 스위치는 모두 꺼진다.
취소 신호가 로우이면 D-플립플롭(1410)의 Q 출력도 로우가 되고, P 신호(231) 또는 N 신호(232) 중 로우의 논리값을 가지는 NOR 게이트의 출력이 하이가 된다. 여기서, P 신호(231)와 N 신호(232)는 항상 상보적이다.
만약, LVDS 수신기(100)의 제1 입력단(in-)에 양의 오프셋이 있는 경우에 상술한 바와 같이 P 신호(231)는 하이, N 신호(232)는 로우가 되고, 제2 NOR 게이 트(1430)의 출력 Ln이 하이가 되어, 제1 가변 트랜지스터회로(500)의 n번째 스위치를 켜준다.
만약, 음의 오프셋이 있는 경우에 P 신호(231)는 로우, N 신호(232)는 하이가 되고, 제1 NOR 게이트(1420)의 출력 Rn이 하이가 되어, 제2 가변 트랜지스터(550)의 n번째 스위치를 켜준다.
상기 스위치가 켜진 상태로 다시 차동 신호를 LVDS 수신기(100)에 입력한 후 샘플러(210) 및 극성 판단기(220)를 통해 출력되는 극성 출력 신호의 논리값이 이전과 동일하다면(즉, 축차 근사 후 판별결과가 0보다 크거나 같으면) 상기 근사는 제대로 된 것이 되고, 상기 피드백 신호는 저장되어 계속 n번째 스위치가 켜져 있도록 한다.
하지만, 극성 판단기(220)를 통해 출력되는 극성 출력 신호의 논리값이 이전과 반대가 된다면 상기 근사는 제대로 되지 않은 것이고, 상기 피드백 신호가 취소되도록 취소 신호를 하이로 만들어 n번째 스위치가 모두 꺼지도록 한다.
상술한 과정을 제1 피드백 신호 생성기(230a)부터 제4 피드백 신호 생성기(230d)까지 순차적으로 반복함으로써, 오프셋 전압의 크기에 따라 피드백 신호를 출력하는 피드백 신호 생성기와 출력하지 않는 피드백 신호 생성기가 존재하게 된다. 물론 오프셋 전압의 크기에 따라 모든 피드백 신호 생성기가 피드백 신호를 출력하거나 출력하지 않을 수도 있다.
본 발명에서는 4번의 축차 근사로 보상을 마치는 것으로 예를 들었지만, 이는 입력 트랜지스터의 크기와 오프셋의 크기를 고려하여 결정한 것으로, 이 외에도 다양한 크기의 트랜지스터와 다양한 횟수의 축차 근사가 가능함은 물론이다.
도 15는 본 발명에 따른 LVDS 수신기(100)의 입력단에 오프셋 전압에 따른 보상 결과를 나타낸 도면이다. 도 15는 입력단의 문턱전압의 차이를 임의로 설정하여 입력단 좌우에 오프셋을 존재하게 하고, 보상 회로가 동작함에 따라 어떠한 보상 결과를 나타내는지를 Hspice 모의실험을 통하여 나타낸 결과이다.
L은 스위치가 완전히 꺼져있음을 뜻하는 논리값 0이고 H는 스위치가 보상 후에도 계속 켜져 있는 논리값 1을 뜻한다. 그리고 C는 축차 근사의 오류가 일어나 해당 스위치를 켰다가 끄고서 보상 후에는 계속 꺼져있는 상태를 뜻하는 것이다. 모의실험 결과, 도 1에서 트랜지스터(M2)와 트랜지스터(M3)에 존재하는 오프셋 전압은 일반적인 LVDS 수신기의 데이터 신호의 스윙 폭인 200mV 이하로 보정되므로, 본 발명의 축차근사레지스터(200)를 이용하면 LVDS 수신기(100)는 오류 없이 동작함을 알 수 있다.
도 16은 본 발명에 따른 LVDS 수신기(100)와 축차근사레지스터(200)에 인가되는 클럭들을 나타낸 도면이고, 도 17은 각 구성요소에서의 출력 신호의 일 실시예를 나타낸 도면이다.
도 1에 도시된 트랜지스터(M2)와 트랜지스터(M3)에 적용되는 문턱전압의 차이인 오프셋으로 수신기가 오작동하게 되므로 기존의 LTPS TFT의 Hspice 파라미터(parameter) 중 트랜지스터(M2)와 트랜지스터(M3)에 적용되는 문턱전압을 -500mV에 서 500mV까지 더한 구조에 축차근사레지스터(200)로 이루어진 보상회로를 적용한 후 LVDS 수신기(100)가 갖는 오프셋 전압과 차동신호가 오프셋 보상 후 오류가 없는 출력신호를 내보내는지 평가한다. 여기서 문턱전압의 변화 단위는 100mV이다. 그런데 LVDS 표준에 의하면 수신기에 인가되는 송신기의 출력 전압 크기는 250mV(1.125V ~ 1.375V)이므로 트랜지스터(M2)와 트랜지스터(M3)에 ±250mV 이하의 오프셋이 존재하면 그 수신기는 오프셋이 존재하더라도 출력 결과는 바르게 나오게 된다. 그러나 좀 더 자세한 오프셋 제거를 위해서 축차근사가 일어나는 보상기간 동안의 차동신호의 크기는 50mV(1.225V ~ 1.275V)로 인가하여 수신기가 보상 후 50mV 이하의 오프셋을 갖도록 인가 신호를 적용한다. 실제 인가 클럭의 실시예는 도 16과 같고 그 실시 결과는 도 17에 도시되어 있다.
도 16을 참조하면, A)는 샘플러(210)에 인가되는 클럭이고, B)는 극성 판단기(220)에서 판단된 오프셋의 극성을 저장하기 위한 클럭이다. C)는 최상위 단위를 가지는 제1 피드백 신호 생성기(230a)에 인가되는 클럭이고, D)는 그 다음 단위를 가지는 제2 피드백 신호 생성기(230b)에 인가되는 클럭이며, E)는 그 다음 단위를 가지는 제3 피드백 신호 생성기(230c)에 인가되는 클럭이고, F)는 최하위 단위를 가지는 제4 피드백 신호 생성기(230d)에 인가되는 클럭이다.
도 17을 참조하면, 이상적인 경우에는 소정 시간(도 16에서 F)에 도시된 최하위 단위를 가지는 제4 피드백 신호 생성기(230d)에서까지 피드백 신호가 생성되고 적용되는 시간 동안에는 1.225 ~ 1.275V의 테스트 차동신호를 인가한다. 이상적인 경우에는 제1 피드백 신호 생성기(230a)에 의해 제거되는 오프셋 전압의 최상위 단위는 250mV(LVDS 표준에 의한 송신기의 출력 전압의 크기)로 하고, 제2 피드백 신호 생성기(230b), 제3 피드백 신호 생성기(230c), 제4 피드백 신호 생성기(230d)는 각각 그 반인 125mV, 62.5mV, 31.25mV가 된다.
또한, 이상적인 경우에는 오프셋 전압은 200mV이므로, 제1 피드백 신호 생성기(230a)는 피드백 신호를 생성하였다가 오프셋 전압의 극성이 바뀌어 축차 근사가 오류를 일으키고 다시 취소 신호에 의해 취소된다(200mV-250mV = -50mV ). 이상적인 경우에는 제2 피드백 신호 생성기(230b) 및 제3 피드백 신호 생성기(230c)는 피드백 신호를 생성하여 적절히 오프셋 전압을 제거한다(200mV-125mV = 75mV, 75mV-62.5mV = 12.5mV). 그리고 이상적인 경우에는 제4 피드백 신호 생성기(230d)에 의한 오프셋 전압의 제거는 오프셋 전압의 극성을 변화시키는 바, 축차 근사가 오류를 일으키고 다시 취소 신호에 의해 취소된다(12.5mV-31.25mV = -18.25mV).
따라서, 최종적으로 제2 및 제3 피드백 신호 생성기(230b, 230c)에 의해 축차 근사가 이루어진다.
한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 LVDS 수신기는 LTPS TFT의 문턱전압과 이동도의 불규칙적 분포를 종래와 같은 커패시터-스위치 구조를 사용하는 것이 아니 라 가변 트랜지스터회로를 사용하는 보상회로를 이용한다. 따라서, 종래와 같이 문턱전압을 커패시터에 저장하는 별도의 시간이 필요없어 고속으로 오프셋을 보상할 수 있다.
또, 종래 문턱전압을 저장하기 위한 커패시터-스위치 구조와는 달리 최소 회로 구동 전력 이외의 누설전류로 인한 전력 소모가 없으므로 가변 트랜지스터회로를 사용하는 본 발명의 보상회로는 저소비전력을 달성할 수 있으며, 또한 종래 스위치와 커패시터의 구동시 발생되는 스위칭 에러의 문제도 제거할 수 있다.
또한, 본 발명은 종래 커패시터-스위치 구조를 사용하는 것이 아니라 가변 트랜지스터회로를 사용하므로, 전체 레이아웃 측면에서 트랜지스터가 커패시터보다 작은 면적을 차지하므로 저소비전력 및 소면적을 지향할 수 있다. 이에 따라 본 발명은 저소비전력 및 소면적을 지향하는 휴대용 기기에 사용하는 것이 적합하다.
또, 본 발명은 다수의 LVDS 수신기에 적용할 수 있는 범용 보상회로를 발명하여 휴대용기기에 알맞은 소형화된 집적회로를 제공할 수 있다.
또한, 본 발명은 회로의 실제적 구동 이전에 문턱전압과 이동도에 대한 보상이 종료되기 때문에 정확한 동작을 하는 등 기존의 커패시터와 스위치를 이용한 보상 구조가 갖고 있는 여러 단점을 보완할 수 있다.
또, 본 발명은 하나의 레지스터로 여러 LVDS 수신기를 보상할 수 있으므로 소 면적에 회로를 집적하는 점에 있어서 유리하다.

Claims (25)

  1. 삭제
  2. 저전압 차동신호 수신기의 차동 입력단에 병렬로 연결되어, 상기 저전압 차동신호 수신기의 출력신호에 따라 트랜지스터의 W(게이트 폭)/L(게이트 길이)비를 가변하여 상기 차동 입력단 측으로 공급되는 전류량을 조절해서 상기 차동 입력단의 오프셋 전압을 보상하는 가변 트랜지스터회로를 포함하여 구성되고;
    상기 차동 입력단은 제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함하고 상기 차동신호는 상기 제1 및 제2 입력 트랜지스터에 교차하여 입력되며;
    상기 가변트랜지스터 회로는 각각 상기 제1 및 제2 입력 트랜지스터의 소오스-드레인 사이에 병렬 접속되는 제1 및 제2 가변 트랜지스터회로로 구성되고;
    상기 제1 및 제2 가변 트랜지스터는, 각각
    게이트가 대응하는 상기 제1 및 제2 입력 트랜지스터의 게이트에 연결되어 상기 차동신호를 입력받고, 소오스가 대응하는 상기 제1 및 제2 입력 트랜지스터의 소오스에 접속된 제1 TFT와,
    드레인이 상기 제1극성 TFT의 드레인에 연결되고, 소오스가 대응하는 상기 제1 및 제2 입력 트랜지스터의 드레인에 연결된 제2 TFT와,
    상기 제2 TFT의 게이트에 연결되어 상기 제2 TFT의 온/오프를 제어하는 스위치수단으로 구성되는 복수개의 보상 트랜지스터 그룹을 포함하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  3. 제 2항에 있어서,
    상기 저전압 차동신호 수신기는 저온 다결정 실리콘 공정을 이용한 박막 트랜지스터(Low Temperature Polycrystalline Silicon Thin Film Transistor; LTPS TFT)로 구성되고,
    상기 가변 트랜지스터회로를 구성하는 트랜지스터는 LTPS TFT인 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  4. 제 3항에 있어서,
    상기 저전압 차동신호 수신기의 출력신호에 근거하여 상기 차동 입력단의 오프셋 전압을 검출하고 상기 오프셋 전압을 제거하도록 상기 복수개의 보상 트랜지스터 그룹의 상기 스위치 수단을 제어하는 오프셋 보상 제어부를 더 포함하여 구성된 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  5. 제 4항에 있어서,
    상기 저전압 차동신호 수신기의 차동 입력단에 데이터 신호의 입력 이전에 소정 시간 동안 테스트 차동신호를 입력하여 오프셋 전압을 보상하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  6. 제 5항에 있어서,
    상기 테스트 차동신호는 스윙 폭이 상기 데이터 신호보다 작은 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  7. 제6항에 있어서,
    상기 오프셋 보상 제어부는,
    상기 저전압 차동신호 수신기의 출력신호를 입력받아 소정의 시간차를 두고 샘플링하여 제1 및 제2 샘플링 신호를 출력하는 샘플러와;
    상기 제1 및 제2 샘플링 신호의 논리 연산을 통해 상기 오프셋 전압의 극성을 판단하여 극성 출력 신호를 출력하는 극성 판단기; 및
    상기 극성 출력 신호에 따라 소정 크기만큼 상기 제1 또는 제2 가변 트랜지스터 회로가 상기 오프셋 전압을 제거하는 피드백 신호를 생성하는 하나 이상의 피드백 신호 생성기를 포함하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  8. 제7항에 있어서,
    상기 소정의 시간차는 상기 차동신호의 변화주기와 동일한 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  9. 제7항에 있어서,
    상기 극성 판단기는 입력받은 상기 제1 및 제2 샘플링 신호의 논리값이 서로 다른 경우에 오프셋 전압이 없는 것으로 판단하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  10. 제7항에 있어서,
    상기 극성 판단기는 상기 제1 및 제2 샘플링 신호의 논리값이 동일한 경우 양(+) 또는 음(-)의 오프셋 전압이 있는 것으로 판단하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  11. 제7항에 있어서,
    상기 샘플러는,
    상기 저전압 차동신호 수신기의 출력신호를 입력받는 제1 D-플립플롭과, 상기 제1 D-플립플롭의 출력을 입력받는 제2 D-플립플롭을 포함하여 구성되고,
    상기 제1 및 제2 샘플링 신호는 각각 상기 제1 및 제2 D-플립플롭의 출력인 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  12. 제11항에 있어서,
    상기 극성 판단기는,
    상기 제1 및 제2 샘플링 신호를 입력으로 하는 제1 NOR 게이트 및 제1 AND 게이트와,
    상기 제1 NOR 게이트 및 제1 AND 게이트의 출력을 각각 입력받는 제3 및 제4 D-플립플롭과,
    상기 제1 AND 게이트와 상기 제3 D-플립플롭의 출력을 입력받는 제1 XNOR 게이트와,
    상기 NOR 게이트와 상기 제4 D-플립플롭의 출력을 입력받는 제2 XNOR 게이트와,
    상기 제1 및 제2 XNOR 게이트의 출력을 입력받는 제2 AND 게이트를 포함하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  13. 제12항에 있어서,
    상기 각 피드백 신호 생성기는,
    상기 제2 AND 게이트의 출력을 입력받는 제5 D-플립플롭과,
    상기 제3 D-플립플롭의 출력 및 상기 제5 D-플립플롭의 출력을 입력받는 제2 NOR 게이트와,
    상기 제4 D-플립플롭의 출력 및 상기 제5 D-플립플롭의 출력을 입력받는 제3 NOR 게이트를 포함하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  14. 제 2항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수개의 보상 트랜지스터 그룹을 구성하는 TFT는 각 그룹끼리 서로 다른 W/L비를 갖는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  15. 제 14항에 있어서,
    상기 서로 다른 W/L비는 축차근사법에 따르는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상회로.
  16. 제2항 내지 제 13항 중 어느 한 항에 기재한 오프셋 보상회로를 포함하여 구성된 것을 특징으로 하는 저전압 차동신호 수신기.
  17. 삭제
  18. 삭제
  19. 저전압 차동신호 수신기의 차동 입력단에 각각 복수개의 TFT를 병렬로 연결하고,
    상기 저전압 차동신호 수신기의 출력신호에 따라 상기 병렬 연결된 복수개의TFT에 대한 W(게이트 폭)/L(게이트 길이)비를 가변하여 상기 차동 입력단 측으로 공급되는 전류량을 조절하여 상기 차동 입력단의 오프셋 전압을 보상하며,
    상기 복수개의 TFT는 각각 서로 다른 W/L비를 가지며,
    상기 서로 다른 W/L비는 축차근사법에 따르는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상방법.
  20. 제 19항에 있어서,
    상기 저전압 차동신호 수신기의 차동 입력단에 데이터 신호의 입력 이전에 소정 시간 동안 테스트 차동신호를 입력하여 오프셋 전압을 보상하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상방법.
  21. 제 20항에 있어서,
    상기 테스트 차동신호는 스윙 폭이 상기 데이터 신호보다 작은 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 보상방법.
  22. 저전압 차동신호 수신기의 오프셋 전압을 보상하는 방법에 있어서,
    (a) 상기 저전압 차동신호 수신기에 테스트 차동신호를 입력하는 단계;
    (b) 상기 저전압 차동신호 수신기의 출력신호를 샘플링하는 단계;
    (c) 상기 샘플링된 출력신호로부터 오프셋 전압의 극성을 판단하는 단계;
    (d) 상기 극성에 따라 오프셋 전압을 축차근사적으로 보상하는 단계; 및
    (e) 상기 저전압 차동신호 수신기에 데이터 신호를 입력하는 단계를 포함하는 저전압 차동신호 수신기의 오프셋 전압 보상 방법.
  23. 제22항에 있어서,
    상기 (d) 단계는,
    (d-1) 상기 극성에 따라 소정 크기로 오프셋 전압을 제거하는 단계; 및
    (d-2) 상기 (b) 단계 내지 (c) 단계를 반복하는 단계를 포함하되,
    상기 극성이 바뀐 경우 상기 (d-1) 단계에서의 제거를 취소하고 상기 (d-1) 단계에서의 상기 소정 크기를 한단위 낮추어 상기 (d-1) 단계 내지 (d-2) 단계를 반복하며, 상기 극성이 바뀌지 않은 경우 상기 (d-1) 단계에서의 상기 소정 크기를 한단위 낮추어 상기 (d-1) 단계 내지 (d-2) 단계를 반복하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 전압 보상 방법.
  24. 제23항에 있어서,
    상기 (b)단계는 상기 저전압 차동신호 수신기의 출력신호를 순차적으로 2회에 걸쳐 샘플링하고,
    상기 (c)단계는, 상기 2회에 걸쳐 샘플링된 2개의 샘플링 신호의 논리값이 서로 다른 경우에 오프셋 전압이 없는 것으로 판단하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 전압 보상 방법.
  25. 제23항에 있어서,
    상기 (b)단계는 상기 저전압 차동신호 수신기의 출력신호를 순차적으로 2회에 걸쳐 샘플링하고,
    상기 (c)단계는, 상기 2회에 걸쳐 샘플링된 2개의 샘플링 신호의 논리값이 동일한 경우 양(+) 또는 음(-)의 오프셋 전압이 있는 것으로 판단하는 것을 특징으로 하는 저전압 차동신호 수신기의 오프셋 전압 보상 방법.
KR1020060013966A 2006-02-14 2006-02-14 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 KR100711514B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060013966A KR100711514B1 (ko) 2006-02-14 2006-02-14 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060013966A KR100711514B1 (ko) 2006-02-14 2006-02-14 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법

Publications (1)

Publication Number Publication Date
KR100711514B1 true KR100711514B1 (ko) 2007-04-27

Family

ID=38182353

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060013966A KR100711514B1 (ko) 2006-02-14 2006-02-14 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법

Country Status (1)

Country Link
KR (1) KR100711514B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116068362A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 测试方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63171007A (ja) 1987-01-09 1988-07-14 Hitachi Ltd Ｆｅｔ利得可変増幅器
JPH07283666A (ja) * 1995-03-31 1995-10-27 Nec Corp 差動増幅回路
JPH097376A (ja) * 1995-06-20 1997-01-10 Hitachi Ltd 強誘電体メモリ
JPH11112287A (ja) 1997-09-30 1999-04-23 Nec Ic Microcomput Syst Ltd 可変位相回路
JPH11251881A (ja) 1998-03-05 1999-09-17 Fujitsu Ten Ltd Ｆｅｔおよびコンパレータ並びに差動増幅器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63171007A (ja) 1987-01-09 1988-07-14 Hitachi Ltd Ｆｅｔ利得可変増幅器
JPH07283666A (ja) * 1995-03-31 1995-10-27 Nec Corp 差動増幅回路
JPH097376A (ja) * 1995-06-20 1997-01-10 Hitachi Ltd 強誘電体メモリ
JPH11112287A (ja) 1997-09-30 1999-04-23 Nec Ic Microcomput Syst Ltd 可変位相回路
JPH11251881A (ja) 1998-03-05 1999-09-17 Fujitsu Ten Ltd Ｆｅｔおよびコンパレータ並びに差動増幅器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116068362A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 测试方法及装置
CN116068362B (zh) * 2023-04-06 2023-09-01 长鑫存储技术有限公司 测试方法及装置

Similar Documents

Publication Publication Date Title
US6664943B1 (en) Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
KR100420455B1 (ko) 레벨 변환 회로 및 이를 사용한 액정 표시 장치
EP1189191A2 (en) Charge/discharge circuit for a flat panel display driver
JP2010534380A (ja) しきい値電圧補償を持つシフトレジスタ回路
US20070001985A1 (en) Display device
US7764264B2 (en) Display device with bidirectional shift register and set-reset flip flops with capacitors that use scanning direction control signals as setting and resetting potentials
US9590560B2 (en) Summing amplifier and method thereof
WO2014166251A1 (zh) 移位寄存器单元及栅极驱动电路
JP2009152754A (ja) レベルシフト回路及びそれを用いたドライバと表示装置
CN110782940A (zh) 移位寄存单元、栅极驱动电路、阵列基板及显示装置
CN101162568B (zh) 模拟缓冲器及其补偿操作方法和具有模拟缓冲器的显示器
KR100328537B1 (ko) 전압 레벨 컨버터
Lin et al. Highly reliable a-Si: H TFT gate driver with precharging structure for in-cell touch AMLCD applications
US7852976B2 (en) Bidirectional controlling device for increasing resistance of elements on voltage stress
KR20160043175A (ko) 게이트 구동회로와 이를 이용한 표시장치
KR100711514B1 (ko) 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법
US6590570B1 (en) Comparator, display apparatus using comparator for driving system, and driving method for comparator
CN100550651C (zh) 薄膜晶体管型液晶显示屏源驱动芯片的多阈值数模转换器
WO2004042691A1 (ja) サンプルホールド回路およびそれを用いた画像表示装置
CN1720661B (zh) 差分电路
JP2000242209A (ja) デジタルアナログ変換回路およびこれを搭載した液晶表示装置
US7639227B2 (en) Integrated circuit capable of synchronizing multiple outputs of buffers
KR100922926B1 (ko) 액정표시장치의 구동장치 및 그 구동방법
JP2004350256A (ja) オフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置
JPH07168154A (ja) 薄膜トランジスタ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110411

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee