JPS63171007A - Ｆｅｔ利得可変増幅器 - Google Patents
Ｆｅｔ利得可変増幅器Info
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- JPS63171007A JPS63171007A JP160887A JP160887A JPS63171007A JP S63171007 A JPS63171007 A JP S63171007A JP 160887 A JP160887 A JP 160887A JP 160887 A JP160887 A JP 160887A JP S63171007 A JPS63171007 A JP S63171007A
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- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 241000134884 Ericales Species 0.000 description 1
- KSCFJBIXMNOVSH-UHFFFAOYSA-N dyphylline Chemical compound O=C1N(C)C(=O)N(C)C2=C1N(CC(O)CO)C=N2 KSCFJBIXMNOVSH-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ増幅器のうち、利得可変増幅器に係
り、特にＧａＡｓ−ＦＥＴ等を用いた超高速光通信用受
信回路に好適な利得可変増幅器に関する。
り、特にＧａＡｓ−ＦＥＴ等を用いた超高速光通信用受
信回路に好適な利得可変増幅器に関する。
従来、例えば、「モノリシックＩＣ化超広帯域増幅器」
、７７頁１図６．ｉｔ子通信学会 半導体・トランジス
タ研、５ＳＤ８１−９９に記載されているように、光通
信用受信回路に使用されていたバイポーラトランジスタ
を用いた利得可変増幅器は、最大利得と最小利得を与え
る２つの差動対から構成されており、各々２つの差動対
の利得を加算して共通の負荷ＲＬから出力を取り出して
いる。第２図に従来回路の概念図を示す。図において、
最大利得を与える差動対トランジスタをＱ１／Ｑ２、最
小利得を与える差動対トランジスタをＱ３／Ｑ４、利得
制御用の差動対トランジスタをＱ５／Ｑ６とし、定電流
源電流を工とすると、最大利得、最小利得及び利得可変
幅は以下のように表わせる。
、７７頁１図６．ｉｔ子通信学会 半導体・トランジス
タ研、５ＳＤ８１−９９に記載されているように、光通
信用受信回路に使用されていたバイポーラトランジスタ
を用いた利得可変増幅器は、最大利得と最小利得を与え
る２つの差動対から構成されており、各々２つの差動対
の利得を加算して共通の負荷ＲＬから出力を取り出して
いる。第２図に従来回路の概念図を示す。図において、
最大利得を与える差動対トランジスタをＱ１／Ｑ２、最
小利得を与える差動対トランジスタをＱ３／Ｑ４、利得
制御用の差動対トランジスタをＱ５／Ｑ６とし、定電流
源電流を工とすると、最大利得、最小利得及び利得可変
幅は以下のように表わせる。
・・・（１）
１ ＋ ＲＦ！ｚ・Ｉ ／ ２ ＶＴ
ここでＶ Ｔ ＝ ２５ ｍ Ｖ テアル。
最大利得は（１）式においてＲ１１！工＝０とすれば、
第２図の回路構成となり最も高利得が得られる。
第２図の回路構成となり最も高利得が得られる。
ここで最大利得の上限は、利得増加に伴う帯域劣化の制
限と、ＲＬ・工で表わされる電圧降下に伴う回路飽和の
制限から決定される。また、最小利得の下限は、ＲＥ２
・Ｉで表わされる電圧降下に伴う回路飽和の制限から決
定される。従って、回路飽和に関しては、次の式が成立
つ。
限と、ＲＬ・工で表わされる電圧降下に伴う回路飽和の
制限から決定される。また、最小利得の下限は、ＲＥ２
・Ｉで表わされる電圧降下に伴う回路飽和の制限から決
定される。従って、回路飽和に関しては、次の式が成立
つ。
Ｒａｚ−Ｉ ＜Ｖｃｃ −Ｒｔ、・Ｉ −３・ＶＣＥＥ
”（１）今、出力振幅Ｒ＋、・Ｉ＝ＩＶ、Ｉ＝２
ｍＡとすると、バイポーラトランジスタの場合、Ｖｃｇ
＝０．５−０．７Ｖ程度あれば、安定なトランジスタ領
域で動作するため、（１）式よりＲｔｚ＜ｌｋΩとなる
。
”（１）今、出力振幅Ｒ＋、・Ｉ＝ＩＶ、Ｉ＝２
ｍＡとすると、バイポーラトランジスタの場合、Ｖｃｇ
＝０．５−０．７Ｖ程度あれば、安定なトランジスタ領
域で動作するため、（１）式よりＲｔｚ＜ｌｋΩとなる
。
従って、理想的には、５Ｖ程度の電源電圧が最大利得２
０ｄＢ、利得可変幅３０ｄＢが実現可能である。
０ｄＢ、利得可変幅３０ｄＢが実現可能である。
この回路形式をそのままＦＥＴ回路として置換すること
を考えると、最大利得、最小利得、利得可変幅は次式と
なる。
を考えると、最大利得、最小利得、利得可変幅は次式と
なる。
・・・（３）
ここで１ｇａｓｐ Ｒ２は各々ＱＩ トランジスタの相
互コンダクタンス、及びに定数である。
互コンダクタンス、及びに定数である。
ところでか、ＦＥＴの場合は、安定な動作をするために
Ｖｏｓ＝０．８〜１．２Ｖ８度必要とするため、 Ｒ８・工〈ｖＤＤ−ＲＬ、・■−３・ｖＤｓ ・・・
（５）上式より、Ｒｓ＜２０００となるため、利得可変
幅は高々３ｄＢ程度となってしまう。また最大利得モ、
ＦＥＴが基本的ニｇｌＩが２００〜３００ｍ ｓ ／
ｍｓと低いため、１００μｍのゲート幅でも高々８ｄＢ
程度であり、最大利得、利得可変幅共バイポーラトラン
ジスタ回路に比べ小さいものであった。
Ｖｏｓ＝０．８〜１．２Ｖ８度必要とするため、 Ｒ８・工〈ｖＤＤ−ＲＬ、・■−３・ｖＤｓ ・・・
（５）上式より、Ｒｓ＜２０００となるため、利得可変
幅は高々３ｄＢ程度となってしまう。また最大利得モ、
ＦＥＴが基本的ニｇｌＩが２００〜３００ｍ ｓ ／
ｍｓと低いため、１００μｍのゲート幅でも高々８ｄＢ
程度であり、最大利得、利得可変幅共バイポーラトラン
ジスタ回路に比べ小さいものであった。
上記のように、バイポーラトランジスタ回路では、トラ
ンジスタ動作のために必要なＶＣＥが小さく、従ってエ
ミッタ抵抗ＲＥの大きな値がとれるため、エミッタ抵抗
比によって決まる利得可変幅を拡大することが容易であ
るのに対し、同じ回路形式をＦＥＴ回路として使用する
場合には、トランジスタ動作のために必要なＶｏｓがバ
イポーラトランジスタのｖｃＥに比べ約２倍必要となる
ため、ソース抵抗Ｒｓの値が小さくなり、従って利得可
変幅も約１／１０程度になってしまうという問題点があ
った。またＦＥＴは基本的にバイポーラトランジスタに
比べｇｍが約１１５〜１／１０と小さいため、最大利得
も約１７４程度となってしまうという問題点があった。
ンジスタ動作のために必要なＶＣＥが小さく、従ってエ
ミッタ抵抗ＲＥの大きな値がとれるため、エミッタ抵抗
比によって決まる利得可変幅を拡大することが容易であ
るのに対し、同じ回路形式をＦＥＴ回路として使用する
場合には、トランジスタ動作のために必要なＶｏｓがバ
イポーラトランジスタのｖｃＥに比べ約２倍必要となる
ため、ソース抵抗Ｒｓの値が小さくなり、従って利得可
変幅も約１／１０程度になってしまうという問題点があ
った。またＦＥＴは基本的にバイポーラトランジスタに
比べｇｍが約１１５〜１／１０と小さいため、最大利得
も約１７４程度となってしまうという問題点があった。
本発明の目的は、上記、従来技術に鑑み、この最大利得
及び利得可変幅の劣化を同時に改善する手法を提案する
ことにある。
及び利得可変幅の劣化を同時に改善する手法を提案する
ことにある。
上記目的は、（４）式において、ｇｍｌを大きくし、ｇ
Ｉｌｌ／ ｇ ａｘの比を大きくすることによって達
成できるｅ ｇｍを向上させるには、（４）式に示すよ
うに電流工を大きくするか、ｋ値を大、きくすればよい
が、電流工を大きくすると、Ｒｔ、・工による出力振幅
を増大させてしまうため回路飽和が生じてしまう、そこ
でに値を大きくすることを手段とした。ＦＥＴのゲート
幅とに値は比例関係にあるため、（４）式よりｋｚ及び
ｋｔ／ｋｚ比の向上、即ちＷｚｔを大きくし、Ｗ ｔ
１ ／ Ｗぎ２の比を大きくすることにより最大利得と
利得可変幅の改善が可能となる。つまり、上記目的は、
２つの差動対を、異ったゲート幅をもつＦＥＴで構成す
ることにより、達成される。
Ｉｌｌ／ ｇ ａｘの比を大きくすることによって達
成できるｅ ｇｍを向上させるには、（４）式に示すよ
うに電流工を大きくするか、ｋ値を大、きくすればよい
が、電流工を大きくすると、Ｒｔ、・工による出力振幅
を増大させてしまうため回路飽和が生じてしまう、そこ
でに値を大きくすることを手段とした。ＦＥＴのゲート
幅とに値は比例関係にあるため、（４）式よりｋｚ及び
ｋｔ／ｋｚ比の向上、即ちＷｚｔを大きくし、Ｗ ｔ
１ ／ Ｗぎ２の比を大きくすることにより最大利得と
利得可変幅の改善が可能となる。つまり、上記目的は、
２つの差動対を、異ったゲート幅をもつＦＥＴで構成す
ることにより、達成される。
前記のように、第１図において、２つの差動対に異なっ
たゲート幅のＦＥＴを使用することにより、（４）式で
示すｇ、比、即ちｇｍｉ／ｇｍ２を大きくすることがで
きる。ＦＥＴのに値はゲート幅に比例するため、（４）
式で示したｇ、比はゲート幅の平方根に比例する。従っ
て、Ｗ ｇ ｉ ／ Ｗ ｇ ｘの向上はｋｘ／に２の
向上、ｇ ａｔ／ ｇ ｍ２の向上となり、利得可変幅
を増大させることが可能となる。最大利得に関しても、
帯域の劣化を許容しつる範囲でゲー１” 幅Ｗ ｚ １
を大きくすれば、（３）式において出力振幅Ｒし・工を
大きくせずに、ｇ＋ｍ１を向上させることができ、最大
利得の増大が期待できる。即ち、２つの差動対のゲート
幅比Ｗ ｇ １ ／ Ｗ ｚ ２を向上させることが、
最大利得、利得可変幅を同時に改善することになる。
たゲート幅のＦＥＴを使用することにより、（４）式で
示すｇ、比、即ちｇｍｉ／ｇｍ２を大きくすることがで
きる。ＦＥＴのに値はゲート幅に比例するため、（４）
式で示したｇ、比はゲート幅の平方根に比例する。従っ
て、Ｗ ｇ ｉ ／ Ｗ ｇ ｘの向上はｋｘ／に２の
向上、ｇ ａｔ／ ｇ ｍ２の向上となり、利得可変幅
を増大させることが可能となる。最大利得に関しても、
帯域の劣化を許容しつる範囲でゲー１” 幅Ｗ ｚ １
を大きくすれば、（３）式において出力振幅Ｒし・工を
大きくせずに、ｇ＋ｍ１を向上させることができ、最大
利得の増大が期待できる。即ち、２つの差動対のゲート
幅比Ｗ ｇ １ ／ Ｗ ｚ ２を向上させることが、
最大利得、利得可変幅を同時に改善することになる。
以下、本発明の一実施例を第１図により説明する。上記
で述べたように、Ｗｇｒ、Ｗｅｔ／Ｗ−ｚの向上が最大
利得と利得可変幅の増大を可能にする。
で述べたように、Ｗｇｒ、Ｗｅｔ／Ｗ−ｚの向上が最大
利得と利得可変幅の増大を可能にする。
今、第１図におイテ、入力信号ｖＬ、ｌ、ｖ１１１は、
ＦＥＴＱＩ、Ｑ２及びソース抵抗ＲＳＳを介して接続さ
れたＱ３．Ｑ４により増幅され、負荷抵抗ＲＬの電圧降
下としてＶｏ 、Ｖｏから出力信号が取り出される。こ
のとき、ＶＡＧＣｔ Ｖｒｅｚの直流電圧を制御信号と
して、Ｑ５．Ｑ６のＦＥＴ差動対が上述のＱｌ、Ｑ２或
いはＱ３．Ｑ４のＦＥＴ差動対各々に流れる電流を分配
する機能を果たす、従ってＧＮＤに対し、Ｖｏｏ電源電
圧（例えば５Ｖ）を与えると、制御電圧差ΔＶ＝ＶＡａ
ｃ Ｖｒｅｉに対して定電流源電流Ｉが分配され、第
３図のように出力電圧信号振幅を変化させることが可能
となる。
ＦＥＴＱＩ、Ｑ２及びソース抵抗ＲＳＳを介して接続さ
れたＱ３．Ｑ４により増幅され、負荷抵抗ＲＬの電圧降
下としてＶｏ 、Ｖｏから出力信号が取り出される。こ
のとき、ＶＡＧＣｔ Ｖｒｅｚの直流電圧を制御信号と
して、Ｑ５．Ｑ６のＦＥＴ差動対が上述のＱｌ、Ｑ２或
いはＱ３．Ｑ４のＦＥＴ差動対各々に流れる電流を分配
する機能を果たす、従ってＧＮＤに対し、Ｖｏｏ電源電
圧（例えば５Ｖ）を与えると、制御電圧差ΔＶ＝ＶＡａ
ｃ Ｖｒｅｉに対して定電流源電流Ｉが分配され、第
３図のように出力電圧信号振幅を変化させることが可能
となる。
このとき、最大利得と、利得可変幅は、下式のようにな
る。
る。
１ ＋ ｇ ｌｌｘ・Ｒｓｚ
・・・（３）′
・・・（４）′
例えば、Ｉ ＝２ｍＡ、 Ｒｔ、 ＝５００Ω、 Ｒｓ
ｚ＝：２００Ωの場合、ｋ＝２．５Ｘ１０−８／ Ｗ
ｇ＝ １０μｍとすると、Ｗｇｚ＝２５０μｍ、Ｗｇｚ
＝１０ｐｍの場合には、 ＧＩＩＪＩＸ ＝ １２ ｄ
Ｂ 、 ｄｙ、ｒａｎｇｅ＝１７ｄＢとなる。第４図
には、この一実施例における改善効果を表わす利得の周
波数特性を示す。
ｚ＝：２００Ωの場合、ｋ＝２．５Ｘ１０−８／ Ｗ
ｇ＝ １０μｍとすると、Ｗｇｚ＝２５０μｍ、Ｗｇｚ
＝１０ｐｍの場合には、 ＧＩＩＪＩＸ ＝ １２ ｄ
Ｂ 、 ｄｙ、ｒａｎｇｅ＝１７ｄＢとなる。第４図
には、この一実施例における改善効果を表わす利得の周
波数特性を示す。
図より明らかなように、従来回路に比べ、４ｄＢの高利
得化と１４ｄＢの広利得可変幅化が実現できていること
が分かる。また、ゲート幅比ｗ、１／Ｗ Ｊｌ ｘに対
する利得可変幅の拡大効果を第５図に示す。最小利得を
与える差動対のＦＥＴゲート幅をＷぎ２＝１０μｍと固
定し、Ｗｇｌを変化させたときの利得可変幅の変化は、
（４）１式に示したように、Ｗ ｔ ｘ ／ Ｗ ｔ
ｚの平方根に比例して増加していくことがよく分かる。
得化と１４ｄＢの広利得可変幅化が実現できていること
が分かる。また、ゲート幅比ｗ、１／Ｗ Ｊｌ ｘに対
する利得可変幅の拡大効果を第５図に示す。最小利得を
与える差動対のＦＥＴゲート幅をＷぎ２＝１０μｍと固
定し、Ｗｇｌを変化させたときの利得可変幅の変化は、
（４）１式に示したように、Ｗ ｔ ｘ ／ Ｗ ｔ
ｚの平方根に比例して増加していくことがよく分かる。
実際には、この利得可変幅の上限は、Ｗｇｌの増加によ
る容量値の増加に伴う負荷抵抗との時定数で決まる帯域
仕様から決定される。
る容量値の増加に伴う負荷抵抗との時定数で決まる帯域
仕様から決定される。
また、ＧａＡｓ−ＦＥＴ等の超高速デバイスにおいては
、閾値電圧Ｖｔｈの製造偏差が大きく、±０．２ｖ程度
の変動が考えられる。従って、このＶ ｔ ｈ変動に伴
うｇ、値は約２〜１／２倍の偏差となる場合があり、こ
れにより、利得可変幅の効果は小さくなってしまう可能
性がある６第５図には、Ｖ ｔ ｈが最悪−０，２Ｖ
ばらついた場合の改善効果を示す。従って、この図より
明らかなように、ゲート幅比Ｗ ｚ １ ／ Ｗ ｚ
ｚが２以上であれば、ＦＥＴに特有のＶｔｈ変動に対し
ても、利冒可変幅の改善が十分見込めることになる。
、閾値電圧Ｖｔｈの製造偏差が大きく、±０．２ｖ程度
の変動が考えられる。従って、このＶ ｔ ｈ変動に伴
うｇ、値は約２〜１／２倍の偏差となる場合があり、こ
れにより、利得可変幅の効果は小さくなってしまう可能
性がある６第５図には、Ｖ ｔ ｈが最悪−０，２Ｖ
ばらついた場合の改善効果を示す。従って、この図より
明らかなように、ゲート幅比Ｗ ｚ １ ／ Ｗ ｚ
ｚが２以上であれば、ＦＥＴに特有のＶｔｈ変動に対し
ても、利冒可変幅の改善が十分見込めることになる。
本発明によれば、ゲート幅の違いによって利得可変幅を
改善できるので、例えば同じ最大利得をもつ従来回路が
構成できたとしても、（４）１式より、２Ｎ−／にτ
の利得可変幅の改善効果が期待できる。従って、従来よ
り、バイポーラトランジスタ回路は５Ｖ程度の電源電圧
で動作していたのに対し、ＦＥＴ回路が１２〜１５Ｖ程
度であったのが、バイポーラトランジスタと同じ５Ｖ程
度の電源電圧でＦＥＴ回路を構成した場合の特性に比べ
本発明による回路構成では５倍以上の利得可変幅の改善
効果がある。
改善できるので、例えば同じ最大利得をもつ従来回路が
構成できたとしても、（４）１式より、２Ｎ−／にτ
の利得可変幅の改善効果が期待できる。従って、従来よ
り、バイポーラトランジスタ回路は５Ｖ程度の電源電圧
で動作していたのに対し、ＦＥＴ回路が１２〜１５Ｖ程
度であったのが、バイポーラトランジスタと同じ５Ｖ程
度の電源電圧でＦＥＴ回路を構成した場合の特性に比べ
本発明による回路構成では５倍以上の利得可変幅の改善
効果がある。
第１図は本発明による回路構成図、第２図はバイポーラ
トランジスタを用いた従来回路構成図、第３図は従来回
路をＦＥＴ回路として置き直した回路と本発明による回
路との特性比較図、第４図はゲート幅比Ｗ ｘ ｓ ／
Ｗ ｚ ｘに対す利得可変幅の拡大を示す図、第５図
はＶｔｈがばらついた場合の改善効果を示す図である。 １・・・トランジスタ（バイポーラ１ヘランジスタ又は
ＦＥＴ）、２・・・１とは異なるゲート幅のトランジ第
／ 閉 ５ 鮫を夜源 第 ２ 図 ／ トラ、ンジスタ ３．１７ＬＡｊ九 ５ 逆電ｊた看、 筈 ３ 記
トランジスタを用いた従来回路構成図、第３図は従来回
路をＦＥＴ回路として置き直した回路と本発明による回
路との特性比較図、第４図はゲート幅比Ｗ ｘ ｓ ／
Ｗ ｚ ｘに対す利得可変幅の拡大を示す図、第５図
はＶｔｈがばらついた場合の改善効果を示す図である。 １・・・トランジスタ（バイポーラ１ヘランジスタ又は
ＦＥＴ）、２・・・１とは異なるゲート幅のトランジ第
／ 閉 ５ 鮫を夜源 第 ２ 図 ／ トラ、ンジスタ ３．１７ＬＡｊ九 ５ 逆電ｊた看、 筈 ３ 記
Claims (1)
- 【特許請求の範囲】 １、利得の異なる２つのＦＥＴ差動対とそれらの差動対
に各々ドレインが接続された別のもう１つの差動対と、
上記２つの差動対のドレインに共有された負荷抵抗から
成る利得加算型利得可変増幅器において、異なったゲー
ト幅を有するＦＥＴを用いて上記２つの差動対を構成す
ることを特徴とするＦＥＴ利得可変増幅器。 ２、特許請求の範囲第１項において、２つのＦＥＴ差動
対のゲート幅比が２以上の異なったゲート幅のＦＥＴで
構成した利得可変増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP160887A JPS63171007A (ja) | 1987-01-09 | 1987-01-09 | Ｆｅｔ利得可変増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP160887A JPS63171007A (ja) | 1987-01-09 | 1987-01-09 | Ｆｅｔ利得可変増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63171007A true JPS63171007A (ja) | 1988-07-14 |
Family
ID=11506214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP160887A Pending JPS63171007A (ja) | 1987-01-09 | 1987-01-09 | Ｆｅｔ利得可変増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63171007A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278712A (ja) * | 1991-03-07 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 波形整形回路 |
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
| KR100711514B1 (ko) | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 |
-
1987
- 1987-01-09 JP JP160887A patent/JPS63171007A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278712A (ja) * | 1991-03-07 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 波形整形回路 |
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
| KR100711514B1 (ko) | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 |
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