JPS63292710A - 集積回路 - Google Patents
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- JPS63292710A JPS63292710A JP63085492A JP8549288A JPS63292710A JP S63292710 A JPS63292710 A JP S63292710A JP 63085492 A JP63085492 A JP 63085492A JP 8549288 A JP8549288 A JP 8549288A JP S63292710 A JPS63292710 A JP S63292710A
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- 239000003990 capacitor Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45659—Controlling the loading circuit of the differential amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/127—Structure or manufacture of heads, e.g. inductive
- G11B5/31—Structure or manufacture of heads, e.g. inductive using thin films
- G11B5/3109—Details
- G11B5/3116—Shaping of layers, poles or gaps for improving the form of the electrical signal transduced, e.g. for shielding, contour effect, equalizing, side flux fringing, cross talk reduction between heads or between heads and information tracks
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- H03F2203/45008—Indexing scheme relating to differential amplifiers the addition of two signals being made by a resistor addition circuit for producing the common mode signal
-
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- H03F2203/45402—Indexing scheme relating to differential amplifiers the CMCL comprising a buffered addition circuit, i.e. the signals are buffered before addition, e.g. by a follower
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45418—Indexing scheme relating to differential amplifiers the CMCL comprising a resistor addition circuit
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- H03F2203/45424—Indexing scheme relating to differential amplifiers the CMCL comprising a comparator circuit
-
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Steering Control In Accordance With Driving Conditions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ集積半導体回路、より詳細には、アナ
ログ増幅器回路に関する。
ログ増幅器回路に関する。
平衡出力アナログ差動（あるいは“差′）増幅器回路は
、これにペアのアナログ入力信号が加えられ、そしてこ
れから増幅されたペアの平衡アナログ出力信号が出力さ
れるような回路である。つまり、ペアの入力アナログ電
圧信号ｖｌ及びｖ２に応答して、この増幅器は平衡され
たペアの増幅された出力アナログ信号ｖ１及びｖ２を生
成する。この出力信号ｖ１及びｖ２は実質的に規模か等
しく極性が反対の増幅された電圧である。つまり、（Ｖ
ｌ−Ｖ２）＝Ｇ（ｖｌ−ｖ２）てあり、ここで、Ｇは増
幅器の利得を表わし、又同時に、Ｖ１＋Ｖ２＝Ｏ１或は
Ｖ ｌ ＝−Ｖ２である。つまり、これら出力は入力信
号ｖｌ及びｖ２の電圧の値に拘らず平衡される。平衡出
力のこの状況は増幅器によって共通モード成分か排除さ
れた状況、つまり、任意の等しい２つの入力ｖｌ及びｖ
２ （ｖｌ＝ｖ２）に応答して、出力Ｖｌ及びｖ２か両
方ともゼロに等しくなる、つまり、Ｖｌ＝Ｖ２＝Ｏとな
るような状況であることに注意する。
、これにペアのアナログ入力信号が加えられ、そしてこ
れから増幅されたペアの平衡アナログ出力信号が出力さ
れるような回路である。つまり、ペアの入力アナログ電
圧信号ｖｌ及びｖ２に応答して、この増幅器は平衡され
たペアの増幅された出力アナログ信号ｖ１及びｖ２を生
成する。この出力信号ｖ１及びｖ２は実質的に規模か等
しく極性が反対の増幅された電圧である。つまり、（Ｖ
ｌ−Ｖ２）＝Ｇ（ｖｌ−ｖ２）てあり、ここで、Ｇは増
幅器の利得を表わし、又同時に、Ｖ１＋Ｖ２＝Ｏ１或は
Ｖ ｌ ＝−Ｖ２である。つまり、これら出力は入力信
号ｖｌ及びｖ２の電圧の値に拘らず平衡される。平衡出
力のこの状況は増幅器によって共通モード成分か排除さ
れた状況、つまり、任意の等しい２つの入力ｖｌ及びｖ
２ （ｖｌ＝ｖ２）に応答して、出力Ｖｌ及びｖ２か両
方ともゼロに等しくなる、つまり、Ｖｌ＝Ｖ２＝Ｏとな
るような状況であることに注意する。
更に、平衡出力増幅器（Ｖｌ＝−Ｖ２）は夫々入力ｖｌ
及びｖ２の任意の増分Ｄｖｌ及びＤｖ２に応答して、出
力の対応する増分ＤＶＩ＋ＤＶ２が実質的ニ関係ＤＶ１
＋ＤＶ２＝Ｏ或はＤＶ１＝−ＤＶ２を満たすことを確保
することに注意する。つまり、そのままであればＤＶｌ
の規模（絶対値）をＤＶ２の規模からずらすような増幅
器応答の非線形性が補償され、平衡出力増幅器の場合に
はＤＶＩ及びＤＶ２の規模か常に実質的に等しくされる
。換言すれば、平衡出力増幅器においては、共通モード
出力成分が、これが入力内の共通モードに起因しようが
、又は例えば、増幅器応答の非線形性のような内在の共
通モードであろうが抑制される。
及びｖ２の任意の増分Ｄｖｌ及びＤｖ２に応答して、出
力の対応する増分ＤＶＩ＋ＤＶ２が実質的ニ関係ＤＶ１
＋ＤＶ２＝Ｏ或はＤＶ１＝−ＤＶ２を満たすことを確保
することに注意する。つまり、そのままであればＤＶｌ
の規模（絶対値）をＤＶ２の規模からずらすような増幅
器応答の非線形性が補償され、平衡出力増幅器の場合に
はＤＶＩ及びＤＶ２の規模か常に実質的に等しくされる
。換言すれば、平衡出力増幅器においては、共通モード
出力成分が、これが入力内の共通モードに起因しようが
、又は例えば、増幅器応答の非線形性のような内在の共
通モードであろうが抑制される。
平衡出力差動増幅器は、この２つの平衡出力のために、
対称回路トポロジーとの関連で有利に使用できる。例え
ば、アナログ集積回路の分野においては、対称網が継続
した時間内及びスイッチド キャパシタのばらつきの両
方におけるパワー供給ノイズの排除及び集積回路フィル
タのダイナミック レンジの両方を向上するために用い
られているが、平衡出力差動増幅器はこのような集積回
路フィルタ内にこの中の信号を増幅する目的で有利に使
用できる。
対称回路トポロジーとの関連で有利に使用できる。例え
ば、アナログ集積回路の分野においては、対称網が継続
した時間内及びスイッチド キャパシタのばらつきの両
方におけるパワー供給ノイズの排除及び集積回路フィル
タのダイナミック レンジの両方を向上するために用い
られているが、平衡出力差動増幅器はこのような集積回
路フィルタ内にこの中の信号を増幅する目的で有利に使
用できる。
合衆国特許第３，７８６，３６２号は平衡出力アナログ
差動増幅器回路を開示す゛るが、益では出力内の共通モ
ード成分の共通モード検出器か帰還制御信号をペアの可
変負荷に供給し、これら負荷はこの増幅器回路の差動入
力段内に接続される。帰還信号は夫々の負荷インピーダ
ンス、従って、それらの対応する電圧降下を変化させ、
共通モード成分は抑制されるようにな゛る。然し、この
増幅器回路は入力信号がその入力信号が加えられる（増
幅器入力段内の）トランジスタの両方をオフにするよう
な値となったとき帰還信号が出力内の共通モードを抑制
する能力を失うという問題を持つ。従って、増幅器回路
か共通モードを正しく抑制しようとするためにはこの入
力信号を制限せねばならない。
差動増幅器回路を開示す゛るが、益では出力内の共通モ
ード成分の共通モード検出器か帰還制御信号をペアの可
変負荷に供給し、これら負荷はこの増幅器回路の差動入
力段内に接続される。帰還信号は夫々の負荷インピーダ
ンス、従って、それらの対応する電圧降下を変化させ、
共通モード成分は抑制されるようにな゛る。然し、この
増幅器回路は入力信号がその入力信号が加えられる（増
幅器入力段内の）トランジスタの両方をオフにするよう
な値となったとき帰還信号が出力内の共通モードを抑制
する能力を失うという問題を持つ。従って、増幅器回路
か共通モードを正しく抑制しようとするためにはこの入
力信号を制限せねばならない。
平衡出力アナログ差動増幅器回路の上述の問題は負の帰
還制御信号を使用して、この増幅器の差入力膜内のペア
の入力ブランチから等しい電流を引く様に動作するマツ
チされたペアの電流ステアリング デバイスにより電流
ステアリングを制御することによって解決できる。この
帰還信号はこの回路の出力段内の共通モード信号成分の
検出器によって供給され、これにより出力段の共通モー
ド成分は入力信号によって入力段内の両方のトランジス
タがオフにされたときでさえも減少される。
還制御信号を使用して、この増幅器の差入力膜内のペア
の入力ブランチから等しい電流を引く様に動作するマツ
チされたペアの電流ステアリング デバイスにより電流
ステアリングを制御することによって解決できる。この
帰還信号はこの回路の出力段内の共通モード信号成分の
検出器によって供給され、これにより出力段の共通モー
ド成分は入力信号によって入力段内の両方のトランジス
タがオフにされたときでさえも減少される。
出力増幅器セクションは非ゼロ共通モード伝送特性、並
びに非ゼロ差七−ト伝送特性をもつ双入力双出力セクシ
ョンである。つまり、共通モード或は差モード入力の変
動に応答して、夫々共通モード或は差モード入力に大き
な変動が生成される。ここで用いられる用語゛°双入力
双出力増幅器セクション”は又２つの並列の単一人力単
一出力増幅器セクションの場合も含み、用語“セクショ
ン”は１つ或は複数の段を含む。更に、出力増幅器セク
ションの第１及び第２の入力ノードからこの第１及び第
２の出力端子への対応する信号経路は出力信号内のスプ
リアス位相シフトを避けるためにマツチされる（実質的
に同一にされる）。
びに非ゼロ差七−ト伝送特性をもつ双入力双出力セクシ
ョンである。つまり、共通モード或は差モード入力の変
動に応答して、夫々共通モード或は差モード入力に大き
な変動が生成される。ここで用いられる用語゛°双入力
双出力増幅器セクション”は又２つの並列の単一人力単
一出力増幅器セクションの場合も含み、用語“セクショ
ン”は１つ或は複数の段を含む。更に、出力増幅器セク
ションの第１及び第２の入力ノードからこの第１及び第
２の出力端子への対応する信号経路は出力信号内のスプ
リアス位相シフトを避けるためにマツチされる（実質的
に同一にされる）。
図面はユーティリティ手段Ｕ、例えば、アナログ フィ
ルタ回路或はフィルタ回路の一部によって使用するため
に、夫々出力端子ｌｏｔ及び１０２の所に平衡出力信号
Ｖｌ及びｖ２を生成するために入力信号ｖｌ及びｖ２の
平衡増幅を行なうための増幅器回路１００を示す。増幅
器回路ｌＯＯはユーティリティ手段Ｕと一体となって、
典型的には、単一の半導体チップ内に集積され、モノリ
シック半導体回路を形成する。増幅器回路１００の入力
段は入力ＭＯＳトランジスタＭｌ及びＭ２の差動ペア（
ｄｉｆｆｅｒｅｎ−ｔｉａｌ ｐａｉｒ）によって形成
されるペアのブランチを持つ。ペアの入力ＭＯＳトラン
ジスタＭｌ及びＭ２は、両方とも、典型的には、ｎ−チ
ャネルＭＯＳ （Ｎ−ＭＯＳ）エンハンスメント トラ
ンジスタであり、これらのゲート電極端子は夫々入力信
号ｖｌ及びｖ２を受信するために別個に接続され、トレ
イン端子は夫々負荷網２０内の負荷Ｌｌ及びＲ２に接続
される。これらトランジスタのソース端子は一緒に共通
ノードｌＯに接続されるが、これに電流■′の定電流Ｔ
Ａ３０か接続される。これらトランジスタＭｌ及びＭ２
のトレイン端子は又、夫々ノート（ポイント）１１及び
１２に別個に接続され、これによって、入力信号ｖｌ及
びｖ２に応答して。
ルタ回路或はフィルタ回路の一部によって使用するため
に、夫々出力端子ｌｏｔ及び１０２の所に平衡出力信号
Ｖｌ及びｖ２を生成するために入力信号ｖｌ及びｖ２の
平衡増幅を行なうための増幅器回路１００を示す。増幅
器回路ｌＯＯはユーティリティ手段Ｕと一体となって、
典型的には、単一の半導体チップ内に集積され、モノリ
シック半導体回路を形成する。増幅器回路１００の入力
段は入力ＭＯＳトランジスタＭｌ及びＭ２の差動ペア（
ｄｉｆｆｅｒｅｎ−ｔｉａｌ ｐａｉｒ）によって形成
されるペアのブランチを持つ。ペアの入力ＭＯＳトラン
ジスタＭｌ及びＭ２は、両方とも、典型的には、ｎ−チ
ャネルＭＯＳ （Ｎ−ＭＯＳ）エンハンスメント トラ
ンジスタであり、これらのゲート電極端子は夫々入力信
号ｖｌ及びｖ２を受信するために別個に接続され、トレ
イン端子は夫々負荷網２０内の負荷Ｌｌ及びＲ２に接続
される。これらトランジスタのソース端子は一緒に共通
ノードｌＯに接続されるが、これに電流■′の定電流Ｔ
Ａ３０か接続される。これらトランジスタＭｌ及びＭ２
のトレイン端子は又、夫々ノート（ポイント）１１及び
１２に別個に接続され、これによって、入力信号ｖｌ及
びｖ２に応答して。
差電流１１及び１２が負荷網２０から夫々ノード１１及
び１２に向って流れる。これら電流の間の差（１１−１
２）は入力信号ｖｌとｖ２の電圧の間の差（ｖｌ−ｖ２
）に依存する。トランジスタＭｌとＭ２は、負荷Ｌ１と
Ｒ２と一体となって、１つのみの段を持つ入力差増幅器
セクシ１ンを形成する。
び１２に向って流れる。これら電流の間の差（１１−１
２）は入力信号ｖｌとｖ２の電圧の間の差（ｖｌ−ｖ２
）に依存する。トランジスタＭｌとＭ２は、負荷Ｌ１と
Ｒ２と一体となって、１つのみの段を持つ入力差増幅器
セクシ１ンを形成する。
ノート１１及び１２は、１つのみの段、典型的にはマツ
チされた（実質的に同一の）反転演算増幅器セクション
５１及び５２の並列ペアをもつ双入力双出力増幅器出力
セクションＡの入力端子に別個に接続される。演算増幅
器セクション５１及び５２は、夫々典型的には、通常、
インバータによって形成される１つの段をもつ、増幅器
セクション５１及び５２がマツチされているため、これ
らを通じての信号経路は等しい。この増幅器セクション
Ａは、夫々増幅器回路１００の出力端子１０１及び１０
２の所にユーティリティ手段Ｕによって使用するための
出力■１及びｖ２を生成する。共通モード信号検出器Ｃ
ＭＳＤが帰遷電圧制御信号ｆを生成するために回路１０
０の出力端子１０１及び１０２に接続される。典型的に
は、共通モード信号検出器ＣＭＳＤか出力端子ｌｏｔと
１０２の間に一緒に直列に接続されたペアのマツチされ
た（実質的に同一の）抵抗Ｒ１及びＲ２によって形成さ
れ、帰還信号ｆはこのマツチされた抵抗Ｒ１とＲ２の間
の中間に位置するＣＭＳＤの出力端子Ｆの所に生成され
る。
チされた（実質的に同一の）反転演算増幅器セクション
５１及び５２の並列ペアをもつ双入力双出力増幅器出力
セクションＡの入力端子に別個に接続される。演算増幅
器セクション５１及び５２は、夫々典型的には、通常、
インバータによって形成される１つの段をもつ、増幅器
セクション５１及び５２がマツチされているため、これ
らを通じての信号経路は等しい。この増幅器セクション
Ａは、夫々増幅器回路１００の出力端子１０１及び１０
２の所にユーティリティ手段Ｕによって使用するための
出力■１及びｖ２を生成する。共通モード信号検出器Ｃ
ＭＳＤが帰遷電圧制御信号ｆを生成するために回路１０
０の出力端子１０１及び１０２に接続される。典型的に
は、共通モード信号検出器ＣＭＳＤか出力端子ｌｏｔと
１０２の間に一緒に直列に接続されたペアのマツチされ
た（実質的に同一の）抵抗Ｒ１及びＲ２によって形成さ
れ、帰還信号ｆはこのマツチされた抵抗Ｒ１とＲ２の間
の中間に位置するＣＭＳＤの出力端子Ｆの所に生成され
る。
マツチされた（実質的に同一の）電流ステアリング デ
バイス（ｃｕｒｒｅｎｔ ｓｔｅｅｒｉｎｇ ｄｅｖｉ
ｃｅ）ＣＳＩ及びＣＳ２のペアの個々は、夫々共通モー
ド信号検出器ＣＭＳＤの出力端子Ｆに接続された別個の
制御端子４１及び４２を持ち、これによってこれら電流
ステアリング デバイスの両方が同一帰還信号ｆによっ
て制御される。電流ステアリング デバイスＣＳＩは３
つの電流運搬端子（ｃｕｒｒｅｎｔ−ｃａｒｒｙｉｎｇ
ｔｅｒｍｉｎａｌ） ｌ ３ 。
バイス（ｃｕｒｒｅｎｔ ｓｔｅｅｒｉｎｇ ｄｅｖｉ
ｃｅ）ＣＳＩ及びＣＳ２のペアの個々は、夫々共通モー
ド信号検出器ＣＭＳＤの出力端子Ｆに接続された別個の
制御端子４１及び４２を持ち、これによってこれら電流
ステアリング デバイスの両方が同一帰還信号ｆによっ
て制御される。電流ステアリング デバイスＣＳＩは３
つの電流運搬端子（ｃｕｒｒｅｎｔ−ｃａｒｒｙｉｎｇ
ｔｅｒｍｉｎａｌ） ｌ ３ 。
１４及び１５をもつが、これらは夫々別個に電流■の電
流源３１、負荷網２０内の負荷Ｌ３゜及びノート１１に
接続される。一方、電流ステアリング デバイスＣＳ２
は３つの電流運搬端子１７．１８．１９をもち、これら
は夫々別個に又電流■の電源３２、負荷網２０内の負荷
Ｌ４、及びノード１２に接続される。電流源３０．３１
及び３２は全て電源ｖＳＳに接続される。電流■と■′
は必須ではないが便宜的に同一にされる。
流源３１、負荷網２０内の負荷Ｌ３゜及びノート１１に
接続される。一方、電流ステアリング デバイスＣＳ２
は３つの電流運搬端子１７．１８．１９をもち、これら
は夫々別個に又電流■の電源３２、負荷網２０内の負荷
Ｌ４、及びノード１２に接続される。電流源３０．３１
及び３２は全て電源ｖＳＳに接続される。電流■と■′
は必須ではないが便宜的に同一にされる。
負荷Ｌｌ及びＲ２はマツチされたペアを構成する。つま
り、負荷Ｌ３と負荷Ｌ４のインピーダンス抵抗は互いに
等しい。同様に、負荷Ｌ３及びＲ４もマツチされたペア
を構成する。負荷Ｌ３とＲ４と同一電流を運ぶため、そ
の端子の１つがＶＤＤに接続され、その他か両方ともノ
ート１４及びノード１９に接続された単一・負荷に統合
できる。
り、負荷Ｌ３と負荷Ｌ４のインピーダンス抵抗は互いに
等しい。同様に、負荷Ｌ３及びＲ４もマツチされたペア
を構成する。負荷Ｌ３とＲ４と同一電流を運ぶため、そ
の端子の１つがＶＤＤに接続され、その他か両方ともノ
ート１４及びノード１９に接続された単一・負荷に統合
できる。
電流ステアリング デバイスＣ３Ｉはマツチされたペア
（実質的に同一）のｎ−チャネルＭＯＳ （Ｎ−ＭＯＳ
）エンハンスメント トランジスタＭ３及びＭ５から都
合良く形成される。
（実質的に同一）のｎ−チャネルＭＯＳ （Ｎ−ＭＯＳ
）エンハンスメント トランジスタＭ３及びＭ５から都
合良く形成される。
Ｍ３及びＭ５のソース端子Ｓは一緒にＣＳＩの端子１３
に接続され、Ｍ３及びＭ５のトレイン端子は別個に夫々
Ｃ８ｌの端子１４と１５に接続される。Ｍ５のゲート端
子はアース電位に接続され、Ｍ３のゲート端子は電流ス
テアリング デバイスＣ５ｌの制御端子４１に接続され
る。他方の電流ステアリング デバイスＣ３２は同様に
マツチされたペアのＭＯＳエンハンスメント トランジ
スタＭ４及びＭ６にて形成される。これらトランジスタ
は図面に示される如＜Ｃ３Ｉ内のＭ３及びＭ５と同様に
接続される。増幅器Ａが非反転増８幅器と置換された場
合は、Ｍ３及びＭ５のゲートへの接続並びにＭ４及びＭ
６のゲート端子への接続を相互交換し、Ｍ３及びＭ４の
ゲート端子かアースに接続され、Ｍ５及びＭ６のゲート
端子が検出器ＣＭＳＤの出力端子Ｆに接続されるように
すべきである。
に接続され、Ｍ３及びＭ５のトレイン端子は別個に夫々
Ｃ８ｌの端子１４と１５に接続される。Ｍ５のゲート端
子はアース電位に接続され、Ｍ３のゲート端子は電流ス
テアリング デバイスＣ５ｌの制御端子４１に接続され
る。他方の電流ステアリング デバイスＣ３２は同様に
マツチされたペアのＭＯＳエンハンスメント トランジ
スタＭ４及びＭ６にて形成される。これらトランジスタ
は図面に示される如＜Ｃ３Ｉ内のＭ３及びＭ５と同様に
接続される。増幅器Ａが非反転増８幅器と置換された場
合は、Ｍ３及びＭ５のゲートへの接続並びにＭ４及びＭ
６のゲート端子への接続を相互交換し、Ｍ３及びＭ４の
ゲート端子かアースに接続され、Ｍ５及びＭ６のゲート
端子が検出器ＣＭＳＤの出力端子Ｆに接続されるように
すべきである。
電流ステアリング デバイスＣ５Ｉ（及び同様にユニー
クネス デバイス（ｕｎ １ｑｕｅｎｅｓｓｄｅｖｉｃ
ｅ） ＣＳ ２ ）かユニークネス特性（ｕｎｉｑｕｅ
−ｎｅｓｓ ｐｒｅｐｅｒｔｙ）をもち、電源３１によ
って供給される任意のＩに対して、端子１５に流れる電
流ｉか帰還電圧ｆによって一意的に決定されることに注
意する。このユニークネス特性は、例えば、図面に示さ
れるようなタイプの電流源ＣＳＩ及びＣＳ２とノード１
４及び１９の所かｖＳＳに対して十分に高い値の電圧を
保持するような（例えば電流ステアリング デバイス内
のトランジスタが飽和状態、つまりトランジスタ内の電
源がゲート→ソース電圧のみに依存し、トレイン電圧に
依存しない状態となるような）負荷網２０内の十分なパ
ワー供給電圧ＶＤＤ及び負荷Ｌ３及びＬ４とを共に用い
ることによって得られる。このような状態下においては
、任意のＩ及びｆに対して、例えば、ＣＳｔの端子１３
の所の電圧はＣＳＩの端子１４に流れる電流にノート１
１からＣＳＩの端子１５に流れる電流ｉが加わって電源
３１によって供給される電流■が決定されるように一意
的に決定される値を自動的に達成する。同時に、この状
態においては、電流ｉ自体が！及びｆによって一意的に
決定され、従って、ノート１１からＣＳＩが引き出す電
流ｉはＩ及びｆによって一意的に決定される。同様に、
他方のステアリング デバイスＣ３２がノード１２から
引き出す電流ｉも同様に一意的に決定される。
クネス デバイス（ｕｎ １ｑｕｅｎｅｓｓｄｅｖｉｃ
ｅ） ＣＳ ２ ）かユニークネス特性（ｕｎｉｑｕｅ
−ｎｅｓｓ ｐｒｅｐｅｒｔｙ）をもち、電源３１によ
って供給される任意のＩに対して、端子１５に流れる電
流ｉか帰還電圧ｆによって一意的に決定されることに注
意する。このユニークネス特性は、例えば、図面に示さ
れるようなタイプの電流源ＣＳＩ及びＣＳ２とノード１
４及び１９の所かｖＳＳに対して十分に高い値の電圧を
保持するような（例えば電流ステアリング デバイス内
のトランジスタが飽和状態、つまりトランジスタ内の電
源がゲート→ソース電圧のみに依存し、トレイン電圧に
依存しない状態となるような）負荷網２０内の十分なパ
ワー供給電圧ＶＤＤ及び負荷Ｌ３及びＬ４とを共に用い
ることによって得られる。このような状態下においては
、任意のＩ及びｆに対して、例えば、ＣＳｔの端子１３
の所の電圧はＣＳＩの端子１４に流れる電流にノート１
１からＣＳＩの端子１５に流れる電流ｉが加わって電源
３１によって供給される電流■が決定されるように一意
的に決定される値を自動的に達成する。同時に、この状
態においては、電流ｉ自体が！及びｆによって一意的に
決定され、従って、ノート１１からＣＳＩが引き出す電
流ｉはＩ及びｆによって一意的に決定される。同様に、
他方のステアリング デバイスＣ３２がノード１２から
引き出す電流ｉも同様に一意的に決定される。
Ｃ８ｌとＣ３２がマツチされるため、これらの対応する
端子１３及び１７の所で発生する電圧は等しく、従って
、これら端子は別個に２つの別個の電源３１及び３２に
接続するかわりにオプション的に一緒に２１の単一電流
源に接続することができる。この場合は、ＭＯＳ）−ラ
ンジスタＭ３及びＭ４は倍のサイズ（倍のチャネル幅）
の単一トランジスタに統合できる。
端子１３及び１７の所で発生する電圧は等しく、従って
、これら端子は別個に２つの別個の電源３１及び３２に
接続するかわりにオプション的に一緒に２１の単一電流
源に接続することができる。この場合は、ＭＯＳ）−ラ
ンジスタＭ３及びＭ４は倍のサイズ（倍のチャネル幅）
の単一トランジスタに統合できる。
負荷Ｌ１．Ｌ２、Ｌ３、及びＬ４の個々は、典型的には
、そのゲート端子がそのトレイン端子に接続され、その
ソース端子かパワー供給ＶＤＤ、典型的には、＋５ボル
トに接続されたＰ−ＭＯＳエンハンスメント トランジ
スタによって形成される。別の方法として、Ｌｌ及びＬ
２を形成するトランジスタのゲート端子を別個に夫々ノ
ード１４及び１９に接続することもできる。電流ｌＡ３
０．３１．３２の個々は、典型的には、そのソース端子
がパワー源ｖＳＳ、典型的には、−５ボルト、そしてゲ
ート端子か適当な中間電圧バイアス供給、典型的には、
−３，５ボルトに接続されたＮ−ＭＯＳエンハンスメン
ト トランジスタによって形成される。反転演算増幅器
５１及び５２の個々は、典型的には、Ｎ−ＭＯＳエンハ
ンスメント トランジスタによって典型的に形成される
電源と直列に接続されたＰ−ＭＯＳエンハンスメント入
力トランジスタによって形成されるインバータである。
、そのゲート端子がそのトレイン端子に接続され、その
ソース端子かパワー供給ＶＤＤ、典型的には、＋５ボル
トに接続されたＰ−ＭＯＳエンハンスメント トランジ
スタによって形成される。別の方法として、Ｌｌ及びＬ
２を形成するトランジスタのゲート端子を別個に夫々ノ
ード１４及び１９に接続することもできる。電流ｌＡ３
０．３１．３２の個々は、典型的には、そのソース端子
がパワー源ｖＳＳ、典型的には、−５ボルト、そしてゲ
ート端子か適当な中間電圧バイアス供給、典型的には、
−３，５ボルトに接続されたＮ−ＭＯＳエンハンスメン
ト トランジスタによって形成される。反転演算増幅器
５１及び５２の個々は、典型的には、Ｎ−ＭＯＳエンハ
ンスメント トランジスタによって典型的に形成される
電源と直列に接続されたＰ−ＭＯＳエンハンスメント入
力トランジスタによって形成されるインバータである。
例えば、帰還に起因するような不安定性を避けるための
増幅器Ａ内の位相遅延の補償は個々のインバータ内にお
いて抵抗−コンデンサの直列の組合わせ、例えば、図面
に示されるようにインバータの入力ノードと出力ノート
の間に接続された夫々ｒ１．ｃｌ及びｒ２及びＣ２によ
って達成できる。これら抵抗−コンデンサの組合わせは
共通モード信号及び差モード信号内の両方の位相シフト
を同時に補償することに注意する。
増幅器Ａ内の位相遅延の補償は個々のインバータ内にお
いて抵抗−コンデンサの直列の組合わせ、例えば、図面
に示されるようにインバータの入力ノードと出力ノート
の間に接続された夫々ｒ１．ｃｌ及びｒ２及びＣ２によ
って達成できる。これら抵抗−コンデンサの組合わせは
共通モード信号及び差モード信号内の両方の位相シフト
を同時に補償することに注意する。
動作において、出力の共通モード成分（Ｖｌ＋Ｖ２）／
２か、正であるとすると、帰還信号ｆは同様に正となる
。これに応答して、電流ステアリング デバイスＣ８ｌ
及びＣ３２は夫々ノード１１及び１２からより多くの電
流を引き出し、これによって電流１１及び１２が増す。
２か、正であるとすると、帰還信号ｆは同様に正となる
。これに応答して、電流ステアリング デバイスＣ８ｌ
及びＣ３２は夫々ノード１１及び１２からより多くの電
流を引き出し、これによって電流１１及び１２が増す。
そして、負荷ＬｌとＬ２の間の電圧降下が増加し、これ
によって夫々ノード１１及び１２の所の電圧ｗｌ及びＷ
２が両方とも減少し、従って（ｖｔ＋ｖ２）／２の絶対
値か減少する。従って、出力内の共通モード成分（Ｖｌ
＋Ｖ２）／２は平衡出力増幅器回路によって要求される
ように帰還信号ｆによって減少される。
によって夫々ノード１１及び１２の所の電圧ｗｌ及びＷ
２が両方とも減少し、従って（ｖｔ＋ｖ２）／２の絶対
値か減少する。従って、出力内の共通モード成分（Ｖｌ
＋Ｖ２）／２は平衡出力増幅器回路によって要求される
ように帰還信号ｆによって減少される。
帰還信号ｆは、従って、出力内の共通モード成分を減少
させる負の帰還制御信号として働く。増幅器回路１００
の総開ループ共通モード利得Ｇか単位利得より大きくさ
れ、このため負の帰還の一般原理によってこの帰還信号
は共通モード（Ｖｌ＋Ｖ２）／２を係数Ｇで割ツタｆｌ
に減少させる。従って、この利得Ｇか単位利得より大き
くされると、共通モード出力成分（Ｖ１＋Ｖ２）／２は
単位利得より大きな係数たけ減少され、はぼ完全に抑制
される。より具体的には、この開ループ利得ＧはＡｇＬ
に比例する。ここで、Ａは増幅器段Ａの共通モード増幅
器係数であり１ｇはマツチされた電流ステアリング デ
バイスＣ３Ｉ或はＣＳ２のいずれかのトランスコンダク
タンスであり、Ｌはマツチされた負荷Ｌｌ或はＬ２のい
ずれかの抵抗である。従って、開ループ共通モード利得
Ｇは簡単に単位利得より大きく、典型的には、約５００
から１０００以上にできる。
させる負の帰還制御信号として働く。増幅器回路１００
の総開ループ共通モード利得Ｇか単位利得より大きくさ
れ、このため負の帰還の一般原理によってこの帰還信号
は共通モード（Ｖｌ＋Ｖ２）／２を係数Ｇで割ツタｆｌ
に減少させる。従って、この利得Ｇか単位利得より大き
くされると、共通モード出力成分（Ｖ１＋Ｖ２）／２は
単位利得より大きな係数たけ減少され、はぼ完全に抑制
される。より具体的には、この開ループ利得ＧはＡｇＬ
に比例する。ここで、Ａは増幅器段Ａの共通モード増幅
器係数であり１ｇはマツチされた電流ステアリング デ
バイスＣ３Ｉ或はＣＳ２のいずれかのトランスコンダク
タンスであり、Ｌはマツチされた負荷Ｌｌ或はＬ２のい
ずれかの抵抗である。従って、開ループ共通モード利得
Ｇは簡単に単位利得より大きく、典型的には、約５００
から１０００以上にできる。
入力トランジスタＭｌ及びＭ２の両方が夫々入力信号ｖ
ｌ及びｖ２によってオフにされた場合は、夫々これらト
ランジスタＭｌ及びＭ２を流れる電流（１１−ｉ）及び
（Ｉ２−ｉ）は、電流源３０か有限のインピータンスな
もつことかできず、従って、電流■を配ることを止める
ためにゼロとなることに注意する。従って、この場合、
１１＝Ｉ２＝ｉである。この場合、負の帰還信号ｆか継
続して存在するため、夫々端子１０２及び１０２の所の
電圧Ｖｌ及びｖ２は実質的にゼロとなり、（Ｖ１＋Ｖ２
）／２は実質的にゼロとなる。つまり、共通モードの出
力成分は実質的になくなり、所望の結果か達成される。
ｌ及びｖ２によってオフにされた場合は、夫々これらト
ランジスタＭｌ及びＭ２を流れる電流（１１−ｉ）及び
（Ｉ２−ｉ）は、電流源３０か有限のインピータンスな
もつことかできず、従って、電流■を配ることを止める
ためにゼロとなることに注意する。従って、この場合、
１１＝Ｉ２＝ｉである。この場合、負の帰還信号ｆか継
続して存在するため、夫々端子１０２及び１０２の所の
電圧Ｖｌ及びｖ２は実質的にゼロとなり、（Ｖ１＋Ｖ２
）／２は実質的にゼロとなる。つまり、共通モードの出
力成分は実質的になくなり、所望の結果か達成される。
この結果は、入力トランジスタＭｌ及びＭ２か両方とも
オフであっても、ＣＳＩ及びＣ８２の電流ステアリング
か働いたままとなり、電流（Ｉ−ｉ）、従って、電流ｉ
か、負の帰還信号によって共通モード出力成分か減少す
るように継続して調節されるために達成される。
オフであっても、ＣＳＩ及びＣ８２の電流ステアリング
か働いたままとなり、電流（Ｉ−ｉ）、従って、電流ｉ
か、負の帰還信号によって共通モード出力成分か減少す
るように継続して調節されるために達成される。
本発明は特定の実施態様を対象として詳細に説明された
が、本発明の範囲から逸脱することなく、様々な修正が
可能である。例えば、ｎ−チャネル トランジスタの代
わりに、当分野において周知のように電圧バイアスを変
更して、ｐ−チャネル トランジスタを用いることもて
きる。更に、セクション当たりに１つの段のみを与える
代わりに、入力セクション、出力セクション、或はこの
両方に複数の段をもたせることもできる。
が、本発明の範囲から逸脱することなく、様々な修正が
可能である。例えば、ｎ−チャネル トランジスタの代
わりに、当分野において周知のように電圧バイアスを変
更して、ｐ−チャネル トランジスタを用いることもて
きる。更に、セクション当たりに１つの段のみを与える
代わりに、入力セクション、出力セクション、或はこの
両方に複数の段をもたせることもできる。
図面は本発明の特定の実施態様による平衡出力アナログ
差動増幅器の略回路図を示す。 〔主要部分の符号の説明〕 ２０ ・・・・ 負荷網 Ａ ・・・・ 出力セクション ＣＭＳＤ ・・・ 共通モード信号検出器３０．３１
．３２・・電流源 ５１．５２ ・・・ 反転演算増幅器 Ｍ１．Ｍ２、Ｍ３ Ｍ４、Ｍ５、Ｍ６ ・・・・ エンへンスメント トランジスタ
差動増幅器の略回路図を示す。 〔主要部分の符号の説明〕 ２０ ・・・・ 負荷網 Ａ ・・・・ 出力セクション ＣＭＳＤ ・・・ 共通モード信号検出器３０．３１
．３２・・電流源 ５１．５２ ・・・ 反転演算増幅器 Ｍ１．Ｍ２、Ｍ３ Ｍ４、Ｍ５、Ｍ６ ・・・・ エンへンスメント トランジスタ
Claims (1)
- 【特許請求の範囲】 １、平衡出力アナログ差動増幅器回路構成を含む集積回
路において、該集積回路が第１及 び第２の入力ブランチ（Ｍ１、Ｌ１；Ｍ２、Ｌ２）を含
む差動入力段； 該入力段から信号を受信するために接続さ れた出力セクション（Ａ）を含む出力段；及び 該出力段内で共通モードを検出し、帰還制 御信号（ｆ）を生成するために接続された共通モード信
号検出器（ＣＭＳＤ）を含み； 該帰還制御信号（ｆ）を受信するために接 続されたマッチされたペアの第１及び第２の電流ステア
リングデバイス（ＣＳ１、ＣＳ ２）の個々が夫々該第１及び第２の入力ブ ランチ（Ｍ１、Ｌ１；Ｍ２、Ｌ２）に接続され、これに
よって該第１及び第２の電流ステアリングデバイス（Ｃ
Ｓ１、ＣＳ２）が夫 々該第１及び第２の入力ブランチから帰還制御信号に従
って等しい対応する電流（ｉ）を引くことを特徴とする
集積回路。 ２、請求項１に記載の集積回路において、 該出力段が双入力双出力増幅器セクションを含むことを
特徴とする集積回路。 ３、請求項２に記載の集積回路において、 該増幅器回路構成が少なくとも約５００の開ループ共通
モード利得をもつことを特徴とする集積回路。 ４、請求項２に記載の集積回路において、 該双入力双出力増幅器セクションが非ゼロ共通モード特
性及び非ゼロ差モード特性をもつことを特徴とする集積
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/037,301 US4742308A (en) | 1987-04-10 | 1987-04-10 | Balanced output analog differential amplifier circuit |
| US37,301 | 1987-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292710A true JPS63292710A (ja) | 1988-11-30 |
| JPH0666609B2 JPH0666609B2 (ja) | 1994-08-24 |
Family
ID=21893598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085492A Expired - Lifetime JPH0666609B2 (ja) | 1987-04-10 | 1988-04-08 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4742308A (ja) |
| EP (1) | EP0286347B1 (ja) |
| JP (1) | JPH0666609B2 (ja) |
| CA (1) | CA1274884A (ja) |
| DE (1) | DE3881934T2 (ja) |
| HK (1) | HK42895A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1240671B (it) * | 1990-03-01 | 1993-12-17 | Sos-Thomson Microelectronics | Preamplificatore microfonico bilanciato in tecnologia cmos |
| JP3409053B2 (ja) * | 1991-05-29 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 複合差動増幅器 |
| JPH0514074A (ja) * | 1991-07-01 | 1993-01-22 | Sharp Corp | 平衡型差動増幅回路 |
| JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | Ａ／ｄ変換器 |
| JP2725718B2 (ja) * | 1993-08-25 | 1998-03-11 | 日本電気株式会社 | 差動増幅器の同相帰還回路 |
| DE59507411D1 (de) * | 1994-05-05 | 2000-01-20 | Siemens Ag | Operationsverstärker mit hoher Gleichtaktunterdrückung |
| US6552104B1 (en) | 1995-04-13 | 2003-04-22 | Dentsply Research & Development Corp. | Method of making hydrophilic non-sweating polymerizable dental impression material |
| DE10064207A1 (de) | 2000-12-22 | 2002-07-11 | Infineon Technologies Ag | Schaltungsanordnung zur rauscharmen volldifferenziellen Verstärkung |
| US6781464B2 (en) * | 2001-10-30 | 2004-08-24 | Kabushiki Kaisha Toshiba | Balanced amplifier and filter using the same |
| US7084674B1 (en) | 2004-08-16 | 2006-08-01 | Analog Devices, Inc. | Differential amplifier with reduced common-mode and method |
| US7375585B2 (en) * | 2005-05-02 | 2008-05-20 | Texas Instruments Incorporated | Circuit and method for switching active loads of operational amplifier input stage |
| US7271651B2 (en) * | 2005-06-17 | 2007-09-18 | Agere Systems Inc. | High performance differential amplifiers with thick oxide devices for high impedance nodes |
| US7532072B1 (en) * | 2007-03-02 | 2009-05-12 | Linear Technology Corporation | Method to control the output common mode in a differential OPAMP with rail-to-rail input stage |
| US8792198B1 (en) | 2013-11-22 | 2014-07-29 | Lsi Corporation | High impedance low noise cross-coupled amplifier for use in as a preamplifier in a magnetic data storage system |
| KR101601179B1 (ko) * | 2014-10-20 | 2016-03-08 | 현대자동차 주식회사 | 마이크로폰의 아날로그 신호 처리 회로 |
| JP2018182694A (ja) * | 2017-04-21 | 2018-11-15 | Ｎｅｃプラットフォームズ株式会社 | 全差動増幅回路、及び光受信回路 |
| US10084421B1 (en) | 2017-07-31 | 2018-09-25 | Harman International Industries, Incorporated | Plural feedback loops instrumentation folded cascode amplifier |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582802A (en) * | 1969-07-16 | 1971-06-01 | Beckman Instruments Inc | Direct coupled differential transistor amplifier with improved common mode performance |
| US3786362A (en) * | 1972-02-07 | 1974-01-15 | Bell Telephone Labor Inc | Balanced output operational amplifier |
| US3845404A (en) * | 1972-06-16 | 1974-10-29 | T Trilling | Differential amplifier having active feedback circuitry |
| US4533876A (en) * | 1983-10-18 | 1985-08-06 | American Microsystems, Inc. | Differential operational amplifier with common mode feedback |
| US4697152A (en) * | 1986-04-11 | 1987-09-29 | Motorola, Inc. | Fully differential switched capacitor amplifier having autozeroed common-mode feedback |
-
1987
- 1987-04-10 US US07/037,301 patent/US4742308A/en not_active Expired - Lifetime
-
1988
- 1988-03-31 CA CA000563147A patent/CA1274884A/en not_active Expired - Fee Related
- 1988-04-05 DE DE88302999T patent/DE3881934T2/de not_active Expired - Lifetime
- 1988-04-05 EP EP88302999A patent/EP0286347B1/en not_active Expired - Lifetime
- 1988-04-08 JP JP63085492A patent/JPH0666609B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-23 HK HK42895A patent/HK42895A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0286347A2 (en) | 1988-10-12 |
| JPH0666609B2 (ja) | 1994-08-24 |
| CA1274884A (en) | 1990-10-02 |
| DE3881934T2 (de) | 1993-10-07 |
| DE3881934D1 (de) | 1993-07-29 |
| US4742308A (en) | 1988-05-03 |
| EP0286347A3 (en) | 1990-01-10 |
| HK42895A (en) | 1995-03-31 |
| EP0286347B1 (en) | 1993-06-23 |
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