JPS62176315A - 電子増幅器 - Google Patents
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- JPS62176315A JPS62176315A JP61306687A JP30668786A JPS62176315A JP S62176315 A JPS62176315 A JP S62176315A JP 61306687 A JP61306687 A JP 61306687A JP 30668786 A JP30668786 A JP 30668786A JP S62176315 A JPS62176315 A JP S62176315A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45654—Controlling the active amplifying circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
-
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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-
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- H03F2203/45651—Indexing scheme relating to differential amplifiers the LC comprising two cascode current sources
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
弦亙分互
本発明は電子増幅器、より詳細には、電界効果トランジ
スタによって実現される全差分モノリシック演算増幅器
に関する。
スタによって実現される全差分モノリシック演算増幅器
に関する。
見訓圀１汰
全差分演算増幅器は二重の入力および出力を持つ。これ
らは典型的には、信号電流を出力段とみなすことができ
るトランスインピーダンス段に供給する差分入力段を含
む、可聴レンジ以上の高周波数においては、この増幅器
は共通モード入力の伝送に非常に弱い。共通モード入力
とは、両方の入力に等しく同位相にて供給される信号で
ある。このような入力は、例えば、片方あるいは両方の
供給電圧のノイズから発生する。電界効果形トランジス
タ、例えば、相補形金属酸化物半導体（０ＭＯ３）技術
によって実現される増幅器は特に高周波数の共通モード
入力の影響を受は易いが、これはトランジスタの寄生キ
ャパシタンスが外来ノイズを信号経路に結合するためで
ある。
らは典型的には、信号電流を出力段とみなすことができ
るトランスインピーダンス段に供給する差分入力段を含
む、可聴レンジ以上の高周波数においては、この増幅器
は共通モード入力の伝送に非常に弱い。共通モード入力
とは、両方の入力に等しく同位相にて供給される信号で
ある。このような入力は、例えば、片方あるいは両方の
供給電圧のノイズから発生する。電界効果形トランジス
タ、例えば、相補形金属酸化物半導体（０ＭＯ３）技術
によって実現される増幅器は特に高周波数の共通モード
入力の影響を受は易いが、これはトランジスタの寄生キ
ャパシタンスが外来ノイズを信号経路に結合するためで
ある。
・；ＭＯ８増幅器の共通モード入力の抑止は、通常、差
分入力段を使用することによって達成される。共通モー
ド出力の抑止は帰還制御機能を提供することによって達
成される。Ｔ。
分入力段を使用することによって達成される。共通モー
ド出力の抑止は帰還制御機能を提供することによって達
成される。Ｔ。
Ｃ，チョイ（Ｔ、 Ｃ，Ｃｈｏｉ）らによってＩ ＥＥ
Ｅジャーナル オブ ソリッド ステート サーキット
（Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅＣｉｒｃｕｉｔｓ）、Ｖｏｌ、 Ｓ Ｃ−
１８、Ｎｏ、 ６ 、１９８３年１２月号、ヘージ６５
２−６６４に発表の論文［通信用途のための高周波数Ｃ
ＭＯ５交換式コンデンサ フィルタ（Ｈｉｇｈ−Ｆｒｅ
ｑｕｅｎｃｙＣＭＯ５Ｓ％ｌ１ｔｃｈｅｄ−Ｃａｐａｃ
ｉｔｏｒ Ｆｉｌｔｅｒｓ ｆｏｒ Ｃｏｍ−ｍｕｎｉ
ｃａｔｉｏｎｓ Ａｐｐｌｉｃａｔｉｏｎｓ） ］は折
返しカスコード全差分ＣＭＯ８増幅器を開示するが、こ
の増幅器はトランスインピーダンス段の中にペアの共通
モード抑止帰還トランジスタを含む、これらトランジス
タは共通ドレインを持ち、各々が負の供給電圧ノードに
隣接する信号ブランチのバイアス電流経路内に直列に存
在する。これらは、トリモードにて動作し、これらのゲ
ートは負および正の信号ブランチの対応する出力に接続
される。出力の共通モード成分に応答してバイアス電流
を制御することによって、この帰還トランジスタ ペア
は出力の共通モード成分を減少させる。しかし、反面、
これによって差分モード出力信号の二次調波成分が導入
される。
Ｅジャーナル オブ ソリッド ステート サーキット
（Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅＣｉｒｃｕｉｔｓ）、Ｖｏｌ、 Ｓ Ｃ−
１８、Ｎｏ、 ６ 、１９８３年１２月号、ヘージ６５
２−６６４に発表の論文［通信用途のための高周波数Ｃ
ＭＯ５交換式コンデンサ フィルタ（Ｈｉｇｈ−Ｆｒｅ
ｑｕｅｎｃｙＣＭＯ５Ｓ％ｌ１ｔｃｈｅｄ−Ｃａｐａｃ
ｉｔｏｒ Ｆｉｌｔｅｒｓ ｆｏｒ Ｃｏｍ−ｍｕｎｉ
ｃａｔｉｏｎｓ Ａｐｐｌｉｃａｔｉｏｎｓ） ］は折
返しカスコード全差分ＣＭＯ８増幅器を開示するが、こ
の増幅器はトランスインピーダンス段の中にペアの共通
モード抑止帰還トランジスタを含む、これらトランジス
タは共通ドレインを持ち、各々が負の供給電圧ノードに
隣接する信号ブランチのバイアス電流経路内に直列に存
在する。これらは、トリモードにて動作し、これらのゲ
ートは負および正の信号ブランチの対応する出力に接続
される。出力の共通モード成分に応答してバイアス電流
を制御することによって、この帰還トランジスタ ペア
は出力の共通モード成分を減少させる。しかし、反面、
これによって差分モード出力信号の二次調波成分が導入
される。
ｌ匪箆髪！
本発明によると、全差分ＣＭＯ８演算増幅器の出力の共
通モードの抑止は他方の供給電圧ノードに隣接する第２
のペアの共通モード抑止帰還回路を提供し、トリモード
にて動作し、両方の出力ブランチのバイアス電流を制御
することによってさらに向上される。第２の帰還トラン
ジスタは第１の帰還トランジスタによって生成されるの
と同一の規模で反対の極性を持つ共通モード信号の二次
調波を生成し、これによって、可聴周波数以上の周波数
においても信号ブランチの出力の二次調波が相殺される
。
通モードの抑止は他方の供給電圧ノードに隣接する第２
のペアの共通モード抑止帰還回路を提供し、トリモード
にて動作し、両方の出力ブランチのバイアス電流を制御
することによってさらに向上される。第２の帰還トラン
ジスタは第１の帰還トランジスタによって生成されるの
と同一の規模で反対の極性を持つ共通モード信号の二次
調波を生成し、これによって、可聴周波数以上の周波数
においても信号ブランチの出力の二次調波が相殺される
。
罫ＪセＹ朦朋−
図面に示される増幅器１０は差分入力段１２およびトラ
ンスインピーダンス出力段１４を含むが、両方とも正の
供給電圧ノードＶ＋と負の供給電圧ノードＶ−との間に
接続される。
ンスインピーダンス出力段１４を含むが、両方とも正の
供給電圧ノードＶ＋と負の供給電圧ノードＶ−との間に
接続される。
増幅器１０の全てのトランジスタはエンハンスメント
モード タイプのＣＭＯＳデバイスである。このトラン
ジスタの接続はソース−ドレイン間経路である導電チャ
ネルの接続を意味する。制御電極は″ゲート″′と呼ば
れる。トランジスタのバルク領域の接続は当業者におい
ては明白であり１図面を不用に繁雑にするのを防ぐ目的
からここでは説明を省く。
モード タイプのＣＭＯＳデバイスである。このトラン
ジスタの接続はソース−ドレイン間経路である導電チャ
ネルの接続を意味する。制御電極は″ゲート″′と呼ば
れる。トランジスタのバルク領域の接続は当業者におい
ては明白であり１図面を不用に繁雑にするのを防ぐ目的
からここでは説明を省く。
基準電圧は信号に対して一定であり、任意の該当する使
用可能なソースによって供給されるバイアス電圧である
。増幅器１０にこの電圧を供給するためのバイアス回路
の一例が前述のチョイ（Ｃｈｏｉ）らの論文に説明され
ている。
用可能なソースによって供給されるバイアス電圧である
。増幅器１０にこの電圧を供給するためのバイアス回路
の一例が前述のチョイ（Ｃｈｏｉ）らの論文に説明され
ている。
入力段１２はＮ−タイプ導電チャネル入力トランジスタ
１６．１８の差分ペアを持つが、これらの結合されたソ
ースは直列に接続されたＮ−タイプカスコード トラン
ジスタ２０およびＮ−タイプバイアス電流捕獲トランジ
スタ２２によって形成される電流源に接続される。入力
トランジスタ１６．１８のゲートはそれぞれ正および負
の信号人力ノード２４および２６を形成し、一方、対応
するドレインは出力段１４に信号電流を加える。
１６．１８の差分ペアを持つが、これらの結合されたソ
ースは直列に接続されたＮ−タイプカスコード トラン
ジスタ２０およびＮ−タイプバイアス電流捕獲トランジ
スタ２２によって形成される電流源に接続される。入力
トランジスタ１６．１８のゲートはそれぞれ正および負
の信号人力ノード２４および２６を形成し、一方、対応
するドレインは出力段１４に信号電流を加える。
出力段１４は負及び正の信号ブランチ３２゜３４を持つ
が、これらブランチは対応−する電流経路内に負の信号
出力ノード３６および正の信号出力ノード３８を持つ、
負のブランチ３２内においては、両方ともＮ−タイプで
あるカスコード プル ダウン トランジスタ４０およ
びバイアス電流トランジスタ４２がそれぞれ負の出力ノ
ード３６と第１の共通モード帰還トランジスタ４４のド
レインの間に接続され、トランジスタ４４のソースは負
の供給電圧ノードＶ−に接続される。カスコード トラ
ンジスタ５０および電流源トランジスタ４８は、両方と
もＰ−タイプであるが、それぞれ負の出力ノード３６と
第２の共通モード帰還トランジスタ４６の間に直列に接
続され、トランジスタ４６のソースは正の供給電圧Ｖ＋
に接続される。正のブランチ内においては、両方ともＮ
−タイプであるカスコード プル ダウン トランジス
タ５２およびバイアス電流トランジスタ５４がそれぞれ
正の出力ノード３８と第１の共通モード帰還トランジス
タ５６のドレインの間に接続され、トランジスタ５６は
負の出力ブランチ３２内の対応するデバイス４４のドレ
インに接続される。帰還トランジスタ５６のソースは負
の供給電圧ノードＶ−に接続される。カスコード トラ
ンジスタ６２および電流源トランジスタ６０は、両方と
もＰ−タイプであるが、それぞれ正の信号出力ノード３
８と第２の共通モード帰還トランジスタ５８のドレイン
の間に直列に接続され、トランジスタ５８のソースは正
の供給電圧ノードＶ＋に接続され、ドレインは負の信号
ブランチ３２の対応するデバイス４６に接続される。
が、これらブランチは対応−する電流経路内に負の信号
出力ノード３６および正の信号出力ノード３８を持つ、
負のブランチ３２内においては、両方ともＮ−タイプで
あるカスコード プル ダウン トランジスタ４０およ
びバイアス電流トランジスタ４２がそれぞれ負の出力ノ
ード３６と第１の共通モード帰還トランジスタ４４のド
レインの間に接続され、トランジスタ４４のソースは負
の供給電圧ノードＶ−に接続される。カスコード トラ
ンジスタ５０および電流源トランジスタ４８は、両方と
もＰ−タイプであるが、それぞれ負の出力ノード３６と
第２の共通モード帰還トランジスタ４６の間に直列に接
続され、トランジスタ４６のソースは正の供給電圧Ｖ＋
に接続される。正のブランチ内においては、両方ともＮ
−タイプであるカスコード プル ダウン トランジス
タ５２およびバイアス電流トランジスタ５４がそれぞれ
正の出力ノード３８と第１の共通モード帰還トランジス
タ５６のドレインの間に接続され、トランジスタ５６は
負の出力ブランチ３２内の対応するデバイス４４のドレ
インに接続される。帰還トランジスタ５６のソースは負
の供給電圧ノードＶ−に接続される。カスコード トラ
ンジスタ６２および電流源トランジスタ６０は、両方と
もＰ−タイプであるが、それぞれ正の信号出力ノード３
８と第２の共通モード帰還トランジスタ５８のドレイン
の間に直列に接続され、トランジスタ５８のソースは正
の供給電圧ノードＶ＋に接続され、ドレインは負の信号
ブランチ３２の対応するデバイス４６に接続される。
電流源トランジスタ４８および６０のゲートはＶ＋より
低い基準電圧ＶＢ１に接続される。
低い基準電圧ＶＢ１に接続される。
カスコード トランジスタ５０および６２のゲートはＶ
ＢＩより低い基準電圧ＶＢ２に接続される。入力段１２
のカスコード トランジスタ２０並びにプルダウン ト
ランジスタ４０および５２のゲートはＶＢ２より低い基
準電圧ＶＢ３に接続される。入力段１２のバイアス電流
トランジスタ２２並びにバイアス電流トランジスタ４２
および５４のゲートは要より低い基準電圧ＶＢ４に接続
される。入力段１２のバイアス電流トランジスタ２２の
ソースは第１の帰還トランジスタ４４および５６の共通
ドレインに接続される。負のブランチ３２の帰還トラン
ジスタ４４および４６のゲートは負の出力ノード３６に
接続され、一方、正のブランチの帰還トランジスタ５６
及び５８のゲートは正の出力ノード３８に接続される。
ＢＩより低い基準電圧ＶＢ２に接続される。入力段１２
のカスコード トランジスタ２０並びにプルダウン ト
ランジスタ４０および５２のゲートはＶＢ２より低い基
準電圧ＶＢ３に接続される。入力段１２のバイアス電流
トランジスタ２２並びにバイアス電流トランジスタ４２
および５４のゲートは要より低い基準電圧ＶＢ４に接続
される。入力段１２のバイアス電流トランジスタ２２の
ソースは第１の帰還トランジスタ４４および５６の共通
ドレインに接続される。負のブランチ３２の帰還トラン
ジスタ４４および４６のゲートは負の出力ノード３６に
接続され、一方、正のブランチの帰還トランジスタ５６
及び５８のゲートは正の出力ノード３８に接続される。
基準電圧ＶＢ１からＶＢ４は、この４つの帰還トランジ
スタ４４．４６，５６，５８がトリオード モードにて
動作し、これらの電流がゲート−ソース電圧に線形的に
応答するようなレベルにセットされる。
スタ４４．４６，５６，５８がトリオード モードにて
動作し、これらの電流がゲート−ソース電圧に線形的に
応答するようなレベルにセットされる。
回路１０の動作は当業者において周知であり、また前述
のチョイ（Ｃｈｏｉ）らの論文において説明されている
。本発明による追加の共通モード帰還トランジスタ４６
および５８は機能において反対の極性タイプの対応する
トランジスタ４４および５６と補間的である。
のチョイ（Ｃｈｏｉ）らの論文において説明されている
。本発明による追加の共通モード帰還トランジスタ４６
および５８は機能において反対の極性タイプの対応する
トランジスタ４４および５６と補間的である。
つまり、これらもトリモードにて動作し、増幅器１０の
出力ノード３６，３８の所に存在する共通モード信号に
応答してバイアス電流を制御する。反対の極性のトラン
ジスタ４６および５８を加えることによって、出力ノー
ド間に第１の帰還トランジスタ ペア４４゜５６によっ
て生成される二次調波成分の負の値である差分出力信号
の二次調波が生成され、差分出力信号の二次調波成分が
相殺され、従って、増幅器１０の差分性能が大きく向上
される。さらに、追加のトランジスタによって、総帰還
信号が増加するために、出力共通モードが抑止される。
出力ノード３６，３８の所に存在する共通モード信号に
応答してバイアス電流を制御する。反対の極性のトラン
ジスタ４６および５８を加えることによって、出力ノー
ド間に第１の帰還トランジスタ ペア４４゜５６によっ
て生成される二次調波成分の負の値である差分出力信号
の二次調波が生成され、差分出力信号の二次調波成分が
相殺され、従って、増幅器１０の差分性能が大きく向上
される。さらに、追加のトランジスタによって、総帰還
信号が増加するために、出力共通モードが抑止される。
回路１ｏのもう１つの特徴は、入力段１２のバイアス電
流トランジスタ２２のソースの帰還トランジスタ４４お
よび５６のドレインへの接続である。これは入力段１２
および出力段１４は共通プールからのバイアス電流を提
供し、共通モード帰還ペア４４および５６内のトリモー
ド トランジスタ内のノードに起因する差分出力ノード
を減少する。これはまた第１の帰還トランジスタとこれ
が存在する場合には電流源トランジスタ２２と負の供給
電圧ノードＶ−との間に必要となる電流制限トランジス
タとの間の不一致に起因する共通モード出力電圧エラー
を減少する。
流トランジスタ２２のソースの帰還トランジスタ４４お
よび５６のドレインへの接続である。これは入力段１２
および出力段１４は共通プールからのバイアス電流を提
供し、共通モード帰還ペア４４および５６内のトリモー
ド トランジスタ内のノードに起因する差分出力ノード
を減少する。これはまた第１の帰還トランジスタとこれ
が存在する場合には電流源トランジスタ２２と負の供給
電圧ノードＶ−との間に必要となる電流制限トランジス
タとの間の不一致に起因する共通モード出力電圧エラー
を減少する。
プル ダウン トランジスタ４０．５２はさらにバイア
ス電流トランジスタとしても機能し、従って、バイアス
電流トランジスタ４２．５４が不用となる。この場合、
電流源トランジスタ２２も除去し、入力段１２内のデバ
イス２０のみでこの目的を達成するとともできる。この
構成も本発明に入いる。ただし、この構成は出力ノード
３６，３８の所の出力インピーダンスがかなり落ちるた
め幾つかの目的には不十分である。
ス電流トランジスタとしても機能し、従って、バイアス
電流トランジスタ４２．５４が不用となる。この場合、
電流源トランジスタ２２も除去し、入力段１２内のデバ
イス２０のみでこの目的を達成するとともできる。この
構成も本発明に入いる。ただし、この構成は出力ノード
３６，３８の所の出力インピーダンスがかなり落ちるた
め幾つかの目的には不十分である。
上の回路１０においては、全てのトランジスタがエンハ
ンスメントモードデバイスであるが、当業者においては
、Ｐ−タイプ トランジスタとＮ−タイプ トランジス
タの機能を交換してこの回路を実現できることは明白で
ある。さらに１個々の信号ブランチに対して、カスコー
ド トランジスタ、プル ダウン トランジスタ、およ
びバイアス電流トランジスタが一体となってトランスコ
ンダクタンス増幅器を構成するが、これは簡略的に１つ
の入力および出力のユニットとして表わすこともでき、
別の設計のトランスコンダクタンス増幅器と置換するこ
ともできる。本発明の概念によると、この増幅器の出力
に応答する互いに同一の線形電流制御デバイスが増幅器
と両方の供給電圧ノードの間に提供され、これによって
共通モード入力電圧の二次調波が相殺される。
ンスメントモードデバイスであるが、当業者においては
、Ｐ−タイプ トランジスタとＮ−タイプ トランジス
タの機能を交換してこの回路を実現できることは明白で
ある。さらに１個々の信号ブランチに対して、カスコー
ド トランジスタ、プル ダウン トランジスタ、およ
びバイアス電流トランジスタが一体となってトランスコ
ンダクタンス増幅器を構成するが、これは簡略的に１つ
の入力および出力のユニットとして表わすこともでき、
別の設計のトランスコンダクタンス増幅器と置換するこ
ともできる。本発明の概念によると、この増幅器の出力
に応答する互いに同一の線形電流制御デバイスが増幅器
と両方の供給電圧ノードの間に提供され、これによって
共通モード入力電圧の二次調波が相殺される。
第１図は本発明の好ましい実施態様による二段モノリシ
ック全差分ＣＭＯ８増幅器を示す。 ［主要部分の符号の説明コ 第１の信号ブランチ・・・・・・・・・・・・・・・・
・・・・３２第２の信号ブランチ・・・・・・・・・・
・・・・・・・・・・３４共通モード抑止帰還トランジ
スタ・・・・・４４ 、５６電流源・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・４２．５４
図面の浄出−（内容に′＆更なし） ７ １ ４ ノ“。 手続補正書 昭和６２年 ２月１９日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６１年特許願第３０６６８７号 ２、発明の名称 電 子 増 幅 器 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正の対象 「曲 面」 別紙の通り正式図面を１通提出致します。
ック全差分ＣＭＯ８増幅器を示す。 ［主要部分の符号の説明コ 第１の信号ブランチ・・・・・・・・・・・・・・・・
・・・・３２第２の信号ブランチ・・・・・・・・・・
・・・・・・・・・・３４共通モード抑止帰還トランジ
スタ・・・・・４４ 、５６電流源・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・４２．５４
図面の浄出−（内容に′＆更なし） ７ １ ４ ノ“。 手続補正書 昭和６２年 ２月１９日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６１年特許願第３０６６８７号 ２、発明の名称 電 子 増 幅 器 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正の対象 「曲 面」 別紙の通り正式図面を１通提出致します。
Claims (1)
- 【特許請求の範囲】 １、差分入力段および増幅段を持つタイ プの相補電界効果トランジスタ回路であって、該増幅段
が： 第１の信号ブランチ、および第２の信号ブ ランチを持ち、 該第１の信号ブランチが１つの増幅器と第 １の導電タイプの導電チャネルの第１のトリオードモー
ドの共通モード抑止帰還トラン ジスタのドレインの間に接続された電流源を持ち、該共
通モード抑止帰還トランジスタのソースが第１の極性の
供給電圧ノードに接続され、該トランジスタのゲートが
該増幅器の出力ノードに接続され、該増幅器の入力が該
入力段の第１の出力ノードに接続され、 該第２の信号ブランチが１つの増幅器と第 １の導電タイプの導電チャネルの第１のトリオードモー
ドの共通モード抑止帰還トラン ジスタのドレインの間に接続された電流源を持ち、該共
通モード抑止帰還トランジスタのソースが第１の極性の
供給電圧ノードに接続され、該トランジスタのゲートが
該増幅器の出力ノードに接続され、該増幅器の入力が該
入力段の第２の出力ノードに接続され、該第２のブラン
チの第１の帰還トランジスタのドレインが該第１のブラ
ンチの第１の帰還トランジスタのドレインに接続された
増幅器において、 電流源４２、５４と第２の極性の供給電圧 ノードの間に接続された第１および第２の信号ブランチ
３２、３４内の第２の導電タイプの導電チャネルの第２
のトリモードの共通モード抑止帰還トランジスタ４４、
５６が含まれ、該第２の帰還トランジスタの（Ｖ−）ゲ
ートが対応する信号ブランチの増幅器の出力ノードに接
続され、該第１の帰還トランジスタのドレインが一緒に
該入力段の１つの電流源のソース側に接続されることを
特徴とする電子増幅器。 ２、特許請求の範囲第１項に記載の増幅 器において、 該ブランチの電流源がそれぞれ第２の導電 タイプの導電チャネルを持ち、ゲートが第１のバイアス
電圧ノードに接続された１つのトランジスタを含むこと
を特徴とする電子増幅器。 ３、特許請求の範囲第２項に記載の増幅 器において、 該増幅器の個々が１つの第２の導電タイプ の導電チャネルを持つカスコードトランジ スタを含み、該カスコードトランジスタの ドレインが第１の導電タイプの導電チャネルを持つプル
ダウントランジスタのドレイン に接続され、該カスコードトランジスタの ソースが該増幅器の入力ノードに接続され、該２つのト
ランジスタの共通ノードが該増幅器の出力ノードに接続
され、該カスコード トランジスタのゲートが第２のバイアス電圧ノードに接
続され、該プルダウントランジ スタのゲートが第３のバイアス電圧ノードに接続される
ことを特徴とする電子増幅器。 ４、特許請求の範囲第３項に記載の増幅 器において、 個々のブランチ内で第１の導電タイプの導 電チャネルを持つ１つのバイアス電流トランジスタが該
プルダウントランジスタのソ ースと該第１の帰還トランジスタのドレインの間に接続
され、該バイアス電流トランジスタのゲートが第４のバ
イアス電圧ノードに接続されることを特徴とする電子増
幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US814204 | 1985-12-27 | ||
| US06/814,204 US4656437A (en) | 1985-12-27 | 1985-12-27 | CMOS operational amplifier with improved common-mode rejection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176315A true JPS62176315A (ja) | 1987-08-03 |
Family
ID=25214426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306687A Pending JPS62176315A (ja) | 1985-12-27 | 1986-12-24 | 電子増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656437A (ja) |
| EP (1) | EP0234107A3 (ja) |
| JP (1) | JPS62176315A (ja) |
| CA (1) | CA1238696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
Families Citing this family (12)
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Family Cites Families (2)
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|---|---|---|---|---|
| US4272728A (en) * | 1979-08-28 | 1981-06-09 | Rca Corporation | Differential-input amplifier circuit |
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-
1985
- 1985-12-27 US US06/814,204 patent/US4656437A/en not_active Expired - Lifetime
-
1986
- 1986-12-10 EP EP86309641A patent/EP0234107A3/en not_active Withdrawn
- 1986-12-23 CA CA000526239A patent/CA1238696A/en not_active Expired
- 1986-12-24 JP JP61306687A patent/JPS62176315A/ja active Pending
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|---|---|---|---|---|
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0234107A3 (en) | 1988-11-23 |
| US4656437A (en) | 1987-04-07 |
| EP0234107A2 (en) | 1987-09-02 |
| CA1238696A (en) | 1988-06-28 |
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