JPH0377413A - 集積可能な差動増幅器 - Google Patents
集積可能な差動増幅器Info
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- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
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- H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
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- Amplifiers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタを使用した集積可能な
差動増幅器に関する。
差動増幅器に関する。
〔従来の技術］
第１増幅器分枝と第２増幅器分枝とを備え、これらの増
幅器分岐はドレイン・ソース間が一方の電位に接続され
たｔｉ源用電界効果トランジスタとこの電流源用電界効
果トランジスタに対して相補形に形成された制御用電界
効果トランジスタとをそれぞれ有し、制御用電界効果ト
ランジスタのドレイン・ソース間は電流源用電界効果ト
ランジスタと他方の電位との間に１ｉ洸路を形成するた
めに用いられ、制御用電界効果トランジスタのゲート電
極はそれぞれの増幅器分枝に所属する増幅器入力端を形
成し、電流源用電界効果トランジスタと制御用電界効果
トランジスタとの間のｔｆＬ路に設けられた中間タップ
を備え、この中間タップは第１増幅器分枝においては両
電流源用電界効果トランジスタのゲート電極に接続され
、第２増幅器分枝においては増幅器出力端として形成さ
れる集積可能な差動増幅器は提案されている。
幅器分岐はドレイン・ソース間が一方の電位に接続され
たｔｉ源用電界効果トランジスタとこの電流源用電界効
果トランジスタに対して相補形に形成された制御用電界
効果トランジスタとをそれぞれ有し、制御用電界効果ト
ランジスタのドレイン・ソース間は電流源用電界効果ト
ランジスタと他方の電位との間に１ｉ洸路を形成するた
めに用いられ、制御用電界効果トランジスタのゲート電
極はそれぞれの増幅器分枝に所属する増幅器入力端を形
成し、電流源用電界効果トランジスタと制御用電界効果
トランジスタとの間のｔｆＬ路に設けられた中間タップ
を備え、この中間タップは第１増幅器分枝においては両
電流源用電界効果トランジスタのゲート電極に接続され
、第２増幅器分枝においては増幅器出力端として形成さ
れる集積可能な差動増幅器は提案されている。
最も重要なトランジスタ基本回路としての差動増幅器は
、アナログ技術ならびにディジタル技術において種々異
なった例が見受けられる。差動増幅器はバイポーラトラ
ンジスタまたは電界効果トランジスタによって実現する
ことができ、その場合電界効果トランジスタは集積化が
簡単であるとの理由から高集積回路に良く適する。
、アナログ技術ならびにディジタル技術において種々異
なった例が見受けられる。差動増幅器はバイポーラトラ
ンジスタまたは電界効果トランジスタによって実現する
ことができ、その場合電界効果トランジスタは集積化が
簡単であるとの理由から高集積回路に良く適する。
原理上、差動増幅器は共通の定電流源から給電される２
つの対称に形成された直流増幅器によって構成される。
つの対称に形成された直流増幅器によって構成される。
多くの回路例において、定ｉｉ流源は２個のゲートまた
はベース結合形トランジスタから威る所謂電流ミラーに
よって置き換えられる。
はベース結合形トランジスタから威る所謂電流ミラーに
よって置き換えられる。
差動増幅器および１ｌＮｆＬミラ一回路に関する基礎知
識は関係する専門文献、例えばシュブリンガ−（Ｓｐｒ
ｊｎｇｅｒ）出版社から１９８９年に発行されたＵ、テ
ィーチエ（Ｔｉｅｔｚｅ）およびＣＨ，シェンク（Ｓｃ
ｈｅｎｋ）著０半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ
ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）” （′ｌ１
４９版）から逼られる。
識は関係する専門文献、例えばシュブリンガ−（Ｓｐｒ
ｊｎｇｅｒ）出版社から１９８９年に発行されたＵ、テ
ィーチエ（Ｔｉｅｔｚｅ）およびＣＨ，シェンク（Ｓｃ
ｈｅｎｋ）著０半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ
ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）” （′ｌ１
４９版）から逼られる。
２つの入力電圧の差のみを単に増幅するだけの理想的な
差動増幅器とは異なり、実際上実現可能な差動増幅器は
２つの増幅成分、つまり所望の差増幅と大抵不所望と見
做される所謂同相増幅との２つの増幅成分を有している
。同相増幅は、両入力電圧が同一電圧値だけ等しく変化
した場合に差動増幅器の出力電圧が変化することによっ
て現れる。
差動増幅器とは異なり、実際上実現可能な差動増幅器は
２つの増幅成分、つまり所望の差増幅と大抵不所望と見
做される所謂同相増幅との２つの増幅成分を有している
。同相増幅は、両入力電圧が同一電圧値だけ等しく変化
した場合に差動増幅器の出力電圧が変化することによっ
て現れる。
本発明の課題は、使用されるトランジスタの寸法設定に
よって同相増幅が極めて僅少になるように冒頭で述べた
種類の差動増幅器を構成することにある。
よって同相増幅が極めて僅少になるように冒頭で述べた
種類の差動増幅器を構成することにある。
（課題を解決するための手段〕
このような課題を解決するために、本発明においては、
増幅器分枝は制御用電界効果トランジスタに対して相補
形に形成された他の制御用電界効果トランジスタをそれ
ぞれ有し、他の制御用電界効果トランジスタは中間タッ
プを形成するＣＭＯＳインバータのために制御用電界効
果トランジスタに接続されるものである。
増幅器分枝は制御用電界効果トランジスタに対して相補
形に形成された他の制御用電界効果トランジスタをそれ
ぞれ有し、他の制御用電界効果トランジスタは中間タッ
プを形成するＣＭＯＳインバータのために制御用電界効
果トランジスタに接続されるものである。
本発明は、公知の差動増幅器において使用され２個のゲ
ート結合形電界効果トランジスタから構成される電流ミ
ラーはドレイン・ソース電圧が電流に依存するために理
想的な振る舞いをせず、それゆえ両端幅器入力端の増幅
率は差動増幅器出力端に対して互いに異なるという認識
に基づいている。
ート結合形電界効果トランジスタから構成される電流ミ
ラーはドレイン・ソース電圧が電流に依存するために理
想的な振る舞いをせず、それゆえ両端幅器入力端の増幅
率は差動増幅器出力端に対して互いに異なるという認識
に基づいている。
本発明により形成された差動増幅器の主要な利点は、例
えばスイッチング閾値のような他の動作点をずらすこと
なく、両端幅器入力端の増幅率が同一化され得るように
、回路構成がトランジスタの寸法設定に対して多くの自
由度を提供するという点にある。
えばスイッチング閾値のような他の動作点をずらすこと
なく、両端幅器入力端の増幅率が同一化され得るように
、回路構成がトランジスタの寸法設定に対して多くの自
由度を提供するという点にある。
本発明の他の構成は請求項２以下に記載されている。
他の電流源トランジスタを用いると差動増幅器は有利に
対称に形成され、それによって、公知の差動増幅器にお
けるような２つの極性変更はもはや必要なくなる。
対称に形成され、それによって、公知の差動増幅器にお
けるような２つの極性変更はもはや必要なくなる。
次に、本発明の実施例を図面に基づいて詳細に説明する
。
。
第３図には公知の差動増幅器の両極性変更に対する２つ
の回路図が示されている。極性変更を施した両回路傍に
おいて、差動増幅器はｔ流源トランジスタと制御トラン
ジスタとの直列接続からそれぞれ成る第１増幅器分枝と
第２増幅器分枝とから構成されている。電流ミラーを形
成するために、電流源トランジスタはそのゲート電極Ｇ
が相互に接続されている。第１増幅器分枝における電流
源トランジスタは、ゲート電極に接続されているドレイ
ン電極りと共に電流くラーの入力端として形成されてい
る。第２増幅器分枝における電流源トランジスタのドレ
イン電極は、電流ミラーの出力端ならびに差動増幅器の
出力端Ａを形成している。
の回路図が示されている。極性変更を施した両回路傍に
おいて、差動増幅器はｔ流源トランジスタと制御トラン
ジスタとの直列接続からそれぞれ成る第１増幅器分枝と
第２増幅器分枝とから構成されている。電流ミラーを形
成するために、電流源トランジスタはそのゲート電極Ｇ
が相互に接続されている。第１増幅器分枝における電流
源トランジスタは、ゲート電極に接続されているドレイ
ン電極りと共に電流くラーの入力端として形成されてい
る。第２増幅器分枝における電流源トランジスタのドレ
イン電極は、電流ミラーの出力端ならびに差動増幅器の
出力端Ａを形成している。
差動増幅器の第１回路例Ｎ（第３図ａ）においては、両
差動増幅器分枝には、Ｐ−ＭＯ３電界効果トランジスタ
、略称してＰ−ＭＯＳＦＥＴとして形成された電流源ト
ランジスタＱ１１、Ｑ２１がＮ −ＭＯＳｌｔ界効果ト
ランジスタ、略称してＮＭＯＳＦＥＴとして形成された
制御トランジスタ３１１、Ｓ２１にそれぞれ直列に接続
されている。電流源トランジスタＱ１１、Ｑ２１と制御
トランジスタ３１１．３２１とはそれぞれそのドレイン
電極りが相互に接続されている。そのソース電極Ｓには
、電流源トランジスタでは一方の電位ＶＣＣ（例えば＋
５ボルト）が接続され、制御トランジスタでは電位ｖＣ
Ｃに対して負の他方の電位ＶＥＲ（例えば０ボルト）が
接続される。
差動増幅器分枝には、Ｐ−ＭＯ３電界効果トランジスタ
、略称してＰ−ＭＯＳＦＥＴとして形成された電流源ト
ランジスタＱ１１、Ｑ２１がＮ −ＭＯＳｌｔ界効果ト
ランジスタ、略称してＮＭＯＳＦＥＴとして形成された
制御トランジスタ３１１、Ｓ２１にそれぞれ直列に接続
されている。電流源トランジスタＱ１１、Ｑ２１と制御
トランジスタ３１１．３２１とはそれぞれそのドレイン
電極りが相互に接続されている。そのソース電極Ｓには
、電流源トランジスタでは一方の電位ＶＣＣ（例えば＋
５ボルト）が接続され、制御トランジスタでは電位ｖＣ
Ｃに対して負の他方の電位ＶＥＲ（例えば０ボルト）が
接続される。
制御トランジスタＳｔｔ、５２１のゲート電極Ｇは差動
増幅器の入力端として形成され、その場合、第１増幅器
分枝における制御トランジスタＳ１１のゲート電極Ｇは
正の差動増幅器入力端Ｅ１として表示され、第２増幅器
分枝に配置された制御トランジスタ３２１のゲート電極
は負の差動増幅器入力端Ｅ２として表示されている。
増幅器の入力端として形成され、その場合、第１増幅器
分枝における制御トランジスタＳ１１のゲート電極Ｇは
正の差動増幅器入力端Ｅ１として表示され、第２増幅器
分枝に配置された制御トランジスタ３２１のゲート電極
は負の差動増幅器入力端Ｅ２として表示されている。
公知の差動増幅器の第２回路例Ｐ（第３図ｂ）は、第１
回路例Ｎとは、制御トランジスタＳ１１、５２１がＰ−
ＭＯＳＦＥＴとして形成され、ｔｆＬ源トランジスタＱ
ｌ １．Ｑ２１がＮ−ＭＯＳＦＥＴとして形成され、一
方の電位ｖＣＣまたは他方の電位ＶＥＨに接続されてい
る点で異なっているだけである。
回路例Ｎとは、制御トランジスタＳ１１、５２１がＰ−
ＭＯＳＦＥＴとして形成され、ｔｆＬ源トランジスタＱ
ｌ １．Ｑ２１がＮ−ＭＯＳＦＥＴとして形成され、一
方の電位ｖＣＣまたは他方の電位ＶＥＨに接続されてい
る点で異なっているだけである。
第１１！１４“は本発明により形成された差動増幅器の
回路図が示されている。この差動増幅器においては、増
幅器分枝は制御トランジスタＳ１１、Ｓ１２；Ｓ２１．
３２２から成るＣＭＯＳインバータをそれぞれ有し、こ
のＣＭＯＳインバータは２個の電流源トランジスタＱｌ
１．Ｑｌ ２ ；Ｑ２１．９２２間に直列に接続され
ている。
回路図が示されている。この差動増幅器においては、増
幅器分枝は制御トランジスタＳ１１、Ｓ１２；Ｓ２１．
３２２から成るＣＭＯＳインバータをそれぞれ有し、こ
のＣＭＯＳインバータは２個の電流源トランジスタＱｌ
１．Ｑｌ ２ ；Ｑ２１．９２２間に直列に接続され
ている。
各増幅器分枝のＣＭＯＳインバータはＮ−ＭＯＳＦＥＴ
として形成された制御トランジスタＳ１１、Ｓ２１と、
Ｐ−ＭＯＳＦＥＴとして形成された他のａｍトランジス
タ５１２、Ｓ２２からそれぞれ構成され、制御トランジ
スタＳ１１、Ｓ２１と他の制御トランジスタＳ１２、Ｓ
２２とはドレイン電極りおよびゲート電極Ｇが相互に接
続されいる。ゲート電極はそれぞれの差動増幅器入力端
Ｅ１、Ｅ２を形成し、第２増幅器分枝に配置されたＣＭ
ＯＳインバータのドレインｔｌＩｉは差動増幅器出力端
Ａを形成している。
として形成された制御トランジスタＳ１１、Ｓ２１と、
Ｐ−ＭＯＳＦＥＴとして形成された他のａｍトランジス
タ５１２、Ｓ２２からそれぞれ構成され、制御トランジ
スタＳ１１、Ｓ２１と他の制御トランジスタＳ１２、Ｓ
２２とはドレイン電極りおよびゲート電極Ｇが相互に接
続されいる。ゲート電極はそれぞれの差動増幅器入力端
Ｅ１、Ｅ２を形成し、第２増幅器分枝に配置されたＣＭ
ＯＳインバータのドレインｔｌＩｉは差動増幅器出力端
Ａを形成している。
両増幅器分枝において、他の制御トランジスタＳ１２、
Ｓ２２はそのソース電極ＳがＰ−ＭＯＳＦＥＴとして形
成された電流源トランジスタＱ１１、Ｑ２１のドレイン
・ソース間を介して一方の電位ＶＣＣ（例えば５ボルト
）に接続され、制御トランジスタＳ１１、Ｓ２１はＮ−
ＭＯＳＦＥＴとして形成されたｉｉ流源トランジスタＱ
１２、Ｑ２２を介して電位ｖＣＣに対して負の他方の電
位ＶＥＲ（例えばＯボルト）に接続されている。差動増
幅器の全電流源トランジスタＱ１１、Ｑ１２、Ｑ２１、
Ｑ２２のゲート電極は相互に接続され、かつ、第１増幅
器分枝における制御トランジスタ３１１、Ｓ１２のＣＭ
ＯＳインバータの中間タップを形成するドレイン端子に
接続されている。
Ｓ２２はそのソース電極ＳがＰ−ＭＯＳＦＥＴとして形
成された電流源トランジスタＱ１１、Ｑ２１のドレイン
・ソース間を介して一方の電位ＶＣＣ（例えば５ボルト
）に接続され、制御トランジスタＳ１１、Ｓ２１はＮ−
ＭＯＳＦＥＴとして形成されたｉｉ流源トランジスタＱ
１２、Ｑ２２を介して電位ｖＣＣに対して負の他方の電
位ＶＥＲ（例えばＯボルト）に接続されている。差動増
幅器の全電流源トランジスタＱ１１、Ｑ１２、Ｑ２１、
Ｑ２２のゲート電極は相互に接続され、かつ、第１増幅
器分枝における制御トランジスタ３１１、Ｓ１２のＣＭ
ＯＳインバータの中間タップを形成するドレイン端子に
接続されている。
第１増幅器分枝のｔ流源と制御トランジスタとは第２増
幅器分枝の対応する電流源と制御トランジスタとに対し
て同じ大きさに形成されており、全ての制御トランジス
タおよび電流源トランジスタのＰ−ＭＯＳＦＥＴとＮ−
ＭＯＳＦＥＴとの間の寸法比は同じであるという標準的
なトランジスタ寸法設定から出発すると、公知の差動増
幅器のように、正の増幅器入力端Ｅ１から増幅器出力端
Ａに至る増幅率は負の増幅器入力端Ｅ２から増幅器出力
端Ａに至る増幅率よりも小さい差動増幅器が得られる。
幅器分枝の対応する電流源と制御トランジスタとに対し
て同じ大きさに形成されており、全ての制御トランジス
タおよび電流源トランジスタのＰ−ＭＯＳＦＥＴとＮ−
ＭＯＳＦＥＴとの間の寸法比は同じであるという標準的
なトランジスタ寸法設定から出発すると、公知の差動増
幅器のように、正の増幅器入力端Ｅ１から増幅器出力端
Ａに至る増幅率は負の増幅器入力端Ｅ２から増幅器出力
端Ａに至る増幅率よりも小さい差動増幅器が得られる。
ソース・ドレイン電圧が電流に依存するために形成され
る増幅率のこの相違は、公知の差動増幅器の同相増幅成
分の原因となる。
る増幅率のこの相違は、公知の差動増幅器の同相増幅成
分の原因となる。
本発明により形成された差動増幅器においては、トラン
ジスタの寸法設定により両増幅率は互いに依存せずかつ
他の動作点に影響せずに変更することが可能である。
ジスタの寸法設定により両増幅率は互いに依存せずかつ
他の動作点に影響せずに変更することが可能である。
例えば第１増幅器分枝における両電流源トランジスタＱ
１１、Ｑ１２が共通の因子に間して同じようにより大き
く形成されると（即ち、内部抵抗はそれによって小さく
なる）、正の入力０１ｆ＋Ｅ１から増幅器出力端Ａに至
る増幅率は負の入力端Ｅ２から増幅器出力端Ａに至る増
幅率に影響されることなく高くなる。このことは、ＣＭ
Ｏ５ｔｌ１幅器によって形成されて生じる成分は第１増
幅器分枝において電流源トランジスタによって形成され
た帰還成分よりも大きくなることに起因している。
１１、Ｑ１２が共通の因子に間して同じようにより大き
く形成されると（即ち、内部抵抗はそれによって小さく
なる）、正の入力０１ｆ＋Ｅ１から増幅器出力端Ａに至
る増幅率は負の入力端Ｅ２から増幅器出力端Ａに至る増
幅率に影響されることなく高くなる。このことは、ＣＭ
Ｏ５ｔｌ１幅器によって形成されて生じる成分は第１増
幅器分枝において電流源トランジスタによって形成され
た帰還成分よりも大きくなることに起因している。
一般に、Ｐ−Ｍｏｓｔｉ界効果トランジスタとＮ−ＭＯ
５電界効果トランジスタとの間の寸法比を維持すると、
それぞれの増幅器入力端の増幅率は、所属の増幅器分枝
において制御トランジスタと電流源トランジスタとの間
の寸法比が変えられることによって高められたりまたは
低められたりするということが言える。
５電界効果トランジスタとの間の寸法比を維持すると、
それぞれの増幅器入力端の増幅率は、所属の増幅器分枝
において制御トランジスタと電流源トランジスタとの間
の寸法比が変えられることによって高められたりまたは
低められたりするということが言える。
第２図には、ＣＭＯＳインバータを形成する制御トラン
ジスタに並列接続されたｉｔ電流源トランジスタ備えた
本発明により形成された差動増幅器の他の実施例が示さ
れている。
ジスタに並列接続されたｉｔ電流源トランジスタ備えた
本発明により形成された差動増幅器の他の実施例が示さ
れている。
本発明により形成された差動増幅器は同様に第１増幅器
分枝と第２増幅器分枝とから構成される。
分枝と第２増幅器分枝とから構成される。
両増帽器分枝において、Ｎ−ＭＯＳＦＥＴとして形成さ
れた制御トランジスタＳ１１、Ｓ２１と、Ｐ−ＭＯＳＦ
ＥＴとして形成された他の制御トランジスタＳＬ２．３
２２とはＣＭＯＳインバータを形成するためにそれぞれ
それらのドレイン電極りおよびゲートＴ！ｌ極Ｇが相互
に接続されている。
れた制御トランジスタＳ１１、Ｓ２１と、Ｐ−ＭＯＳＦ
ＥＴとして形成された他の制御トランジスタＳＬ２．３
２２とはＣＭＯＳインバータを形成するためにそれぞれ
それらのドレイン電極りおよびゲートＴ！ｌ極Ｇが相互
に接続されている。
制御トランジスタＳ１１、５２１のソース電極Ｓは他方
の電位ＶＥＲ（例えばＯボルト）に接続され、他の制椹
トランジスタＳ１２、Ｓ２２のソース電極Ｓは一方の正
電位ＶＣＣ（Ｎえば５ボルト）に接続されている。さら
に、両増幅器分枝において、Ｐ−ＭＯＳＦＥＴとして形
成された１電流源トランジスタＱ１１またはＱ２１と、
Ｎ−ＭＯＳＦＥＴとして形成されたｉｔ流源トランジス
タＱ１．２またはＱ２２とはそれらのドレイン１を極り
およびゲート電極Ｇが相互に接続され、それらのソース
電極Ｓに一方の電位ｖＣＣまたは他方の電位ＶＥＥが接
続されている。
の電位ＶＥＲ（例えばＯボルト）に接続され、他の制椹
トランジスタＳ１２、Ｓ２２のソース電極Ｓは一方の正
電位ＶＣＣ（Ｎえば５ボルト）に接続されている。さら
に、両増幅器分枝において、Ｐ−ＭＯＳＦＥＴとして形
成された１電流源トランジスタＱ１１またはＱ２１と、
Ｎ−ＭＯＳＦＥＴとして形成されたｉｔ流源トランジス
タＱ１．２またはＱ２２とはそれらのドレイン１を極り
およびゲート電極Ｇが相互に接続され、それらのソース
電極Ｓに一方の電位ｖＣＣまたは他方の電位ＶＥＥが接
続されている。
第１増幅器分枝の制御トランジスタＳ１２、Ｓ１１のゲ
ート電極は正の増幅器入力端Ｅ１を形威し、第２増幅器
分枝の制御トランジスタＳ２１、Ｓ２２のゲート電極は
負の増幅器入力端Ｅ２を形成する。
ート電極は正の増幅器入力端Ｅ１を形威し、第２増幅器
分枝の制御トランジスタＳ２１、Ｓ２２のゲート電極は
負の増幅器入力端Ｅ２を形成する。
差動増幅器の全電流源トランジスタＱ１１、Ｑ１２、Ｑ
２１、Ｑ２２はそれらのゲート電極が相互に接続され、
かつ第１増幅器分枝に配置された制御トランジスタＳ１
１、Ｓｉ２と電流源トランジスタＱ１１、Ｑ１０とのド
レイン電極に接続されている。第２増幅器分枝において
、制御トランジスタＳ２１、Ｓ２２のドレイン電極と電
流源トランジスタＱ２１、Ｑ２２のドレイン電極とは相
互に接続され、増幅器出力端Ａを形成する。
２１、Ｑ２２はそれらのゲート電極が相互に接続され、
かつ第１増幅器分枝に配置された制御トランジスタＳ１
１、Ｓｉ２と電流源トランジスタＱ１１、Ｑ１０とのド
レイン電極に接続されている。第２増幅器分枝において
、制御トランジスタＳ２１、Ｓ２２のドレイン電極と電
流源トランジスタＱ２１、Ｑ２２のドレイン電極とは相
互に接続され、増幅器出力端Ａを形成する。
この差動増幅器においても増幅器入力端の増幅率は互い
に無関係に変えることができる。このためにはそれぞれ
の増幅器入力端に所属する増幅器分枝のために制御トラ
ンジスタと電流源トランジスタとの間の寸法比を変えな
ければならない、しかしながら、電流源トランジスタの
小形化にょうて当該増幅器入力端に所属する増幅率が高
められる。
に無関係に変えることができる。このためにはそれぞれ
の増幅器入力端に所属する増幅器分枝のために制御トラ
ンジスタと電流源トランジスタとの間の寸法比を変えな
ければならない、しかしながら、電流源トランジスタの
小形化にょうて当該増幅器入力端に所属する増幅率が高
められる。
第１図は本発明による差動増幅器の一実施例を示す回路
図、第２図は本発明による差動増幅器の他の実施例を示
す回路図、第３図は公知の差動増幅器を示す回路図であ
る。 Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２・・・電流源トランジ
スタ Ｓ１１、Ｓ１２．３２１、Ｓ２２・・・制御トランジス
タ Ｅｌ、已２・・・増幅器入力端 Ａ・・・増幅器出力端
図、第２図は本発明による差動増幅器の他の実施例を示
す回路図、第３図は公知の差動増幅器を示す回路図であ
る。 Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２・・・電流源トランジ
スタ Ｓ１１、Ｓ１２．３２１、Ｓ２２・・・制御トランジス
タ Ｅｌ、已２・・・増幅器入力端 Ａ・・・増幅器出力端
Claims (1)
- 【特許請求の範囲】 １）第１増幅器分枝と第２増幅器分枝とを備え、これら
の増幅器分岐はドレイン・ソース間が一方の電位（ＶＣ
Ｃ）に接続された電流源用電界効果トランジスタ（Ｑ１
１、Ｑ２１）とこの電流源用電界効果トランジスタに対
して相補形に形成された制御用電界効果トランジスタ（
Ｓ１１、Ｓ２１）とをそれぞれ有し、前記制御用電界効
果トランジスタのドレイン・ソース間は前記電流源用電
界効果トランジスタ（Ｑ１１、Ｑ２１）と他方の電位（
ＶＥＥ）との間に電流路を形成するために用いられ、前
記制御用電界効果トランジスタのゲート電極はそれぞれ
の増幅器分枝に所属する増幅器入力端を形成し、かつ前
記電流源用電界効果トランジスタ（Ｑ１１、Ｑ２１）と
制御用電界効果トランジスタ（Ｓ１１、Ｓ２１）との間
の電流路に設けられた中間タップを備え、この中間タッ
プは前記第１増幅器分枝においては前記両電流源用電界
効果トランジスタ（Ｑ１１、Ｑ２１）のゲート電極に接
続され、前記第２増幅器分枝においては増幅器出力端（
Ａ）として形成される集積可能な差動増幅器において、
前記増幅器分枝は前記制御用電界効果トランジスタ（Ｓ
１１、Ｓ２１）に対して相補形に形成された他の制御用
電界効果トランジスタ（Ｓ１２、Ｓ２２）をそれぞれ有
し、前記他の制御用電界効果トランジスタ（Ｓ１２、Ｓ
２２）は前記中間タップを形成するＣＭＯＳインバータ
のために前記制御用電界効果トランジスタ（Ｓ１１、Ｓ
２１）に接続されることを特徴とする集積可能な差動増
幅器。 ２）前記増幅器分枝は前記電流源用電界効果トランジス
タ（Ｑ１１、Ｑ２１）に対して相補形に形成された他の
電流源用電界効果トランジスタ（Ｑ１２、Ｑ２２）を有
し、前記他の電流源用電界効果トランジスタ（Ｑ１２、
Ｑ２２）のゲート電極は前記電流源用電界効果トランジ
スタ（Ｑ１１、Ｑ２１）のゲート電極に接続され、前記
他の電流源用電界効果トランジスタ（Ｑ１２、Ｑ２２）
のドレイン・ソース間は前記電流源用電界効果トランジ
スタ（Ｑ１１、Ｑ２１）のドレイン・ソース間に直列に
接続されることを特徴とする請求項１記載の集積可能な
差動増幅器。 ３）前記ＣＭＯＳインバータは前記電流源用電界効果ト
ランジスタ（Ｑ１１、Ｑ１２；Ｑ２１、Ｑ２２）のそれ
ぞれ１つを介して前記電位（ＶＣＣ、ＶＥＥ）に接続さ
れることを特徴とする請求項２記載の集積可能な差動増
幅器。 ４）前記電流源用電界効果トランジスタ（Ｑ１１、Ｑ２
１）のドレイン・ソース間と前記他の制御用電界効果ト
ランジスタ（Ｓ１２、Ｓ２２）のドレイン・ソース間と
は並列接続され、前記制御用電界効果トランジスタ（Ｓ
１１、Ｓ２１）のドレイン・ソース間と前記他の電流源
用電界効果トランジスタ（Ｑ１２、Ｑ２２）のドレイン
・ソース間とは並列接続されかつ前記他方の電位（ＶＥ
Ｅ）に接続されることを特徴とする請求項２記載の集積
可能な差動増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3926522.6 | 1989-08-10 | ||
| DE3926522 | 1989-08-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377413A true JPH0377413A (ja) | 1991-04-03 |
Family
ID=6386912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210141A Pending JPH0377413A (ja) | 1989-08-10 | 1990-08-07 | 集積可能な差動増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0412566A3 (ja) |
| JP (1) | JPH0377413A (ja) |
| IE (1) | IE902894A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169424B1 (en) * | 1998-11-03 | 2001-01-02 | Intel Corporation | Self-biasing sense amplifier |
| DE10021928A1 (de) * | 2000-05-05 | 2001-11-15 | Infineon Technologies Ag | Stromspiegel und Verfahren zum Betreiben eines Stromspiegels |
| US10355656B2 (en) * | 2017-06-29 | 2019-07-16 | SK Hynix Inc. | Amplification circuit with split-length compensation scheme |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159905A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体差動増幅器 |
| JPS63211906A (ja) * | 1987-02-27 | 1988-09-05 | Citizen Watch Co Ltd | アナログ値インバ−タ回路 |
-
1990
- 1990-08-07 JP JP2210141A patent/JPH0377413A/ja active Pending
- 1990-08-09 IE IE289490A patent/IE902894A1/en unknown
- 1990-08-10 EP EP19900115415 patent/EP0412566A3/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0412566A2 (de) | 1991-02-13 |
| IE902894A1 (en) | 1991-02-27 |
| EP0412566A3 (en) | 1991-07-03 |
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