JPH0377413A - 集積可能な差動増幅器 - Google Patents
集積可能な差動増幅器Info
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- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
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- Power Engineering (AREA)
- Amplifiers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタを使用した集積可能な
差動増幅器に関する。
差動増幅器に関する。
〔従来の技術]
第1増幅器分枝と第2増幅器分枝とを備え、これらの増
幅器分岐はドレイン・ソース間が一方の電位に接続され
たti源用電界効果トランジスタとこの電流源用電界効
果トランジスタに対して相補形に形成された制御用電界
効果トランジスタとをそれぞれ有し、制御用電界効果ト
ランジスタのドレイン・ソース間は電流源用電界効果ト
ランジスタと他方の電位との間に1i洸路を形成するた
めに用いられ、制御用電界効果トランジスタのゲート電
極はそれぞれの増幅器分枝に所属する増幅器入力端を形
成し、電流源用電界効果トランジスタと制御用電界効果
トランジスタとの間のtfL路に設けられた中間タップ
を備え、この中間タップは第1増幅器分枝においては両
電流源用電界効果トランジスタのゲート電極に接続され
、第2増幅器分枝においては増幅器出力端として形成さ
れる集積可能な差動増幅器は提案されている。
幅器分岐はドレイン・ソース間が一方の電位に接続され
たti源用電界効果トランジスタとこの電流源用電界効
果トランジスタに対して相補形に形成された制御用電界
効果トランジスタとをそれぞれ有し、制御用電界効果ト
ランジスタのドレイン・ソース間は電流源用電界効果ト
ランジスタと他方の電位との間に1i洸路を形成するた
めに用いられ、制御用電界効果トランジスタのゲート電
極はそれぞれの増幅器分枝に所属する増幅器入力端を形
成し、電流源用電界効果トランジスタと制御用電界効果
トランジスタとの間のtfL路に設けられた中間タップ
を備え、この中間タップは第1増幅器分枝においては両
電流源用電界効果トランジスタのゲート電極に接続され
、第2増幅器分枝においては増幅器出力端として形成さ
れる集積可能な差動増幅器は提案されている。
最も重要なトランジスタ基本回路としての差動増幅器は
、アナログ技術ならびにディジタル技術において種々異
なった例が見受けられる。差動増幅器はバイポーラトラ
ンジスタまたは電界効果トランジスタによって実現する
ことができ、その場合電界効果トランジスタは集積化が
簡単であるとの理由から高集積回路に良く適する。
、アナログ技術ならびにディジタル技術において種々異
なった例が見受けられる。差動増幅器はバイポーラトラ
ンジスタまたは電界効果トランジスタによって実現する
ことができ、その場合電界効果トランジスタは集積化が
簡単であるとの理由から高集積回路に良く適する。
原理上、差動増幅器は共通の定電流源から給電される2
つの対称に形成された直流増幅器によって構成される。
つの対称に形成された直流増幅器によって構成される。
多くの回路例において、定ii流源は2個のゲートまた
はベース結合形トランジスタから威る所謂電流ミラーに
よって置き換えられる。
はベース結合形トランジスタから威る所謂電流ミラーに
よって置き換えられる。
差動増幅器および1lNfLミラ一回路に関する基礎知
識は関係する専門文献、例えばシュブリンガ−(Spr
jnger)出版社から1989年に発行されたU、テ
ィーチエ(Tietze)およびCH,シェンク(Sc
henk)著0半導体回路技術(Halbleiter
schaltungstechnik)” (′l1
49版)から逼られる。
識は関係する専門文献、例えばシュブリンガ−(Spr
jnger)出版社から1989年に発行されたU、テ
ィーチエ(Tietze)およびCH,シェンク(Sc
henk)著0半導体回路技術(Halbleiter
schaltungstechnik)” (′l1
49版)から逼られる。
2つの入力電圧の差のみを単に増幅するだけの理想的な
差動増幅器とは異なり、実際上実現可能な差動増幅器は
2つの増幅成分、つまり所望の差増幅と大抵不所望と見
做される所謂同相増幅との2つの増幅成分を有している
。同相増幅は、両入力電圧が同一電圧値だけ等しく変化
した場合に差動増幅器の出力電圧が変化することによっ
て現れる。
差動増幅器とは異なり、実際上実現可能な差動増幅器は
2つの増幅成分、つまり所望の差増幅と大抵不所望と見
做される所謂同相増幅との2つの増幅成分を有している
。同相増幅は、両入力電圧が同一電圧値だけ等しく変化
した場合に差動増幅器の出力電圧が変化することによっ
て現れる。
本発明の課題は、使用されるトランジスタの寸法設定に
よって同相増幅が極めて僅少になるように冒頭で述べた
種類の差動増幅器を構成することにある。
よって同相増幅が極めて僅少になるように冒頭で述べた
種類の差動増幅器を構成することにある。
(課題を解決するための手段〕
このような課題を解決するために、本発明においては、
増幅器分枝は制御用電界効果トランジスタに対して相補
形に形成された他の制御用電界効果トランジスタをそれ
ぞれ有し、他の制御用電界効果トランジスタは中間タッ
プを形成するCMOSインバータのために制御用電界効
果トランジスタに接続されるものである。
増幅器分枝は制御用電界効果トランジスタに対して相補
形に形成された他の制御用電界効果トランジスタをそれ
ぞれ有し、他の制御用電界効果トランジスタは中間タッ
プを形成するCMOSインバータのために制御用電界効
果トランジスタに接続されるものである。
本発明は、公知の差動増幅器において使用され2個のゲ
ート結合形電界効果トランジスタから構成される電流ミ
ラーはドレイン・ソース電圧が電流に依存するために理
想的な振る舞いをせず、それゆえ両端幅器入力端の増幅
率は差動増幅器出力端に対して互いに異なるという認識
に基づいている。
ート結合形電界効果トランジスタから構成される電流ミ
ラーはドレイン・ソース電圧が電流に依存するために理
想的な振る舞いをせず、それゆえ両端幅器入力端の増幅
率は差動増幅器出力端に対して互いに異なるという認識
に基づいている。
本発明により形成された差動増幅器の主要な利点は、例
えばスイッチング閾値のような他の動作点をずらすこと
なく、両端幅器入力端の増幅率が同一化され得るように
、回路構成がトランジスタの寸法設定に対して多くの自
由度を提供するという点にある。
えばスイッチング閾値のような他の動作点をずらすこと
なく、両端幅器入力端の増幅率が同一化され得るように
、回路構成がトランジスタの寸法設定に対して多くの自
由度を提供するという点にある。
本発明の他の構成は請求項2以下に記載されている。
他の電流源トランジスタを用いると差動増幅器は有利に
対称に形成され、それによって、公知の差動増幅器にお
けるような2つの極性変更はもはや必要なくなる。
対称に形成され、それによって、公知の差動増幅器にお
けるような2つの極性変更はもはや必要なくなる。
次に、本発明の実施例を図面に基づいて詳細に説明する
。
。
第3図には公知の差動増幅器の両極性変更に対する2つ
の回路図が示されている。極性変更を施した両回路傍に
おいて、差動増幅器はt流源トランジスタと制御トラン
ジスタとの直列接続からそれぞれ成る第1増幅器分枝と
第2増幅器分枝とから構成されている。電流ミラーを形
成するために、電流源トランジスタはそのゲート電極G
が相互に接続されている。第1増幅器分枝における電流
源トランジスタは、ゲート電極に接続されているドレイ
ン電極りと共に電流くラーの入力端として形成されてい
る。第2増幅器分枝における電流源トランジスタのドレ
イン電極は、電流ミラーの出力端ならびに差動増幅器の
出力端Aを形成している。
の回路図が示されている。極性変更を施した両回路傍に
おいて、差動増幅器はt流源トランジスタと制御トラン
ジスタとの直列接続からそれぞれ成る第1増幅器分枝と
第2増幅器分枝とから構成されている。電流ミラーを形
成するために、電流源トランジスタはそのゲート電極G
が相互に接続されている。第1増幅器分枝における電流
源トランジスタは、ゲート電極に接続されているドレイ
ン電極りと共に電流くラーの入力端として形成されてい
る。第2増幅器分枝における電流源トランジスタのドレ
イン電極は、電流ミラーの出力端ならびに差動増幅器の
出力端Aを形成している。
差動増幅器の第1回路例N(第3図a)においては、両
差動増幅器分枝には、P−MO3電界効果トランジスタ
、略称してP−MOSFETとして形成された電流源ト
ランジスタQ11、Q21がN −MOSlt界効果ト
ランジスタ、略称してNMOSFETとして形成された
制御トランジスタ311、S21にそれぞれ直列に接続
されている。電流源トランジスタQ11、Q21と制御
トランジスタ311.321とはそれぞれそのドレイン
電極りが相互に接続されている。そのソース電極Sには
、電流源トランジスタでは一方の電位VCC(例えば+
5ボルト)が接続され、制御トランジスタでは電位vC
Cに対して負の他方の電位VER(例えば0ボルト)が
接続される。
差動増幅器分枝には、P−MO3電界効果トランジスタ
、略称してP−MOSFETとして形成された電流源ト
ランジスタQ11、Q21がN −MOSlt界効果ト
ランジスタ、略称してNMOSFETとして形成された
制御トランジスタ311、S21にそれぞれ直列に接続
されている。電流源トランジスタQ11、Q21と制御
トランジスタ311.321とはそれぞれそのドレイン
電極りが相互に接続されている。そのソース電極Sには
、電流源トランジスタでは一方の電位VCC(例えば+
5ボルト)が接続され、制御トランジスタでは電位vC
Cに対して負の他方の電位VER(例えば0ボルト)が
接続される。
制御トランジスタStt、521のゲート電極Gは差動
増幅器の入力端として形成され、その場合、第1増幅器
分枝における制御トランジスタS11のゲート電極Gは
正の差動増幅器入力端E1として表示され、第2増幅器
分枝に配置された制御トランジスタ321のゲート電極
は負の差動増幅器入力端E2として表示されている。
増幅器の入力端として形成され、その場合、第1増幅器
分枝における制御トランジスタS11のゲート電極Gは
正の差動増幅器入力端E1として表示され、第2増幅器
分枝に配置された制御トランジスタ321のゲート電極
は負の差動増幅器入力端E2として表示されている。
公知の差動増幅器の第2回路例P(第3図b)は、第1
回路例Nとは、制御トランジスタS11、521がP−
MOSFETとして形成され、tfL源トランジスタQ
l 1.Q21がN−MOSFETとして形成され、一
方の電位vCCまたは他方の電位VEHに接続されてい
る点で異なっているだけである。
回路例Nとは、制御トランジスタS11、521がP−
MOSFETとして形成され、tfL源トランジスタQ
l 1.Q21がN−MOSFETとして形成され、一
方の電位vCCまたは他方の電位VEHに接続されてい
る点で異なっているだけである。
第11!14“は本発明により形成された差動増幅器の
回路図が示されている。この差動増幅器においては、増
幅器分枝は制御トランジスタS11、S12;S21.
322から成るCMOSインバータをそれぞれ有し、こ
のCMOSインバータは2個の電流源トランジスタQl
1.Ql 2 ;Q21.922間に直列に接続され
ている。
回路図が示されている。この差動増幅器においては、増
幅器分枝は制御トランジスタS11、S12;S21.
322から成るCMOSインバータをそれぞれ有し、こ
のCMOSインバータは2個の電流源トランジスタQl
1.Ql 2 ;Q21.922間に直列に接続され
ている。
各増幅器分枝のCMOSインバータはN−MOSFET
として形成された制御トランジスタS11、S21と、
P−MOSFETとして形成された他のamトランジス
タ512、S22からそれぞれ構成され、制御トランジ
スタS11、S21と他の制御トランジスタS12、S
22とはドレイン電極りおよびゲート電極Gが相互に接
続されいる。ゲート電極はそれぞれの差動増幅器入力端
E1、E2を形成し、第2増幅器分枝に配置されたCM
OSインバータのドレインtlIiは差動増幅器出力端
Aを形成している。
として形成された制御トランジスタS11、S21と、
P−MOSFETとして形成された他のamトランジス
タ512、S22からそれぞれ構成され、制御トランジ
スタS11、S21と他の制御トランジスタS12、S
22とはドレイン電極りおよびゲート電極Gが相互に接
続されいる。ゲート電極はそれぞれの差動増幅器入力端
E1、E2を形成し、第2増幅器分枝に配置されたCM
OSインバータのドレインtlIiは差動増幅器出力端
Aを形成している。
両増幅器分枝において、他の制御トランジスタS12、
S22はそのソース電極SがP−MOSFETとして形
成された電流源トランジスタQ11、Q21のドレイン
・ソース間を介して一方の電位VCC(例えば5ボルト
)に接続され、制御トランジスタS11、S21はN−
MOSFETとして形成されたii流源トランジスタQ
12、Q22を介して電位vCCに対して負の他方の電
位VER(例えばOボルト)に接続されている。差動増
幅器の全電流源トランジスタQ11、Q12、Q21、
Q22のゲート電極は相互に接続され、かつ、第1増幅
器分枝における制御トランジスタ311、S12のCM
OSインバータの中間タップを形成するドレイン端子に
接続されている。
S22はそのソース電極SがP−MOSFETとして形
成された電流源トランジスタQ11、Q21のドレイン
・ソース間を介して一方の電位VCC(例えば5ボルト
)に接続され、制御トランジスタS11、S21はN−
MOSFETとして形成されたii流源トランジスタQ
12、Q22を介して電位vCCに対して負の他方の電
位VER(例えばOボルト)に接続されている。差動増
幅器の全電流源トランジスタQ11、Q12、Q21、
Q22のゲート電極は相互に接続され、かつ、第1増幅
器分枝における制御トランジスタ311、S12のCM
OSインバータの中間タップを形成するドレイン端子に
接続されている。
第1増幅器分枝のt流源と制御トランジスタとは第2増
幅器分枝の対応する電流源と制御トランジスタとに対し
て同じ大きさに形成されており、全ての制御トランジス
タおよび電流源トランジスタのP−MOSFETとN−
MOSFETとの間の寸法比は同じであるという標準的
なトランジスタ寸法設定から出発すると、公知の差動増
幅器のように、正の増幅器入力端E1から増幅器出力端
Aに至る増幅率は負の増幅器入力端E2から増幅器出力
端Aに至る増幅率よりも小さい差動増幅器が得られる。
幅器分枝の対応する電流源と制御トランジスタとに対し
て同じ大きさに形成されており、全ての制御トランジス
タおよび電流源トランジスタのP−MOSFETとN−
MOSFETとの間の寸法比は同じであるという標準的
なトランジスタ寸法設定から出発すると、公知の差動増
幅器のように、正の増幅器入力端E1から増幅器出力端
Aに至る増幅率は負の増幅器入力端E2から増幅器出力
端Aに至る増幅率よりも小さい差動増幅器が得られる。
ソース・ドレイン電圧が電流に依存するために形成され
る増幅率のこの相違は、公知の差動増幅器の同相増幅成
分の原因となる。
る増幅率のこの相違は、公知の差動増幅器の同相増幅成
分の原因となる。
本発明により形成された差動増幅器においては、トラン
ジスタの寸法設定により両増幅率は互いに依存せずかつ
他の動作点に影響せずに変更することが可能である。
ジスタの寸法設定により両増幅率は互いに依存せずかつ
他の動作点に影響せずに変更することが可能である。
例えば第1増幅器分枝における両電流源トランジスタQ
11、Q12が共通の因子に間して同じようにより大き
く形成されると(即ち、内部抵抗はそれによって小さく
なる)、正の入力01f+E1から増幅器出力端Aに至
る増幅率は負の入力端E2から増幅器出力端Aに至る増
幅率に影響されることなく高くなる。このことは、CM
O5tl1幅器によって形成されて生じる成分は第1増
幅器分枝において電流源トランジスタによって形成され
た帰還成分よりも大きくなることに起因している。
11、Q12が共通の因子に間して同じようにより大き
く形成されると(即ち、内部抵抗はそれによって小さく
なる)、正の入力01f+E1から増幅器出力端Aに至
る増幅率は負の入力端E2から増幅器出力端Aに至る増
幅率に影響されることなく高くなる。このことは、CM
O5tl1幅器によって形成されて生じる成分は第1増
幅器分枝において電流源トランジスタによって形成され
た帰還成分よりも大きくなることに起因している。
一般に、P−Mosti界効果トランジスタとN−MO
5電界効果トランジスタとの間の寸法比を維持すると、
それぞれの増幅器入力端の増幅率は、所属の増幅器分枝
において制御トランジスタと電流源トランジスタとの間
の寸法比が変えられることによって高められたりまたは
低められたりするということが言える。
5電界効果トランジスタとの間の寸法比を維持すると、
それぞれの増幅器入力端の増幅率は、所属の増幅器分枝
において制御トランジスタと電流源トランジスタとの間
の寸法比が変えられることによって高められたりまたは
低められたりするということが言える。
第2図には、CMOSインバータを形成する制御トラン
ジスタに並列接続されたit電流源トランジスタ備えた
本発明により形成された差動増幅器の他の実施例が示さ
れている。
ジスタに並列接続されたit電流源トランジスタ備えた
本発明により形成された差動増幅器の他の実施例が示さ
れている。
本発明により形成された差動増幅器は同様に第1増幅器
分枝と第2増幅器分枝とから構成される。
分枝と第2増幅器分枝とから構成される。
両増帽器分枝において、N−MOSFETとして形成さ
れた制御トランジスタS11、S21と、P−MOSF
ETとして形成された他の制御トランジスタSL2.3
22とはCMOSインバータを形成するためにそれぞれ
それらのドレイン電極りおよびゲートT!l極Gが相互
に接続されている。
れた制御トランジスタS11、S21と、P−MOSF
ETとして形成された他の制御トランジスタSL2.3
22とはCMOSインバータを形成するためにそれぞれ
それらのドレイン電極りおよびゲートT!l極Gが相互
に接続されている。
制御トランジスタS11、521のソース電極Sは他方
の電位VER(例えばOボルト)に接続され、他の制椹
トランジスタS12、S22のソース電極Sは一方の正
電位VCC(Nえば5ボルト)に接続されている。さら
に、両増幅器分枝において、P−MOSFETとして形
成された1電流源トランジスタQ11またはQ21と、
N−MOSFETとして形成されたit流源トランジス
タQ1.2またはQ22とはそれらのドレイン1を極り
およびゲート電極Gが相互に接続され、それらのソース
電極Sに一方の電位vCCまたは他方の電位VEEが接
続されている。
の電位VER(例えばOボルト)に接続され、他の制椹
トランジスタS12、S22のソース電極Sは一方の正
電位VCC(Nえば5ボルト)に接続されている。さら
に、両増幅器分枝において、P−MOSFETとして形
成された1電流源トランジスタQ11またはQ21と、
N−MOSFETとして形成されたit流源トランジス
タQ1.2またはQ22とはそれらのドレイン1を極り
およびゲート電極Gが相互に接続され、それらのソース
電極Sに一方の電位vCCまたは他方の電位VEEが接
続されている。
第1増幅器分枝の制御トランジスタS12、S11のゲ
ート電極は正の増幅器入力端E1を形威し、第2増幅器
分枝の制御トランジスタS21、S22のゲート電極は
負の増幅器入力端E2を形成する。
ート電極は正の増幅器入力端E1を形威し、第2増幅器
分枝の制御トランジスタS21、S22のゲート電極は
負の増幅器入力端E2を形成する。
差動増幅器の全電流源トランジスタQ11、Q12、Q
21、Q22はそれらのゲート電極が相互に接続され、
かつ第1増幅器分枝に配置された制御トランジスタS1
1、Si2と電流源トランジスタQ11、Q10とのド
レイン電極に接続されている。第2増幅器分枝において
、制御トランジスタS21、S22のドレイン電極と電
流源トランジスタQ21、Q22のドレイン電極とは相
互に接続され、増幅器出力端Aを形成する。
21、Q22はそれらのゲート電極が相互に接続され、
かつ第1増幅器分枝に配置された制御トランジスタS1
1、Si2と電流源トランジスタQ11、Q10とのド
レイン電極に接続されている。第2増幅器分枝において
、制御トランジスタS21、S22のドレイン電極と電
流源トランジスタQ21、Q22のドレイン電極とは相
互に接続され、増幅器出力端Aを形成する。
この差動増幅器においても増幅器入力端の増幅率は互い
に無関係に変えることができる。このためにはそれぞれ
の増幅器入力端に所属する増幅器分枝のために制御トラ
ンジスタと電流源トランジスタとの間の寸法比を変えな
ければならない、しかしながら、電流源トランジスタの
小形化にょうて当該増幅器入力端に所属する増幅率が高
められる。
に無関係に変えることができる。このためにはそれぞれ
の増幅器入力端に所属する増幅器分枝のために制御トラ
ンジスタと電流源トランジスタとの間の寸法比を変えな
ければならない、しかしながら、電流源トランジスタの
小形化にょうて当該増幅器入力端に所属する増幅率が高
められる。
第1図は本発明による差動増幅器の一実施例を示す回路
図、第2図は本発明による差動増幅器の他の実施例を示
す回路図、第3図は公知の差動増幅器を示す回路図であ
る。 Q11、Q12、Q21、Q22・・・電流源トランジ
スタ S11、S12.321、S22・・・制御トランジス
タ El、已2・・・増幅器入力端 A・・・増幅器出力端
図、第2図は本発明による差動増幅器の他の実施例を示
す回路図、第3図は公知の差動増幅器を示す回路図であ
る。 Q11、Q12、Q21、Q22・・・電流源トランジ
スタ S11、S12.321、S22・・・制御トランジス
タ El、已2・・・増幅器入力端 A・・・増幅器出力端
Claims (1)
- 【特許請求の範囲】 1)第1増幅器分枝と第2増幅器分枝とを備え、これら
の増幅器分岐はドレイン・ソース間が一方の電位(VC
C)に接続された電流源用電界効果トランジスタ(Q1
1、Q21)とこの電流源用電界効果トランジスタに対
して相補形に形成された制御用電界効果トランジスタ(
S11、S21)とをそれぞれ有し、前記制御用電界効
果トランジスタのドレイン・ソース間は前記電流源用電
界効果トランジスタ(Q11、Q21)と他方の電位(
VEE)との間に電流路を形成するために用いられ、前
記制御用電界効果トランジスタのゲート電極はそれぞれ
の増幅器分枝に所属する増幅器入力端を形成し、かつ前
記電流源用電界効果トランジスタ(Q11、Q21)と
制御用電界効果トランジスタ(S11、S21)との間
の電流路に設けられた中間タップを備え、この中間タッ
プは前記第1増幅器分枝においては前記両電流源用電界
効果トランジスタ(Q11、Q21)のゲート電極に接
続され、前記第2増幅器分枝においては増幅器出力端(
A)として形成される集積可能な差動増幅器において、
前記増幅器分枝は前記制御用電界効果トランジスタ(S
11、S21)に対して相補形に形成された他の制御用
電界効果トランジスタ(S12、S22)をそれぞれ有
し、前記他の制御用電界効果トランジスタ(S12、S
22)は前記中間タップを形成するCMOSインバータ
のために前記制御用電界効果トランジスタ(S11、S
21)に接続されることを特徴とする集積可能な差動増
幅器。 2)前記増幅器分枝は前記電流源用電界効果トランジス
タ(Q11、Q21)に対して相補形に形成された他の
電流源用電界効果トランジスタ(Q12、Q22)を有
し、前記他の電流源用電界効果トランジスタ(Q12、
Q22)のゲート電極は前記電流源用電界効果トランジ
スタ(Q11、Q21)のゲート電極に接続され、前記
他の電流源用電界効果トランジスタ(Q12、Q22)
のドレイン・ソース間は前記電流源用電界効果トランジ
スタ(Q11、Q21)のドレイン・ソース間に直列に
接続されることを特徴とする請求項1記載の集積可能な
差動増幅器。 3)前記CMOSインバータは前記電流源用電界効果ト
ランジスタ(Q11、Q12;Q21、Q22)のそれ
ぞれ1つを介して前記電位(VCC、VEE)に接続さ
れることを特徴とする請求項2記載の集積可能な差動増
幅器。 4)前記電流源用電界効果トランジスタ(Q11、Q2
1)のドレイン・ソース間と前記他の制御用電界効果ト
ランジスタ(S12、S22)のドレイン・ソース間と
は並列接続され、前記制御用電界効果トランジスタ(S
11、S21)のドレイン・ソース間と前記他の電流源
用電界効果トランジスタ(Q12、Q22)のドレイン
・ソース間とは並列接続されかつ前記他方の電位(VE
E)に接続されることを特徴とする請求項2記載の集積
可能な差動増幅器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3926522 | 1989-08-10 | ||
DE3926522.6 | 1989-08-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0377413A true JPH0377413A (ja) | 1991-04-03 |
Family
ID=6386912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2210141A Pending JPH0377413A (ja) | 1989-08-10 | 1990-08-07 | 集積可能な差動増幅器 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0412566A3 (ja) |
JP (1) | JPH0377413A (ja) |
IE (1) | IE902894A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE10021928A1 (de) | 2000-05-05 | 2001-11-15 | Infineon Technologies Ag | Stromspiegel und Verfahren zum Betreiben eines Stromspiegels |
US10355656B2 (en) * | 2017-06-29 | 2019-07-16 | SK Hynix Inc. | Amplification circuit with split-length compensation scheme |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62159905A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体差動増幅器 |
JPS63211906A (ja) * | 1987-02-27 | 1988-09-05 | Citizen Watch Co Ltd | アナログ値インバ−タ回路 |
-
1990
- 1990-08-07 JP JP2210141A patent/JPH0377413A/ja active Pending
- 1990-08-09 IE IE289490A patent/IE902894A1/en unknown
- 1990-08-10 EP EP19900115415 patent/EP0412566A3/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0412566A3 (en) | 1991-07-03 |
EP0412566A2 (de) | 1991-02-13 |
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