JPH07105672B2 - 完全ダブルエンド相補電界効果トランジスタ増幅器 - Google Patents
完全ダブルエンド相補電界効果トランジスタ増幅器Info
- Publication number
- JPH07105672B2 JPH07105672B2 JP61304042A JP30404286A JPH07105672B2 JP H07105672 B2 JPH07105672 B2 JP H07105672B2 JP 61304042 A JP61304042 A JP 61304042A JP 30404286 A JP30404286 A JP 30404286A JP H07105672 B2 JPH07105672 B2 JP H07105672B2
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- JP
- Japan
- Prior art keywords
- transistor
- cascode
- source
- node
- transistors
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は電子増幅器に関連し、詳しくは電界効果トラン
ジスタを用いたモノリチツク完全ダブルエンド演算増幅
器に関連する。
ジスタを用いたモノリチツク完全ダブルエンド演算増幅
器に関連する。
発明の背景 完全ダブルエンド演算増幅器は典型的には入力段とトラ
ンスインピーダンス段とを含み、このトランスインピー
ダンス段が出力段であることが多い。トランスインピー
ダンス段は簡単に言えば一対のシングルエンドトランス
インピーダンス信号分岐であり、この信号分岐は互いに
相等しく、かつそれぞれ入力段からの信号の一方を受信
する。相補型金属−酸化物−半導体（CMOS）技術に用い
られる完全差動モノリチツク演算増幅器の一例がT.C.チ
ヨイらの「通信のための高周波CMOSスイツチト キヤパ
シタ フイルタ」IEEE ジヤーナル オブ ソリツド
ステート サーキツト 第SC−18巻第６号1983年12月号
652−664ページ（“High−Frequency CMOS Switched Ca
pacitor Filters for Communicatioms Application"by
T.C.et al.in IEEE Journal of Solid State Circuits,
Vol.SC−18,No.6,Dec.1983,pp.652−664）に記載されて
いる。そこに記載されている装置においては出力段は２
個の電圧供給ノードの間に接続された相等しいカスコー
ド信号分岐の並列対からできている。
ンスインピーダンス段とを含み、このトランスインピー
ダンス段が出力段であることが多い。トランスインピー
ダンス段は簡単に言えば一対のシングルエンドトランス
インピーダンス信号分岐であり、この信号分岐は互いに
相等しく、かつそれぞれ入力段からの信号の一方を受信
する。相補型金属−酸化物−半導体（CMOS）技術に用い
られる完全差動モノリチツク演算増幅器の一例がT.C.チ
ヨイらの「通信のための高周波CMOSスイツチト キヤパ
シタ フイルタ」IEEE ジヤーナル オブ ソリツド
ステート サーキツト 第SC−18巻第６号1983年12月号
652−664ページ（“High−Frequency CMOS Switched Ca
pacitor Filters for Communicatioms Application"by
T.C.et al.in IEEE Journal of Solid State Circuits,
Vol.SC−18,No.6,Dec.1983,pp.652−664）に記載されて
いる。そこに記載されている装置においては出力段は２
個の電圧供給ノードの間に接続された相等しいカスコー
ド信号分岐の並列対からできている。
増幅器の効率は信号分岐のための高出力インピーダンス
によつて達成される高オープンループゲインは主に依存
する。これらの特性にはある妥協がある。もし信号分岐
におけるカスコードランジスタが、ゲイン増加のために
幅−長さの割合が比較的小さい伝導チヤネルで作られて
いるのであれば、分岐の出力インピーダンスはそれにと
もなつて減少する。
によつて達成される高オープンループゲインは主に依存
する。これらの特性にはある妥協がある。もし信号分岐
におけるカスコードランジスタが、ゲイン増加のために
幅−長さの割合が比較的小さい伝導チヤネルで作られて
いるのであれば、分岐の出力インピーダンスはそれにと
もなつて減少する。
発明の概要 本発明に従えば、完全ダブルエンドたたみこみ（folde
d）カスコード電界効果トランジスタ増幅器回路の各信
号分岐は第２のカスコードトランジスタを含む。この第
２カスコードトランジスタはソースが第１カスコードト
ランジスタのソースに接続され、ドレインがプルダウン
トランジスタのソースに接続されており、その結果、プ
ルダウントランジスタはカスコードデバイスとして信号
の一部を出力ノードに与える。この構成により、出力ノ
ードに接続されるトランジスタの幅−長さの割合は出力
インピーダンス増加に対して実質的に減少し、一方増幅
器の出力電流駆動能力は維持される。こうして増幅器の
オープンループゲインは増大し、歪みは減少する。
d）カスコード電界効果トランジスタ増幅器回路の各信
号分岐は第２のカスコードトランジスタを含む。この第
２カスコードトランジスタはソースが第１カスコードト
ランジスタのソースに接続され、ドレインがプルダウン
トランジスタのソースに接続されており、その結果、プ
ルダウントランジスタはカスコードデバイスとして信号
の一部を出力ノードに与える。この構成により、出力ノ
ードに接続されるトランジスタの幅−長さの割合は出力
インピーダンス増加に対して実質的に減少し、一方増幅
器の出力電流駆動能力は維持される。こうして増幅器の
オープンループゲインは増大し、歪みは減少する。
実施例の説明 図面に示す増幅器10はたたみカスコード型の完全差動CM
OS演算増幅器である。増幅器10は差動入力回路12とトラ
ンスインピーダンス出力段14とを含み、これは共に正電
源電圧ノードV+と負電源電圧ノードＶ−との間に接続さ
れている。増幅器10のトランジスタは全てエンハンスメ
ント型のCMOSデバイスである。そのようなトランジスタ
の接続はその伝導チヤネルの接続、即ちソース−ドレイ
ン路の接続を意味する。制御電極は「ゲート」と呼ばれ
る。トランジスタの大部分の領域と適切な電圧との接続
は当業者には明らかであろうから、不必要かつ混乱を招
きやすい詳述を避けるためここでは説明しない。基準電
圧は信号に対して一定でかつ適切に得られる源により供
給される電圧である。バイアス電圧を与えるためのバイ
アス回路の一例が前掲のチヨイらの文献に開示されてい
る。
OS演算増幅器である。増幅器10は差動入力回路12とトラ
ンスインピーダンス出力段14とを含み、これは共に正電
源電圧ノードV+と負電源電圧ノードＶ−との間に接続さ
れている。増幅器10のトランジスタは全てエンハンスメ
ント型のCMOSデバイスである。そのようなトランジスタ
の接続はその伝導チヤネルの接続、即ちソース−ドレイ
ン路の接続を意味する。制御電極は「ゲート」と呼ばれ
る。トランジスタの大部分の領域と適切な電圧との接続
は当業者には明らかであろうから、不必要かつ混乱を招
きやすい詳述を避けるためここでは説明しない。基準電
圧は信号に対して一定でかつ適切に得られる源により供
給される電圧である。バイアス電圧を与えるためのバイ
アス回路の一例が前掲のチヨイらの文献に開示されてい
る。
入力回路12はＮ型カスコードトランジスタ20により形成
される電流源にソースをを接続されたＮ伝導型チヤネル
入力トランジスタ16、18の差動対と、直列接続されたＮ
型バイアス電流トランジスタ22とを含む。入力トランジ
スタ16及び18のゲートはそれぞれ正及び負の信号入力ノ
ードを形成し、それぞれのドレイン28及び30は出力段14
に信号電流を与える。
される電流源にソースをを接続されたＮ伝導型チヤネル
入力トランジスタ16、18の差動対と、直列接続されたＮ
型バイアス電流トランジスタ22とを含む。入力トランジ
スタ16及び18のゲートはそれぞれ正及び負の信号入力ノ
ードを形成し、それぞれのドレイン28及び30は出力段14
に信号電流を与える。
出力段14は負及び正の信号分岐32及び34を有し、これら
の分岐はそれぞれの電流路に負信号出力ノード36及び正
信号出力ノード38を有する。
の分岐はそれぞれの電流路に負信号出力ノード36及び正
信号出力ノード38を有する。
負分岐32において出力ノード36とフイードバツクトラン
ジスタ44のドレインとの間でＮ型プルダウントランジス
タ40とＮ型バイアス電流トランジスタ42とがタンデム型
に接続されている。トランジスタ44のソースは負電源電
圧ノードV-に接続され、ゲートは出力ノード36に接続さ
れている。
ジスタ44のドレインとの間でＮ型プルダウントランジス
タ40とＮ型バイアス電流トランジスタ42とがタンデム型
に接続されている。トランジスタ44のソースは負電源電
圧ノードV-に接続され、ゲートは出力ノード36に接続さ
れている。
正電源電圧ノードV+と負出力ノード36との間で電流源ト
ランジスタ48とカスコードトランジスタ50（共にＰ型）
とがそれぞれタンデム型に接続されている。トランジス
タ48と50の共通ノードはトランジスタ16のドレイン28に
接続されている。この共通ノードは出力段14の入力ノー
ドを構成する。第１カスコードトランジスタ50のソース
とプルダウントランジスタ40のソースとの間に第２のカ
スコードトランジスタ64が接続されている。
ランジスタ48とカスコードトランジスタ50（共にＰ型）
とがそれぞれタンデム型に接続されている。トランジス
タ48と50の共通ノードはトランジスタ16のドレイン28に
接続されている。この共通ノードは出力段14の入力ノー
ドを構成する。第１カスコードトランジスタ50のソース
とプルダウントランジスタ40のソースとの間に第２のカ
スコードトランジスタ64が接続されている。
正信号分岐34においては、正出力ノード38とＮ型フイー
ドバツクトランジスタ56のドレインとの間でＮ型プルダ
ウントランジスタ52とＮ型バイアス電流トランジスタ54
とがタンデム型に接続されている。トランジスタ56のソ
ースは負電源電圧ノードV-に接続され、ゲートは出力ノ
ード38に接続されている。フイードバツクトランジスタ
44及び56のドレインは、デバイスがコモンモード出力を
有するように互いに接続されている。正電源電圧ノード
V+と正出力ノード36との間でバイアス電流トランジスタ
60とカスコードトランジスタ62（共にＰチヤネル）とが
タンデム型に接続されています。トランジスタ60と62の
共通ノードはトランジスタ18のドレイン30に接続されて
いる。この共通ノードは出力段の第２の入力ノードを構
成する。第１カスコードトランジスタ62のソースとプル
ダウントランジスタ52のソースとの間に第２のカスコー
ドトランジスタ66が接続されている。
ドバツクトランジスタ56のドレインとの間でＮ型プルダ
ウントランジスタ52とＮ型バイアス電流トランジスタ54
とがタンデム型に接続されている。トランジスタ56のソ
ースは負電源電圧ノードV-に接続され、ゲートは出力ノ
ード38に接続されている。フイードバツクトランジスタ
44及び56のドレインは、デバイスがコモンモード出力を
有するように互いに接続されている。正電源電圧ノード
V+と正出力ノード36との間でバイアス電流トランジスタ
60とカスコードトランジスタ62（共にＰチヤネル）とが
タンデム型に接続されています。トランジスタ60と62の
共通ノードはトランジスタ18のドレイン30に接続されて
いる。この共通ノードは出力段の第２の入力ノードを構
成する。第１カスコードトランジスタ62のソースとプル
ダウントランジスタ52のソースとの間に第２のカスコー
ドトランジスタ66が接続されている。
電流源トランジスタ48及び60のゲートは基準電圧VB1に
接続されているが、この電圧VB1は正電源電圧V+より低
い。４個のカスコードトランジスタ50、62、64及び66の
全てのゲートはVB1より低い基準電圧VB2に接続されてい
る。入力回路12の電流源のカスコードトランジスタ20と
プルダウントランジスタ40及び52のゲートはVB2より低
い基準電圧VB3に接続されている。入力回路12の電流源
のバイアス電流トランジスタ22とバイアス電流トランジ
スタ42及び54のゲートはVB3より陽性の低い基準電圧VB4
に接続されている。入力回路12のバイアス電流トランジ
スタ22のソースはフイードバツクトランジスタ44及び56
の共通ドレインノードに接続されている。このようにフ
イードバツクトランジスタ44及び56を接続すると出力電
圧即ち出力ノード36及び38における電圧のコモンモード
成分に比例する電流を供給する電流源が形成される。
接続されているが、この電圧VB1は正電源電圧V+より低
い。４個のカスコードトランジスタ50、62、64及び66の
全てのゲートはVB1より低い基準電圧VB2に接続されてい
る。入力回路12の電流源のカスコードトランジスタ20と
プルダウントランジスタ40及び52のゲートはVB2より低
い基準電圧VB3に接続されている。入力回路12の電流源
のバイアス電流トランジスタ22とバイアス電流トランジ
スタ42及び54のゲートはVB3より陽性の低い基準電圧VB4
に接続されている。入力回路12のバイアス電流トランジ
スタ22のソースはフイードバツクトランジスタ44及び56
の共通ドレインノードに接続されている。このようにフ
イードバツクトランジスタ44及び56を接続すると出力電
圧即ち出力ノード36及び38における電圧のコモンモード
成分に比例する電流を供給する電流源が形成される。
一般的な意味における回路10の動作は当業者にはよく理
解されるであろうし、また前掲のチヨイの文献にも記述
されている。分岐32及び34において追加した第２カスコ
ードトランジスタ64及び66は第１カスコードトランジス
タ50及び62と同一である。しかし、４個のカスコードト
ランジスタ50、62、64及び66の全ての伝導チヤネルの幅
−長さの割合は第２カスコードデバイス64及び66がない
とした場合にカスコードデバイス50及び62に対して存在
する値の半分に減少する。従つてドレイン−ソース間抵
抗は２倍になる。プルダウントランジスタ40及び42もそ
の大きさが半分となり、同様にドレイン−ソース間抵抗
が２倍になる。従つてこれらのＮ型トランジスタ40及び
42はカスコード負荷として作用し、この負荷はＰ型第２
カスコードトランジスタ64及び66によつて出力ノード36
及び38に送信されたそれぞれの信号電流を選ぶ。これら
の動作はカスコードトランジスタ50、62、64及び66の配
列構成を用いて低い電流密度で行なわれるので、出力イ
ンピーダンスがより高くなる。これにより増幅器10のオ
ープンループゲインが改善される。
解されるであろうし、また前掲のチヨイの文献にも記述
されている。分岐32及び34において追加した第２カスコ
ードトランジスタ64及び66は第１カスコードトランジス
タ50及び62と同一である。しかし、４個のカスコードト
ランジスタ50、62、64及び66の全ての伝導チヤネルの幅
−長さの割合は第２カスコードデバイス64及び66がない
とした場合にカスコードデバイス50及び62に対して存在
する値の半分に減少する。従つてドレイン−ソース間抵
抗は２倍になる。プルダウントランジスタ40及び42もそ
の大きさが半分となり、同様にドレイン−ソース間抵抗
が２倍になる。従つてこれらのＮ型トランジスタ40及び
42はカスコード負荷として作用し、この負荷はＰ型第２
カスコードトランジスタ64及び66によつて出力ノード36
及び38に送信されたそれぞれの信号電流を選ぶ。これら
の動作はカスコードトランジスタ50、62、64及び66の配
列構成を用いて低い電流密度で行なわれるので、出力イ
ンピーダンスがより高くなる。これにより増幅器10のオ
ープンループゲインが改善される。
回路10の利点は、出力ノードに対する第１カスコードト
ランジスタ50及び62の信号電流送信能力がダブルカスコ
ード対64、40及び62、52のそれと組合わされて、幅−長
さの割合が２倍の時のカスコードトランジスタ50及び62
のみの場合の送信能力と同じになることである。出力段
14の全バイアス電流消費には何の変化もない。しかし、
オープンループゲインは２倍となる。
ランジスタ50及び62の信号電流送信能力がダブルカスコ
ード対64、40及び62、52のそれと組合わされて、幅−長
さの割合が２倍の時のカスコードトランジスタ50及び62
のみの場合の送信能力と同じになることである。出力段
14の全バイアス電流消費には何の変化もない。しかし、
オープンループゲインは２倍となる。
回路10の他の利点は入力回路12の電流トランジスタ22の
ソースが増幅器10の一次負性バイアス電流源に直接に接
続されていること、即ち、不完全な他の源でなくフイー
ドバツクトランジスタ44及び56の共通ドレインノードに
直結されていることである。これにより入力回路12と出
力段14には共通源からのバイアス電流が与えられる。従
つて入力回路12のバイアス電流におけるノイズが出力段
14のバイアス電流におけるノイズとほぼ完全に関連付け
られ、極めて重要な相殺作用がもたらされる。似たよう
な理由でコモンモード出力電圧エラーも減少する。
ソースが増幅器10の一次負性バイアス電流源に直接に接
続されていること、即ち、不完全な他の源でなくフイー
ドバツクトランジスタ44及び56の共通ドレインノードに
直結されていることである。これにより入力回路12と出
力段14には共通源からのバイアス電流が与えられる。従
つて入力回路12のバイアス電流におけるノイズが出力段
14のバイアス電流におけるノイズとほぼ完全に関連付け
られ、極めて重要な相殺作用がもたらされる。似たよう
な理由でコモンモード出力電圧エラーも減少する。
Ｎ型及びＰ型デバイスの役割を反対にして本発明の回路
を実行するやり方は当業者には容易であろう。その場合
そのデバイスの構成は回路10の鏡像となる。
を実行するやり方は当業者には容易であろう。その場合
そのデバイスの構成は回路10の鏡像となる。
図は本発明の好適な実施例に従い、２つの信号分岐を備
えたトランスインピーダンス増幅器出力段を有する完全
ダブルエンドCMOS増幅器を示す図である。 〔主要部分の符号の説明〕 差動入力回路……12、トランスインピーダンス段……14 第１信号出力分岐……32、第２信号出力分岐……34 第１基準電圧ノード……VB1、電流源トランジスタ48、6
0 第２基準電圧ノード……VB2、カスコードランジスタ…
…50、62 第１極性の電源電圧ノード……V+、信号出力ノード……
36、38 第３基準電圧ノード……VB3、ブルダウントランジスタ
……40、52 第４基準電圧ノード……VB4、バイアス電流トランジス
タ……42、54 第２極性の電源電圧ノード……V-、フイードバツクトラ
ンジスタ……44、56 第２カスコードトランジスタ……64、66
えたトランスインピーダンス増幅器出力段を有する完全
ダブルエンドCMOS増幅器を示す図である。 〔主要部分の符号の説明〕 差動入力回路……12、トランスインピーダンス段……14 第１信号出力分岐……32、第２信号出力分岐……34 第１基準電圧ノード……VB1、電流源トランジスタ48、6
0 第２基準電圧ノード……VB2、カスコードランジスタ…
…50、62 第１極性の電源電圧ノード……V+、信号出力ノード……
36、38 第３基準電圧ノード……VB3、ブルダウントランジスタ
……40、52 第４基準電圧ノード……VB4、バイアス電流トランジス
タ……42、54 第２極性の電源電圧ノード……V-、フイードバツクトラ
ンジスタ……44、56 第２カスコードトランジスタ……64、66
Claims (3)
- 【請求項１】差動入力回路とたたみこみカスコードトラ
ンスインピーダンス段とを含む完全ダブルエンド相補電
界効果トランジスタ増幅器回路であつて、該トランスイ
ンピーダンス段は第１及び第２の信号出力分岐を含み、
各分岐は、 制御電極が第１基準電圧ノードに接続された電流源トラ
ンジスタと、制御電極が第２基準電圧ノードに接続され
たカスコードトランジスタとを含み、これらのトランジ
スタは第１極性の電源電圧ノードと信号出力ノードとの
間でそれぞれタンデム接続された第１伝導型の伝導チヤ
ネルを有しており、 さらに各分岐は、 制御電極が第３基準電圧ノードに接続されたプルダウン
トランジスタと、制御電極が第４基準電圧ノードに接続
されたバイアス電流トランジスタとを含み、これらのト
ランジスタはソースが第２極性の電源電圧ノードに接続
されゲートが該信号出力ノードに接続されたフイードバ
ツクトランジスタのドレインと該信号出力ノードとの間
でそれぞれタンデム接続された第２伝導型の伝導チヤネ
ルを有しており、 該第１伝導型の伝導チヤネルを有し、ソースが該第１カ
スコードトランジスタのソースに接続され、ドレインが
該プルダウントランジスタのソースに接続され、制御電
極が該第２基準電圧ノードに接続された第２カスコード
トランジスタをさらに含むことを特徴とする完全ダブル
エンド相補電界効果トランジスタ増幅器。 - 【請求項２】特許請求の範囲第１項記載の増幅器におい
て、 該第１及び第２カスコードトランジスタは同一のデバイ
ス形状を有することを特徴とする完全ダブルエンド相補
電界効果トランジスタ増幅器。 - 【請求項３】特許請求の範囲第２項記載の増幅器におい
て、 該入力回路は一方で第１及び第２の入力トランジスタの
ソースに接続され、他方で該出力信号分岐の該フイード
バツクトランジスタのドレインに接続された電流源を含
むことを特徴とする完全ダブルエンド相補電界効果トラ
ンジスタ増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US814198 | 1985-12-27 | ||
| US06/814,198 US4658219A (en) | 1985-12-27 | 1985-12-27 | Folded cascode field-effect transistor amplifier with increased gain |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188511A JPS62188511A (ja) | 1987-08-18 |
| JPH07105672B2 true JPH07105672B2 (ja) | 1995-11-13 |
Family
ID=25214408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304042A Expired - Lifetime JPH07105672B2 (ja) | 1985-12-27 | 1986-12-22 | 完全ダブルエンド相補電界効果トランジスタ増幅器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4658219A (ja) |
| EP (1) | EP0228215B1 (ja) |
| JP (1) | JPH07105672B2 (ja) |
| CA (1) | CA1238695A (ja) |
| DE (1) | DE3673509D1 (ja) |
| ES (1) | ES2016262B3 (ja) |
| IE (1) | IE59331B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261482B1 (de) * | 1986-09-26 | 1994-07-20 | Siemens Aktiengesellschaft | Operationsverstärker |
| GB2226728B (en) * | 1988-12-08 | 1993-02-17 | Nad Electronics Ltd | Improvements in amplifiers |
| IT1236787B (it) * | 1989-11-13 | 1993-04-02 | Italtel Spa | Circuito amplificatore di potenza cmos con struttura completamente differenziale. |
| KR950007836B1 (ko) * | 1990-11-27 | 1995-07-20 | 삼성전자주식회사 | 시모스 파워 증폭기 |
| US5146179A (en) * | 1991-11-29 | 1992-09-08 | Carnegie Mellon University | Fully differential operational amplifier having frequency dependent impedance division |
| US5442318A (en) * | 1993-10-15 | 1995-08-15 | Hewlett Packard Corporation | Gain enhancement technique for operational amplifiers |
| JP2897724B2 (ja) * | 1996-05-22 | 1999-05-31 | 日本電気株式会社 | 差動増幅器 |
| US5793230A (en) * | 1997-02-26 | 1998-08-11 | Sandia Corporation | Sensor readout detector circuit |
| US6526677B1 (en) * | 2000-10-06 | 2003-03-04 | Douglas Dynamics, L.L.C. | Snowplow mounting assembly |
| US7180371B2 (en) * | 2005-03-14 | 2007-02-20 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Input amplifier with improved power supply rejection |
| CN109802638B (zh) * | 2018-12-19 | 2023-09-15 | 北京航空航天大学青岛研究院 | 基于全局噪声抵消的低噪声放大器及其方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4284958A (en) * | 1979-11-13 | 1981-08-18 | Rca Corporation | Folded-cascode amplifier arrangement with current mirror amplifier |
-
1985
- 1985-12-27 US US06/814,198 patent/US4658219A/en not_active Expired - Lifetime
-
1986
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