JP3520106B2 - 線路間差動増幅器用結合駆動・加算回路 - Google Patents

線路間差動増幅器用結合駆動・加算回路

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JP3520106B2
JP3520106B2 JP05042094A JP5042094A JP3520106B2 JP 3520106 B2 JP3520106 B2 JP 3520106B2 JP 05042094 A JP05042094 A JP 05042094A JP 5042094 A JP5042094 A JP 5042094A JP 3520106 B2 JP3520106 B2 JP 3520106B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に差動増幅器およ
び演算増幅器の分野に関するものであり、特に、集積回
路技術によって製造されて増幅器入出力に線路間共通モ
ード領域を有するこの種の増幅器に関するものである。
【０００２】
【従来の技術】演算増幅器は、特に給電電圧が１．５ボ
ルト程度に低い場合に、供給電圧範囲のほぼ全域に亘り
入力信号を直線的に増幅し得ることが必要な場合が多
い。低い供給電圧で使用する演算増幅器は、最良の信号
対ノイズ比を得るために、利用可能の供給電圧範囲をで
きるだけ多く利用すべきであり、この要求は、低電力使
用の場合すなわち電池給電系におけるように供給電圧が
低い場合に特に厳しい。
【０００３】
【発明が解決しようとする課題】Ｊ．Ｈ．フェイシンフ
他の名前による１９８５年１１月２６日刊米国特許第
４，５５５，６７３号明細書および「線路間入出力領域
を有する低電圧演算増幅器」と題するＩＥＥＥ ＪＳＳ
Ｃ誌、ＳＣ２０巻、第６号、１９８５年１２月刊のＪ．
Ｈ．フェイシンフ他著の論文には、一般に良好に作動し
て、供給電圧範囲の大部分を使用しながら入力信号を増
幅する回路が記載されており、このフェイシンフ著の論
文には、線路間入力段、いわゆる折返し縦続接続段およ
び線路間ＡＢ級出力段を有する演算増幅記載が記載され
ている。線路間共通モード入力電圧領域を有する入力段
は共通モード領域の全域に亘り一定の変換コンダクタン
スを呈する。しかしながら、この演算増幅器は、利得を
増大させる中間段と完全に分離したＡＢ級静止バイアス
回路網を必要とする。このフェイシンフ差動増幅器の他
の不利な点は、かなり多数の集積回路素子を必要とする
ことである。
【０００４】フェイシンフ他の特許および論文において
は、増幅器入力における線路間共通モード電圧振幅が、
２個の差動増幅器入力段を用い、一方の入力段の共通モ
ード（ＣＭ）電圧が正電圧給電線路に達するとともに他
方の入力段の共通モード（ＣＭ）電圧が負電圧給電線路
に達するように作動させることにより得られている。こ
れらの回路には３とおりの共通モード入力電圧領域が存
在する。給電負電圧から中間領域まで拡がる第１の領域
では、一方の差動増幅器入力段のみが作動し、給電正電
圧から中間領域まで拡がる第２の領域では、他方の差動
増幅器入力段が作動し、中間の領域では、両方の差動増
幅器入力段が作動する。
【０００５】フェイシンフ特許明細書には、給電電圧領
域に亘る入力共通モード電圧の変化に伴う増幅器変換コ
ンダクタンスの変化の問題を解決し得るように線路間入
力の機能を改良した差動増幅器が記載されている。この
明細書には、給電電圧領域に亘る増幅器入力信号の共通
モード電圧の変化に対して増幅器の総合変換コンダクタ
ンスがほぼ一定に制御されるように２個の差動増幅器に
対して作動電流を調節する電流操作制御回路が記載され
ており、加算回路が２個の差動増幅器が供給する内部電
流を互いに結合させて、入力信号を表わす少なくとも単
一の出力信号を抽出し得るようにしている。
【０００６】ＩＥＥＥ ＪＳＳＣ誌、ＳＣ−２１巻、第
６号、１９８６年１２月刊に掲載の「線路間出力振幅付
４極ＣＭＯＳ単一給電演算増幅器」と題するＤ．Ｍ．モ
ンティチェリ著の論文に他の従来の演算増幅器が記載さ
れている。この論文に記載の４極ＣＭＯＳ増幅器は、静
止電流バイアスを施したＡＢ級出力段を備えてはいる
が、線路間入力段は有せず、折返し縦続配置も用いてい
ない。また、この演算増幅器は、ＡＢ級静止電流バイア
ス用の２個の互いに独立に整合した内部電流源を必要と
するので、それらの内部電流源の相互間に如何なる不整
合があっても、その結果として入力電圧のオフセットを
生ずることになる。さらに、モンティチェリ回路は、Ａ
Ｂ級出力段の出力トランジスタにおける静止バイアス電
流の電圧源に対する依存性を消し去ってはいない。
【０００７】他の背景技術情報は、米国特許第４，８９
３，０９１号（１９９０年１月９日）、第４，９５８，
９３３号（１９９０年９月１８日）および第４，７９
７，６３１号（１９８９年１月１０日）の各明細書から
得られ、第４，７９７，６３１号明細書には、線路間入
力段および折返し縦続接続段が記載されているが、ＡＢ
級出力段あるいは浮遊電流源は含まれていない。すなわ
ち、この特許は、入力段および折返し縦続接続段は示し
ているが、差動入力段において一方の電流源トランジス
タからの変換電流を、入力信号が入力共通モード領域を
横切るにつれて他方の変換電流に変換するフェイシンフ
他特許の電流操作トランジスタは含んではおらず、した
がって、上述のフェイシンフ他特許に記載の演算増幅器
で達成されたような入力段の一定電流利得は維持してい
ない。
【０００８】米国特許第４，９５８，１３３号には、線
路間入力段および折返し縦続接続段は記載されている
が、ＡＢ級出力段、浮遊電流源あるいは入力段の電流操
作トランジスタは含んでおらず、この回路の欠点は、バ
イアス電流を一定に維持していないことである。
【０００９】米国特許第４，８９３，０９１号明細書に
は、ＡＢ級出力段を有する増幅器が記載されているが、
出力が共通コレクタ駆動器になっている入出力中間利得
段を用いており、この中間増幅段の必要性がこの特許の
大きい欠点になっている。ウェンチュン・ウー他による
「線路間入力・出力範囲を持つデジタル処理コンパチブ
ル高駆動ＣＭＯＳ Op-Amp」（開催地カナダのアルベ
ラ、カルガリー、1990年8月12-15日、回路及びシステム
中西部シンポジウム第３３回予稿集、ページ692-695）
では、２つの電流反射回路で形成されている浮遊電流源
を使用する、差動増幅器が示されている。
【００１０】
【課題を解決するための手段】したがって、本発明の目
的は、従来の演算増幅器の上述した数々の欠点を除去し
た線路間演算増幅器用に結合した駆動・加算回路を提供
することにある。
【００１１】本発明の他の目的は、簡単・低廉であって
中間利得段を用いずに高利得が得られるように改良した
演算増幅器を提供することにある。
【００１２】本発明のさらに他の目的は、入力オフセッ
トおよびノイズ電圧が中間利得段を用いた場合と同程度
に低いレベルになった演算増幅器を提供することにあ
る。
【００１３】本発明のなお、さらに他の目的は、出力ト
ランジスタの静止電流が電源電圧および入力共通モード
電圧に対して相対的に独立した演算増幅器回路を提供す
ることにある。
【００１４】本発明によれば、上述した目的は、相補電
界効果トランジスタで形成した一対の入力差動増幅器よ
りなる線路間入力段を含む線路間演算増幅器用結合駆動
・加算回路の提供によって達成される。その入力段は、
電流操作回路網を含むことができる。加算回路は、入力
差動増幅器から供給する内部電流を互いに結合させるた
めに提供する。ＡＢ級駆動器入力段は、その加算回路か
ら信号電流を供給されて、今度は、一対の入力差動増幅
器が受入れた入力信号の関数として幾つかの出力信号電
流を形成する。このＡＢ級駆動器出力段は、出力トラン
ジスタの制御電極に並列に結合した相補制御トランジス
タの対を備えている。加算回路は、電源電圧には依存せ
ず、共通モード入力電圧が線路間で変化しても一定であ
り、その結果、相補入力段が正および負のバイアス電流
を加算回路に交互に投入するようにしたＡＢ出力段の出
力トランジスタに一定の静止バイアス電流を供給する浮
遊電流源を含む折返し縦続接続段を備えている。
【００１５】本発明においては、ＡＢ級バイアス制御ト
ランジスタの最終出力インピーダンスを補償するために
浮遊電流源を用いることによりＡＢ級出力段における静
止バイアス電流を一定に保持しており、中間増幅器段
は、信号電流に対して高インピーダンスを呈するＡＢ級
バイアス制御トランジスタを備えた折返し縦続接続加算
回路段の使用により消去してある。本発明の他の特徴
は、入力段における一定電流利得の提供であり、本発明
は、従来回路に等しいかより優れた動作特性を呈示し、
かかる特性を従来周知の回路が必要とする寸法より実質
的に小さい寸法の集積回路チップによって達成してい
る。単一の浮遊電流源を備えた折返し縦続接続段の提供
は、モンティチェリ４極ＣＭＯＳ演算増幅器における電
流不整合の問題を消去している。即ち、本発明による差
動増幅器は、線路間共通モード領域を有する差動増幅器
であって、正電圧供給線路(VSP)と、負電圧給電線路(V
SN)と、増幅すべき信号を受入れる第１および第２増幅
器入力端子(11,12)と、前記第１および第２の増幅器入
力端子(11,12)に結合した入力手段、出力手段(A,B,C,
D)、第１差動増幅器として第１電流源(10)を介し前記正
電圧給電線路(VSP)に結合した第１トランジスタ対(QI1,
QI2)、および、第２差動増幅器として第２電流源(QI7)
を介し前記負電圧給電線路(VSN)に結合した第２トラン
ジスタ対(QI3, QI4)を備えた差動増幅器入力段(QI1-
QI4)と、前記差動増幅器入力段の前記出力手段(A,B,C,
D)に結合した電流加算回路(14)と、少なくとも１個の信
号出力端子(22)に結合した第１および第２の出力トラン
ジスタ(Q01,Q02)を含むとともに前記電流加算回路に結
合した入力手段を有する出力段(20)と、を含み、前記電
流加算回路(14)は、前記正電圧給電線路(VSP)と浮遊電
流源(15)の第１端子(17)との間に結合した第１電流反射
回路(QS5,QS1,QS2,QS6)、および、前記負電圧給電正路
(VSN)と前記浮遊電流源(15)の第２端子(19)との間に結
合した第２電流反射回路(QS7,QS3,QS4,QS8)を備え、前
記出力段(20)は、前記第１電流反射回路(QS5,QS1,QS2,Q
S6)の出力端子(17)と前記第２電流反射回路(QS7,QS3,Q
S4,QS8)の出力端子(19)との間に並列に接続した第１お
よび第２の相補バイアス制御トランジスタ(QD1,QD2)を
備え、前記浮遊電流源(15)は、当該浮遊電流源の前記第
１および第２の端子(16,18)間に並列に接続した第３お
よび第４の相補トランジスタ(QS9,QS10)を備える、こと
を特徴とする。
【００１６】
【実施例】本発明およびその利点を一層完全に理解し得
るようにするために、線路間演算増幅器用結合駆動・加
算回路を模式的に示す付属の図面を参照して以下に説明
する。
【００１７】図１は、線路間演算増幅器用に結合させた
ＡＢ級駆動回路と加算回路とを示したものである。差動
増幅器入力段は、定電流ＩB を供給する電流源１０を介
して電源電圧の正極線路ＶSPに各ソース電極を共通に接
続した第１対のＰチャネル電界効果トランジスタＱI1お
よびＱI2からなる第１差動増幅器を備えており、Ｎチャ
ネル型の第２対の電界効果トランジスタＱI3およびＱI4
からなる第２入力差動増幅器は、各ソース電極をともに
電界効果トランジスタＱI7のドレイン電極に接続してあ
り、トランジスタＱI7のソース電極は負電源電圧線路Ｖ
SNに接続してある。トランジスタＱI1およびＱI3のゲー
ト電極は第１信号入力端子１１に共通に接続してあり、
トランジスタＱI2およびＱI4のゲート電極は第２信号入
力端子１２に共通に接続してある。入力端子１１および
１２は、電圧ＶI1およびＶI2で表わした差動入力信号を
受け入れる。
【００１８】入力トランジスタＱI1〜ＱI4に流れる電流
を操作する電流制御回路は、電流源１０と電界効果トラ
ンジスタＱI1およびＱI2の各ソース電極の共通接続点と
の間の接合点にソース電極を接続した制御トランジスタ
ＱI5を含んでおり、そのトランジスタＱI5のドレイン電
極は、負電源電圧線路ＶSNにソース電極を接続したダイ
オード接続電界効果トランジスタＱI6のドレイン電極に
接続してあり、トランジスタＱI6およびＱI7の各ゲート
電極は互いに接続してあるので、トランジスタＱI6およ
びＱI7は電流反射回路１３としてともに機能する。電流
制御トランジスタＱI5のゲート電極は、バイアス電圧Ｖ
B を供給する端子に接続してある。
【００１９】共通モード入力電圧（ＶI1＋ＶI2）／２が
電流操作制御トランジスタＱI5のゲートにおける電圧Ｖ
B より低い場合には、Ｐチャネル入力差動増幅器対ＱI1
およびＱI2が能動状態になり、その結果、負電源電圧Ｖ
SNが共通モード領域に含まれるようになる。反対に、共
通モード入力電圧がゲートバイアス電圧ＶB より高い場
合には、制御トランジスタＱI5が立下り電流ＩB をトラ
ンジスタＱI1，ＱI2から引離して、電流反射回路１３の
ダイオード接続トランジスタＱI6に向けて流すようにな
り、今度は、電流反射作用により、立下り電流が入力ト
ランジスタ対Ｑ I3，ＱI4からトランジスタＱI7に流れ、
その結果、正電源電圧ＶSPが共通モード領域に含まれる
ようになる。
【００２０】共通モード電圧（ＶCM）が中間領域にある
ときにはトランジスタＱI1〜ＱI4がオン状態になるのに
対し、ＶCMが中間領域の底端から負電源電圧ＶSNまで延
在する低領域にあるときにはトランジスタＱI1およびＱ
I2が導通状態となり、ＶCMが中間領域の頂端から正電源
電圧線路ＶSPまで延在する高領域にあるときには、反対
側の入力トランジスタ対ＱI3およびＱI4が導通状態にな
る。
【００２１】４個の入力トランジスタＱI1〜ＱI4の各出
力電流は加算回路１４で互いに加算され、その加算回路
１４には電界効果トランジスタＱS1〜ＱS8と電流ＩS を
発生させる共通浮遊電流源１５とが含まれており、２区
画からなっている。この加算回路１４の上半分には正電
源電圧線路ＶSPと単一浮遊電流源１５の端子１６との間
に結合している直列接続した２個の電界効果トランジス
タＱS1およびＱS5を備えており、第２の電界効果トラン
ジスタ対ＱS2およびＱS6は正電源電圧線路ＶSPと端子１
７との間に直列に接続されている。トランジスタＱS1お
よびＱS2の各ゲート電極は、トランジスタＱS5およびＱ
S6の各ゲート電極と同様に互いに接続するとともに端子
１６にも直接に接続してあり、トランジスタＱS5および
ＱS6の各ゲート電極は、バイアス電圧ＶS1を供給する端
子に接続してある。
【００２２】トランジスタＱS1とＱS5との間のＡと表示
した節点は接続線（図示せず）により入力トランジスタ
ＱI3のドレイン電極に接続してあり、その接続線は、同
じくＡと表示した節点に接続したトランジスタＱI3のド
レイン電極を示すことによって指示されている。これと
同様に、トランジスタＱS2とＱS6との間の共通節点Ｂが
入力トランジスタＱI4のドレイン電極に接続されてお
り、この接続は、後者の電極をＢと表示することによっ
て指示してある。加算回路１４の上半分の区画は電流反
対回路を構成している。
【００２３】加算回路１４の下半分の区画には、電流源
１５の端子１８と負電源電圧線路Ｖ SNとの間に直列に接
続した電界効果トランジスタＱS7およびＱS3を含んでお
り、これに加えて、電界効果トランジスタＱS8およびＱ
S4が加算回路１４の端子１９と負電源電圧線路ＶSNとの
間に直列に接続してある。トランジスタＱS3およびＱ S4
の各ゲート電極は端子１８に接続してあり、トランジス
タＱS7およびＱS8の各ゲート電極は、バイアス電圧ＶS2
を供給する端子に共通に接続してある。
【００２４】トランジスタＱS7，ＱS3間およびトランジ
スタＱS8，ＱS4間の各共通接続点ＣおよびＤは、それぞ
れ、入力トランジスタＣおよびＤと表示した回路点で指
示してあるように、入力トランジスタＱI1およびＱI2の
各ドレイン電極に接続してあり、加算回路１４の下半分
も電流反射回路１３を構成している。
【００２５】ＡＢ級バイアス制御および線路間出力段２
０は、端子１７および１９に接続されて、電界効果トラ
ンジスタＱD1〜ＱD8、出力電界効果トランジスタＱO1〜
ＱO8および電流ＩDBを供給する電流源２１を含んでお
り、出力電流は出力端子２２から取出される。相補対の
ＡＢ級バイアス制御トランジスタＱD1およびＱD2は、互
いに並列に、すなわち、頭尾反転して端子１７および１
９に接続されて、それぞれ、出力電界効果トランジスタ
ＱO1およびＱO2に並列に駆動電流ＩD1およびＩD2を供給
している。
【００２６】出力トランジスタＱO1およびＱO2は、電源
電圧線路ＶSPとＶSNとの間に直列に接続されて、各ドレ
イン電極を出力端子２２に共通に接続してあり、トラン
ジスタＱO1のゲート電極を端子１７に接続するととも
に、トランジスタＱO2のゲート電極を端子１９に接続し
てある。ダイオード接続電界効果トランジスタＱD3およ
びＱD4は、電流源２１と直列にして電源電圧線路ＶSPと
ＶSNとの間に接続してあり、電界効果トランジスタＱD5
およびＱD6は、ダイオード接続電界効果トランジスタＱ
D7およびＱD8と直列にして正および負の電源電圧線路Ｖ
SPおよびＶSNの間に接続してある。トランジスタＱD3お
よびＱD5の各ゲート電極は、トランジスタＱD4およびＱ
D6の各ゲート電極と同様に、互いに接続してある。この
回路の上半分も電流反射回路網を構成している。
【００２７】トランジスタＱD1のゲート電極はダイオー
ドＱD4と電流源２１との間の接続点に接続してあり、ト
ランジスタＱD2のゲート電極はトランジスタＱD6とダイ
オードＱD7との間の接続点に接続してある。
【００２８】これまでに参照した米国特許第４，５５
５，６７３号明細書の記載のように、電流源１０、制御
トランジスタＱI5および電流反射回路１３からなる電流
操作制御回路は、信号入力領域全域に亘り動作して、入
力トランジスタＱI1〜ＱI4における電流分布、したがっ
て、加算回路１４の各分岐における電流を制御する。共
通モード入力電圧が制御トランジスタＱI5のゲート電極
における基準電圧ＶB より低いときには、差動増幅器入
力対ＱI1およびＱI2が負電源電圧ＶSNから中間領域の底
端まで延在する低領域に亘って導通状態になり、入力ト
ランジスタＱI3およびＱI4がその低領域において遮断状
態になる。これとは逆に、共通モード入力電圧がバイア
ス電圧ＶB より高いときには、制御トランジスタＱI5が
電流ＩB の向きを変えて入力トランジスタＱI1およびＱ
I2から離し、その結果、それらのトランジスタが非導通
となるとともに、電流ＩB が電流反射回路１３を介して
入力トランジスタＱI3およびＱI4に流れ、今度は、共通
モード領域、すなわち、高領域に正電源電圧ＶSPが含ま
れることになる。高領域と低領域との間には中間領域が
存在して、４個の入力トランジスタ全部が導通状態にな
る。以上の動作は米国特許第４，５５５，６７３号明細
書にさらに詳細に記載されている。
【００２９】４個の入力トランジスタの各出力電流は、
トランジスタＱS1〜ＱS8よりなる加算回路１４において
互いに加算される。電流反射回路ＱS1，ＱS2および
ＱS3，Ｑ S4は回路点ＡおよびＣにおける電流を反射させ
て回路点ＢおよびＤにおける電流に加算し、駆動器出力
段２０用の駆動電流を提供する。
【００３０】出力トランジスタＱO1，ＱO2は駆動器電流
ＩD1およびＩD2により互いに並列に駆動され、Ａ，Ｂ級
駆動器制御トランジスタＱD1およびＱD2は互いに接続さ
れているので、駆動器電流の共通モード成分は減衰せ
ず、この共通モード電流が出力トランジスタＱO1，ＱO2
の少なくとも一方を駆動する。しかしながら、バイアス
制御トランジスタは、駆動器電流の差動モード成分を制
御して、駆動電流に差動モード成分がない場合でも、そ
れらのトランジスタに流れる低静止電流によって出力ト
ランジスタのＡＢ級動作が得られるようにする。
【００３１】静止状体においては、出力トランジスタＱ
O1が、トランジスタＱD3およびＱD4の各ゲート・ソース
間電圧の和からトランジスタＱD1のゲート・ソース間電
圧を差引いた電圧によってバイアスされ、すなわち、Ｖ
GSO1＝ＶGSD3＋ＶGSD4−ＶGS D1となり、同様に、出力ト
ランジスタＱO2に対しては、ＶGSO2＝ＶGSD7＋ＶGSD8−
ＶGSD2となる。
【００３２】正の出力電流が流れると、出力トランジス
タＱO1の電流が増大するのに対して、出力トランジスタ
ＱO2の電流が減少する。トランジスタＱO2のゲート・ソ
ース間電圧の減少はトランジスタＱD2のゲート・ソース
間電圧の増大によって制御される。トランジスタＱD2の
ソース電極が駆動電流をトランジスタＱO2のゲート電極
から離れるように流すのに対して、この駆動電流はトラ
ンジスタＱO1のゲート電極の駆動電流に加算される。
【００３３】何れの対の入力トランジスタが作動してい
るかには拘わりなく、加算・バイアス制御回路に一定の
静止電流を提供するために、第１電流源例えばＩS1を端
子１６に接続するとともに、第２電流源例えばＩS2を端
子１８に接続することができ、そのようにすれば、加算
回路における上部および下部の電流反射回路は、それぞ
れ、第１および第２の電流源によって個々に駆動される
ことになる。そのようにした場合の不利は、電流ＩS1と
ＩS2との如何なる不均等も入力オフセットおよびノイズ
電圧を増加させることである。
【００３４】図示のように、単一の共通浮遊電流源１５
を提供すれば、一定の静止電流を維持するとともに、加
算回路の上部および下部に２個の別個の電流源を用いる
ことに伴う不利が避けられる、という優れた性能が得ら
れる。
【００３５】このように、本発明は、出力ＡＢ級制御段
および浮遊電流源を含む優れた演算増幅器を提供し、縦
続接続加算回路段にバイアスを施して、ＡＢ級段の出力
トランジスタに一定の静止バイアス電流を提供する。こ
の演算増幅器は、差動増幅器入力段に電流操作トランジ
スタ回路網を備えて、入力信号が入力共通モード領域を
横切るに伴って電流を伝達することにより、演算増幅器
の他の重要な特性として、入力段における電流利得を一
定に維持する。
【００３６】浮遊電流源は、一定のバイアス電流を維持
して、ＡＢ級バイアス制御トランジスタの出力インピー
ダンスを補償する。従来の技術が必要とした中間増幅器
段は本発明によって消去されており、線路間動作が提供
されるとともに、演算増幅器が、市販の装置より小さい
集積回路チップに収容される。このことは、浮遊電流源
およびＡＢ級バイアス制御トランジスタを縦続接続段内
に設けて、従来回路における中間利得段および複雑なＡ
Ｂ級制御を消去したことによって可能となった。
【００３７】図２は、図１に示した回路を改良したもの
を示しており、浮遊電流源が、加算回路の端子１６と１
８との間に並列に接続した相補電界効果トランジスタＱ
S9およびＱS10 からなっており、トランジスタＱS9のゲ
ート電極を駆動器制御トランジスタＱD1のゲート電極に
接続するとともに、トランジスタＱS10 のゲート電極を
駆動器制御トランジスタＱD2のゲート電極に接続してあ
る。この回路の残りの部分は図１に示した回路における
と同様であって、対応した回路要素には図１に用いたの
と同じ参照記号を付してある。なお、簡単のために、入
力段および電流操作回路は省略してある。この実施例に
おいては、浮遊電流源からの電流がトランジスタＱS9お
よびＱS10 の出力インピーダンスを介してわずかに電源
電圧に依存しており、電源電圧の変化に伴い、電流の変
化がトランジスタＱD1およびＱD2の出力インピーダンス
を補償して、それらのトランジスタのゲート・ソース間
電圧ＶGSを一定に保持し、今度は、出力段における静止
バイアス電流の電源電圧に対する依存性を減少させる。
この後者の特徴は、電圧源として電池を用いた場合に極
めて重要である。
【００３８】図３は、図１に示した演算増幅器をさらに
変形させたものを示しており、浮遊電流源が駆動器回路
から独立してバイアスを施されている。一対の相補電界
効果トランジスタＱS9およびＱS10 が、駆動器制御トラ
ンジスタＱD1およびＱD2におけると同様の接続線によ
り、端子１６と１８との間に並列に接続されており、Ｎ
チャネル電界効果トランジスタＱS11 が、基準電流源２
３と直列にして、トランジスタＱS11 のドレイン電極に
おける正電源電圧線路ＶSPに接続してある。トランジス
タＱS9のゲート電極はトランジスタＱS11 のソース電極
に接続してあり、そのトランジスタＱS11 のゲート電極
はトランジスタＱS9のソース電極に接続してある。
【００３９】同様にして、Ｐチャネル電界効果トランジ
スタＱS12 が、基準電流源２４と直列にして、トランジ
スタＱS12 のドレイン電極に結合した負電源電圧線路Ｖ
SNに接続してある。トランジスタＱS10 のゲート電極は
トランジスタＱS12 のソース電極に接続してあり、その
トランジスタＱS12 のゲート電極はトランジスタＱS1 0
のソース電極に接続してある。
【００４０】上述した浮遊電流源は、駆動器回路とは無
関係にバイアスを施してある。図２におけると同様に、
簡単のために、差動増幅器入力段および電流操作回路網
は図３から省略してあり、また、図１および図２におけ
ると同様の回路要素には同じ参照記号を付してある。浮
遊電流源の相違を別にすれば、図２および図３に示す回
路は、その他の点においては、図１に示した回路と同様
に動作する。
【００４１】実施例を参照して以上に本発明を説明した
が、上述したところは、説明のためのものであって、本
発明の範囲を限定するものではない。例えば、上述した
のとは反対極性の半導体要素を用いても、上述と同様の
効果を達成することができる。これとは別に、上述した
電界効果トランジスタの替わりにバイポーラ・トランジ
スタを用いることができる。したがって、本発明の範囲
および主旨を逸脱しない限り、種々の変形および変更を
施して本発明を実施することができる。
【図面の簡単な説明】
【図１】本発明による差動増幅器を模式的に示す回路図
である。
【図２】図１に示した差動増幅器における浮遊電流源、
ＡＢ級バイアス制御段および出力段の好適例を示す回路
図である。
【図３】バイアス制御回路とは独立して浮遊電流源にバ
イアスを施すようにした回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン ヘンドリク フェイシンフ オランダ国 2636 ハーデー スヒプル イデン ワウト 10 (72)発明者 ジョン ピー テロ アメリカ合衆国 カリフォルニア州 95070 サラトガ ベルウッド ドライ ブ 19234 (56)参考文献 特開 昭60−233915（ＪＰ，Ａ) 特開 平３−16305（ＪＰ，Ａ) ＷＥＮ−ＣＨＵＮＧ Ｓ．ＷＵ ＥＴ ＡＬ，Ａ ｄｉｇｉｔａｌ ｐｒｏｃ ｅｓｓ ｃｏｍｐａｔｉｂｌｅ ｈｉｇ ｈ−ｄｒｉｖｅ ＣＭＯＳ ｏｐ ａｍ ｐ ｗｉｔｈ ａ ｒａｉｌ−ｔｏ−ｒ ａｉｌ ｉｎｐｕｔ ａｎｄ ｏｕｔｐ ｕｔ ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ 33ｒｄ Ｍｉｄｗｅｓｔ Ｓ ｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉ ｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，米国, 1990年 ８月12日，692−695 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 G06G 7/12 H03F 3/345

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 線路間共通モード領域を有する差動増幅
    器であって、 正電圧供給線路(VSP)と、 負電圧給電線路(VSN)と、 増幅すべき信号を受入れる第１および第２増幅器入力端
    子(11,12)と、 前記第１および第２の増幅器入力端子(11,12)に結合し
    た入力手段、出力手段(A,B,C,D)、第１差動増幅器とし
    て第１電流源(10)を介し前記正電圧給電線路(VSP)に結
    合した第１トランジスタ対(QI1,QI2)、および、第２差
    動増幅器として第２電流源(QI7)を介し前記負電圧給電
    線路(VSN)に結合した第２トランジスタ対(QI3, QI4)を
    備えた差動増幅器入力段(QI1-QI4)と、 前記差動増幅器入力段の前記出力手段(A,B,C,D)に結合
    した電流加算回路(14)と、 少なくとも１個の信号出力端子(22)に結合した第１およ
    び第２の出力トランジスタ(Q01,Q02)を含むとともに前
    記電流加算回路に結合した入力手段を有する出力段(20)
    と、を含み、 前記電流加算回路(14)は、前記正電圧給電線路(VSP)と
    浮遊電流源(15)の第１端子(16)との間に結合した第１電
    流反射回路(QS5,QS1,QS2,QS6)、および、前記負電圧給
    電正路(VSN)と前記浮遊電流源(15)の第２端子(18)との
    間に結合した第２電流反射回路(QS7,QS3,QS4,QS8)を備
    え、 前記出力段(20)は、前記第１電流反射回路(QS5,QS1,
    QS2,QS6)の出力端子(17)と前記第２電流反射回路(QS7,Q
    S3,QS4,QS8)の出力端子(19)との間に並列に接続した第
    １および第２の相補バイアス制御トランジスタ(QD1,
    QD2)を備え、 前記浮遊電流源(15)は、当該浮遊電流源の前記第１およ
    び第２の端子(16,18)間に並列に接続した第３および第
    ４の相補トランジスタ(QS9,QS10)を備える、 ことを特徴とする差動増幅器。
  2. 【請求項２】 請求項１に記載の差動増幅器において、 前記浮遊電流源(15)は、さらに、 前記正電圧給電線路(VSP)に第３の電流源(24)と直列に
    して接続した第５のトランジスタ(QS12)と、 前記負電圧給電線路(VSN)に第４の電流源(23)と直列に
    して接続した第６のトランジスタ(QS11)と、 前記第５のトランジスタ(QS12)と前記第３の電流源(24)
    との間の第１接合点および前記第６のトランジスタ(Q
    S11)と前記第４の電流源(23)との間の第２接合点に、前
    記第４のトランジスタ(QS10)の制御電極および前記第３
    のトランジスタ(QS9)の制御電極をそれぞれ結合させる
    手段と、を備える、 ことを特徴とする差動増幅器。
  3. 【請求項３】 請求項１または２に記載の差動増幅器に
    おいて、 前記出力段(20)は、 前記正電圧および負電圧の給電線路間(VSP,VSN)に直列
    回路をなして接続した前記第１および第２の出力トラン
    ジスタ(Q01,Q02)と、 前記第１の出力トランジスタ(Q01)の制御電極を前記第
    １電流反射回路(QS5,QS1,QS2,QS6)の前記出力端子(17)
    に結合させるとともに、前記第２の出力トランジスタ(Q
    02)の制御電極を前記第２電流反射回路(QS7,QS3,QS4,Q
    S8)の前記出力端子(19)に結合させる手段と、を備え
    る、 ことを特徴とする差動増幅器。
  4. 【請求項４】 請求項１に記載の差動増幅器において、 さらに、前記正電圧および負電圧の給電線路間(VSP,
    VSN)に前記第１および第２の電流源(10,QI7)と直列回路
    をなして接続した制御トランジスタ(QI5)を備え、 当該制御トランジスタ(QI5)の制御電極を直流基準電圧
    (VB)に接続した、 ことを特徴とする差動増幅器。
  5. 【請求項５】 請求項４に記載の差動増幅器において、 前記第２の電流源は、 前記負電圧給電線路(VSN)に前記第２のトランジスタ対
    (QI3,QI4)を結合させる第１回路分岐(QI7)と、 前記正電圧および負電圧の給電線路間(VSP,VSN)に前記
    制御トランジスタ(QI5)および前記第１電流源(10)と直
    列回路をなして接続した第２回路分岐(QI5)と、を有す
    る電流反射回路(13)を備える、 ことを特徴とする差動増幅器。
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