KR100902588B1 - 드라이버 설계 방법 - Google Patents

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Abstract

드라이버 설계 방법이 개시된다. 서로 매칭되는 트랜지스터들을 갖는 매칭단을 포함하는 드라이버의 설계 방법은, 매칭단에서의 전류 변화를 이용하여 트랜지스터들의 미스 매칭된 특성 차이에 의해 야기되며 매칭단의 상호 콘덕턴스에 의해 표현되는 옵셋을 해석하는 단계와, 특성 차이를 줄이도록, 옵셋을 해석한 결과를 이용하여 트랜지스터의 크기를 결정하고, 측정된 매칭 정보 및 결정된 트랜지스터의 크기를 이용하여 시뮬레이션에 의해 구한 드라이버의 시뮬레이션 수율이 목표 수율과 동일할 때까지 크기를 재 결정하는 단계와, 최종적으로 결정된 크기를 반영하여 드라이버를 제작하고, 제작된 드라이버의 테스트 수율을 구하는 단계 및 테스트 수율이 목표 수율이 아니면, 측정된 매칭 정보를 조정하여 시뮬레이션에 의해 구한 드라이버의 조정 수율이 테스트 수율과 동일할 때까지 매칭 정보를 조정하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 드라이버의 옵셋을 최소화하여 드라이버의 출력 특성을 개선시키고 면적을 최적화하고 수율을 향상시키고 칩의 개발시 수정본의 횟수를 줄이며 칩의 설계 기간을 단축시킬 수 있는 효과를 갖는다.
소스 드라이버, 연산 증폭기, 설계, 옵셋

Description

드라이버 설계 방법{Method for designing driver}
도 1은 일반적인 소스 드라이버를 개략적으로 나타내는 도면이다.
도 2는 소스 드라이버의 버퍼단의 특성을 설명하기 위한 그래프이다.
도 3은 본 발명에 의한 드라이버 설계 방법에 의해 설계하고자 하는 연산 증폭기 및 그의 옵셋을 나타내는 도면이다.
도 4는 본 발명에 의한 드라이버의 제조 방법의 실시예를 설명하기 위한 플로우차트이다.
도 5는 일반적인 폴디드 케스코드 연산 증폭기의 예시적인 도면이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 디지털 입력단 14 : 디지털/아날로그 변환부
16 : 아날로그 버퍼단 30 : 연산 증폭기
90, 92 : 입력단 94, 96 : 능동 부하단
본 발명은 드라이버(driver)의 설계에 관한 것으로서, 특히, 드라이버의 옵셋(offset)을 줄이는 드라이버의 설계 방법에 관한 것이다.
도 1은 일반적인 소스 드라이버를 개략적으로 나타내는 도면으로서, 디지털 입력단(12), 디지털/아날로그 변환부(DAC:Digital to Analog Converter)(14) 및 아날로그 버퍼단(16)으로 구성된다.
도 1에 도시된 소스 드라이버는 패널(미도시)의 데이터 라인을 구동하기 위한 구동 전압을 패널로 공급한다. 또한, 게이트 드라이버(미도시)는 패널의 게이트 라인을 구동하기 위한 구동 전압을 패널로 인가한다.
도 2는 소스 드라이버의 버퍼단(16)의 특성을 설명하기 위한 그래프로서, 횡축은 출력 버퍼의 번호를 나타내고, 종축은 각 버퍼로부터의 출력 전압을 나타낸다. 여기서, DVO는 출력 전압의 편차(Deviation)를 나타낸다.
디지털 입력단(12)은 디지털 데이터를 받아서 디지털/아날로그 변환부(14)로 출력하고, DAC(14)는 디지털 데이터를 아날로그 전압으로 변환하고, 버퍼단(16)은 변환된 아날로그 전압을 DAC(14)로부터 받아서 패널을 구동하기 위한 구동 전압을 출력한다. 여기서, 소스 드라이버는 칩(10)으로 집적화될 수 있다. 버퍼단(16)에, 소스 드라이버(10)의 출력 수와 동일한 수 백개의 버퍼(20)들이 배열되어 있다. 패널의 화질은 소스 드라이버의 특성에 좌우된다. 소스 드라이버의 특성은 수백 개의 버퍼가 얼마나 동일하게 출력을 발생하는가에 달려있다. 그러나, 동일한 전압을 소스 드라이버로 인가했을 때, 수백 개의 버퍼의 출력은 도 2에 도시된 바와 같이 수십 내지 수백 mV의 차이를 보인다. 이는, 버퍼의 제조 과정에서 발생하는 옵셋에 기인한다. 그러므로, 칩(10)의 수율을 높이기 위해서 옵셋 특성이 좋아야 한다. 또한, 옵셋 특성의 개선은 면적과도 밀접한 관련이 있다. 따라서, 옵셋을 좋게 하고 면적을 최적화하는 것은 칩(10)의 단가와 직결된다. 소스 드라이버의 출력 특성을 개선하기 위한 일반적인 종래의 방법은 경험적으로만 접근하여 왔다. 따라서, 체계적으로 접근하지 못해, 많은 반복적인 칩 설계 수정본(revision)이 불가피하여 칩의 개발 비용이 증가하고, 개발 시기도 지연되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 드라이버의 옵셋 특성을 개선하는 드라이버 설계 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 서로 매칭되는 트랜지스터들을 갖는 매칭단을 포함하는 본 발명에 의한 드라이버의 설계 방법은, 상기 매칭단에서의 전류 변화를 이용하여 상기 트랜지스터들의 미스 매칭된 특성 차이에 의해 야기되며 상기 매칭단의 상호 콘덕턴스에 의해 표현되는 옵셋을 해석하는 단계와, 상기 특성 차이를 줄이도록, 상기 옵셋을 해석한 결과를 이용하여 상기 트랜지스터의 크기를 결정하고, 측정된 매칭 정보 및 상기 결정된 트랜지스터의 크기를 이용하여 시뮬레이션에 의해 구한 상기 드라이버의 시뮬레이션 수율이 목표 수율과 동일할 때까지 상기 크기를 재 결정하는 단계와, 최종적으로 결정된 크기를 반영하여 상기 드라이버를 제작하고, 제작된 상기 드라이버의 테스트 수율을 구하는 단계 및 상기 테스트 수율이 상기 목표 수율이 아니면, 상기 측정된 매칭 정보를 조정하여 시뮬레이션에 의해 구한 상기 드라이버의 조정 수율이 상기 테스트 수율과 동일할 때까지 상기 매칭 정보를 조정하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 드라이버 설계 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명의 이해를 돕기 위해, 본 발명에 의해 설계될 드라이버는 도 1에 도시된 소스 드라이버인 것으로 가정하고, 각 버퍼(20)는 연산(OP:OPeration) 증폭기로 구현되는 것으로 가정하지만 본 발명은 이에 국한되지 않는다.
도 3은 본 발명에 의한 드라이버 설계 방법에 의해 설계하고자 하는 연산 증폭기(30) 및 그의 옵셋(Voffset)을 나타내는 도면이다.
도 3을 참조하면, 연산 증폭기(30)의 옵셋은 랜덤(random) 옵셋과 시스템적인(systematic) 옵셋이 있다. 시스템적인 옵셋은 경향성을 가지므로 쉽게 제거될 수 있다. 그러나, 랜덤 옵셋은 드라이버의 제조 과정에서 불가피하게 발생하므로 제거가 용이하지 않다. 옵셋은 중요 매칭단 트랜지스터들에 미스 매칭(mismatching)이 발생했을 때 야기된다. 즉, 도 3에 도시된 바와 같이 연산 증폭기(30)가 갖는 내부의 중요 매칭단의 트랜지스터들이 미스 매칭됨으로 인해 옵셋(Voffset)이 발생한다.
도 4는 본 발명에 의한 드라이버의 제조 방법의 실시예를 설명하기 위한 플로우차트로서, 결정된 연산 증폭기의 구조를 그 연산 증폭기가 갖는 옵셋에 의해 해석하는 단계(제50 및 제52 단계들), 매칭되는 트랜지스터들의 크기를 시뮬레이션된 수율에 따라 결정하는 단계(제54 내지 제58 단계), 제작한 드라이버의 수율을 측정된 매칭 정보를 조정하여 결정하는 단계(제60 내지 제70 단계) 및 연산 증폭기의 설계를 완성하는 단계(제72 단계)로 이루어진다.
본 발명에 의해 설계하고자 하는 드라이버의 연산 증폭기에 대해 먼저 살펴본다. 연산 증폭기는 적어도 하나의 매칭단(미도시)을 갖는다. 여러 개의 매칭단들중에서, 가장 중요한 매칭단을 '중요 매칭단'이라 하며, 중요 매칭단은 전압을 입력하며 서로 매칭되는 트랜지스터들을 갖는 입력단(미도시)과 전류를 형성하며 서로 매칭되는 트랜지스터들을 갖는 능동 부하단(미도시)을 갖는다.
먼저, 설계하고자 하는 드라이버에 포함된 버퍼의 연산 증폭기의 구조를 결정한다(제50 단계). 2 단(stage) 연산 증폭기의 구조가 버퍼로서 결정될 수도 있고, 폴디드 케스코드(folded cascode) 연산 증폭기의 구조가 버퍼로서 결정될 수도 있으며, 그 밖에도 매칭되는 트랜지스터들을 갖는 연산 증폭기의 구조가 버퍼로서 결정될 수도 있다.
도 5는 일반적인 폴디드 케스코드 연산 증폭기의 예시적인 도면으로서, 입력단(90 및 92), 능동 부하단(94 및 96) 및 그 밖의 트랜지스터들(MP5 내지 MP12 및 MN5 내지 MN10)로 구성된다. 여기서, VIN은 연산 증폭기로 들어오는 전압을 나타내고, VOUT는 연산 증폭기로부터 출력되는 전압을 각각 나타낸다.
도 5에 도시된 연산 증폭기는 미국 특허 번호 US5,311,145의 도 1에 도시된 연산 증폭기와 동일한 동작 원리를 가지므로, 이에 대한 상세한 설명은 생략한다. 다만, 전술한 특허에 개시된 연산 증폭기는 바이어스의 형태를 세부적으로 나타내는 반면, 도 5에 도시된 연산 증폭기는 바이어스 전압(VB1 내지 VB6)에 대해서는 세부적으로 나타내고 있지 않다. 게다가, 도 5에 도시된 연산 증폭기는 연산 증폭기의 온/오프를 제어하기 위한 스위칭 신호가 인가되는 별도의 제어 전압(VC1 및 VC2)이 인가되는 모습을 보이고 있다.
도 5에 도시된 연산 증폭기는 다수개의 매칭되는 트랜지스터들을 갖지만, 옵셋에 많은 영향을 미치는 중요 매칭단의 옵셋에 대해서만 살펴보기로 한다. 도 5의 경우, 중요 매칭단은 옵셋 전압으로 나타내지는 입력단(90 및 92)과 전류를 형성하는 능동 부하단(94 및 96)이다. 입력단(90)은 서로 매칭되는 트랜지스터들(MN1 및 MN2)로 구성되고, 입력단(92)은 서로 매칭되는 트랜지스터들(MP1 및 MP2)로 구성되고, 능동 부하단(94)은 서로 매칭되는 트랜지스터들(MN3 및 MN4)로 구성되고, 능동 부하단(96)은 서로 매칭되는 트랜지스터들(MP3 및 MP4)로 구성된다.
이하, 제50 단계에서 도 5에 도시된 바와 같은 연산 증폭기의 구조를 결정한 것으로 가정하여 제52 단계 내지 제72 단계들을 설명하지만, 본 발명은 이러한 예시에 국한되지 않는다.
제50 단계 후에, 매칭단(90 내지 96)에서의 전류 변화를 이용하여 트랜지스터들의 미스 매칭된 특성 차이에 의해 야기되는 옵셋을 해석한다(제52 단계). 여기서, 매칭되는 트랜지스터들의 특성 차이란, 트랜지스터들의 임계 전압의 차이에 해당한다. 매칭단에서 전류 변화가 발생하면 옵셋(Voffset)은 다음 수학식 1과 같이 표현될 수 있다.
Figure 112007046282070-pat00001
여기서, ΔI는 전류 변화를 나타내고, gm은 입력의 상호 컨덕턴스(transconductance)를 나타낸다. 예를 들어, 도 5에 도시된 네 개의 매칭단들(90 내지 96)에서 발생한 미스 매칭 성분을 옵셋(Voffset)으로 표현하면 다음 수학식 2와 같다.
Figure 112007046282070-pat00002
여기서, gmn1 ,2, gmp1 ,2, gmp3 ,4 및 gmn3 ,4는 매칭단(90, 92, 96 및 94)의 상호 컨덕턴스를 각각 나타낸다. ΔVTHN1 ,2, ΔVTHP1 ,2, ΔVTHP3 ,4 및 ΔVTHN3 ,4는 매칭단(90, 92, 96 및 94)에서의 두 트랜지스터들의 임계 전압(VTH)의 차이를 각각 나타낸다. VGS는 게이트-소스간 전압을 나타내고, W는 트랜지스터의 폭(width)을 나타내고, L은 트랜지스터의 길이(length)를 나타낸다.
제52 단계 후에, 매칭되는 두 트랜지스터들의 특성 차이를 줄이도록, 즉, 옵셋을 줄이도록 옵셋을 해석한 결과를 이용하여 트랜지스터의 크기(L 및 W)를 결정한다(제54 단계). 트랜지스터의 크기는 수학식 2를 바탕으로 결정될 수 있다. 트랜지스터의 크기는 수학식 2의 옵셋식과 펠그롬의 법칙(Pelgrom's law)를 이용하여 구해질 수 있다. 일반적으로, 펠그롬로란, 두 매칭단의 차이는 정규 분포를 이루며, 그 표준편차는 면적의 제곱근에 반비례한다. 따라서, 수학식 2의 옵셋식을 보면, 입력단(90 및 92)의 임계 전압의 차이(ΔVTHN1,2 및 ΔVTHP1,2)를 줄이기 위해서는 입력단(90 및 92) 면적을 증가시켜면 된다. 이와 비슷하게, 능동 부하단(96 및 94)의 임계 전압의 차이(ΔVTHP3,4 및 ΔVTHN3,4)를 줄이기 위해서는 능동 부하단(96 및 94)의 면적을 증가시키면 된다. 게다가, 능동 부하단(96 및 94)의 상호 컨덕턴스가 그의 임계 전압의 차이들(ΔVTHP3,4 및 ΔVTHN3,4)과 곱해지고 입력단(90 및 92)의 상호 컨덕턴스가 그의 임계 전압의 차이들과 곱해진다. 그러므로, 능동 부하단(94 및 96)의 상호 콘덕턴스를 줄이고 입력단(90 및 92)의 상호 콘덕턴스를 키우는 것도 옵셋을 줄일 수 있다. 능동 부하단(94 및 96)의 길이를 키우는 것은 면적도 커지고 상호 콘덕턴스도 줄일 수 있어 효과적이다. 결국, 수학식 2의 옵셋식을 이용하여 트랜지스터의 크기를 결정한다.
제54 단계 후에, 측정된 매칭 정보 및 결정된 트랜지스터의 크기를 이용하여 수율을 시뮬레이션하고, 시뮬레이션 결과를 이용하여 '시뮬레이션 수율'을 구한다(제56 단계). 보다 구체적으로, 측정된 매칭 정보 및 결정된 트랜지스터의 크기를 시뮬레이션하여 옵셋에 대한 정규 분포를 먼저 구한다. 이를 위해, Hspice의 몬테 카를로(Monte-Carlo)를 이용할 수 있다. 이 경우, 예를 들면 아래와 같이 넷 리스 트(Netlist)를 구성할 수 있다.
[넷 리스트]
param β_mc = aguass(0, Aβ, 1)
Param vt_mc = aguass(0, AVT, 1)
M1 d1 g1 s1 b nmos W=(width * (1 + β_mc/
Figure 112007046282070-pat00003
),
L=length DELVT0 = vt_mc/
Figure 112007046282070-pat00004
)
M2 d2 g2 s2 b nmos W=(width * (1 + β_mc/
Figure 112007046282070-pat00005
), L=length DELVT0 = vt_mc/
Figure 112007046282070-pat00006
)
.....
전술한 넷 리스트에서, param은 파라미터를 표현하고, β는 μCOX W/L(여기서, μ는 이동도를 나타내고, COX는 트랜지스터의 Oxide의 커패시턴스를 나타낸다.)이다. Aβ 및 AVT는 측정된 매칭 정보로서, Aβ는 두 트랜지스터의 β의 차이에 대한 표준 편차를 나타내고, AVT는 두 트랜지스터의 임계 전압의 차이에 대한 표준 편차를 나타낸다.
또한, 전술한 넷 리스트에서, 미스 매칭에 대한 정보가 폭(width)에 반영되어 있고, 임계 전압에 대한 미스 매칭 정보가 DELVO에 반영되어 시뮬레이션을 수행하게 된다. 이상의 시뮬레이션를 통해 얻어진 정규 분포를 통해 평균과 표준 편차 를 알 수 있으며, 평균과 표준 편차를 이용하여 다음 수학식 3과 같이 '시뮬레이션 수율'을 구할 수 있다.
Figure 112009007732338-pat00016
Figure 112007046282070-pat00008
여기서, Yunit는 단위 버퍼의 수율을 나타내고, k는 버퍼단(16)에 마련되는 버퍼의 개수를 나타내고, limit는 옵셋의 최대 허용값을 나타내고, Z는 정규화된 옵셋으로서 변수를 나타내고, Yk unit는 k개의 버퍼에 대한 수율을 나타내며, Yunit의 k승을 나타낸다. 수학식 3을 통해 알 수 있듯이, 버퍼의 개수가 증가하면 수율이 감소하기 때문에 단위 연산 증폭기의 특성을 증가시켜야 한다.
제56 단계 후에, 시뮬레이션에 의해 구한 드라이버의 '시뮬레이션 수율'이 '목표 수율'인가를 판단한다(제58 단계), 만일, '시뮬레이션 수율'이 '목표 수율'이 아닐 경우, 매칭되는 트랜지스터들의 크기를 다시 결정한다(제54 단계). 이와 같이, '시뮬레이션 수율'이 '목표 수율'에 근사할 때까지 제54 및 제56 단계들을 반복적으로 수행한다.
만일, '시뮬레이션 수율'이 '목표 수율'인 경우, 최종적으로 결정된 트랜지스터들의 크기를 반영하여 드라이버의 칩을 제작하고, 제작된 드라이버 칩의 '테스 트 수율'을 예를 들면, 전술한 넷 리스트와 수학식 3에 의해 구한다(제60 단계). 제56 단계에서 시뮬레이션에 의해 구한 '시뮬레이션 수율'과 칩을 제작하고 제작된 칩에 대해 구한 '테스트 수율'은 제조 공정에 의해 영향을 받아 달라질 수 있다.
만일, '테스트 수율'과 '목표 수율'이 다를 경우, 측정된 매칭 정보를 조정한다(제64 단계). 제64 단계에서 조정된 매칭 정보를 이용하여 예를 들면, 전술한 넷 리스트와 수학식 3에 의해 시뮬레이션하여 드라이버의 '조정 수율'을 구한다(제66 단계). '조정 수율'이 '테스트 수율'과 동일한가를 판단한다(제68 단계). 만일, '조정 수율'이 '테스트 수율'과 동일하지 않으면, 제64 단계로 진행하여 매칭 정보를 다시 조정한다(제64 단계). 이와 같이, '조정 수율'이 '테스트 수율'에 근사할 때까지 매칭 정보를 계속해서 조정한다.
만일, '조정 수율'이 '테스트 수율'과 동일한 것으로 판단되면, 제64 단계에서 마지막으로 조정된 매칭 정보를 최종적인 매칭 정보로서 결정한다(제70 단계). 제70 단계 후에, 최종적인 매칭 정보를 이용하여 연산 증폭기의 설계를 완성한다(제72 단계).
이상, 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것이다. 따라서, 당업자라면 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서, 개시된 실시예의 개량, 변경, 대체 또는 부가 등으로 다양한 다른 실시예들을 만들 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 드라이버 설계 방법은 옵셋식을 유도하고 이를 이용하여 트랜지스터의 크기를 조정하고, 크기를 이용한 시뮬레이션을 통해 매칭 정보와 크기를 조정하면서 최적의 트랜지스터 최적 크기 및 최적의 매칭 정보를 찾고 이를 이용하여 연산 증폭기의 설계를 완성하므로, 드라이버의 옵셋을 최소화하여 드라이버의 출력 특성을 개선시키고 면적을 최적화하고 수율을 향상시키고 칩의 개발시 수정본의 횟수를 줄이며 칩의 설계 기간을 단축시킬 수 있는 효과를 갖는다.

Claims (6)

  1. 서로 매칭되는 트랜지스터들을 갖는 매칭단을 포함하는 드라이버의 설계 방법에 있어서,
    상기 매칭단에서의 전류 변화를 이용하여 상기 트랜지스터들의 미스 매칭된 특성 차이에 의해 야기되며 상기 매칭단의 상호 콘덕턴스에 의해 표현되는 옵셋을 해석하는 단계;
    상기 특성 차이를 줄이도록, 상기 옵셋을 해석한 결과를 이용하여 상기 트랜지스터의 크기를 결정하고, 측정된 매칭 정보 및 상기 결정된 트랜지스터의 크기를 이용하여 시뮬레이션에 의해 구한 상기 드라이버의 시뮬레이션 수율이 목표 수율과 동일할 때까지 상기 크기를 재 결정하는 단계;
    최종적으로 결정된 크기를 반영하여 상기 드라이버를 제작하고, 제작된 상기 드라이버의 테스트 수율을 구하는 단계; 및
    상기 테스트 수율이 상기 목표 수율이 아니면, 상기 측정된 매칭 정보를 조정하여 시뮬레이션에 의해 구한 상기 드라이버의 조정 수율이 상기 테스트 수율과 동일할 때까지 상기 매칭 정보를 조정하는 단계를 구비하는 것을 특징으로 하는 드라이버 설계 방법.
  2. 제1 항에 있어서, 상기 드라이버는 다수개의 버퍼들을 갖는 소스 드라이버에 해당하고, 상기 매칭단은 상기 각 버퍼에 포함되는 것을 특징으로 하는 드라이버 설계 방법.
  3. 제2 항에 있어서, 상기 매칭단은
    전압을 입력하는 서로 매칭되는 트랜지스터들을 갖는 입력단; 및
    전류를 형성하는 서로 매칭되는 트랜지스터들을 갖는 능동 부하단을 구비하는 것을 특징으로 하는 드라이버 설계 방법.
  4. 제1 항에 있어서, 상기 매칭되는 트랜지스터들의 크기는 상기 옵셋을 해석한 결과 및 펠그롬의 법칙(Pelgrom's law)를 이용하여 구하는 것을 특징으로 하는 드라이버 설계 방법.
  5. 제1 항에 있어서, 상기 매칭되는 트랜지스터들의 특성 차이는 상기 트랜지스터들의 임계 전압의 차이에 해당하는 것을 특징으로 하는 드라이버 설계 방법.
  6. 제2 항에 있어서, 상기 시뮬레이션 수율을 구하는 단계는
    상기 측정된 매칭 정보 및 상기 결정된 트랜지스터의 크기를 시뮬레이션하여 옵셋에 대한 정규 분포를 구하는 단계; 및
    상기 정규 분포에서 구해진 평균과 표준 편차를 이용하여 아래와 같이 상기 시뮬레이션 수율을 구하는 단계를 구비하는 것을 특징으로 하는 드라이버 설계 방법.
    Figure 112009007732338-pat00017
    Figure 112009007732338-pat00010
    (여기서, Yunit는 단위 버퍼의 수율을 나타내고, k는 버퍼의 개수를 나타내고, limit는 옵셋의 최대 허용값을 나타내고, limit는 옵셋의 최대 허용값을 나타내고, Z는 정규화된 옵셋으로서 변수를 나타내고, Yk unit는 k개의 버퍼에 대한 수율을 나타내며, Yunit의 k승을 나타낸다.)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042195A (ko) * 2014-10-06 2016-04-19 엘지디스플레이 주식회사 표시장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2988239A1 (fr) * 2012-03-16 2013-09-20 Converteam Technology Ltd Procede de compensation des tolerances de fabrication d'au moins un parametre electrique d'un transistor de puissance et systeme associe
US9141680B2 (en) * 2013-02-11 2015-09-22 Dell Products L.P. Data consistency and rollback for cloud analytics
KR102087186B1 (ko) * 2014-01-07 2020-03-11 삼성전자주식회사 증폭기 오프셋 보상 기능을 갖는 소스 구동 회로 및 이를 포함하는 디스플레이 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000041072A (ja) 1998-05-14 2000-02-08 Natl Semiconductor Corp <Ns> バックプレ―ン適用用のｌｖｄｓドライバ
JP2001356150A (ja) 2000-06-14 2001-12-26 Matsushita Electric Ind Co Ltd Ｌｓｉテストパターンのサイクル決定方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311145A (en) * 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
US6978229B1 (en) * 1999-11-18 2005-12-20 Pdf Solutions, Inc. Efficient method for modeling and simulation of the impact of local and global variation on integrated circuits
JP2004109191A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 平面表示装置、表示用駆動回路、および表示用駆動方法
JP4062256B2 (ja) * 2004-01-05 2008-03-19 セイコーエプソン株式会社 表示ドライバ及び表示ドライバを含む電子機器
US8134188B2 (en) * 2006-08-23 2012-03-13 Agere Systems Inc. Circuits and methods for improved FET matching

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000041072A (ja) 1998-05-14 2000-02-08 Natl Semiconductor Corp <Ns> バックプレ―ン適用用のｌｖｄｓドライバ
JP2001356150A (ja) 2000-06-14 2001-12-26 Matsushita Electric Ind Co Ltd Ｌｓｉテストパターンのサイクル決定方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SU et al, "Yield optimization of analog MOS integrated circuits including transistor mismatch", ISCAS '93, 3-6 May 1993, Pages 1801 - 1804

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042195A (ko) * 2014-10-06 2016-04-19 엘지디스플레이 주식회사 표시장치
KR102237387B1 (ko) * 2014-10-06 2021-04-07 엘지디스플레이 주식회사 표시장치

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