JP3361218B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
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- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路に係り、
特にアナログ入力電圧が入力された、第１キャパシタン
スと、この第１キャパシタンスの出力に接続された、線
形特性を有する第１反転増幅部と、前記アナログ入力電
圧が入力され、このアナログ入力電圧の量子化出力を出
力する第１量子化回路と、前記第１反転増幅部および第
１量子化回路の出力が入力された出力用容量結合と、こ
の出力用容量結合の出力が入力された、第１反転増幅部
と実質的に同一特性の第２反転増幅部と、この第２反転
増幅部の出力が入力され、この第２反転増幅部の出力を
量子化する第２量子化回路とを備えたＡ／Ｄ変換回路で
あって、第１、第２量子化回路は、所定閾値の量子化用
ＭＯＳインバータと、この量子化用ＭＯＳインバータの
入力に接続された複数の並列キャパシタンスよりなる量
子化用容量結合とを有する複数段階の閾値回路であっ
て、各閾値回路の量子化用容量結合は、入力電圧、およ
びより上位の閾値回路の出力の反転が入力されて、これ
らを加算し、前記量子化用ＭＯＳインバータはこの加算
結果が前記閾値を越えたときに出力を反転するようにな
っている複数段階の閾値回路を備えているＡ／Ｄ変換回
路に関する。
特にアナログ入力電圧が入力された、第１キャパシタン
スと、この第１キャパシタンスの出力に接続された、線
形特性を有する第１反転増幅部と、前記アナログ入力電
圧が入力され、このアナログ入力電圧の量子化出力を出
力する第１量子化回路と、前記第１反転増幅部および第
１量子化回路の出力が入力された出力用容量結合と、こ
の出力用容量結合の出力が入力された、第１反転増幅部
と実質的に同一特性の第２反転増幅部と、この第２反転
増幅部の出力が入力され、この第２反転増幅部の出力を
量子化する第２量子化回路とを備えたＡ／Ｄ変換回路で
あって、第１、第２量子化回路は、所定閾値の量子化用
ＭＯＳインバータと、この量子化用ＭＯＳインバータの
入力に接続された複数の並列キャパシタンスよりなる量
子化用容量結合とを有する複数段階の閾値回路であっ
て、各閾値回路の量子化用容量結合は、入力電圧、およ
びより上位の閾値回路の出力の反転が入力されて、これ
らを加算し、前記量子化用ＭＯＳインバータはこの加算
結果が前記閾値を越えたときに出力を反転するようにな
っている複数段階の閾値回路を備えているＡ／Ｄ変換回
路に関する。
【０００２】
【従来の技術】本願出願人はこの種Ａ／Ｄ変換回路に関
し、平成６年特許願第２６１６１３号において特許出願
を行っており、キャパシタンスの精度にかかわらず、高
い変換精度を持つＡ／Ｄ変換回路を提案している。しか
しこのＡ／Ｄ変換回路においては、ＭＯＳインバータの
閾値に関して充分な補償がなされていなかった。
し、平成６年特許願第２６１６１３号において特許出願
を行っており、キャパシタンスの精度にかかわらず、高
い変換精度を持つＡ／Ｄ変換回路を提案している。しか
しこのＡ／Ｄ変換回路においては、ＭＯＳインバータの
閾値に関して充分な補償がなされていなかった。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、出力精度を
より高め得るＡ／Ｄ変換回路を提供することを目的とす
る。
来の問題点を解消すべく創案されたもので、出力精度を
より高め得るＡ／Ｄ変換回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
回路は、量子化回路の出力用容量結合に初期電荷を与
え、これによって量子化回路内のＭＯＳインバータの閾
値のばらつきを相殺し、また第１、第２反転増幅部の電
源電圧を量子化用インバータの電源電圧よりも高くする
とともに入力用キャパシタンスに初期電荷を与えて、量
子化回路の動作範囲を第１、第２反転増幅部の線形領域
内としたものである。
回路は、量子化回路の出力用容量結合に初期電荷を与
え、これによって量子化回路内のＭＯＳインバータの閾
値のばらつきを相殺し、また第１、第２反転増幅部の電
源電圧を量子化用インバータの電源電圧よりも高くする
とともに入力用キャパシタンスに初期電荷を与えて、量
子化回路の動作範囲を第１、第２反転増幅部の線形領域
内としたものである。
【０００５】
【作用】本発明によれば、インバータの閾値の影響を相
殺し得るとともに、反転増幅部の線形特性を改善でき、
これによって出力精度を高め得る。
殺し得るとともに、反転増幅部の線形特性を改善でき、
これによって出力精度を高め得る。
【０００６】
【実施例】次に本発明に係るＡ／Ｄ変換回路の１実施例
を図面に基づいて説明する。
を図面に基づいて説明する。
【０００７】図１において、Ａ／Ｄ変換回路は２段階の
インバータＩＮＶ１１、ＩＮＶ１２を有し、各インバー
タには、その出力を入力に帰還させるフィードバックキ
ャパシタンスＣｆ１１、Ｃｆ１２が接続されている。Ｉ
ＮＶ１１の入力端子には入力キャパシタンスＣｉｎ１１
が接続され、アナログ入力電圧ＶｉｎｐはＣｉｎ１１に
入力されている。ＩＮＶ１２の入力端子には入力キャパ
シタンスＣｉｎ１２が接続され、ＩＮＶ１１の出力はＣ
ｉｎ１２を介してＩＮＶ１２に接続されている。
インバータＩＮＶ１１、ＩＮＶ１２を有し、各インバー
タには、その出力を入力に帰還させるフィードバックキ
ャパシタンスＣｆ１１、Ｃｆ１２が接続されている。Ｉ
ＮＶ１１の入力端子には入力キャパシタンスＣｉｎ１１
が接続され、アナログ入力電圧ＶｉｎｐはＣｉｎ１１に
入力されている。ＩＮＶ１２の入力端子には入力キャパ
シタンスＣｉｎ１２が接続され、ＩＮＶ１１の出力はＣ
ｉｎ１２を介してＩＮＶ１２に接続されている。
【０００８】ＩＮＶ１１、ＩＮＶ１２はそれぞれ３段の
ＭＯＳインバータよりなり、ＩＮＶ１１、ＩＮＶ１２は
３段のインバータのオープンゲインの積によって与えら
れる大きなゲインを持つ。これによってＩＮＶ１１は入
力キャパシタンスとフィードバックキャパシタンスの比
によって与えられる以下の出力Ｖ１を良好な線形特性で
生成する。
ＭＯＳインバータよりなり、ＩＮＶ１１、ＩＮＶ１２は
３段のインバータのオープンゲインの積によって与えら
れる大きなゲインを持つ。これによってＩＮＶ１１は入
力キャパシタンスとフィードバックキャパシタンスの比
によって与えられる以下の出力Ｖ１を良好な線形特性で
生成する。
【数１】
ここに、Ｖｄｄ［ＡＭＰ］はＩＮＶ１１、ＩＮＶ１２の
電源電圧を示す。
電源電圧を示す。
【０００９】入力電圧ＶｉｎｐはＭＵＸ１１の前段で分
岐してマルチプレクサＭＵＸ１２に入力され、このＭＵ
Ｘ１２を介して第１量子化回路Ｑ１に入力されている。
Ｑ１の出力は容量結合Ｃｐ１を介してＩＮＶ１２に入力
されている。量子化回路Ｑ１はＶｉｎｐを複数ビット
（実施例では４ビット）の２進数に変換し、その出力電
圧Ｖｂ０、Ｖｂ１、Ｖｂ２、Ｖｂ３は容量結合Ｃｐ１に
よって統合されている。
岐してマルチプレクサＭＵＸ１２に入力され、このＭＵ
Ｘ１２を介して第１量子化回路Ｑ１に入力されている。
Ｑ１の出力は容量結合Ｃｐ１を介してＩＮＶ１２に入力
されている。量子化回路Ｑ１はＶｉｎｐを複数ビット
（実施例では４ビット）の２進数に変換し、その出力電
圧Ｖｂ０、Ｖｂ１、Ｖｂ２、Ｖｂ３は容量結合Ｃｐ１に
よって統合されている。
【００１０】容量結合Ｃｐ１はキャパシタンスＣｂ０、
Ｃｂ１、Ｃｂ２、Ｃｂ３を有し、Ｖｂ０〜Ｖｂ３はこれ
らＣｂ０〜Ｃｂ３にそれぞれ入力されている。ＩＮＶ１
２にはＣｐ１の出力とＣｉｎ１２の出力とが並列に入力
され、ＩＮＶ１２の入出力電圧をＶ２、Ｖｏとすると、
Ｃｂ１、Ｃｂ２、Ｃｂ３を有し、Ｖｂ０〜Ｖｂ３はこれ
らＣｂ０〜Ｃｂ３にそれぞれ入力されている。ＩＮＶ１
２にはＣｐ１の出力とＣｉｎ１２の出力とが並列に入力
され、ＩＮＶ１２の入出力電圧をＶ２、Ｖｏとすると、
【数２】
なる関係が存在する。ここで各キャパシタンスの比率は
以下のように設定されており、
以下のように設定されており、
【数３】
以上からＶｏを算出する式（４）が得られる。
【数４】
【００１１】これはＶｉｎｐを４ビット２値データに変
換したものをＶｉｎｐ自体から減算した結果であり、量
子化回路Ｑ１の出力が上位４ビット、Ｖｏがより下位デ
ータに相当することが分かる。Ｖｏは第２量子化回路Ｑ
２に入力され、Ｑ２において２段階目の４ビット２値化
が行われる。Ｑ２はＶａ０、Ｖａ１、Ｖａ２、Ｖａ３の
２値化電圧を出力し、これはＶｉｎｐの下位４ビットデ
ータとなる。
換したものをＶｉｎｐ自体から減算した結果であり、量
子化回路Ｑ１の出力が上位４ビット、Ｖｏがより下位デ
ータに相当することが分かる。Ｖｏは第２量子化回路Ｑ
２に入力され、Ｑ２において２段階目の４ビット２値化
が行われる。Ｑ２はＶａ０、Ｖａ１、Ｖａ２、Ｖａ３の
２値化電圧を出力し、これはＶｉｎｐの下位４ビットデ
ータとなる。
【００１２】図２において、量子化回路Ｑ１は閾値回路
Ｔｈ０、Ｔｈ１、Ｔｈ２、Ｔｈ３を有し、前記出力電圧
Ｖｂ０〜Ｖｂ３はこれら閾値回路の出力として生成され
ている。またＶｂ０〜Ｖｂ３の反転電圧Ｖｂ０’〜Ｖｂ
３’が中間データとして生成されている。量子化回路Ｑ
１への入力は、マルチプレクサＭＵＸ２１、ＭＵＸ２
２、ＭＵＸ２３によって生成され、ＭＵＸ２１は、入力
電圧Ｖｉｎ２または基準電圧ＶｒｅｆＱを選択的に出力
してＶｉｎ２１を生成し、ＭＵＸ２２は電源電圧Ｖｄｄ
または基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２
２を生成する。またＭＵＸ２３はグランドＧＮＤまたは
基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２３を生
成する。
Ｔｈ０、Ｔｈ１、Ｔｈ２、Ｔｈ３を有し、前記出力電圧
Ｖｂ０〜Ｖｂ３はこれら閾値回路の出力として生成され
ている。またＶｂ０〜Ｖｂ３の反転電圧Ｖｂ０’〜Ｖｂ
３’が中間データとして生成されている。量子化回路Ｑ
１への入力は、マルチプレクサＭＵＸ２１、ＭＵＸ２
２、ＭＵＸ２３によって生成され、ＭＵＸ２１は、入力
電圧Ｖｉｎ２または基準電圧ＶｒｅｆＱを選択的に出力
してＶｉｎ２１を生成し、ＭＵＸ２２は電源電圧Ｖｄｄ
または基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２
２を生成する。またＭＵＸ２３はグランドＧＮＤまたは
基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２３を生
成する。
【００１３】最上位の閾値回路Ｔｈ０にはＶｉｎ２１、
Ｖｉｎ２２、Ｖｉｎ２３が入力され、第２番目の閾値回
路Ｔｈ１にはＶｉｎ２１〜Ｖｉｎ２３およびＶｂ０’が
入力されている。第３の閾値回路Ｔｈ２にはＶｉｎ２１
〜Ｖｉｎ２３およびＶｂ０’、Ｖｂ１’が入力され、第
４の閾値回路Ｔｈ３にはＶｉｎ２１〜Ｖｉｎ２３および
Ｖｂ０’、Ｖｂ１’、Ｖｂ２’が入力されている。
Ｖｉｎ２２、Ｖｉｎ２３が入力され、第２番目の閾値回
路Ｔｈ１にはＶｉｎ２１〜Ｖｉｎ２３およびＶｂ０’が
入力されている。第３の閾値回路Ｔｈ２にはＶｉｎ２１
〜Ｖｉｎ２３およびＶｂ０’、Ｖｂ１’が入力され、第
４の閾値回路Ｔｈ３にはＶｉｎ２１〜Ｖｉｎ２３および
Ｖｂ０’、Ｖｂ１’、Ｖｂ２’が入力されている。
【００１４】閾値回路Ｔｈ３は容量結合Ｃｐ２３および
４段のＭＯＳインバータＩＮＶ２４１、ＩＮＶ２４２、
ＩＮＶ２４３、ＩＮＶ２４４を有し、容量結合Ｃｐ２３
は、Ｖｉｎ２１、ｂ０’、ｂ１’、ｂ２’、Ｖｉｎ２
２、Ｖｉｎ２３が接続されるキャパシタンスＣ２３１、
Ｃ２３２、Ｃ２３３、Ｃ２３４、Ｃ２３５、Ｃ２３６よ
りなる。閾値回路Ｔｈ２は容量結合Ｃｐ２２および４段
のＭＯＳインバータＩＮＶ２３１、ＩＮＶ２３２、ＩＮ
Ｖ２３３、ＩＮＶ２３４を有し、容量結合Ｃｐ２２は、
Ｖｉｎ２１、ｂ０’、ｂ１’、Ｖｉｎ２２、Ｖｉｎ２３
が接続されるキャパシタンスＣ２２１、Ｃ２２２、Ｃ２
２３、Ｃ２２４、Ｃ２２５よりなる。閾値回路Ｔｈ１は
容量結合Ｃｐ２１および４段のＭＯＳインバータＩＮＶ
２２１、ＩＮＶ２２２、ＩＮＶ２２３、ＩＮＶ２２４を
有し、容量結合Ｃｐ２１は、Ｖｉｎ２１、ｂ０’、Ｖｉ
ｎ２２、Ｖｉｎ２３が接続されるキャパシタンスＣ２１
１、Ｃ２１２、Ｃ２１３、Ｃ２１４よりなる。閾値回路
Ｔｈ０は容量結合Ｃｐ２０および４段のＭＯＳインバー
タＩＮＶ２１１、ＩＮＶ２１２、ＩＮＶ２１３、ＩＮＶ
２１４を有し、容量結合Ｃｐ２０は、Ｖｉｎ２１、Ｖｉ
ｎ２２、Ｖｉｎ２３が接続されるキャパシタンスＣ２０
１、Ｃ２０２、Ｃ２０３よりなる。
４段のＭＯＳインバータＩＮＶ２４１、ＩＮＶ２４２、
ＩＮＶ２４３、ＩＮＶ２４４を有し、容量結合Ｃｐ２３
は、Ｖｉｎ２１、ｂ０’、ｂ１’、ｂ２’、Ｖｉｎ２
２、Ｖｉｎ２３が接続されるキャパシタンスＣ２３１、
Ｃ２３２、Ｃ２３３、Ｃ２３４、Ｃ２３５、Ｃ２３６よ
りなる。閾値回路Ｔｈ２は容量結合Ｃｐ２２および４段
のＭＯＳインバータＩＮＶ２３１、ＩＮＶ２３２、ＩＮ
Ｖ２３３、ＩＮＶ２３４を有し、容量結合Ｃｐ２２は、
Ｖｉｎ２１、ｂ０’、ｂ１’、Ｖｉｎ２２、Ｖｉｎ２３
が接続されるキャパシタンスＣ２２１、Ｃ２２２、Ｃ２
２３、Ｃ２２４、Ｃ２２５よりなる。閾値回路Ｔｈ１は
容量結合Ｃｐ２１および４段のＭＯＳインバータＩＮＶ
２２１、ＩＮＶ２２２、ＩＮＶ２２３、ＩＮＶ２２４を
有し、容量結合Ｃｐ２１は、Ｖｉｎ２１、ｂ０’、Ｖｉ
ｎ２２、Ｖｉｎ２３が接続されるキャパシタンスＣ２１
１、Ｃ２１２、Ｃ２１３、Ｃ２１４よりなる。閾値回路
Ｔｈ０は容量結合Ｃｐ２０および４段のＭＯＳインバー
タＩＮＶ２１１、ＩＮＶ２１２、ＩＮＶ２１３、ＩＮＶ
２１４を有し、容量結合Ｃｐ２０は、Ｖｉｎ２１、Ｖｉ
ｎ２２、Ｖｉｎ２３が接続されるキャパシタンスＣ２０
１、Ｃ２０２、Ｃ２０３よりなる。
【００１５】各容量結合における各キャパシタンスの容
量比は表１に示すとおりであり、またＶｉｎ２１が０〜
Ｖｄｄ［Ｖ］の範囲内のときのＶｂ０〜Ｖｂ３の変化は
表２のとおりである。なお表１中Ｃｕは比例定数であ
り、表２中ＶａはＶｄｄ／１６を示す。
量比は表１に示すとおりであり、またＶｉｎ２１が０〜
Ｖｄｄ［Ｖ］の範囲内のときのＶｂ０〜Ｖｂ３の変化は
表２のとおりである。なお表１中Ｃｕは比例定数であ
り、表２中ＶａはＶｄｄ／１６を示す。
【表１】
【表２】
【００１６】以上の量子化回路Ｑ１により出力Ｖｂ０〜
Ｖｂ３が生成される。Ｑ２はＱ１と同様の構成を有する
ので説明を省略する。ここに後段の量子化回路Ｑ２にお
いては、下位４ビットの生成が行われるため、Ｑ１段の
場合に比較して出力精度は１６倍に高められたことにな
る。なお量子化回路をさらに多段設けることにより、さ
らに高精度のデジタル出力を生成し得ることはいうまで
もない。
Ｖｂ３が生成される。Ｑ２はＱ１と同様の構成を有する
ので説明を省略する。ここに後段の量子化回路Ｑ２にお
いては、下位４ビットの生成が行われるため、Ｑ１段の
場合に比較して出力精度は１６倍に高められたことにな
る。なお量子化回路をさらに多段設けることにより、さ
らに高精度のデジタル出力を生成し得ることはいうまで
もない。
【００１７】前記表１から明らかなように、各容量結合
におけるキャパシタンスの容量値の合計は一定（３２Ｃ
ｕ）であり、これによってインバータＩＮＶ２１１〜Ｉ
ＮＶ２１４、ＩＮＶ２２１〜ＩＮＶ２２４、ＩＮＶ２３
１〜ＩＮＶ２３４、ＩＮＶ２４１〜ＩＮＶ２４４の寄生
容量の影響を実質的に除去し得るようになっている。１
個のインバータの寄生容量を電源側Ｃｐａｌ、グランド
側Ｃｐａ２、出力側Ｃｐａ３と、このインバータに接続
された容量結合の各キャパシタンスの容量をＷ１〜Ｗ
ｎ、これらキャパシタンスへの入力電圧をＶ１〜Ｖｎ、
インバータの入力電圧ＶＡとすると、寄生容量がＷ１〜
Ｗｎに比較して微小であることから、
におけるキャパシタンスの容量値の合計は一定（３２Ｃ
ｕ）であり、これによってインバータＩＮＶ２１１〜Ｉ
ＮＶ２１４、ＩＮＶ２２１〜ＩＮＶ２２４、ＩＮＶ２３
１〜ＩＮＶ２３４、ＩＮＶ２４１〜ＩＮＶ２４４の寄生
容量の影響を実質的に除去し得るようになっている。１
個のインバータの寄生容量を電源側Ｃｐａｌ、グランド
側Ｃｐａ２、出力側Ｃｐａ３と、このインバータに接続
された容量結合の各キャパシタンスの容量をＷ１〜Ｗ
ｎ、これらキャパシタンスへの入力電圧をＶ１〜Ｖｎ、
インバータの入力電圧ＶＡとすると、寄生容量がＷ１〜
Ｗｎに比較して微小であることから、
【数５】
であり、寄生容量は略一定であるため、容量結合の合計
容量が一定であれば、ＶＡに対する寄生容量の影響を無
視し得ることになる。
容量が一定であれば、ＶＡに対する寄生容量の影響を無
視し得ることになる。
【００１８】以上のとおり、Ａ／Ｄ変換回路は２段階の
量子化回路Ｑ１、Ｑ２によって、高精度のＡ／Ｄ変換を
行うが、本実施例では、さらに量子化回路Ｑ１、Ｑ２に
おけるインバータＩＮＶ２１１、ＩＮＶ２２１，ＩＮＶ
２３１，ＩＮＶ２４１のオフセットを解消し、さらに量
子化回路動作範囲がＩＮＶ１１、ＩＮＶ１２の線形領域
に入るように設定がおこなれている。
量子化回路Ｑ１、Ｑ２によって、高精度のＡ／Ｄ変換を
行うが、本実施例では、さらに量子化回路Ｑ１、Ｑ２に
おけるインバータＩＮＶ２１１、ＩＮＶ２２１，ＩＮＶ
２３１，ＩＮＶ２４１のオフセットを解消し、さらに量
子化回路動作範囲がＩＮＶ１１、ＩＮＶ１２の線形領域
に入るように設定がおこなれている。
【００１９】第１にオフセットの解消の手段として、リ
フレッシュに際してＬＳＩの外部で正確に生成された基
準電圧ＶｒｅｆＱを各閾値回路に入力する。インバータ
ＩＮＶ２１１、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２
２１、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３１、Ｉ
ＮＶ２３３、ＩＮＶ２３４、ＩＮＶ２４１、ＩＮＶ２４
３、ＩＮＶ２４４はスイッチＳＷＡ２１、ＳＷＢ２１、
ＳＷＢ２２、ＳＷＡ２２、ＳＷＢ２３、ＳＷＢ２４、Ｓ
ＷＡ２３、ＳＷＢ２５、ＳＷＢ２６、ＳＷＡ２４、ＳＷ
Ｂ２７、ＳＷＢ２８によって、それぞれその入出力が接
続され、リフレッシュ時にはこれらスイッチによってイ
ンバータの入出力が短絡される。
フレッシュに際してＬＳＩの外部で正確に生成された基
準電圧ＶｒｅｆＱを各閾値回路に入力する。インバータ
ＩＮＶ２１１、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２
２１、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３１、Ｉ
ＮＶ２３３、ＩＮＶ２３４、ＩＮＶ２４１、ＩＮＶ２４
３、ＩＮＶ２４４はスイッチＳＷＡ２１、ＳＷＢ２１、
ＳＷＢ２２、ＳＷＡ２２、ＳＷＢ２３、ＳＷＢ２４、Ｓ
ＷＡ２３、ＳＷＢ２５、ＳＷＢ２６、ＳＷＡ２４、ＳＷ
Ｂ２７、ＳＷＢ２８によって、それぞれその入出力が接
続され、リフレッシュ時にはこれらスイッチによってイ
ンバータの入出力が短絡される。
【００２０】各インバータの閾値電圧をＶｔｈとする
と、リフレッシュ時において各容量結合に発生する電荷
ｑ０は、
と、リフレッシュ時において各容量結合に発生する電荷
ｑ０は、
【数６】
である。そして、各閾値回路Ｔｈ０〜Ｔｈ３がその出力
を反転することになる閾値（閾値回路としての）をＶｔ
ｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とすると、これら
閾値は以下のように与えられる。
を反転することになる閾値（閾値回路としての）をＶｔ
ｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とすると、これら
閾値は以下のように与えられる。
【数７】
【数８】
【数９】
【数１０】
ここで、式（６）を式（７）に代入し、ＶｒｅｆＱにつ
いて解くと、式（１１）が得られる。このときＶｔｈは
相殺されており、Ｖｔｈのばらつき、すなわちオフセッ
トが解消されたことが分かる。
いて解くと、式（１１）が得られる。このときＶｔｈは
相殺されており、Ｖｔｈのばらつき、すなわちオフセッ
トが解消されたことが分かる。
【数１１】
例えば、Ｖｔｈ０＝２．５［Ｖ］と設定する場合には、
Ｖｄｄ＝３．０［Ｖ］とすると、ＶｒｅｆＱ＝２．０
［Ｖ］となる。なお他の閾値回路においてもＶｔｈ＝
２．５［Ｖ］となる。
Ｖｄｄ＝３．０［Ｖ］とすると、ＶｒｅｆＱ＝２．０
［Ｖ］となる。なお他の閾値回路においてもＶｔｈ＝
２．５［Ｖ］となる。
【００２１】一方、インバータＩＮＶ１１、ＩＮＶ１２
には、その入出力を短絡するスイッチＳＷ１１、ＳＷ１
２が接続され、リフレッシュ時にはこれらスイッチが閉
成され、かつマルチプレクサＭＵＸ１１によって基準電
圧ＶｒｅｆがＣｉｎ１１に入力される。一般に、入力電
圧Ｖｉｎｐに対応して、キャパシタンスＣｉｎ１１に電
荷をｑ１を生じ、容量結合Ｃｐ１に電荷をｑ２を生じ、
ＩＮＶ１１、ＩＮＶ１２の入力電圧がＶｂ、ＩＮＶ１１
の出力電圧をＶｎ、ＩＮＶ１２の出力電圧がＶｏｕｔな
ったとすると、以下の式（１２）、（１３）が得られ
る。
には、その入出力を短絡するスイッチＳＷ１１、ＳＷ１
２が接続され、リフレッシュ時にはこれらスイッチが閉
成され、かつマルチプレクサＭＵＸ１１によって基準電
圧ＶｒｅｆがＣｉｎ１１に入力される。一般に、入力電
圧Ｖｉｎｐに対応して、キャパシタンスＣｉｎ１１に電
荷をｑ１を生じ、容量結合Ｃｐ１に電荷をｑ２を生じ、
ＩＮＶ１１、ＩＮＶ１２の入力電圧がＶｂ、ＩＮＶ１１
の出力電圧をＶｎ、ＩＮＶ１２の出力電圧がＶｏｕｔな
ったとすると、以下の式（１２）、（１３）が得られ
る。
【数１２】
【数１３】
ここで、式（１２）、（１３）からＶｎ消去し、Ｖｏｕ
ｔについて解く。
ｔについて解く。
【数１４】
また、入力電圧に対して意図的にオフセットＶＸを与え
ることにして、インバータの動作範囲を０［Ｖ］よりも
やや高い（例えば１．０［Ｖ］）電圧から使用する。こ
のＶｘを用いて、式（１４）は式（１５）のように改め
られる。
ることにして、インバータの動作範囲を０［Ｖ］よりも
やや高い（例えば１．０［Ｖ］）電圧から使用する。こ
のＶｘを用いて、式（１４）は式（１５）のように改め
られる。
【数１５】
ここに、式（１５）右辺の末尾３項はシフト電圧Ｖｓｆ
ｔであり、出力電圧Ｖｏｕｔにおける動作範囲のオフセ
ット量となる。式（１６）において、このＶｓｆｔを示
す。
ｔであり、出力電圧Ｖｏｕｔにおける動作範囲のオフセ
ット量となる。式（１６）において、このＶｓｆｔを示
す。
【数１６】
【００２２】ＩＮＶ１１、ＩＮＶ１２の電源電圧を量子
化回路のインバータの電源電圧Ｖｄｄよりも高く５．０
［Ｖ］とすると、リフレッシュ時には、
化回路のインバータの電源電圧Ｖｄｄよりも高く５．０
［Ｖ］とすると、リフレッシュ時には、
【数１７】
【数１８】
の関係が存在し、これらの式（１７）、（１８）を式
（１６）に代入し、Ｖｒｅｆについて解くと、式（１
９）が得られる。
（１６）に代入し、Ｖｒｅｆについて解くと、式（１
９）が得られる。
【数１９】
【００２３】ＩＮＶ１１、ＩＮＶ１２の電源電圧をＱ
１、Ｑ２のインバータの電源電圧よりも高くし、かつＶ
ｘを与えたことにより、入力電圧Ｖｉｎｐの全範囲がＩ
ＮＶ１１、ＩＮＶ１２の線形領域に入るように設定する
ことが可能であり、これによってＡ／Ｄ変換の精度を高
め得る。例えば、入力電圧の範囲を１．０〜４．０
［Ｖ］とし、これにともなってＶｘ＝１．０［Ｖ］とす
る。また前記式（１１）で閾値回路Ｔｈ０〜Ｔｈ３の閾
値をＶｔｈよりも１．０［Ｖ］高く２．５［Ｖ］と設定
したのは、動作範囲の上限をＶｄｄよりも１．０［Ｖ］
高く４．０［Ｖ］に設定することに対応している。そし
て、Ｖｂ＝２．５［Ｖ］、Ｖｔｈ＝１．５［Ｖ］であ
り、Ｖｓｆｔ＝１．０［Ｖ］とする。これを式（１９）
に代入すれば、Ｖｒｅｆ＝２．５［Ｖ］が得られる。
１、Ｑ２のインバータの電源電圧よりも高くし、かつＶ
ｘを与えたことにより、入力電圧Ｖｉｎｐの全範囲がＩ
ＮＶ１１、ＩＮＶ１２の線形領域に入るように設定する
ことが可能であり、これによってＡ／Ｄ変換の精度を高
め得る。例えば、入力電圧の範囲を１．０〜４．０
［Ｖ］とし、これにともなってＶｘ＝１．０［Ｖ］とす
る。また前記式（１１）で閾値回路Ｔｈ０〜Ｔｈ３の閾
値をＶｔｈよりも１．０［Ｖ］高く２．５［Ｖ］と設定
したのは、動作範囲の上限をＶｄｄよりも１．０［Ｖ］
高く４．０［Ｖ］に設定することに対応している。そし
て、Ｖｂ＝２．５［Ｖ］、Ｖｔｈ＝１．５［Ｖ］であ
り、Ｖｓｆｔ＝１．０［Ｖ］とする。これを式（１９）
に代入すれば、Ｖｒｅｆ＝２．５［Ｖ］が得られる。
【００２４】以上のようにリフレッシュ時基準電圧印加
によりオフセットを解消し、かつ動作範囲が線形領域と
なるように設定を行うことにより、Ａ／Ｄ変換の精度を
高めうる。
によりオフセットを解消し、かつ動作範囲が線形領域と
なるように設定を行うことにより、Ａ／Ｄ変換の精度を
高めうる。
【００２５】図３に示すように、前記スイッチＳＷＡ２
１は、入力電圧Ｖｉｎ３に対して並列なｐＭＯＳ型トラ
ンジスタとｎＭＯＳ型トランジスタとよりなるトランジ
スタ回路Ｔ３を有し、ｐＭＯＳとｎＭＯＳはそのソース
が相手方のドレインと接合するように接続されている。
また入力電圧Ｖｉｎ３はｐＭＯＳのドレイン側（ｎＭＯ
Ｓのソース側）に接続されている。トランジスタ回路Ｔ
３の入力側にはダミートランジスタＤＴ３が接続され、
ｎＭＯＳ、ｐＭＯＳがＴ３と逆極性で接続され、かつそ
の入出力が接続されている。Ｔ３のｎＭＯＳのゲートに
はゲートにはコントロール信号Ｃｔｒ１３が入力され、
ｐＭＯＳのゲートにはＣｔｒ１３をインバータＩＮＶ３
で反転させた信号が入力されている。ＤＴ３に関しては
ｐＭＯＳのゲートにＣｔｒ１３が入力され、反転信号が
ｎＭＯＳのゲートに入力されている。これは公知のＭＯ
Ｓスイッチであり、ＤＴ３によって入力側のオフセット
を相殺しつつＶｉｎ３を出力電圧Ｖｏｕｔ３として出力
し、あるいは遮断する。なおスイッチＳＷＡ２２、ＳＷ
Ａ２３、ＳＷＡ２４、ＳＷ１１、ＳＷ１２も同様に構成
されているので説明を省略する。
１は、入力電圧Ｖｉｎ３に対して並列なｐＭＯＳ型トラ
ンジスタとｎＭＯＳ型トランジスタとよりなるトランジ
スタ回路Ｔ３を有し、ｐＭＯＳとｎＭＯＳはそのソース
が相手方のドレインと接合するように接続されている。
また入力電圧Ｖｉｎ３はｐＭＯＳのドレイン側（ｎＭＯ
Ｓのソース側）に接続されている。トランジスタ回路Ｔ
３の入力側にはダミートランジスタＤＴ３が接続され、
ｎＭＯＳ、ｐＭＯＳがＴ３と逆極性で接続され、かつそ
の入出力が接続されている。Ｔ３のｎＭＯＳのゲートに
はゲートにはコントロール信号Ｃｔｒ１３が入力され、
ｐＭＯＳのゲートにはＣｔｒ１３をインバータＩＮＶ３
で反転させた信号が入力されている。ＤＴ３に関しては
ｐＭＯＳのゲートにＣｔｒ１３が入力され、反転信号が
ｎＭＯＳのゲートに入力されている。これは公知のＭＯ
Ｓスイッチであり、ＤＴ３によって入力側のオフセット
を相殺しつつＶｉｎ３を出力電圧Ｖｏｕｔ３として出力
し、あるいは遮断する。なおスイッチＳＷＡ２２、ＳＷ
Ａ２３、ＳＷＡ２４、ＳＷ１１、ＳＷ１２も同様に構成
されているので説明を省略する。
【００２６】図４において、スイッチＳＷＢ２１は図３
のＭＯＳスイッチからダミートランジスタを省略した構
成であり、トランジスタ回路Ｔ４とインバータＩＮＶ４
よりなる。このスイッチは、コントロール信号Ｃｔｒ１
４により入力電圧Ｖｉｎ４を出力電圧Ｖｏｕｔ４として
出力し、あるいは遮断する。なおＳＷＢ２２、ＳＷＢ２
３、ＳＷＢ２４、ＳＷＢ２５、ＳＷＢ２６、ＳＷＢ２
７、ＳＷＢ２８も同様に構成されているので説明を省略
する。
のＭＯＳスイッチからダミートランジスタを省略した構
成であり、トランジスタ回路Ｔ４とインバータＩＮＶ４
よりなる。このスイッチは、コントロール信号Ｃｔｒ１
４により入力電圧Ｖｉｎ４を出力電圧Ｖｏｕｔ４として
出力し、あるいは遮断する。なおＳＷＢ２２、ＳＷＢ２
３、ＳＷＢ２４、ＳＷＢ２５、ＳＷＢ２６、ＳＷＢ２
７、ＳＷＢ２８も同様に構成されているので説明を省略
する。
【００２７】図５において、マルチプレクサＭＵＸ１１
は、入力電圧Ｖｉｎ５に対して並列なｐＭＯＳ型トラン
ジスタとｎＭＯＳ型トランジスタとよりなる１対のトラ
ンジスタ回路Ｔ５１、Ｔ５２を有し、各トランジスタ回
路のｐＭＯＳとｎＭＯＳはそのソースが相手方のドレイ
ンと接合するように接続されている。また入力電圧Ｖｉ
ｎ５はｐＭＯＳのドレイン側（ｎＭＯＳのソース側）に
接続されている。Ｔ５１のｎＭＯＳのゲートおよびＴ５
２のｐＭＯＳのゲートにはコントロール信号Ｃｔｒ１５
が入力され、Ｔ５１のｐＭＯＳのゲートおよびＴ５２の
ｎＭＯＳのゲートにはＣｔｒ１５をインバータＩＮＶ５
で反転させた信号が入力されている。本回路も公知であ
り、Ｖｉｎ５を出力電圧Ｖｏｕｔ５として出力し、ある
いは遮断する。なおマルチプレクサＭＵＸ１２、ＭＵＩ
Ｘ２１、ＭＵＸ２２、ＭＵＸ２３も同様に構成されてい
るので説明を省略する。
は、入力電圧Ｖｉｎ５に対して並列なｐＭＯＳ型トラン
ジスタとｎＭＯＳ型トランジスタとよりなる１対のトラ
ンジスタ回路Ｔ５１、Ｔ５２を有し、各トランジスタ回
路のｐＭＯＳとｎＭＯＳはそのソースが相手方のドレイ
ンと接合するように接続されている。また入力電圧Ｖｉ
ｎ５はｐＭＯＳのドレイン側（ｎＭＯＳのソース側）に
接続されている。Ｔ５１のｎＭＯＳのゲートおよびＴ５
２のｐＭＯＳのゲートにはコントロール信号Ｃｔｒ１５
が入力され、Ｔ５１のｐＭＯＳのゲートおよびＴ５２の
ｎＭＯＳのゲートにはＣｔｒ１５をインバータＩＮＶ５
で反転させた信号が入力されている。本回路も公知であ
り、Ｖｉｎ５を出力電圧Ｖｏｕｔ５として出力し、ある
いは遮断する。なおマルチプレクサＭＵＸ１２、ＭＵＩ
Ｘ２１、ＭＵＸ２２、ＭＵＸ２３も同様に構成されてい
るので説明を省略する。
【００２８】
【発明の効果】本発明に係るＡ／Ｄ変換回路は、量子化
回路の出力用容量結合に初期電荷を与え、これによって
量子化回路内のＭＯＳインバータの閾値のばらつきを相
殺し、また第１、第２インバータの電源電圧を量子化用
インバータの電源電圧よりも高くするとともに入力用キ
ャパシタンスに初期電荷を与えて、量子化回路の動作範
囲を第１、第２インバータの線形領域内としたので、イ
ンバータの閾値のばらつきの影響を相殺し得るととも
に、インバータの線形特性を改善でき、これによって出
力精度を高め得るという優れた効果を有する。
回路の出力用容量結合に初期電荷を与え、これによって
量子化回路内のＭＯＳインバータの閾値のばらつきを相
殺し、また第１、第２インバータの電源電圧を量子化用
インバータの電源電圧よりも高くするとともに入力用キ
ャパシタンスに初期電荷を与えて、量子化回路の動作範
囲を第１、第２インバータの線形領域内としたので、イ
ンバータの閾値のばらつきの影響を相殺し得るととも
に、インバータの線形特性を改善でき、これによって出
力精度を高め得るという優れた効果を有する。
【図１】本発明にかかるＡ／Ｄ変換回路の１実施例を示
す回路図である。
す回路図である。
【図２】同実施例における量子化回路を示す回路図であ
る。
る。
【図３】同実施例に使用される第１のスイッチを示す回
路図である。
路図である。
【図４】同実施例に使用される第２のスイッチを示す回
路図である。
路図である。
【図５】同実施例に使用されるマルチプレクサを示す回
路図である。
路図である。
Ｑ１、Ｑ２ ．．． 量子化回路
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１１、ＩＮＶ２１
２、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２２１、ＩＮ
Ｖ２２２、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３
１、ＩＮＶ２３２、ＩＮＶ２３３、ＩＮＶ２３４、ＩＮ
Ｖ２４１、ＩＮＶ２４２、ＩＮＶ２４３、ＩＮＶ２４４
．．． インバータ Ｃｐ１、Ｃｐ２０、Ｃｐ２１、Ｃｐ２２、Ｃｐ２３容量
結合 Ｖｒｅｆ、ＶｒｅｆＱ ．．． 基準電圧 Ｖｉｎｐ ．．． 入力電圧 Ｃｉｎ１１、Ｃｉｎ１２、Ｃｆ１１、Ｃｆ１２ ．．．
キャパシタンス。
２、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２２１、ＩＮ
Ｖ２２２、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３
１、ＩＮＶ２３２、ＩＮＶ２３３、ＩＮＶ２３４、ＩＮ
Ｖ２４１、ＩＮＶ２４２、ＩＮＶ２４３、ＩＮＶ２４４
．．． インバータ Ｃｐ１、Ｃｐ２０、Ｃｐ２１、Ｃｐ２２、Ｃｐ２３容量
結合 Ｖｒｅｆ、ＶｒｅｆＱ ．．． 基準電圧 Ｖｉｎｐ ．．． 入力電圧 Ｃｉｎ１１、Ｃｉｎ１２、Ｃｆ１１、Ｃｆ１２ ．．．
キャパシタンス。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山本 誠
東京都世田谷区北沢３−５−18 鷹山ビ
ル 株式会社鷹山内
(72)発明者 高取 直
東京都世田谷区北沢３−５−18 鷹山ビ
ル 株式会社鷹山内
(56)参考文献 特開 平７−141898（ＪＰ，Ａ)
特開 平５−252034（ＪＰ，Ａ)
特開 平２−140971（ＪＰ，Ａ)
特開 昭64−81012（ＪＰ，Ａ)
特開 平５−48459（ＪＰ，Ａ)
特開 平１−160115（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 アナログ入力電圧が入力された、第１キ
ャパシタンスと、この第１キャパシタンスの出力に接続
された、線形特性を有する第１反転増幅部と、前記アナ
ログ入力電圧が入力され、このアナログ入力電圧の量子
化出力を出力する第１量子化回路と、前記第１反転増幅
部および第１量子化回路の出力が入力された出力用容量
結合と、この出力用容量結合の出力が入力された、第１
反転増幅部と実質的に同一特性の第２反転増幅部と、こ
の第２反転増幅部の出力が入力され、この第２反転増幅
部の出力を量子化する第２量子化回路とを備えたＡ／Ｄ
変換回路であって、第１、第２量子化回路は、所定閾値
の量子化用ＭＯＳインバータと、この量子化用ＭＯＳイ
ンバータの入力に接続された複数の並列キャパシタンス
よりなる量子化用容量結合とを有する複数段階の閾値回
路であって、各閾値回路の量子化用容量結合は、入力電
圧、およびより上位の閾値回路の出力の反転が入力され
て、これらを加算し、前記量子化用ＭＯＳインバータは
この加算結果が前記閾値を越えたときに出力を反転する
ようになっている複数段階の閾値回路を備えているＡ／
Ｄ変換回路において； 第１、第２反転増幅部の電源電圧は、量子化用ＭＯＳイ
ンバータの電源電圧よりも高く設定され、結果として入
力電圧が量子化用ＭＯＳインバータの線形領域に入るよ
うに設定されていることを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 第１、第２ＭＯＳインバータ、量子化用
ＭＯＳインバータの入出力を短絡させ、同時に容量結合
に、これらＭＯＳインバータの閾値電圧の理想値に実質
的に等しい既知の正の電圧を入力し得るリフレッシュ手
段がさらに設けられていることを特徴とする請求項１記
載のＡ／Ｄ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26357495A JP3361218B2 (ja) | 1995-09-18 | 1995-09-18 | Ａ／ｄ変換回路 |
| EP96114838A EP0763897A3 (en) | 1995-09-18 | 1996-09-16 | A/D converting circuit |
| US08/710,307 US5748131A (en) | 1995-09-18 | 1996-09-17 | A/D converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26357495A JP3361218B2 (ja) | 1995-09-18 | 1995-09-18 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983364A JPH0983364A (ja) | 1997-03-28 |
| JP3361218B2 true JP3361218B2 (ja) | 2003-01-07 |
Family
ID=17391451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26357495A Expired - Fee Related JP3361218B2 (ja) | 1995-09-18 | 1995-09-18 | Ａ／ｄ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5748131A (ja) |
| EP (1) | EP0763897A3 (ja) |
| JP (1) | JP3361218B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| EP1001534A2 (en) * | 1998-10-07 | 2000-05-17 | Yozan Inc. | Analog to digital converter |
| US6710735B1 (en) * | 2003-06-17 | 2004-03-23 | Realter Semiconductor Corp. | Dual supply voltage pipelined ADC |
| CN114845203B (zh) * | 2022-07-01 | 2022-09-20 | 龙旗电子(惠州)有限公司 | 电容式耳机的播放控制方法、装置、设备及存储介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421102A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Semiconductor device circuit |
| US4399426A (en) * | 1981-05-04 | 1983-08-16 | Tan Khen Sang | On board self-calibration of analog-to-digital and digital-to-analog converters |
| JP3153271B2 (ja) * | 1991-07-05 | 2001-04-03 | 株式会社日立製作所 | Ａｄ変換器 |
| JP3182444B2 (ja) * | 1992-03-04 | 2001-07-03 | 株式会社日立製作所 | Ａｄ変換器 |
| JP3173279B2 (ja) * | 1994-04-01 | 2001-06-04 | 株式会社鷹山 | Ｄ型フリップフロップ及びマスタースレーブ型フリップフロップ |
| JP3282139B2 (ja) * | 1994-09-30 | 2002-05-13 | 株式会社鷹山 | Ａ／ｄ変換回路 |
-
1995
- 1995-09-18 JP JP26357495A patent/JP3361218B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-16 EP EP96114838A patent/EP0763897A3/en not_active Withdrawn
- 1996-09-17 US US08/710,307 patent/US5748131A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0763897A3 (en) | 2002-09-04 |
| EP0763897A2 (en) | 1997-03-19 |
| US5748131A (en) | 1998-05-05 |
| JPH0983364A (ja) | 1997-03-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |