JP3454689B2 - 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 - Google Patents
電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電圧比較器、その
動作方法、演算増幅器、アナログ−デジタル変換器およ
びアナログ−デジタル変換回路に関する。
動作方法、演算増幅器、アナログ−デジタル変換器およ
びアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
【０００４】この多段パイプライン構成を有するアナロ
グ−デジタル変換回路では、各段がＡ／Ｄコンバータ
（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デ
ジタル−アナログ変換器）および差分増幅器からなる。
グ−デジタル変換回路では、各段がＡ／Ｄコンバータ
（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デ
ジタル−アナログ変換器）および差分増幅器からなる。
【０００５】各段のＡ／Ｄコンバータは、アナログ−デ
ジタル変換回路全体と区別するために、サブＡ／Ｄコン
バータと呼ばれる。サブＡ／Ｄコンバータには、高速変
換動作が可能な全並列比較（フラッシュ）方式が用いら
れる。サブＡ／Ｄコンバータは、入力電圧を複数の基準
電圧と比較する複数のコンパレータを含む。このコンパ
レータとしては、差動型電圧比較器が用いられる。
ジタル変換回路全体と区別するために、サブＡ／Ｄコン
バータと呼ばれる。サブＡ／Ｄコンバータには、高速変
換動作が可能な全並列比較（フラッシュ）方式が用いら
れる。サブＡ／Ｄコンバータは、入力電圧を複数の基準
電圧と比較する複数のコンパレータを含む。このコンパ
レータとしては、差動型電圧比較器が用いられる。
【０００６】図８は従来の差動型電圧比較器の回路図で
ある。図８において、差動増幅回路１０は、Ｐチャネル
型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界効果ト
ランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３，
４および定電流源７により構成される。
ある。図８において、差動増幅回路１０は、Ｐチャネル
型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界効果ト
ランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３，
４および定電流源７により構成される。
【０００７】ノードＮＤと出力ノードＮＯ１との間にＰ
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。
【０００８】ノードＮＤには電源電圧ＶDDが与えられ、
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。
【０００９】入力ノードＮＡはコンデンサ５を介してノ
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。
【００１０】スイッチＳＷ１２，ＳＷ１３の入力端には
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からはそれぞれ出力電圧Ｖo （＋），Ｖ
o （−）が導出される。
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からはそれぞれ出力電圧Ｖo （＋），Ｖ
o （−）が導出される。
【００１１】図９は図８の差動型電圧比較器の動作を説
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。このとき、入力ノードＮ
Ａ，ＮＢ間の差動入力電圧は０Ｖとなり、出力ノードＮ
Ｏ１，ＮＯ２間の差動出力電圧も０Ｖとなる。
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。このとき、入力ノードＮ
Ａ，ＮＢ間の差動入力電圧は０Ｖとなり、出力ノードＮ
Ｏ１，ＮＯ２間の差動出力電圧も０Ｖとなる。
【００１２】次に、スイッチＳＷ１１，ＳＷ２１をオフ
にした後、スイッチＳＷ１２，ＳＷ２２をオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化がＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化がＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ1 （−）と入力電圧Ｖ
2 （−）との差を差分入力電圧ΔＶ（−）とする。
にした後、スイッチＳＷ１２，ＳＷ２２をオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化がＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化がＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ1 （−）と入力電圧Ｖ
2 （−）との差を差分入力電圧ΔＶ（−）とする。
【００１３】差動増幅回路１０により差分入力電圧ΔＶ
（＋）と差分入力電圧ΔＶ（−）とが比較され、その比
較結果に基づいて出力ノードＮＯ１の出力電圧Ｖ
o （＋）および出力ノードＮＯ２の出力電圧Ｖo （−）
のうち一方が電源電圧ＶDDの側に変化し、他方が接地電
位の側に変化する。これにより、出力ノードＮＯ１，Ｎ
Ｏ２間の差動出力電圧が正側または負側に変化する。
（＋）と差分入力電圧ΔＶ（−）とが比較され、その比
較結果に基づいて出力ノードＮＯ１の出力電圧Ｖ
o （＋）および出力ノードＮＯ２の出力電圧Ｖo （−）
のうち一方が電源電圧ＶDDの側に変化し、他方が接地電
位の側に変化する。これにより、出力ノードＮＯ１，Ｎ
Ｏ２間の差動出力電圧が正側または負側に変化する。
【００１４】
【発明が解決しようとする課題】図８の差動型電圧比較
器において、スイッチＳＷ１１〜ＳＷ１３，ＳＷ２１〜
ＳＷ２３は、通常ＣＭＯＳスイッチにより構成されてい
る。図１０はＣＭＯＳスイッチの回路図である。
器において、スイッチＳＷ１１〜ＳＷ１３，ＳＷ２１〜
ＳＷ２３は、通常ＣＭＯＳスイッチにより構成されてい
る。図１０はＣＭＯＳスイッチの回路図である。
【００１５】図１０（ａ）に示すスイッチＳＷは、図１
０（ｂ）に示すように、ＰＭＯＳトランジスタ５０１お
よびＮＭＯＳトランジスタ５０２により構成されてい
る。ＰＭＯＳトランジスタ５０１およびＮＭＯＳトラン
ジスタ５０２のゲートには互いに相補な制御信号ＳＡ，
ＳＢが与えられる。
０（ｂ）に示すように、ＰＭＯＳトランジスタ５０１お
よびＮＭＯＳトランジスタ５０２により構成されてい
る。ＰＭＯＳトランジスタ５０１およびＮＭＯＳトラン
ジスタ５０２のゲートには互いに相補な制御信号ＳＡ，
ＳＢが与えられる。
【００１６】このようなＣＭＯＳスイッチでは、ＰＭＯ
Ｓトランジスタ５０１およびＮＭＯＳトランジスタ５０
２のゲートとソースとの間およびゲートとドレインとの
間に寄生容量Ｃｓが存在する。そのため、ＣＭＯＳトラ
ンジスタのオン時またはオフ時の入力電圧に依存したス
イッチング雑音がこの寄生容量Ｃｓによる容量結合を介
して伝達される。
Ｓトランジスタ５０１およびＮＭＯＳトランジスタ５０
２のゲートとソースとの間およびゲートとドレインとの
間に寄生容量Ｃｓが存在する。そのため、ＣＭＯＳトラ
ンジスタのオン時またはオフ時の入力電圧に依存したス
イッチング雑音がこの寄生容量Ｃｓによる容量結合を介
して伝達される。
【００１７】図８の差動型電圧比較器では、図９に示す
ように、このスイッチング雑音により入力ノードＮＡ，
ＮＢ間の差動入力電圧に雑音ｎが発生する。これによ
り、出力ノードＮＯ１，ＮＯ２間の差動出力電圧は、一
旦雑音ｎに基づいて変化した後、本来の比較結果を示す
ように変化する。このように、出力ノードＮＯ１，ＮＯ
２間の差動出力電圧が本来の比較結果に安定するまでに
時間がかかるため、差動型電圧比較器の出力信号Ｖ
O （＋），ＶO （−）を受ける後段の回路が比較結果を
短時間で得ることができない。したがって、差動型電圧
比較器を用いたアナログ−デジタル変換回路の高速化を
図ることができない。
ように、このスイッチング雑音により入力ノードＮＡ，
ＮＢ間の差動入力電圧に雑音ｎが発生する。これによ
り、出力ノードＮＯ１，ＮＯ２間の差動出力電圧は、一
旦雑音ｎに基づいて変化した後、本来の比較結果を示す
ように変化する。このように、出力ノードＮＯ１，ＮＯ
２間の差動出力電圧が本来の比較結果に安定するまでに
時間がかかるため、差動型電圧比較器の出力信号Ｖ
O （＋），ＶO （−）を受ける後段の回路が比較結果を
短時間で得ることができない。したがって、差動型電圧
比較器を用いたアナログ−デジタル変換回路の高速化を
図ることができない。
【００１８】本発明の目的は、雑音の影響を除去しつつ
高速動作が可能な電圧比較器、それを備えたアナログ−
デジタル変換器およびそれを備えたアナログ−デジタル
変換回路を提供することである。
高速動作が可能な電圧比較器、それを備えたアナログ−
デジタル変換器およびそれを備えたアナログ−デジタル
変換回路を提供することである。
【００１９】本発明の他の目的は、雑音の影響を除去し
つつ高速動作が可能な電圧比較器の動作方法を提供する
ことである。
つつ高速動作が可能な電圧比較器の動作方法を提供する
ことである。
【００２０】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係る電圧比較器は、一方および他方の入力
端子および一方および他方の出力端子を有する差動増幅
回路と、一方の入力端子と一方の出力端子との間に接続
された第１のスイッチと、他方の入力端子と他方の出力
端子との間に接続された第２のスイッチと、一方の入力
端子に接続された第１の容量と、他方の入力端子に接続
された第２の容量と、一方の出力端子と他方の出力端子
との間に接続された第３のスイッチとを備え、第１、第
２および第３のスイッチがオン状態にされるとともに、
第１の容量の入力端に第１の入力電圧が与えられ、かつ
第２の容量の入力端に第２の入力電圧が与えられた後、
第１および第２のスイッチがオフ状態にされるととも
に、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ、
雑音が実質的に消滅する一定時間後、第３のスイッチが
オフ状態にされるものである。
第１の発明 第１の発明に係る電圧比較器は、一方および他方の入力
端子および一方および他方の出力端子を有する差動増幅
回路と、一方の入力端子と一方の出力端子との間に接続
された第１のスイッチと、他方の入力端子と他方の出力
端子との間に接続された第２のスイッチと、一方の入力
端子に接続された第１の容量と、他方の入力端子に接続
された第２の容量と、一方の出力端子と他方の出力端子
との間に接続された第３のスイッチとを備え、第１、第
２および第３のスイッチがオン状態にされるとともに、
第１の容量の入力端に第１の入力電圧が与えられ、かつ
第２の容量の入力端に第２の入力電圧が与えられた後、
第１および第２のスイッチがオフ状態にされるととも
に、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ、
雑音が実質的に消滅する一定時間後、第３のスイッチが
オフ状態にされるものである。
【００２１】本発明に係る電圧比較器においては、ま
ず、第１、第２および第３のスイッチがオン状態で、第
１の容量の入力端に第１の入力電圧が与えられ、かつ第
２の容量の入力端に第２の入力電圧が与えられる。その
後、第１および第２のスイッチがオフ状態で、第１の容
量の入力端に第３の入力電圧が与えられ、かつ第２の容
量の入力端に第４の入力電圧が与えられる。そして、一
定時間後、第３のスイッチがオフ状態にされる。これに
より、第３のスイッチがオフ状態にされた時点で、第１
の容量の入力端に与えられる第１の入力電圧と第３の入
力電圧との差分電圧と、第２の容量の入力端に与えられ
る第２の入力電圧と第４の入力電圧との差分電圧とが比
較され、比較結果が互いに相補な出力信号として一方お
よび他方の出力端子から出力される。
ず、第１、第２および第３のスイッチがオン状態で、第
１の容量の入力端に第１の入力電圧が与えられ、かつ第
２の容量の入力端に第２の入力電圧が与えられる。その
後、第１および第２のスイッチがオフ状態で、第１の容
量の入力端に第３の入力電圧が与えられ、かつ第２の容
量の入力端に第４の入力電圧が与えられる。そして、一
定時間後、第３のスイッチがオフ状態にされる。これに
より、第３のスイッチがオフ状態にされた時点で、第１
の容量の入力端に与えられる第１の入力電圧と第３の入
力電圧との差分電圧と、第２の容量の入力端に与えられ
る第２の入力電圧と第４の入力電圧との差分電圧とが比
較され、比較結果が互いに相補な出力信号として一方お
よび他方の出力端子から出力される。
【００２２】この場合、第３および第４の入力電圧の入
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。
【００２３】（２）第２の発明
第２の発明に係る電圧比較器は、第１の発明に係る電圧
比較器の構成において、差動増幅回路が、第１の電源電
位と一方の出力端子との間に接続された第１のトランジ
スタと、第１の電源電位と他方の出力端子との間に接続
された第２のトランジスタと、第２の電源電位と一方の
出力端子との間に接続された第３のトランジスタと、第
２の電源電位と他方の出力端子との間に接続された第４
のトランジスタと、第１の電源電位と第１および第２の
トランジスタとの間の経路または第２の電源電位と第３
および第４のトランジスタとの間の経路に介挿された定
電流源とを含み、第１のトランジスタの制御電極が一方
の入力端子に接続され、第２のトランジスタの制御電極
が他方の入力端子に接続されたものである。
比較器の構成において、差動増幅回路が、第１の電源電
位と一方の出力端子との間に接続された第１のトランジ
スタと、第１の電源電位と他方の出力端子との間に接続
された第２のトランジスタと、第２の電源電位と一方の
出力端子との間に接続された第３のトランジスタと、第
２の電源電位と他方の出力端子との間に接続された第４
のトランジスタと、第１の電源電位と第１および第２の
トランジスタとの間の経路または第２の電源電位と第３
および第４のトランジスタとの間の経路に介挿された定
電流源とを含み、第１のトランジスタの制御電極が一方
の入力端子に接続され、第２のトランジスタの制御電極
が他方の入力端子に接続されたものである。
【００２４】この場合、第１、第２、第３および第４の
トランジスタおよび定電流源により、第１の入力電圧と
第３の入力電圧との差分電圧と、第２の入力電圧と第４
の入力電圧との差分電圧とが差動増幅される。
トランジスタおよび定電流源により、第１の入力電圧と
第３の入力電圧との差分電圧と、第２の入力電圧と第４
の入力電圧との差分電圧とが差動増幅される。
【００２５】
【００２６】（３）第３の発明
第３の発明に係る電圧比較器は、第２の発明に係る電圧
比較器の構成において、第３および第４のトランジスタ
の制御電極に所定のバイアス電圧が与えられるものであ
る。これにより、第３および第４のトランジスタが負荷
として働く。
比較器の構成において、第３および第４のトランジスタ
の制御電極に所定のバイアス電圧が与えられるものであ
る。これにより、第３および第４のトランジスタが負荷
として働く。
【００２７】
【００２８】
【００２９】（４）第４の発明
第４の発明に係る電圧比較器は、第１〜３の発明に係る
電圧比較器の構成において、第１、第２および第３のス
イッチの各々が、第１導電チャネル型トランジスタおよ
び第２導電チャネル型トランジスタからなる相補型スイ
ッチであることを特徴とする。
電圧比較器の構成において、第１、第２および第３のス
イッチの各々が、第１導電チャネル型トランジスタおよ
び第２導電チャネル型トランジスタからなる相補型スイ
ッチであることを特徴とする。
【００３０】この場合、相補型スイッチの各トランジス
タに存在する寄生容量を通して第１および第２の入力端
子にスイッチ雑音が入力された場合でも、このスイッチ
雑音が実質的に消滅した後に比較結果を示す出力信号が
出力される。
タに存在する寄生容量を通して第１および第２の入力端
子にスイッチ雑音が入力された場合でも、このスイッチ
雑音が実質的に消滅した後に比較結果を示す出力信号が
出力される。
【００３１】
【００３２】（５）第５の発明
第５の発明に係る電圧比較器は、第１〜第４のいずれか
の発明に係る電圧比較器の構成において、一方の出力端
子と所定の電圧源との間に接続された第４のスイッチ
と、他方の出力端子と上記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、第３のスイッチが
オン状態のときに第４および第５のスイッチがオン状態
にされ、第３のスイッチがオフ状態のときに第４および
第５のスイッチがオフ状態にされるものである。
の発明に係る電圧比較器の構成において、一方の出力端
子と所定の電圧源との間に接続された第４のスイッチ
と、他方の出力端子と上記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、第３のスイッチが
オン状態のときに第４および第５のスイッチがオン状態
にされ、第３のスイッチがオフ状態のときに第４および
第５のスイッチがオフ状態にされるものである。
【００３３】この場合、一方および他方の入力端子への
第１および第２の入力電圧の入力時に一方および他方の
出力端子に電圧源からの電圧が与えられ、一方および他
方の入力端子への第３および第４の入力電圧の入力から
一定時間後に一方および他方の出力端子が電圧源から遮
断される。これにより、出力信号の変化前に一方および
他方の入力端子が同電位に保たれる。したがって、出力
信号が雑音の影響を受けずに安定に変化する。
第１および第２の入力電圧の入力時に一方および他方の
出力端子に電圧源からの電圧が与えられ、一方および他
方の入力端子への第３および第４の入力電圧の入力から
一定時間後に一方および他方の出力端子が電圧源から遮
断される。これにより、出力信号の変化前に一方および
他方の入力端子が同電位に保たれる。したがって、出力
信号が雑音の影響を受けずに安定に変化する。
【００３４】
【００３５】（６）第６の発明
第６の発明に係る演算増幅器は、一方および他方の入力
端子および一方および他方の出力端子を有する差動増幅
回路と、一方の入力端子と一方の出力端子との間に接続
された第１のスイッチと、他方の入力端子と他方の出力
端子との間に接続された第２のスイッチと、一方の入力
端子に接続された第１の容量と、他方の入力端子に接続
された第２の容量と、一方の出力端子と他方の出力端子
との間に接続された第３のスイッチとを備え、第１、第
２および第３のスイッチがオン状態にされるとともに、
第１の容量の入力端に第１の入力電圧が与えられ、かつ
第２の容量の入力端に第２の入力電圧が与えられた後、
第１および第２のスイッチがオフ状態にされるととも
に、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ、
雑音が実質的に消滅する一定時間後、第３のスイッチが
オフ状態にされるものである。
端子および一方および他方の出力端子を有する差動増幅
回路と、一方の入力端子と一方の出力端子との間に接続
された第１のスイッチと、他方の入力端子と他方の出力
端子との間に接続された第２のスイッチと、一方の入力
端子に接続された第１の容量と、他方の入力端子に接続
された第２の容量と、一方の出力端子と他方の出力端子
との間に接続された第３のスイッチとを備え、第１、第
２および第３のスイッチがオン状態にされるとともに、
第１の容量の入力端に第１の入力電圧が与えられ、かつ
第２の容量の入力端に第２の入力電圧が与えられた後、
第１および第２のスイッチがオフ状態にされるととも
に、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ、
雑音が実質的に消滅する一定時間後、第３のスイッチが
オフ状態にされるものである。
【００３６】本発明に係る演算増幅器においては、ま
ず、第１、第２および第３のスイッチがオン状態で、第
１の容量の入力端に第１の入力電圧が与えられ、かつ第
２の容量の入力端に第２の入力電圧が与えられる。その
後、第１および第２のスイッチがオフ状態で、第１の容
量の入力端に第３の入力電圧が与えられ、かつ第２の容
量の入力端に第４の入力電圧が与えられる。そして、一
定時間後、第３のスイッチがオフ状態にされる。これに
より、第３のスイッチがオフ状態にされた時点で、第１
の容量の入力端に与えられる第１の入力電圧と第３の入
力電圧との差分電圧と、第２の容量の入力端に与えられ
る第２の入力電圧と第４の入力電圧との差分電圧とが比
較され、比較結果が互いに相補な出力信号として一方お
よび他方の出力端子から出力される。
ず、第１、第２および第３のスイッチがオン状態で、第
１の容量の入力端に第１の入力電圧が与えられ、かつ第
２の容量の入力端に第２の入力電圧が与えられる。その
後、第１および第２のスイッチがオフ状態で、第１の容
量の入力端に第３の入力電圧が与えられ、かつ第２の容
量の入力端に第４の入力電圧が与えられる。そして、一
定時間後、第３のスイッチがオフ状態にされる。これに
より、第３のスイッチがオフ状態にされた時点で、第１
の容量の入力端に与えられる第１の入力電圧と第３の入
力電圧との差分電圧と、第２の容量の入力端に与えられ
る第２の入力電圧と第４の入力電圧との差分電圧とが比
較され、比較結果が互いに相補な出力信号として一方お
よび他方の出力端子から出力される。
【００３７】この場合、第３および第４の入力電圧の入
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な演算増幅
器が実現される。
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な演算増幅
器が実現される。
【００３８】（７）第７の発明
第７の発明に係る演算増幅器は、第６の発明に係る演算
増幅器の構成において、差動増幅回路が、第１の電源電
位と一方の出力端子との間に接続された第１のトランジ
スタと、第１の電源電位と他方の出力端子との間に接続
された第２のトランジスタと、第２の電源電位と一方の
出力端子との間に接続された第３のトランジスタと、第
２の電源電位と他方の出力端子との間に接続された第４
のトランジスタと、第１の電源電位と第１および第２の
トランジスタとの間の経路または第２の電源電位と第３
および第４のトランジスタとの間の経路に介挿された定
電流源とを含み、第１のトランジスタの制御電極が一方
の入力端子に接続され、第２のトランジスタの制御電極
が他方の入力端子に接続されたものである。
増幅器の構成において、差動増幅回路が、第１の電源電
位と一方の出力端子との間に接続された第１のトランジ
スタと、第１の電源電位と他方の出力端子との間に接続
された第２のトランジスタと、第２の電源電位と一方の
出力端子との間に接続された第３のトランジスタと、第
２の電源電位と他方の出力端子との間に接続された第４
のトランジスタと、第１の電源電位と第１および第２の
トランジスタとの間の経路または第２の電源電位と第３
および第４のトランジスタとの間の経路に介挿された定
電流源とを含み、第１のトランジスタの制御電極が一方
の入力端子に接続され、第２のトランジスタの制御電極
が他方の入力端子に接続されたものである。
【００３９】この場合、第１、第２、第３および第４の
トランジスタおよび定電流源により、第１の入力電圧と
第３の入力電圧との差分電圧と、第２の入力電圧と第４
の入力電圧との差分電圧とが差動増幅される。
トランジスタおよび定電流源により、第１の入力電圧と
第３の入力電圧との差分電圧と、第２の入力電圧と第４
の入力電圧との差分電圧とが差動増幅される。
【００４０】（８）第８の発明
第８の発明に係る演算増幅器は、第７の発明に係る演算
増幅器の構成において、第３および第４のトランジスタ
の制御電極に所定のバイアス電圧が与えられるものであ
る。これにより、第３および第４のトランジスタが負荷
として働く。
増幅器の構成において、第３および第４のトランジスタ
の制御電極に所定のバイアス電圧が与えられるものであ
る。これにより、第３および第４のトランジスタが負荷
として働く。
【００４１】
【００４２】（９）第９の発明
第９の発明に係る演算増幅器は、第６〜８の発明に係る
演算増幅器の構成において、第１、第２および第３のス
イッチの各々が、第１導電チャネル型トランジスタおよ
び第２導電チャネル型トランジスタからなる相補型スイ
ッチであることを特徴とする。
演算増幅器の構成において、第１、第２および第３のス
イッチの各々が、第１導電チャネル型トランジスタおよ
び第２導電チャネル型トランジスタからなる相補型スイ
ッチであることを特徴とする。
【００４３】この場合、相補型スイッチの各トランジス
タに存在する寄生容量を通して第１および第２の入力端
子にスイッチ雑音が入力された場合でも、このスイッチ
雑音が実質的に消滅した後に比較結果を示す出力信号が
出力される。
タに存在する寄生容量を通して第１および第２の入力端
子にスイッチ雑音が入力された場合でも、このスイッチ
雑音が実質的に消滅した後に比較結果を示す出力信号が
出力される。
【００４４】
【００４５】（１０）第１０の発明
第１０の発明に係る演算増幅器は、第６〜第９のいずれ
かの発明に係る演算増幅器の構成において、一方の出力
端子と所定の電圧源との間に接続された第４のスイッチ
と、他方の出力端子と上記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、第３のスイッチが
オン状態のときに第４および第５のスイッチがオン状態
にされ、第３のスイッチがオフ状態のときに第４および
第５のスイッチがオフ状態にされるものである。
かの発明に係る演算増幅器の構成において、一方の出力
端子と所定の電圧源との間に接続された第４のスイッチ
と、他方の出力端子と上記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、第３のスイッチが
オン状態のときに第４および第５のスイッチがオン状態
にされ、第３のスイッチがオフ状態のときに第４および
第５のスイッチがオフ状態にされるものである。
【００４６】この場合、一方および他方の入力端子への
第１および第２の入力電圧の入力時に一方および他方の
出力端子に電圧源からの電圧が与えられ、一方および他
方の入力端子への第３および第４の入力電圧の入力から
一定時間後に一方および他方の出力端子が電圧源から遮
断される。これにより、出力信号の変化前に一方および
他方の入力端子が同電位に保たれる。したがって、出力
信号が雑音の影響を受けずに安定に変化する。
第１および第２の入力電圧の入力時に一方および他方の
出力端子に電圧源からの電圧が与えられ、一方および他
方の入力端子への第３および第４の入力電圧の入力から
一定時間後に一方および他方の出力端子が電圧源から遮
断される。これにより、出力信号の変化前に一方および
他方の入力端子が同電位に保たれる。したがって、出力
信号が雑音の影響を受けずに安定に変化する。
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】（１１）第１１の発明
第１１の発明に係るアナログ−デジタル変換器は、入力
電圧を少なくとも１つの基準電圧とそれぞれ比較する複
数のコンパレータを含み、各コンパレータが第１〜第５
のいずれかの発明に係る電圧比較器からなるものであ
る。
電圧を少なくとも１つの基準電圧とそれぞれ比較する複
数のコンパレータを含み、各コンパレータが第１〜第５
のいずれかの発明に係る電圧比較器からなるものであ
る。
【００５２】本発明に係るアナログ−デジタル変換器に
おいては、各コンパレータが第１〜第５のいずれかの発
明に係る電圧比較器からなるので、雑音の影響を除去し
つつ高速動作が可能となる。
おいては、各コンパレータが第１〜第５のいずれかの発
明に係る電圧比較器からなるので、雑音の影響を除去し
つつ高速動作が可能となる。
【００５３】（１２）第１２の発明
第１２の発明に係るアナログ−デジタル変換回路は、複
数段からなる多段パイプライン構成を有し、各段が第１
１の発明に係るアナログ−デジタル変換器、デジタル−
アナログ変換器および差分増幅器を含むものである。
数段からなる多段パイプライン構成を有し、各段が第１
１の発明に係るアナログ−デジタル変換器、デジタル−
アナログ変換器および差分増幅器を含むものである。
【００５４】本発明に係るアナログ−デジタル変換回路
においては、第１１の発明に係るアナログ−デジタル変
換器が用いられているので、雑音の影響を除去しつつ高
速動作が可能となる。したがって、ビット数が多くかつ
分解能が高く、高速動作が可能で高精度なアナログ−デ
ジタル変換回路が実現される。
においては、第１１の発明に係るアナログ−デジタル変
換器が用いられているので、雑音の影響を除去しつつ高
速動作が可能となる。したがって、ビット数が多くかつ
分解能が高く、高速動作が可能で高精度なアナログ−デ
ジタル変換回路が実現される。
【００５５】（１３）第１３の発明
第１３の発明に係るアナログ−デジタル変換回路は、複
数段からなる多段パイプライン構成を有し、各段がアナ
ログ−デジタル変換器、デジタル−アナログ変換器およ
び差分増幅器を含み、各差分増幅器が第６〜１０のいず
れか１つの発明に係る演算増幅器からなるものである。
数段からなる多段パイプライン構成を有し、各段がアナ
ログ−デジタル変換器、デジタル−アナログ変換器およ
び差分増幅器を含み、各差分増幅器が第６〜１０のいず
れか１つの発明に係る演算増幅器からなるものである。
【００５６】本発明に係るアナログ−デジタル変換回路
においては、第６〜１０のいずれか１つの発明に係る演
算増幅器が用いられているので、雑音の影響を除去しつ
つ高速動作が可能となる。したがって、ビット数が多く
かつ分解能が高く、高速動作が可能で高精度なアナログ
−デジタル変換回路が実現される。
においては、第６〜１０のいずれか１つの発明に係る演
算増幅器が用いられているので、雑音の影響を除去しつ
つ高速動作が可能となる。したがって、ビット数が多く
かつ分解能が高く、高速動作が可能で高精度なアナログ
−デジタル変換回路が実現される。
【００５７】（１４）第１４の発明
第１４の発明に係る電圧比較器の動作方法は、一方およ
び他方の入力端子および一方および他方の出力端子を有
する差動増幅回路と、一方の入力端子に接続される第１
の容量と、他方の入力端子に接続される第２の容量とを
備えた電圧比較器の動作方法であって、一方の入力端子
と一方の出力端子との間、他方の入力端子と他方の出力
端子との間および一方の出力端子と他方の出力端子との
間をそれぞれ実質的に短絡状態にするとともに、第１の
容量の入力端に第１の入力電圧を与え、かつ第２の容量
の入力端に第２の入力電圧を与えた後、一方の入力端子
と一方の出力端子との間および他方の入力端子と他方の
出力端子との間を開放状態にするとともに、第１の容量
の入力端に第３の入力電圧を与え、かつ第２の容量の入
力端に第４の入力電圧を与え、一定時間後、一方の出力
端子と他方の出力端子との間を開放状態にするものであ
る。
び他方の入力端子および一方および他方の出力端子を有
する差動増幅回路と、一方の入力端子に接続される第１
の容量と、他方の入力端子に接続される第２の容量とを
備えた電圧比較器の動作方法であって、一方の入力端子
と一方の出力端子との間、他方の入力端子と他方の出力
端子との間および一方の出力端子と他方の出力端子との
間をそれぞれ実質的に短絡状態にするとともに、第１の
容量の入力端に第１の入力電圧を与え、かつ第２の容量
の入力端に第２の入力電圧を与えた後、一方の入力端子
と一方の出力端子との間および他方の入力端子と他方の
出力端子との間を開放状態にするとともに、第１の容量
の入力端に第３の入力電圧を与え、かつ第２の容量の入
力端に第４の入力電圧を与え、一定時間後、一方の出力
端子と他方の出力端子との間を開放状態にするものであ
る。
【００５８】本発明に係る電圧比較器の動作方法におい
ては、まず、第１、第２および第３のスイッチがオン状
態で、第１の容量の入力端に第１の入力電圧が与えら
れ、かつ第２の容量の入力端に第２の入力電圧が与えら
れる。その後、第１および第２のスイッチがオフ状態
で、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ
る。そして、一定時間後、第３のスイッチがオフ状態に
される。これにより、第３のスイッチがオフ状態にされ
た時点で、第１の容量の入力端に与えられる第１の入力
電圧と第３の入力電圧との差分電圧と、第２の容量の入
力端に与えられる第２の入力電圧と第４の入力電圧との
差分電圧とが比較され、比較結果が互いに相補な出力信
号として一方および他方の出力端子から出力される。
ては、まず、第１、第２および第３のスイッチがオン状
態で、第１の容量の入力端に第１の入力電圧が与えら
れ、かつ第２の容量の入力端に第２の入力電圧が与えら
れる。その後、第１および第２のスイッチがオフ状態
で、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ
る。そして、一定時間後、第３のスイッチがオフ状態に
される。これにより、第３のスイッチがオフ状態にされ
た時点で、第１の容量の入力端に与えられる第１の入力
電圧と第３の入力電圧との差分電圧と、第２の容量の入
力端に与えられる第２の入力電圧と第４の入力電圧との
差分電圧とが比較され、比較結果が互いに相補な出力信
号として一方および他方の出力端子から出力される。
【００５９】この場合、第３および第４の入力電圧の入
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。
【００６０】（１５）第１５の発明
第１５の発明に係る電圧比較器の動作方法は、第１４の
発明に係る電圧比較器の動作方法において、一方の出力
端子と他方の出力端子との間が実質的に短絡状態のとき
に一方および他方の出力端子に所定の電圧を印加し、一
方の出力端子と他方の出力端子との間が開放状態のとき
に一方および他方の出力端子を所定の電圧から遮断する
ものである。
発明に係る電圧比較器の動作方法において、一方の出力
端子と他方の出力端子との間が実質的に短絡状態のとき
に一方および他方の出力端子に所定の電圧を印加し、一
方の出力端子と他方の出力端子との間が開放状態のとき
に一方および他方の出力端子を所定の電圧から遮断する
ものである。
【００６１】この場合、一方および他方の入力端子への
第１および第２の入力電圧の入力時に差動増幅回路の一
方および他方の出力端子に電圧源からの電圧が与えら
れ、一方および他方の入力端子への第３および第４の入
力電圧の入力から一定時間後に一方および他方の出力端
子が電圧源から遮断される。これにより、出力信号の変
化前に一方および他方の出力端子が同電位に保たれる。
したがって、出力信号が雑音の影響を受けずに安定に変
化する。
第１および第２の入力電圧の入力時に差動増幅回路の一
方および他方の出力端子に電圧源からの電圧が与えら
れ、一方および他方の入力端子への第３および第４の入
力電圧の入力から一定時間後に一方および他方の出力端
子が電圧源から遮断される。これにより、出力信号の変
化前に一方および他方の出力端子が同電位に保たれる。
したがって、出力信号が雑音の影響を受けずに安定に変
化する。
【００６２】
【発明の実施の形態】図１は本発明の第１の実施例にお
ける差動型電圧比較器の回路図である。
ける差動型電圧比較器の回路図である。
【００６３】図１において、差動増幅回路１０は、Ｐチ
ャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ
トランジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界
効果トランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）３，４および定電流源７により構成される。普通、
定電流源には、飽和動作のＮＭＯＳトランジスタが使用
される。
ャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ
トランジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界
効果トランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）３，４および定電流源７により構成される。普通、
定電流源には、飽和動作のＮＭＯＳトランジスタが使用
される。
【００６４】ノードＮＤと出力ノードＮＯ１との間にＰ
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。
【００６５】ノードＮＤには電源電圧ＶDDが与えられ、
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。
【００６６】入力ノードＮＡはコンデンサ５を介してノ
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。
【００６７】特に、本実施例の差動型電圧比較器におい
ては、出力ノードＮＯ１と出力ノードＮＯ２との間にス
イッチＳＷ３０が接続されている。スイッチＳＷ１１〜
ＳＷ１３、ＳＷ２１〜ＳＷ２３，ＳＷ３０は、図１０に
示したＣＭＯＳスイッチにより構成されている。
ては、出力ノードＮＯ１と出力ノードＮＯ２との間にス
イッチＳＷ３０が接続されている。スイッチＳＷ１１〜
ＳＷ１３、ＳＷ２１〜ＳＷ２３，ＳＷ３０は、図１０に
示したＣＭＯＳスイッチにより構成されている。
【００６８】スイッチＳＷ１２，ＳＷ１３の入力端には
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からは出力電圧Ｖo （＋），Ｖo （−）
が導出される。
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からは出力電圧Ｖo （＋），Ｖo （−）
が導出される。
【００６９】図２は図１の差動型電圧比較器の動作を説
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。また、スイッチＳＷ３０を
オンにする。このとき、入力ノードＮＡ，ＮＢ間の差動
入力電圧は０Ｖとなり、出力ノードＮＯ１，ＮＯ２間の
差動出力電圧も０Ｖとなる。
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。また、スイッチＳＷ３０を
オンにする。このとき、入力ノードＮＡ，ＮＢ間の差動
入力電圧は０Ｖとなり、出力ノードＮＯ１，ＮＯ２間の
差動出力電圧も０Ｖとなる。
【００７０】次に、スイッチＳＷ１１，ＳＷ２１をオフ
にした後、スイッチＳＷ１２，ＳＷ２２にオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化はＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化はＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ2 （−）と入力電圧Ｖ
1 （−）との差を差分入力電圧をΔＶ（−）とする。
にした後、スイッチＳＷ１２，ＳＷ２２にオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化はＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化はＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ2 （−）と入力電圧Ｖ
1 （−）との差を差分入力電圧をΔＶ（−）とする。
【００７１】入力ノードＮＡ，ＮＢ間の差動入力電圧に
は、スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３
のスイッチ雑音による雑音ｎが過渡的に発生する。雑音
ｎの発生時間に相当する一定時間経過後、スイッチＳＷ
３０をオフにする。その時点で、入力ノードＮＡの差分
入力電圧ΔＶ（＋）と入力ノードＮＢの差分入力電圧Δ
Ｖ（−）との比較結果に基づいて、出力ノードＮＯ１の
出力電圧Ｖo （＋）および出力ノードＮＯ２の出力電圧
Ｖo （−）のうち一方が電源電圧ＶDDの側に変化し、他
方が接地電位の側に変化する。それにより、出力ノード
ＮＯ１，ＮＯ２間の差動出力電圧は０Ｖから比較結果に
応じて正側または負側に変化する。
は、スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３
のスイッチ雑音による雑音ｎが過渡的に発生する。雑音
ｎの発生時間に相当する一定時間経過後、スイッチＳＷ
３０をオフにする。その時点で、入力ノードＮＡの差分
入力電圧ΔＶ（＋）と入力ノードＮＢの差分入力電圧Δ
Ｖ（−）との比較結果に基づいて、出力ノードＮＯ１の
出力電圧Ｖo （＋）および出力ノードＮＯ２の出力電圧
Ｖo （−）のうち一方が電源電圧ＶDDの側に変化し、他
方が接地電位の側に変化する。それにより、出力ノード
ＮＯ１，ＮＯ２間の差動出力電圧は０Ｖから比較結果に
応じて正側または負側に変化する。
【００７２】この場合、出力ノードＮＯ１，ＮＯ２間の
差動出力電圧は、雑音ｎの影響を受けずに即座に比較結
果を示す状態に変化するので、差動出力電圧が雑音ｎに
基づく状態から比較結果を示す状態に安定するまでの待
機時間が不要となり、比較結果を短時間で得ることがで
きる。このように、本実施例の差動型電圧比較器では、
雑音ｎの発生時間に相当する僅かな時間だけ比較結果の
出力タイミングを遅らせることにより、雑音の影響を除
去しつつ高速動作が可能となる。この場合、雑音が実質
的に消滅した後に、比較結果を出力すればよい。
差動出力電圧は、雑音ｎの影響を受けずに即座に比較結
果を示す状態に変化するので、差動出力電圧が雑音ｎに
基づく状態から比較結果を示す状態に安定するまでの待
機時間が不要となり、比較結果を短時間で得ることがで
きる。このように、本実施例の差動型電圧比較器では、
雑音ｎの発生時間に相当する僅かな時間だけ比較結果の
出力タイミングを遅らせることにより、雑音の影響を除
去しつつ高速動作が可能となる。この場合、雑音が実質
的に消滅した後に、比較結果を出力すればよい。
【００７３】図３は本実施例の第２の実施例における演
算増幅器の回路図である。図３の演算増幅器において
は、図１の差動型電圧比較器の出力ノードＮＯ１に出力
回路４１が接続され、出力ノードＮＯ２に出力回路４２
が接続されている。なお、入力ノードＮＡ，ＮＢに接続
されるコンデンサ５，６およびスイッチＳＷ１２，ＳＷ
１３，ＳＷ２２，ＳＷ２３は、図示が省略されている。
算増幅器の回路図である。図３の演算増幅器において
は、図１の差動型電圧比較器の出力ノードＮＯ１に出力
回路４１が接続され、出力ノードＮＯ２に出力回路４２
が接続されている。なお、入力ノードＮＡ，ＮＢに接続
されるコンデンサ５，６およびスイッチＳＷ１２，ＳＷ
１３，ＳＷ２２，ＳＷ２３は、図示が省略されている。
【００７４】出力回路４１は、ＰＭＯＳトランジスタ１
１、ＮＭＯＳトランジスタ１２およびコンデンサ１３か
らなる。ＰＭＯＳトランジスタ１１は電源電圧ＶDDと出
力ノードＮＯＡとの間に接続され、ＮＭＯＳトランジス
タ１２は出力ノードＮＯＡと接地電位との間に接続され
ている。コンデンサ１３は出力ノードＮＯ１と出力ノー
ドＮＯＡとの間に接続されている。ＰＭＯＳトランジス
タ１１のゲートは出力ノードＮＯ１に接続され、ＮＭＯ
Ｓトランジスタ１２のゲートにはバイアス電圧ＶB が与
えられる。
１、ＮＭＯＳトランジスタ１２およびコンデンサ１３か
らなる。ＰＭＯＳトランジスタ１１は電源電圧ＶDDと出
力ノードＮＯＡとの間に接続され、ＮＭＯＳトランジス
タ１２は出力ノードＮＯＡと接地電位との間に接続され
ている。コンデンサ１３は出力ノードＮＯ１と出力ノー
ドＮＯＡとの間に接続されている。ＰＭＯＳトランジス
タ１１のゲートは出力ノードＮＯ１に接続され、ＮＭＯ
Ｓトランジスタ１２のゲートにはバイアス電圧ＶB が与
えられる。
【００７５】出力回路４２は、ＰＭＯＳトランジスタ２
１、ＮＭＯＳトランジスタ２２およびコンデンサ２３か
らなる。ＰＭＯＳトランジスタ２１は電源電圧ＶDDと出
力ノードＮＯＢとの間に接続され、ＮＭＯＳトランジス
タ２２は出力ノードＮＯＢと接地電位との間に接続され
ている。コンデンサ２３は出力ノードＮＯ２と出力ノー
ドＮＯＢとの間に接続されている。ＰＭＯＳトランジス
タ２１のゲートは出力ノードＮＯ２に接続され、ＮＭＯ
Ｓトランジスタ２２のゲートにはバイアス電圧ＶB が与
えられる。
１、ＮＭＯＳトランジスタ２２およびコンデンサ２３か
らなる。ＰＭＯＳトランジスタ２１は電源電圧ＶDDと出
力ノードＮＯＢとの間に接続され、ＮＭＯＳトランジス
タ２２は出力ノードＮＯＢと接地電位との間に接続され
ている。コンデンサ２３は出力ノードＮＯ２と出力ノー
ドＮＯＢとの間に接続されている。ＰＭＯＳトランジス
タ２１のゲートは出力ノードＮＯ２に接続され、ＮＭＯ
Ｓトランジスタ２２のゲートにはバイアス電圧ＶB が与
えられる。
【００７６】出力回路４１の出力ノードＮＯＡから出力
電圧ＶＯ（＋）が出力され、出力回路４２の出力ノード
ＮＯＢから出力電圧ＶＯ（−）が出力される。
電圧ＶＯ（＋）が出力され、出力回路４２の出力ノード
ＮＯＢから出力電圧ＶＯ（−）が出力される。
【００７７】また、出力ノードＮＯ１はスイッチＳＷＡ
を介してノードＮＣに接続され、出力ノードＮＯ２はス
イッチＳＷＢを介してノードＮＣに接続されている。Ｐ
ＭＯＳトランジスタ１，２のゲートはノードＮＣに接続
されている。ノードＮＣにはバイアス電圧ＶB が与えら
れる。
を介してノードＮＣに接続され、出力ノードＮＯ２はス
イッチＳＷＢを介してノードＮＣに接続されている。Ｐ
ＭＯＳトランジスタ１，２のゲートはノードＮＣに接続
されている。ノードＮＣにはバイアス電圧ＶB が与えら
れる。
【００７８】図４はバイアス電圧発生回路の回路図であ
る。図４のバイアス電圧発生回路３０は、ＰＭＯＳトラ
ンジスタ３１、ＮＭＯＳトランジスタ３１および定電流
源３３からなる。ＰＭＯＳトランジスタ３１は電源電圧
ＶDDとノードＮＣとの間に接続されている。ノードＮＣ
はＮＭＯＳトランジスタ３２および定電流源３３を介し
て接地されている。ＰＭＯＳトランジスタ３１およびＮ
ＭＯＳトランジスタ３２のゲートはノードＮＣに接続さ
れている。ノードＮＣからバイアス電圧ＶB が出力され
る。
る。図４のバイアス電圧発生回路３０は、ＰＭＯＳトラ
ンジスタ３１、ＮＭＯＳトランジスタ３１および定電流
源３３からなる。ＰＭＯＳトランジスタ３１は電源電圧
ＶDDとノードＮＣとの間に接続されている。ノードＮＣ
はＮＭＯＳトランジスタ３２および定電流源３３を介し
て接地されている。ＰＭＯＳトランジスタ３１およびＮ
ＭＯＳトランジスタ３２のゲートはノードＮＣに接続さ
れている。ノードＮＣからバイアス電圧ＶB が出力され
る。
【００７９】図５は図３の演算増幅器の動作を説明する
ための図である。図３の演算増幅器において、図１の差
動型電圧比較器に相当する部分の動作は図２に示した動
作と同様である。
ための図である。図３の演算増幅器において、図１の差
動型電圧比較器に相当する部分の動作は図２に示した動
作と同様である。
【００８０】図５に示すように、まず、スイッチＳＷ３
０をオンにする。このとき、スイッチＳＷＡ，ＳＷＢも
オンにする。それにより、出力ノードＮＯ１，ＮＯ２に
バイアス電圧ＶB が印加される。
０をオンにする。このとき、スイッチＳＷＡ，ＳＷＢも
オンにする。それにより、出力ノードＮＯ１，ＮＯ２に
バイアス電圧ＶB が印加される。
【００８１】次に、スイッチＳＷ３０をオフにする。同
時に、スイッチＳＷＡ，ＳＷＢもオフにする。それによ
り、入力ノードＮＡ，ＮＢ間の差動入力電圧に基づいて
出力ノードＮＯＡ，ＮＯＢの出力電圧ＶＯ（＋），ＶＯ
（−）が正側または負側に変化する。
時に、スイッチＳＷＡ，ＳＷＢもオフにする。それによ
り、入力ノードＮＡ，ＮＢ間の差動入力電圧に基づいて
出力ノードＮＯＡ，ＮＯＢの出力電圧ＶＯ（＋），ＶＯ
（−）が正側または負側に変化する。
【００８２】その後、スイッチＳＷ３０をオンにする。
同時に、スイッチＳＷＡ，ＳＷＢもオンにする。それに
より、出力ノードＮＯ１，ＮＯＢにバイアス電圧ＶB が
印加される。
同時に、スイッチＳＷＡ，ＳＷＢもオンにする。それに
より、出力ノードＮＯ１，ＮＯＢにバイアス電圧ＶB が
印加される。
【００８３】このように、本実施例の演算増幅器では、
スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３（図
１参照）のスイッチング雑音による雑音ｎの消滅後に出
力電圧ＶＯ（＋），ＶＯ（−）が変化するので、増幅結
果が短時間で得られる。
スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３（図
１参照）のスイッチング雑音による雑音ｎの消滅後に出
力電圧ＶＯ（＋），ＶＯ（−）が変化するので、増幅結
果が短時間で得られる。
【００８４】また、増幅結果の出力前に出力ノードＮＯ
１，ＮＯ２がバイアス電圧ＶB に保たれるので、出力電
圧ＶＯ（＋），ＶＯ（−）が雑音の影響を受けずに安定
に変化する。したがって、雑音の影響を除去しつつ高速
動作が可能となる。
１，ＮＯ２がバイアス電圧ＶB に保たれるので、出力電
圧ＶＯ（＋），ＶＯ（−）が雑音の影響を受けずに安定
に変化する。したがって、雑音の影響を除去しつつ高速
動作が可能となる。
【００８５】図６は本発明の第３の実施例におけるアナ
ログ−デジタル変換回路の構成を示すブロック図であ
る。図６のアナログ−デジタル変換回路は、１０ビット
４段パイプライン構成を有する。
ログ−デジタル変換回路の構成を示すブロック図であ
る。図６のアナログ−デジタル変換回路は、１０ビット
４段パイプライン構成を有する。
【００８６】図６において、アナログ−デジタル変換回
路１０１は、サンプルホールド回路１０２、１段目の回
路１０３、２段目の回路１０４、３段目の回路１０５、
４段目の回路１０６、複数のラッチ回路１０７および出
力回路１０８から構成されている。
路１０１は、サンプルホールド回路１０２、１段目の回
路１０３、２段目の回路１０４、３段目の回路１０５、
４段目の回路１０６、複数のラッチ回路１０７および出
力回路１０８から構成されている。
【００８７】１段目（初段）〜３段目の回路１０３〜１
０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバー
タ１１０、および差分増幅器１１１を備える。差分増幅
器１１１には、第２の実施例の演算増幅器が用いられ
る。４段目（最終段）の回路１０６はサブＡ／Ｄコンバ
ータ１０９のみを備える。
０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバー
タ１１０、および差分増幅器１１１を備える。差分増幅
器１１１には、第２の実施例の演算増幅器が用いられ
る。４段目（最終段）の回路１０６はサブＡ／Ｄコンバ
ータ１０９のみを備える。
【００８８】１段目の回路１０３は４ビット構成、２〜
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）ｎは同じに設定されている。
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）ｎは同じに設定されている。
【００８９】次に、アナログ−デジタル変換回路１０１
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路３へ転送される。
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路３へ転送される。
【００９０】１段目の回路１０３において、サブＡ／Ｄ
コンバータ１０９はアナログ入力信号Ｖinに対してＡ／
Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変
換結果である上位４ビットのデジタル出力（２9 ，２
8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送さ
れるとともに、４つのラッチ回路１０７を介して出力回
路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコ
ンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖ
inとの差分を増幅する。その差分増幅器１１１の出力は
２段目の回路１０４へ転送される。
コンバータ１０９はアナログ入力信号Ｖinに対してＡ／
Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変
換結果である上位４ビットのデジタル出力（２9 ，２
8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送さ
れるとともに、４つのラッチ回路１０７を介して出力回
路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコ
ンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖ
inとの差分を増幅する。その差分増幅器１１１の出力は
２段目の回路１０４へ転送される。
【００９１】２段目の回路１０４においては、１段目の
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
【００９２】４段目の回路１０６においては、３段目の
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
【００９３】１〜４段目の回路１０３〜１０６のデジタ
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
【００９４】出力回路１０８はアナログ入力信号Ｖinの
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
【００９５】このように、アナログ−デジタル変換回路
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
【００９６】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ１０９を構成
する各コンパレータの分解能を実質的に向上させること
が可能になり、十分な変換精度が得られる。
が小さくなっても、サブＡ／Ｄコンバータ１０９を構成
する各コンパレータの分解能を実質的に向上させること
が可能になり、十分な変換精度が得られる。
【００９７】図７は図６のアナログ−デジタル変換回路
１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／
Ａコンバータ１１０の回路図である。図７のサブＡ／Ｄ
コンバータ１０９は全並列比較（フラッシュ）方式サブ
Ａ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容
量アレイ方式Ｄ／Ａコンバータである。
１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／
Ａコンバータ１１０の回路図である。図７のサブＡ／Ｄ
コンバータ１０９は全並列比較（フラッシュ）方式サブ
Ａ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容
量アレイ方式Ｄ／Ａコンバータである。
【００９８】サブＡ／Ｄコンバータ１０９は、ｎ個の抵
抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成さ
れる。これらのコンパレータＤ１〜Ｄｎとして第１の実
施例の差動型電圧比較器が用いられる。
抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成さ
れる。これらのコンパレータＤ１〜Ｄｎとして第１の実
施例の差動型電圧比較器が用いられる。
【００９９】すべての抵抗Ｒは同じ抵抗値を有し、高電
位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基
準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続
されている。ここで、ノードＮ３２とノードＮ３１との
間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそ
れぞれＶＲ（１）〜ＶＲ（ｎ）とする。
位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基
準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続
されている。ここで、ノードＮ３２とノードＮ３１との
間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそ
れぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【０１００】各コンパレータＤ１〜Ｄｎの正入力端子に
は入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回
路１０３〜１０５の差分増幅器１１１の出力）が入力さ
れる。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
は入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回
路１０３〜１０５の差分増幅器１１１の出力）が入力さ
れる。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
【０１０１】それにより、各コンパレータＤ１〜Ｄｎの
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
【０１０２】Ｄ／Ａコンバータ１１０は、アレイ状に接
続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
【０１０３】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべ
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１０４】各スイッチＥ１〜Ｅｎの一方の端子はノー
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
【０１０５】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
【０１０６】サブＡ／Ｄコンバータ１０９を構成するコ
ンパレータＤ１の出力はオープン状態になっている。ま
た、スイッチＥ１，Ｆ１が所定のタイミングでオン状態
に固定され、スイッチＧ１，Ｈ１が所定のタイミングで
オフ状態に固定される。
ンパレータＤ１の出力はオープン状態になっている。ま
た、スイッチＥ１，Ｆ１が所定のタイミングでオン状態
に固定され、スイッチＧ１，Ｈ１が所定のタイミングで
オフ状態に固定される。
【０１０７】サブＡ／Ｄコンバータ１０９の入力信号Ｖ
Ｉの電圧範囲は高電位側基準電圧ＶＲＴから低電位側基
準電圧ＶＲＢまでである。すなわち、サブＡ／Ｄコンバ
ータ１０９の入力信号ＶＩが低電位側基準電圧ＶＲＢを
下回ることはない。したがって、コンパレータＤ１の出
力は必ずハイレベルになる。そこで、コンパレータＤ１
の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，Ｈ１
のオフ状態を所定のタイミングで固定することができ
る。
Ｉの電圧範囲は高電位側基準電圧ＶＲＴから低電位側基
準電圧ＶＲＢまでである。すなわち、サブＡ／Ｄコンバ
ータ１０９の入力信号ＶＩが低電位側基準電圧ＶＲＢを
下回ることはない。したがって、コンパレータＤ１の出
力は必ずハイレベルになる。そこで、コンパレータＤ１
の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，Ｈ１
のオフ状態を所定のタイミングで固定することができ
る。
【０１０８】次に、Ｄ／Ａコンバータ１１０の動作を説
明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力
端子および出力端子の電位が共に０Ｖであり、各スイッ
チＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎは
すべてオフしている。したがって、初期条件では、すべ
てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電
荷（電気量）Ｑ１＝０である。
明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力
端子および出力端子の電位が共に０Ｖであり、各スイッ
チＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎは
すべてオフしている。したがって、初期条件では、すべ
てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電
荷（電気量）Ｑ１＝０である。
【０１０９】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
【０１１０】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１１１】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
【０１１２】
Ｑ２＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【０１１３】
ＶＤＡ（−）＝ＶＲＢ−（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。
ＶＤＡは式（Ａ５）で表される。
【０１１４】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ−（ＶＲＴ−ＶＲＢ）
／ｎ…（Ａ５）
本実施例のアナログ−デジタル変換回路においては、サ
ブＡ／Ｄコンバータ１０９のコンパレータＤ１〜Ｄｎと
して第１の実施例の差動型電圧比較器が用いられ、かつ
各段の差分増幅器１１１に第２の実施例の演算増幅器が
用いられているので、雑音の影響を除去しつつ高速動作
が可能となる。したがって、ビット数が多くかつ分解能
が高く、高速動作が可能で高精度なアナログ−デジタル
変換回路が実現される。
ブＡ／Ｄコンバータ１０９のコンパレータＤ１〜Ｄｎと
して第１の実施例の差動型電圧比較器が用いられ、かつ
各段の差分増幅器１１１に第２の実施例の演算増幅器が
用いられているので、雑音の影響を除去しつつ高速動作
が可能となる。したがって、ビット数が多くかつ分解能
が高く、高速動作が可能で高精度なアナログ−デジタル
変換回路が実現される。
【０１１５】なお、図７のザブＡ／Ｄコンバータ１０９
においては、コンパレータＤ１〜Ｄｎが入力信号ＶＩを
複数の基準電位と比較しているが、本発明の電圧比較器
は入力信号を少なくとも１つの基準電位と比較する場合
にも適用することができる。
においては、コンパレータＤ１〜Ｄｎが入力信号ＶＩを
複数の基準電位と比較しているが、本発明の電圧比較器
は入力信号を少なくとも１つの基準電位と比較する場合
にも適用することができる。
【０１１６】また、上記実施例では、本発明の電圧比較
器を多段パイプライン構成のアナログ−デジタル変換回
路に適用した場合を説明したが、本発明の電圧比較器
は、ΔΣ（デルタシグマ）型や逐次比較型のアナログ−
デジタル変換回路にも適用することができる。
器を多段パイプライン構成のアナログ−デジタル変換回
路に適用した場合を説明したが、本発明の電圧比較器
は、ΔΣ（デルタシグマ）型や逐次比較型のアナログ−
デジタル変換回路にも適用することができる。
【図１】本発明の第１の実施例における差動型電圧比較
器の回路図である。
器の回路図である。
【図２】図１の差動型電圧比較器の動作を説明するため
の図である。
の図である。
【図３】本発明の第２の実施例における演算増幅器の回
路図である。
路図である。
【図４】バイアス電圧発生回路の回路図である。
【図５】図３の演算増幅器の動作を説明するための図で
ある。
ある。
【図６】本発明の第３の実施例における多段パイプライ
ン構成を有するアナログ−デジタル変換回路の構成を示
すブロック図である。
ン構成を有するアナログ−デジタル変換回路の構成を示
すブロック図である。
【図７】図６のアナログ−デジタル変換回路におけるサ
ブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図で
ある。
ブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図で
ある。
【図８】従来の差動型電圧比較器の回路図である。
【図９】図８の差動型電圧比較器の動作を説明するため
の図である。
の図である。
【図１０】ＣＭＯＳスイッチの構成を示す回路図であ
る。
る。
１，２，１１，２１，３１ ＰＭＯＳトランジスタ
３，４，１２，２２，３２ ＮＭＯＳトランジスタ
７，３３ 定電流源
１０ 差動増幅回路
３０ バイアス電圧発生回路
ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３０，
ＳＷＡ，ＳＷＢ スイッチ １０９ サブＡ／Ｄコンバータ １１１ 差分増幅器
ＳＷＡ，ＳＷＢ スイッチ １０９ サブＡ／Ｄコンバータ １１１ 差分増幅器
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
H03K 5/08
Claims (15)
- 【請求項１】 一方および他方の入力端子と一方および
他方の出力端子とを有する差動増幅回路と、 前記一方の入力端子と前記一方の出力端子との間に接続
された第１のスイッチと、 前記他方の入力端子と前記他方の出力端子との間に接続
された第２のスイッチと、 前記一方の入力端子に接続された第１の容量と、 前記他方の入力端子に接続された第２の容量と、 前記一方の出力端子と前記他方の出力端子との間に接続
された第３のスイッチとを備え、 前記第１、第２および第３のスイッチがオン状態にされ
るとともに、前記第１の容量の入力端に第１の入力電圧
が与えられ、かつ前記第２の容量の入力端に第２の入力
電圧が与えられた後、 前記第１および第２のスイッチがオフ状態にされるとと
もに、前記第１の容量の前記入力端に第３の入力電圧が
与えられ、かつ前記第２の容量の前記入力端に第４の入
力電圧が与えられ、雑音が実質的に消滅する一定時間
後、前記第３のスイッチがオフ状態にされることを特徴
とする電圧比較器。 - 【請求項２】 前記差動増幅回路は、 第１の電源電位と前記一方の出力端子との間に接続され
た第１のトランジスタと、 前記第１の電源電位と前記他方の出力端子との間に接続
された第２のトランジスタと、 第２の電源電位と前記一方の出力端子との間に接続され
た第３のトランジスタと、 前記第２の電源電位と前記他方の出力端子との間に接続
された第４のトランジスタと、 前記第１の電源電位と前記第１および第２のトランジス
タとの間の経路または前記第２の電源電位と前記第３お
よび第４のトランジスタとの間の経路に介挿された定電
流源とを含み、 前記第１のトランジスタの制御電極は前記一方の入力端
子に接続され、 前記第２のトランジスタの制御電極は前記他方の入力端
子に接続されたことを特徴とする請求項１記載の電圧比
較器。 - 【請求項３】 前記第３および第４のトランジスタの制
御電極に所定バイアス電圧が与えられることを特徴とす
る請求項２記載の電圧比較器。 - 【請求項４】 前記第１、第２および第３のスイッチの
各々は、第１導電チャネル型トランジスタおよび第２導
電チャネル型トランジスタからなる相補型スイッチであ
ることを特徴とする請求項１〜３のいずれかに記載の電
圧比較器。 - 【請求項５】 前記一方の出力端子と所定の電圧源との
間に接続された第４のスイッチと、 前記他方の出力端子と前記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、 前記第３のスイッチがオン状態のときに前記第４および
第５のスイッチがオン状態にされ、前記第３のスイッチ
がオフ状態のときに前記第４および第５のスイッチがオ
フ状態にされることを特徴とする請求項１〜４のいずれ
かに記載の電圧比較器。 - 【請求項６】 一方および他方の入力端子と一方および
他方の出力端子とを有する差動増幅回路と、 前記一方の入力端子と前記一方の出力端子との間に接続
された第１のスイッチと、 前記他方の入力端子と前記他方の出力端子との間に接続
された第２のスイッチと、 前記一方の入力端子に接続された第１の容量と、 前記他方の入力端子に接続された第２の容量と、 前記一方の出力端子と前記他方の出力端子との間に接続
された第３のスイッチとを備え、 前記第１、第２および第３のスイッチがオン状態にされ
るとともに、前記第１の容量の入力端に第１の入力電圧
が与えられ、かつ前記第２の容量の入力端に第 ２の入力
電圧が与えられた後、 前記第１および第２のスイッチがオフ状態にされるとと
もに、前記第１の容量の前記入力端に第３の入力電圧が
与えられ、かつ前記第２の容量の前記入力端に第４の入
力電圧が与えられ、雑音が実質的に消滅する一定時間
後、前記第３のスイッチがオフ状態にされることを特徴
とする演算増幅器。 - 【請求項７】 前記差動増幅回路は、 第１の電源電位と前記一方の出力端子との間に接続され
た第１のトランジスタと、 前記第１の電源電位と前記他方の出力端子との間に接続
された第２のトランジスタと、 第２の電源電位と前記一方の出力端子との間に接続され
た第３のトランジスタと、 前記第２の電源電位と前記他方の出力端子との間に接続
された第４のトランジスタと、 前記第１の電源電位と前記第１および第２のトランジス
タとの間の経路または前記第２の電源電位と前記第３お
よび第４のトランジスタとの間の経路に介挿された定電
流源とを含み、 前記第１のトランジスタの制御電極は前記一方の入力端
子に接続され、 前記第２のトランジスタの制御電極は前記他方の入力端
子に接続されたことを特徴とする請求項６記載の演算増
幅器。 - 【請求項８】 前記第３および第４のトランジスタの制
御電極に所定バイアス電圧が与えられることを特徴とす
る請求項７記載の演算増幅器。 - 【請求項９】 前記第１、第２および第３のスイッチの
各々は、第１導電チャネル型トランジスタおよび第２導
電チャネル型トランジスタからなる相補型スイッチであ
ることを特徴とする請求項６〜８のいずれかに記載の演
算増幅器。 - 【請求項１０】 前記一方の出力端子と所定の電圧源と
の間に接続された第４のスイッチと、 前記他方の出力端子と前記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、 前記第３のスイッチがオン状態のときに前記第４および
第５のスイッチがオン状態にされ、前記第３のスイッチ
がオフ状態のときに前記第４および第５のスイッチがオ
フ状態にされることを特徴とする請求項６〜９のいずれ
かに記載の演算増幅器。 - 【請求項１１】 入力電圧を少なくとも１つの基準電位
とそれぞれ比較する複数のコンパレータを含み、各コン
パレータが請求項１〜５のいずれかに記載の電圧比較器
からなることを特徴とするアナログ−デジタル変換器。 - 【請求項１２】 複数段からなる多段パイプライン構成
を有し、各段が請求項１１記載のアナログ−デジタル変
換器、デジタル−アナログ変換器および差分増幅器を含
むことを特徴とするアナログ−デジタル変換回路。 - 【請求項１３】 複数段からなる多段パイプライン構成
を有し、各段がアナログ−デジタル変換器、デジタル−
アナログ変換器および差分増幅器を含み、各差分増幅器
が請求項６〜１０のいずれかに記載の演算増幅器を含む
ことを特徴とするアナログ−デジタル変換回路。 - 【請求項１４】 一方および他方の入力端子および一方
および他方の出力端子を有する差動増幅回路と、前記一
方の入力端子に接続された第１の容量と、前記他方の入
力端子に接続された第２の容量とを備えた電圧比較器の
動作方法であって、 前記一方の入力端子と前記一方の出力端子との間、前記
他方の入力端子と前記他方の出力端子との間および前記
一方の出力端子と前記他方の出力端子との間をそれぞれ
実質的に短絡状態にするとともに、前記第１の容量の入
力端に第１の入力電圧を与え、かつ前記第２の容量の入
力端に第２の入力電圧を与えた後、 前記一方の入力端子と前記一方の出力端子との間および
前記他方の入力端子と前記他方の出力端子との間をそれ
ぞれ開放状態にするとともに、前記第１の容量の前記入
力端に第３の入力電圧を与え、かつ前記第２の容量の前
記入力端に第４の入力電圧を与え、雑音が実質的に消滅
する一定時間後、前記一方の出力端子と前記他方の出力
端子との間を開放状態にすることを特徴とする電圧比較
器の動作方法。 - 【請求項１５】 前記一方の出力端子と前記他方の出力
端子との間が実質的に短絡状態のときに前記一方および
他方の出力端子に所定の電圧を印加し、 前記一方の出力端子と前記他方の出力端子との間が開放
状態のときに前記一方および他方の出力端子を前記所定
の電圧から遮断することを特徴とする請求項１４記載の
電圧比較器の動作方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26740297A JP3454689B2 (ja) | 1997-09-30 | 1997-09-30 | 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 |
| EP98307056A EP0901232A3 (en) | 1997-09-04 | 1998-09-02 | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| US09/145,285 US6304206B1 (en) | 1997-09-04 | 1998-09-02 | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26740297A JP3454689B2 (ja) | 1997-09-30 | 1997-09-30 | 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112305A JPH11112305A (ja) | 1999-04-23 |
| JP3454689B2 true JP3454689B2 (ja) | 2003-10-06 |
Family
ID=17444352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26740297A Expired - Fee Related JP3454689B2 (ja) | 1997-09-04 | 1997-09-30 | 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3454689B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4330644B2 (ja) | 2006-09-29 | 2009-09-16 | 三洋電機株式会社 | 差動増幅器およびそれを用いたスイッチドキャパシタ回路 |
| JPWO2010103582A1 (ja) * | 2009-03-09 | 2012-09-10 | パナソニック株式会社 | 差動増幅器およびそれを用いたパイプラインａｄ変換器 |
| JP5870954B2 (ja) | 2013-03-29 | 2016-03-01 | ソニー株式会社 | コンパレータ、固体撮像素子、電子機器、および、駆動方法 |
| JP6454065B2 (ja) * | 2013-11-11 | 2019-01-16 | エイブリック株式会社 | 比較回路 |
| KR102549745B1 (ko) * | 2016-09-21 | 2023-06-30 | 한국전자통신연구원 | 전압 비교기, 이의 전압 비교 방법, 그리고 이의 리셋 방법 |
-
1997
- 1997-09-30 JP JP26740297A patent/JP3454689B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11112305A (ja) | 1999-04-23 |
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