JP2577388B2 - 逐次比較型ａｄ変換器 - Google Patents
逐次比較型ａｄ変換器Info
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、各種電子機器に用いられるAD変換器（アナ
ログ・デジタル変換器）に係り、特に集積回路化された
逐次比較型AD変換器に関する。
ログ・デジタル変換器）に係り、特に集積回路化された
逐次比較型AD変換器に関する。
（従来の技術） 一般に、逐次比較型AD変換器は、アナログ電圧入力を
サンプリングして保持している間に、逐次比較制御回路
の逐次比較制御デジタル出力を局部DA変換器に供給して
局部アナログ電圧を発生させ、前記保持したアナログ電
圧を局部アナログ電圧と電圧比較し、その大小関係に基
いて前記逐次比較制御回路のAD変換出力の各ビットの値
を逐次決定することによって逐次比較制御回路から複数
ビットのAD変換出力を得るものである。
サンプリングして保持している間に、逐次比較制御回路
の逐次比較制御デジタル出力を局部DA変換器に供給して
局部アナログ電圧を発生させ、前記保持したアナログ電
圧を局部アナログ電圧と電圧比較し、その大小関係に基
いて前記逐次比較制御回路のAD変換出力の各ビットの値
を逐次決定することによって逐次比較制御回路から複数
ビットのAD変換出力を得るものである。
第13図は、逐次比較型AD変換器の一例として３ビット
用のAD変換器を示している。即ち、C1,C2はそれぞれ基
準の容量値Ｃを有する容量、C3は容量値2Cを有する容
量、C4は容量値4Cを有する容量である。Ａは反転増幅
器、SWはスイッチ回路であり、これらは電圧比較器を形
成している。１はアナログ入力端、２は基準電圧端、３
は接地端、SL1〜SL4は逐次比較制御デジタル信号により
選択接続状態が制御される選択回路である。Ｂは逐次比
較制御回路であって、上記逐次比較制御デジタル信号を
逐次出力し、前記反転増幅器Ａの出力の論理レベルに基
いてAD変換出力の各ビット値を逐次決定する機能を有す
る。
用のAD変換器を示している。即ち、C1,C2はそれぞれ基
準の容量値Ｃを有する容量、C3は容量値2Cを有する容
量、C4は容量値4Cを有する容量である。Ａは反転増幅
器、SWはスイッチ回路であり、これらは電圧比較器を形
成している。１はアナログ入力端、２は基準電圧端、３
は接地端、SL1〜SL4は逐次比較制御デジタル信号により
選択接続状態が制御される選択回路である。Ｂは逐次比
較制御回路であって、上記逐次比較制御デジタル信号を
逐次出力し、前記反転増幅器Ａの出力の論理レベルに基
いてAD変換出力の各ビット値を逐次決定する機能を有す
る。
次に、上記逐次比較型AD変換器におけるAD変換動作を
説明する。先ず、サンプルモードでは、スイッチ回路SW
はオン状態、選択回路SL1〜SL4はそれぞれアナログ入力
端選択状態に制御される。このとき、反転増幅器Ａの入
力端ノードＮの電位は反転増幅器Ａの閾値電圧VOPにな
り、各容量C1〜C4に蓄えられる電荷QSは、アナログ入力
電圧をVainで表わすと QS＝（VOP−Vain）・8C ……（１） となる。次に、比較モードに移り、スイッチ回路SWはオ
フ状態、選択回路SL1〜SL3はそれぞれ接地端選択状態、
選択回路SL4は基準電圧VR端選択状態に制御される。こ
のとき、容量C1〜C3に蓄えられる電荷Q1、容量C4に蓄え
られる電荷Q2は、ノードＮの電位をV1で表わすと Q1＝（Ｃ＋Ｃ＋2C）V1 ……（２） Q2＝4C（V1−VR） ……（３） となる。ここで、ノードＮでは電荷保存則 QS＝Q1＋Q2 ……（４） が成立するので、上式（４）に前式（１），（２），
（３）を代入して が得られる。上式（５）において、 のときにはV1＞VOPとなるので、反転増幅器Ａの出力は
低レベルになり、 のときにはV1＜VOPとなるので、反転増幅器Ａの出力は
高レベルになる。逐次比較制御回路Ｂは、上記反転増幅
器Ａの出力によってデジタル出力のうちのMSB（最大重
みビット）の値（“1"または“0"）が決まり、次の位の
ビットに対応する比較動作を行うための制御信号を前記
選択回路SL1〜SL4に供給する。このように、逐次比較制
御回路Ｂがある逐次比較制御信号を出力したのち、反転
比較器Ａの出力によってあるビットの値を決定するとい
う動作を所定回数（本例では３回）繰り返すことによっ
て、３ビットのAD変換出力が決定される。
説明する。先ず、サンプルモードでは、スイッチ回路SW
はオン状態、選択回路SL1〜SL4はそれぞれアナログ入力
端選択状態に制御される。このとき、反転増幅器Ａの入
力端ノードＮの電位は反転増幅器Ａの閾値電圧VOPにな
り、各容量C1〜C4に蓄えられる電荷QSは、アナログ入力
電圧をVainで表わすと QS＝（VOP−Vain）・8C ……（１） となる。次に、比較モードに移り、スイッチ回路SWはオ
フ状態、選択回路SL1〜SL3はそれぞれ接地端選択状態、
選択回路SL4は基準電圧VR端選択状態に制御される。こ
のとき、容量C1〜C3に蓄えられる電荷Q1、容量C4に蓄え
られる電荷Q2は、ノードＮの電位をV1で表わすと Q1＝（Ｃ＋Ｃ＋2C）V1 ……（２） Q2＝4C（V1−VR） ……（３） となる。ここで、ノードＮでは電荷保存則 QS＝Q1＋Q2 ……（４） が成立するので、上式（４）に前式（１），（２），
（３）を代入して が得られる。上式（５）において、 のときにはV1＞VOPとなるので、反転増幅器Ａの出力は
低レベルになり、 のときにはV1＜VOPとなるので、反転増幅器Ａの出力は
高レベルになる。逐次比較制御回路Ｂは、上記反転増幅
器Ａの出力によってデジタル出力のうちのMSB（最大重
みビット）の値（“1"または“0"）が決まり、次の位の
ビットに対応する比較動作を行うための制御信号を前記
選択回路SL1〜SL4に供給する。このように、逐次比較制
御回路Ｂがある逐次比較制御信号を出力したのち、反転
比較器Ａの出力によってあるビットの値を決定するとい
う動作を所定回数（本例では３回）繰り返すことによっ
て、３ビットのAD変換出力が決定される。
ところで、上記したような逐次比較型AD変換器におい
て、高速にAD変換を行うためには、サンプルモード、比
較モードでの動作の高速化が必要であり、そのためには
反転増幅器Ａの出力インピーダンスZoutを小さくする必
要がある。また、高精度のAD変換を行うには、反転増幅
器Ａの電圧利得Ｋを大きくする必要がある。
て、高速にAD変換を行うためには、サンプルモード、比
較モードでの動作の高速化が必要であり、そのためには
反転増幅器Ａの出力インピーダンスZoutを小さくする必
要がある。また、高精度のAD変換を行うには、反転増幅
器Ａの電圧利得Ｋを大きくする必要がある。
しかし、従来、上記反転増幅器Ａとして、たとえば第
２図に示すようなCMOSインバータを１個だけ用いている
が、これは電圧利得Ｋを大きくすると出力インピーダン
スZoutも大きくなり、出力インピーダンスZoutを小さく
すると電圧利得Ｋも小さくなるので、電圧利得Ｋおよび
出力インピーダンスZoutに対する要求を同時に満足する
ことはできない。即ち、第２図のCMOSインバータはVDD
電源ノードとVSS電源ノード（たとえば接地端）との間
にMOS型のＰチャネルトランジスタTP1およびＮチャネル
トランジスタTN1が直列に接続され、この両トランジス
タTP1,TN1のゲート相互が入力ノードＮに接続され、ド
レイン相互接続点が出力ノードになっている。上記CMOS
インバータの等価回路を第14図に示しており、gmpおよ
びrdspはＰチャネルトランジスタTP1の相互コンダクタ
ンスおよび飽和ドレイン抵抗、gmNおよびrdsNはＮチャ
ネルトランジスタTN1の相互コンダクタンスおよび飽和
ドレイン抵抗である。第15図は、上記CMOSインバータに
おけるＰチャネルトランジスタTP1とＮチャネルトラン
ジスタTN1とについてドレイン・ソース間電圧VDS対ドレ
イン・ソース間電流IDS特性を示している。上記CMOSイ
ンバータにおける電圧利得Ｋは Ｋ＝gm・rds ……（６） 但し、 gm＝gmp＋gmN ……（７） で表わされ、出力インピーダンスZoutは Zout＝rds ……（９） となる。また、第15図から で表わされることが分る。ここで、ΔVP,ΔVNはそれぞ
れＰチャネルトランジスタTP1、Ｎチャネルトランジス
タTN1にかかる電圧の微小変化分、ΔIP,ΔINはそれぞれ
ＰチャネルトランジスタTP1、ＮチャネルトランジスタT
N1を流れる電流の微小変化分である。従って、Ｐチャネ
ルトランジスタTP1およびＮチャネルトランジスタTN1の
チャネル長を小さくすると、チャネル長変調によりΔVp
/ΔIp,ΔVN/ΔINは減少し、出力インピーダンスZoutは
小さくなるが、電圧利得Ｋも小さくなる。逆に、Ｐチャ
ネルトランジスタTP1およびＮチャネルトランジスタTN1
のチャネル長を大きくすると、電圧利得Ｋは大きくなる
が、出力インピーダンスZoutも大きくなる。
２図に示すようなCMOSインバータを１個だけ用いている
が、これは電圧利得Ｋを大きくすると出力インピーダン
スZoutも大きくなり、出力インピーダンスZoutを小さく
すると電圧利得Ｋも小さくなるので、電圧利得Ｋおよび
出力インピーダンスZoutに対する要求を同時に満足する
ことはできない。即ち、第２図のCMOSインバータはVDD
電源ノードとVSS電源ノード（たとえば接地端）との間
にMOS型のＰチャネルトランジスタTP1およびＮチャネル
トランジスタTN1が直列に接続され、この両トランジス
タTP1,TN1のゲート相互が入力ノードＮに接続され、ド
レイン相互接続点が出力ノードになっている。上記CMOS
インバータの等価回路を第14図に示しており、gmpおよ
びrdspはＰチャネルトランジスタTP1の相互コンダクタ
ンスおよび飽和ドレイン抵抗、gmNおよびrdsNはＮチャ
ネルトランジスタTN1の相互コンダクタンスおよび飽和
ドレイン抵抗である。第15図は、上記CMOSインバータに
おけるＰチャネルトランジスタTP1とＮチャネルトラン
ジスタTN1とについてドレイン・ソース間電圧VDS対ドレ
イン・ソース間電流IDS特性を示している。上記CMOSイ
ンバータにおける電圧利得Ｋは Ｋ＝gm・rds ……（６） 但し、 gm＝gmp＋gmN ……（７） で表わされ、出力インピーダンスZoutは Zout＝rds ……（９） となる。また、第15図から で表わされることが分る。ここで、ΔVP,ΔVNはそれぞ
れＰチャネルトランジスタTP1、Ｎチャネルトランジス
タTN1にかかる電圧の微小変化分、ΔIP,ΔINはそれぞれ
ＰチャネルトランジスタTP1、ＮチャネルトランジスタT
N1を流れる電流の微小変化分である。従って、Ｐチャネ
ルトランジスタTP1およびＮチャネルトランジスタTN1の
チャネル長を小さくすると、チャネル長変調によりΔVp
/ΔIp,ΔVN/ΔINは減少し、出力インピーダンスZoutは
小さくなるが、電圧利得Ｋも小さくなる。逆に、Ｐチャ
ネルトランジスタTP1およびＮチャネルトランジスタTN1
のチャネル長を大きくすると、電圧利得Ｋは大きくなる
が、出力インピーダンスZoutも大きくなる。
（発明が解決しようとする問題点） 本発明は、上記したように電圧比較用の反転増幅器と
して電圧利得と出力インピーダンスとに対する要求を同
時に満足させることができず、AD変換動作の高速化が困
難であるという問題点を解決すべくなされたもので、上
記反転増幅器として電圧利得が大きく、かつ出力インピ
ーダンスが低いものを用いることによって、AD変換の高
速化、高精度化を実現し得る逐次比較型AD変換器を提供
することを目的とする。
して電圧利得と出力インピーダンスとに対する要求を同
時に満足させることができず、AD変換動作の高速化が困
難であるという問題点を解決すべくなされたもので、上
記反転増幅器として電圧利得が大きく、かつ出力インピ
ーダンスが低いものを用いることによって、AD変換の高
速化、高精度化を実現し得る逐次比較型AD変換器を提供
することを目的とする。
［発明の構成］ （問題点を解結するための手段） 本発明の逐次比較型AD変換器は、電圧比較用反転増幅
器として複数の増幅器を縦続接続し、この複数の増幅器
の最終段には出力インピーダンスが低い増幅器を用い、
それより前段には電圧利得が大きい少なくとも１個の増
幅器を用いてなることを特徴とする。
器として複数の増幅器を縦続接続し、この複数の増幅器
の最終段には出力インピーダンスが低い増幅器を用い、
それより前段には電圧利得が大きい少なくとも１個の増
幅器を用いてなることを特徴とする。
（作用） 電圧比較用の反転増幅器として、電圧利得が大きく、
かつ出力インピーダンスが低いという要求を満足してい
るので、AD変換の高速度化、高精度化が可能になる。
かつ出力インピーダンスが低いという要求を満足してい
るので、AD変換の高速度化、高精度化が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図はMOS（絶縁ゲート型）集積回路に形成された
３ビット用の逐次比較型AD変換器を示している。即ち、
C1,C2はそれぞれ基準の容量値Ｃを有する容量、C3は上
記容量値2Cを有する容量、C4は容量値4Cを有する容量で
あり、これらの各容量C1〜C4の各他端は共通に接続され
ると共に反転増幅器A0の入力端（ノードＮ）に接続され
ている。上記反転増幅器A0の入，出力端間にスイッチ回
路SWが接続されており、この両者A0,SWにより電圧比較
器が形成されている。SL1〜SL4は前記容量C1〜C4の各一
端をアナログ入力端１または基準電圧端２または接地端
３に接続するように選択する選択回路であり、これらは
後述する逐次比較制御回路Ｂの逐次比較制御デジタル信
号出力により制御されるものである。上記容量C1〜C4、
選択回路SL1〜SL4は、アナログ入力端１のアナログ電圧
入力Vainをサンプリングして保持する回路、および逐次
比較制御デジタル信号出力によってDA（デジタル・アナ
ログ）変換を行うキャパシタアレイ型の電荷再分布型の
局部DA変換器を形成している。前記逐次比較制御回路Ｂ
は、前記反転増幅器A0の出力に基いてAD変換出力の各ビ
ットの値を逐次決定すると共に、逐次比較を行うために
必要な局部アナログ電圧を逐次発生させるための逐次比
較制御信号を出力する機能を有する。
３ビット用の逐次比較型AD変換器を示している。即ち、
C1,C2はそれぞれ基準の容量値Ｃを有する容量、C3は上
記容量値2Cを有する容量、C4は容量値4Cを有する容量で
あり、これらの各容量C1〜C4の各他端は共通に接続され
ると共に反転増幅器A0の入力端（ノードＮ）に接続され
ている。上記反転増幅器A0の入，出力端間にスイッチ回
路SWが接続されており、この両者A0,SWにより電圧比較
器が形成されている。SL1〜SL4は前記容量C1〜C4の各一
端をアナログ入力端１または基準電圧端２または接地端
３に接続するように選択する選択回路であり、これらは
後述する逐次比較制御回路Ｂの逐次比較制御デジタル信
号出力により制御されるものである。上記容量C1〜C4、
選択回路SL1〜SL4は、アナログ入力端１のアナログ電圧
入力Vainをサンプリングして保持する回路、および逐次
比較制御デジタル信号出力によってDA（デジタル・アナ
ログ）変換を行うキャパシタアレイ型の電荷再分布型の
局部DA変換器を形成している。前記逐次比較制御回路Ｂ
は、前記反転増幅器A0の出力に基いてAD変換出力の各ビ
ットの値を逐次決定すると共に、逐次比較を行うために
必要な局部アナログ電圧を逐次発生させるための逐次比
較制御信号を出力する機能を有する。
前記反転増幅器A0は、本実施例においては、電圧利得
が大きい第１の反転増幅器A1と出力インピーダンスが小
さい第２の非反転増幅器A2とが縦続接続されている。
が大きい第１の反転増幅器A1と出力インピーダンスが小
さい第２の非反転増幅器A2とが縦続接続されている。
次に、上記第１の反転増幅器A1の種々の具体例を第２
図乃至第６図を参照して説明する。即ち、第２図の反転
増幅器は、前述したようにＰチャネルトランジスタTP1
とＮチャネルトランジスタTN1とを用いたCMOSインバー
タからなり、上記トランジスタTP1,TN1のチャネル長を
大きく設定しておくことによって大きな電圧利得Ｋが得
られる。
図乃至第６図を参照して説明する。即ち、第２図の反転
増幅器は、前述したようにＰチャネルトランジスタTP1
とＮチャネルトランジスタTN1とを用いたCMOSインバー
タからなり、上記トランジスタTP1,TN1のチャネル長を
大きく設定しておくことによって大きな電圧利得Ｋが得
られる。
第３図の反転増幅器は、電流源回路31とゲートに入力
電圧Vinが与えられるＮチャネルトランジスタTN2とがV
DD電源ノードとVSS電源ノードとの間に直列に接続され
たソース接地アンプ回路であり、上記トランジスタTN2
のドレインが出力ノードとなっている。
電圧Vinが与えられるＮチャネルトランジスタTN2とがV
DD電源ノードとVSS電源ノードとの間に直列に接続され
たソース接地アンプ回路であり、上記トランジスタTN2
のドレインが出力ノードとなっている。
第４図の反転増幅器は、上記第３図の反転増幅器にお
ける電流源回路31を抵抗R1により実現したソース接地ア
ンプである。
ける電流源回路31を抵抗R1により実現したソース接地ア
ンプである。
第５図の反転増幅器は、ゲートに入力電圧Vinが与え
られるＰチャネルトランジスタTP2と電流源回路51と
が、VDD電源ノードとVSS電源ノードとの間に直列に接続
されたソース接地アンプであり、上記トランジスタTP2
のドレインが出力ノードとなっている。
られるＰチャネルトランジスタTP2と電流源回路51と
が、VDD電源ノードとVSS電源ノードとの間に直列に接続
されたソース接地アンプであり、上記トランジスタTP2
のドレインが出力ノードとなっている。
第６図の反転増幅器は、上記第５図の反転増幅器にお
ける電流源回路51を抵抗R2により実現したソース接地ア
ンプである。
ける電流源回路51を抵抗R2により実現したソース接地ア
ンプである。
上記第３図乃至第６図の反転増幅器においては、トラ
ンジスタTN2またはTP2の相互コンダクタンスを大きく設
定しておくことによって大きな電圧利得が得られる。
ンジスタTN2またはTP2の相互コンダクタンスを大きく設
定しておくことによって大きな電圧利得が得られる。
次に、前記第２の非反転増幅器A2の種々の具体例を第
７図乃至第10図を参照して説明する。即ち、第７図の非
反転増幅器は、第１の電流源回路71とゲートに入力電圧
Vinが与えられるＰチャネルトランジスタTP3のソース・
ドレイン間とがVDD電源ノードとVSS電源ノードとの間に
直列に接続されてなる第１のソースフォロア回路SF
1と、上記ＰチャネルトランジスタTP3のソースにゲート
が接続されたＮチャネルトランジスタTN3のドレイン・
ソース間と第２の電流源回路72とがVDD電源ノードとVSS
電源ノードとの間に直列に接続されてなる第２のソース
フォロア回路SF2とからなる。上記第１の電流源回路71
は、たとえば第11図（ａ）に示すようにゲートにバイア
ス電圧VB1が与えられ、ソースがVDD電源ノードに接続さ
れたＰチャネルトランジスタTP4からなる。また、前記
第２の電流源回路72は、たとえば第11図（ｂ）に示すよ
うにゲートにバイアス電圧VB2が与えられ、ソースがVSS
電源ノードに接続されたＮチャネルトランジスタTN4か
らなる。
７図乃至第10図を参照して説明する。即ち、第７図の非
反転増幅器は、第１の電流源回路71とゲートに入力電圧
Vinが与えられるＰチャネルトランジスタTP3のソース・
ドレイン間とがVDD電源ノードとVSS電源ノードとの間に
直列に接続されてなる第１のソースフォロア回路SF
1と、上記ＰチャネルトランジスタTP3のソースにゲート
が接続されたＮチャネルトランジスタTN3のドレイン・
ソース間と第２の電流源回路72とがVDD電源ノードとVSS
電源ノードとの間に直列に接続されてなる第２のソース
フォロア回路SF2とからなる。上記第１の電流源回路71
は、たとえば第11図（ａ）に示すようにゲートにバイア
ス電圧VB1が与えられ、ソースがVDD電源ノードに接続さ
れたＰチャネルトランジスタTP4からなる。また、前記
第２の電流源回路72は、たとえば第11図（ｂ）に示すよ
うにゲートにバイアス電圧VB2が与えられ、ソースがVSS
電源ノードに接続されたＮチャネルトランジスタTN4か
らなる。
上記第７図の非反転増幅器において、Ｐチャネルトラ
ンジスタTP3の相互コンダクタンス、飽和ドレイン抵
抗、ゲート入力電圧微小変化分、ソース出力電圧微小変
化分をgmp,rdsp,ΔVinp,ΔVoutpで表わし、Ｎチャネル
トランジスタTN3の相互コンダクタンス、飽和ドレイン
抵抗、ゲート入力電圧微小変化分、ソース出力電圧微小
変化分をgmN,rdsN,ΔVinN,ΔVoutNで表わすと、次式が
成立する。
ンジスタTP3の相互コンダクタンス、飽和ドレイン抵
抗、ゲート入力電圧微小変化分、ソース出力電圧微小変
化分をgmp,rdsp,ΔVinp,ΔVoutpで表わし、Ｎチャネル
トランジスタTN3の相互コンダクタンス、飽和ドレイン
抵抗、ゲート入力電圧微小変化分、ソース出力電圧微小
変化分をgmN,rdsN,ΔVinN,ΔVoutNで表わすと、次式が
成立する。
上式（12），（13）より、第1,第２のソースフォロア
回路の電圧利得は となり、上記非反転増幅器の電圧利得は１である。ま
た、出力インピーダンスZoutは となる。ここで、Ioは第２の電流源回路72の電流、βは
MOSトランジスタの電流増幅率、W,LはMOSトランジスタ
のチャネル幅、チャネル長である。
回路の電圧利得は となり、上記非反転増幅器の電圧利得は１である。ま
た、出力インピーダンスZoutは となる。ここで、Ioは第２の電流源回路72の電流、βは
MOSトランジスタの電流増幅率、W,LはMOSトランジスタ
のチャネル幅、チャネル長である。
従って、チャネル幅Ｗを大きく、チャネル長Ｌを小さ
く設定しておくことにより、gmNが大きくなり、出力イ
ンピーダンスZoutが小さくなる。
く設定しておくことにより、gmNが大きくなり、出力イ
ンピーダンスZoutが小さくなる。
第８図の非反転増幅器は、上述した第７図の非反転増
幅器に比べて、第１のソースフォロア回路SF1と第２の
ソースフォロア回路SF2との接続の前後関係を入れ替え
たものであり、前述したと同様に電圧利得１と小さい出
力インピーダンスZoutが得られる。
幅器に比べて、第１のソースフォロア回路SF1と第２の
ソースフォロア回路SF2との接続の前後関係を入れ替え
たものであり、前述したと同様に電圧利得１と小さい出
力インピーダンスZoutが得られる。
第９図の比反転増幅器は、ゲートに入力電圧Vinが与
えられるＰチャネルトランジスタTP5のソース・ドレイ
ン間とドレイン・ゲートが接続されたＮチャネルトラン
ジスタTN5のドレイン・ソース間とがVDD電源ノードとV
SS電源ノードとの間に直列に接続されてなる第１のイン
バータIV1と、ゲート・ドレインが接続されたＰチャネ
ルトランジスタTP6のソース・ドレイン間と前記Ｐチャ
ネルトランジスタTP5のドレインにゲートが接続された
ＮチャネルトランジスタTN6のドレイン・ソース間とがV
DD電源ノードとVSS電源ノードとの間に直列に接続され
てなる第２のインバータIV2とからなる。この非反転増
幅器において、ＮチャネルトランジスタTN6の相互コン
ダクタンス、ゲート入力電圧微小変化分、微小電流、ド
レイン出力電圧微小変化分をgmN,ΔVin,Δi,ΔVoutで表
わし、ＰチャネルトランジスタTP6の相互コンダクタン
スをgmPで表わすと、 Δｉ＝gmN・ΔVin ……（17） Δｉ＝gmP・ΔVout ……（18） となり、第２のインバータIV2の電圧利得K2、出力イン
ピーダンスZoutは となる。また、第１のインバータIV1の電圧利得K1はＰ
チャネルトランジスタTP5、ＮチャネルトランジスタTN5
の相互コンダクタンスをgmP′,gmN′で表わすと、 となる。したがって、gmP′＝gmN′,gmN＝gmPとするこ
とにより、K1＝1,K2＝１となり、上記非反転増幅器の電
圧利得ＫはK1×K2＝１となる。
えられるＰチャネルトランジスタTP5のソース・ドレイ
ン間とドレイン・ゲートが接続されたＮチャネルトラン
ジスタTN5のドレイン・ソース間とがVDD電源ノードとV
SS電源ノードとの間に直列に接続されてなる第１のイン
バータIV1と、ゲート・ドレインが接続されたＰチャネ
ルトランジスタTP6のソース・ドレイン間と前記Ｐチャ
ネルトランジスタTP5のドレインにゲートが接続された
ＮチャネルトランジスタTN6のドレイン・ソース間とがV
DD電源ノードとVSS電源ノードとの間に直列に接続され
てなる第２のインバータIV2とからなる。この非反転増
幅器において、ＮチャネルトランジスタTN6の相互コン
ダクタンス、ゲート入力電圧微小変化分、微小電流、ド
レイン出力電圧微小変化分をgmN,ΔVin,Δi,ΔVoutで表
わし、ＰチャネルトランジスタTP6の相互コンダクタン
スをgmPで表わすと、 Δｉ＝gmN・ΔVin ……（17） Δｉ＝gmP・ΔVout ……（18） となり、第２のインバータIV2の電圧利得K2、出力イン
ピーダンスZoutは となる。また、第１のインバータIV1の電圧利得K1はＰ
チャネルトランジスタTP5、ＮチャネルトランジスタTN5
の相互コンダクタンスをgmP′,gmN′で表わすと、 となる。したがって、gmP′＝gmN′,gmN＝gmPとするこ
とにより、K1＝1,K2＝１となり、上記非反転増幅器の電
圧利得ＫはK1×K2＝１となる。
第10図の非反転増幅器は、上述した第９図の非反転増
幅器に比べて、第１のインバータIV1と第２のインバー
タIV2との接続の前後関係を入れ替えたものであり、前
述したと同様に電圧利得１と小さい出力インピーダンス
Zoutが得られる。
幅器に比べて、第１のインバータIV1と第２のインバー
タIV2との接続の前後関係を入れ替えたものであり、前
述したと同様に電圧利得１と小さい出力インピーダンス
Zoutが得られる。
第１図に示した逐次比較型AD変換器のAD変換動作は、
第13図を参照して前述した従来の逐次比較型AD変換器の
動作とほぼ同様であり、次の点が異なる。即ち、本実施
例では、反転増幅器A0の電圧利得Ｋおよび出力インピー
ダンスZoutが各対応して第１の反転増幅器A1の高い電圧
利得Ｋおよび第２の非反転増幅器A2の低い出力インピー
ダンスZoutで決まるので、高精度、かつ高速のAD変換動
作が得られる。
第13図を参照して前述した従来の逐次比較型AD変換器の
動作とほぼ同様であり、次の点が異なる。即ち、本実施
例では、反転増幅器A0の電圧利得Ｋおよび出力インピー
ダンスZoutが各対応して第１の反転増幅器A1の高い電圧
利得Ｋおよび第２の非反転増幅器A2の低い出力インピー
ダンスZoutで決まるので、高精度、かつ高速のAD変換動
作が得られる。
さらに第７図或いは第８図において、Ｎチャネルトラ
ンジスタTN3を用いたソースフォロア回路の出力電圧をV
outsnとすると、 Voutsn＝Vinsn−Vgsn （VinsnはＮチャネルトランジスタTN3を用いたソースフ
ォロア回路の入力電圧、VgsnはトランジスタTN3の動作
時のゲート、ソース間電圧）で表わされる。
ンジスタTN3を用いたソースフォロア回路の出力電圧をV
outsnとすると、 Voutsn＝Vinsn−Vgsn （VinsnはＮチャネルトランジスタTN3を用いたソースフ
ォロア回路の入力電圧、VgsnはトランジスタTN3の動作
時のゲート、ソース間電圧）で表わされる。
同様に、ＰチャネルトランジスタTP3を用いたソース
フォロア回路の出力電圧をVoutspとすると、 Voutsp＝Vinsp−Vgsp （VinspはＰチャネルトランジスタTP3を用いたソースフ
ォロア回路の入力電圧、VgspはトランジスタTP3の動作
時のゲート、ソース間電圧）で表わされる。
フォロア回路の出力電圧をVoutspとすると、 Voutsp＝Vinsp−Vgsp （VinspはＰチャネルトランジスタTP3を用いたソースフ
ォロア回路の入力電圧、VgspはトランジスタTP3の動作
時のゲート、ソース間電圧）で表わされる。
ここで、Vgsn＝Vgspとなるように設計するならば、第
７図もしくは第８図の回路の回路の入力電圧（前段入力
Vin）と出力電圧（後段出力）を等しくすることができ
る、 また、第９図、第10図の回路においても、同じ様な原
理で入力電圧（前段入力Vin）と出力電圧（後段出力）
を等しくすることができる。
７図もしくは第８図の回路の回路の入力電圧（前段入力
Vin）と出力電圧（後段出力）を等しくすることができ
る、 また、第９図、第10図の回路においても、同じ様な原
理で入力電圧（前段入力Vin）と出力電圧（後段出力）
を等しくすることができる。
したがって、前段の高利得のCMOSインバータもしくは
ドレインフォロア回路（反転増幅器A1に相当）の動作点
を変えないで（後段の非反転増幅器が前段の反転増幅器
の動作点に影響を与えない）、電圧比較用の反転増幅器
を構成することが可能となる。このため回路設計が容易
となって、信号のダイナミックレンジを広げたり、安定
した動作も可能となる。
ドレインフォロア回路（反転増幅器A1に相当）の動作点
を変えないで（後段の非反転増幅器が前段の反転増幅器
の動作点に影響を与えない）、電圧比較用の反転増幅器
を構成することが可能となる。このため回路設計が容易
となって、信号のダイナミックレンジを広げたり、安定
した動作も可能となる。
また本回路は、ＰチャネルトランジスタおよびＮチャ
ネルトランジスタを用いたいわゆるCMOSトランジスタで
回路構成できるため、本発明の反転増幅器を設けたこと
によって、特にCMOSプロセスを何等変更する必要がな
く、コストにも影響を与えないものである。
ネルトランジスタを用いたいわゆるCMOSトランジスタで
回路構成できるため、本発明の反転増幅器を設けたこと
によって、特にCMOSプロセスを何等変更する必要がな
く、コストにも影響を与えないものである。
なお、上記実施例では、反転増幅器A0として２個の増
幅器A1,A2を縦続接続したが、これに限ることなく、３
個以上の増幅器を継続接続し、この複数個の増幅器の最
終段には出力インピーダンスが低い増幅器を用い、それ
より前段には電圧利得が大きい少なくとも１個の増幅器
を用いることによって、高電圧利得、低出力インピーダ
ンスを有する反転増幅器を実現することができる。
幅器A1,A2を縦続接続したが、これに限ることなく、３
個以上の増幅器を継続接続し、この複数個の増幅器の最
終段には出力インピーダンスが低い増幅器を用い、それ
より前段には電圧利得が大きい少なくとも１個の増幅器
を用いることによって、高電圧利得、低出力インピーダ
ンスを有する反転増幅器を実現することができる。
また、前記実施例は、局部DA変換器としてキャパシタ
アレイ型の電荷再分布型のものを用いたが、これに限る
ことはない。即ち、たとえば第12図に示す逐次比較型AD
変換器のように、たとえば抵抗セグメント型の局部DA変
換器Ｄを用い、アナログ入力端１と容量C0の一端との間
にサンプルモード（φ＝“1"）のときにオンになるスイ
ッチ回路SW1を接続し、上記局部DA変換器Ｄのアナログ
出力端と上記容量C0の一端との間に比較モード（＝
“1"）のときにオンになるスイッチ回路SW2を接続する
ようにしてもよい。なお、上記容量C0の他端には電圧比
較用の反転増幅器A0およびスイッチ回路SWが接続され、
この反転増幅器A0の出力側に逐次比較制御回路Ｂが接続
され、この逐次比較制御回路Ｂの逐次比較制御信号出力
が前記局部DA変換器Ｄに供給されている。
アレイ型の電荷再分布型のものを用いたが、これに限る
ことはない。即ち、たとえば第12図に示す逐次比較型AD
変換器のように、たとえば抵抗セグメント型の局部DA変
換器Ｄを用い、アナログ入力端１と容量C0の一端との間
にサンプルモード（φ＝“1"）のときにオンになるスイ
ッチ回路SW1を接続し、上記局部DA変換器Ｄのアナログ
出力端と上記容量C0の一端との間に比較モード（＝
“1"）のときにオンになるスイッチ回路SW2を接続する
ようにしてもよい。なお、上記容量C0の他端には電圧比
較用の反転増幅器A0およびスイッチ回路SWが接続され、
この反転増幅器A0の出力側に逐次比較制御回路Ｂが接続
され、この逐次比較制御回路Ｂの逐次比較制御信号出力
が前記局部DA変換器Ｄに供給されている。
［発明の効果］ 上述したように本発明の逐次比較型AD変換器によれ
ば、反転増幅器として電圧利得が大きく出力インピーダ
ンスが低いものを用いることによって、AD変換の高速
化、高精度化を実現できるので、各種の電子機器に用い
て好適である。
ば、反転増幅器として電圧利得が大きく出力インピーダ
ンスが低いものを用いることによって、AD変換の高速
化、高精度化を実現できるので、各種の電子機器に用い
て好適である。
第１図は本発明の逐次比較型AD変換器の一実施例を示す
ブロック図、第２図乃至第６図はそれぞれ第１図中の第
１の反転増幅器の相異なる具体例を示す回路図、第７図
乃至第10図はそれぞれ第１図中の第２の非反転増幅器の
相異なる具体例を示す回路図、第11図（ａ），（ｂ）は
第７図中の第1,第２の電流源回路の具体例を示す回路
図、第12図は本発明の逐次比較型AD変換器の他の実施例
を示すブロック図、第13図は従来の逐次比較型AD変換器
を示すブロック図、第14図は第２図の等価回路図、第15
図は第２図中のMOSトランジスタの電圧電流特性を示す
特性図である。 １……アナログ信号入力端、２……基準電圧端、３……
接地端、A0……反転増幅器、A1……第１の反転増幅器、
A2……第２の非反転増幅器、Ｂ……逐次比較制御回路、
C0,C1〜C4……容量、Ｄ……局部DA変換器、Ｎ……ノー
ド、SL1〜SL4……選択回路、SW,SW1,SW2……スイッチ回
路、TP1〜TP6……Ｐチャネルトランジスタ、TN1〜TN6…
…Ｎチャネルトランジスタ。
ブロック図、第２図乃至第６図はそれぞれ第１図中の第
１の反転増幅器の相異なる具体例を示す回路図、第７図
乃至第10図はそれぞれ第１図中の第２の非反転増幅器の
相異なる具体例を示す回路図、第11図（ａ），（ｂ）は
第７図中の第1,第２の電流源回路の具体例を示す回路
図、第12図は本発明の逐次比較型AD変換器の他の実施例
を示すブロック図、第13図は従来の逐次比較型AD変換器
を示すブロック図、第14図は第２図の等価回路図、第15
図は第２図中のMOSトランジスタの電圧電流特性を示す
特性図である。 １……アナログ信号入力端、２……基準電圧端、３……
接地端、A0……反転増幅器、A1……第１の反転増幅器、
A2……第２の非反転増幅器、Ｂ……逐次比較制御回路、
C0,C1〜C4……容量、Ｄ……局部DA変換器、Ｎ……ノー
ド、SL1〜SL4……選択回路、SW,SW1,SW2……スイッチ回
路、TP1〜TP6……Ｐチャネルトランジスタ、TN1〜TN6…
…Ｎチャネルトランジスタ。
Claims (4)
- 【請求項１】サンプルモードのときはアナログ信号入力
をサンプリングして容量の一端側に供給し、比較モード
のときは逐次比較制御デジタル信号に基いた局部アナロ
グ信号を発生しこの局部アナログ信号を前記容量の一端
側に供給するサンプリング保持／局部DA変換回路と、上
記容量の他端側に入力端が接続され、サンプルモードの
ときの入力端電圧と比較モードのときの入力端電圧とを
比較する電圧比較器と、比較モードのときに前記逐次比
較制御デジタル信号を逐次出力すると共に前記電圧比較
器の出力の論理レベルに基づいてAD変換出力の各ビット
の値を逐次決定する逐次比較制御回路とを有する逐次比
較型AD変換器において、前記電圧比較器は、反転増幅器
とこの反転増幅器の入出力端間に接続されたスイッチ回
路とからなり、前記反転増幅器は、反転型であってかつ
電圧利得が大きい、CMOSインバータ、或いはPMOSトラン
ジスタもしくはNMOSトランジスタのソース接地アンプか
らなる前段の増幅器と、非反転型であってかつ出力イン
ピーダンスが低い、ソースフォロア回路の縦続接続回
路、或いはPMOSトランジスタおよびNMOSトランジスタよ
りなるインバータであってこのインバータの一方のトラ
ンジスタのゲートを入力端とし他方のトランジスタのゲ
ートとドレインとを接続した回路を縦続接続した回路か
らなる後段の増幅器とを、縦続接続した回路で構成する
ことを特徴とする逐次比較型AD変換器。 - 【請求項２】MOS集積回路に形成されてなることを特徴
とする前記特許請求の範囲第１項に記載の逐次比較型AD
変換器。 - 【請求項３】サンプルモードのときはアナログ信号入力
をサンプリングして容量の一端側に供給し、比較モード
のときは逐次比較制御デジタル信号に基いた局部アナロ
グ信号を発生しこの局部アナログ信号を前記容量の一端
側に供給するサンプリング保持／局部DA変換回路と、上
記容量の他端側に入力端が接続され、サンプルモードの
ときの入力端電圧と比較モードのときの入力端電圧とを
比較する電圧比較器と、比較モードのときに前記逐次比
較制御デジタル信号を逐次出力すると共に前記電圧比較
器の出力の論理レベルに基づいてAD変換出力の各ビット
の値を逐次決定する逐次比較制御回路とを有する逐次比
較型AD変換器において、前記サンプリング保持／局部DA
変換回路をキャパシタアレイ型の電荷再分布型DA変換器
で構成し、前記電圧比較器は、反転増幅器とこの反転増
幅器の入出力端間に接続されたスイッチ回路とからな
り、前記反転増幅器は、反転型であってかつ電圧利得が
大きい、CMOSインバータ、或いはPMOSトランジスタもし
くはNMOSトランジスタのソース接地アンプからなる前段
の増幅器と、非反転型であってかつ出力インピーダンス
が低い、ソースフォロア回路の縦続接続回路、或いはPM
OSトランジスタおよびNMOSトランジスタよりなるインバ
ータであってこのインバータの一方のトランジスタのゲ
ートを入力端とし他方のトランジスタのゲートとドレイ
ンとを接続した回路を縦続接続した回路からなる後段の
増幅器とを、縦続接続した回路で構成することを特徴と
する逐次比較型AD変換器。 - 【請求項４】MOS集積回路に形成されてなることを特徴
とする前記特許請求の範囲第３項に記載の逐次比較型AD
変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170201A JP2577388B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
| EP19880110723 EP0298429A3 (en) | 1987-07-08 | 1988-07-05 | Successive approximation a/d converter |
| KR1019880008481A KR910005613B1 (ko) | 1987-07-08 | 1988-07-08 | 순차비교형 아날로그/디지탈변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170201A JP2577388B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413819A JPS6413819A (en) | 1989-01-18 |
| JP2577388B2 true JP2577388B2 (ja) | 1997-01-29 |
Family
ID=15900542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170201A Expired - Fee Related JP2577388B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0298429A3 (ja) |
| JP (1) | JP2577388B2 (ja) |
| KR (1) | KR910005613B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274376A (en) * | 1992-04-01 | 1993-12-28 | Texas Instruments Incorporated | Multi-mode digital to analog converter and method |
| KR100380741B1 (ko) * | 1998-12-01 | 2003-09-19 | 주식회사 포스코 | 소결배합원료의조립방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028558A (en) * | 1976-06-21 | 1977-06-07 | International Business Machines Corporation | High accuracy MOS comparator |
| JPS53126252A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Output circuit |
| JPS6029038A (ja) * | 1983-07-07 | 1985-02-14 | Seiko Epson Corp | 逐次比較型ａ／ｄ変換器 |
| JPS6248117A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
-
1987
- 1987-07-08 JP JP62170201A patent/JP2577388B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-05 EP EP19880110723 patent/EP0298429A3/en not_active Withdrawn
- 1988-07-08 KR KR1019880008481A patent/KR910005613B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0298429A3 (en) | 1991-11-06 |
| JPS6413819A (en) | 1989-01-18 |
| KR890003135A (ko) | 1989-04-13 |
| KR910005613B1 (ko) | 1991-07-31 |
| EP0298429A2 (en) | 1989-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |