JPH07117559B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH07117559B2 JPH07117559B2 JP61072119A JP7211986A JPH07117559B2 JP H07117559 B2 JPH07117559 B2 JP H07117559B2 JP 61072119 A JP61072119 A JP 61072119A JP 7211986 A JP7211986 A JP 7211986A JP H07117559 B2 JPH07117559 B2 JP H07117559B2
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- 238000010586 diagram Methods 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電圧比較回路に係わり、特にA/D（アナログ／
デジタル）コンバータに用いて好適な電圧比較回路に関
する。
デジタル）コンバータに用いて好適な電圧比較回路に関
する。
（従来の技術） 従来、電圧比較回路は文献“Monolithic Expandable 6b
it 20MHz CMOS/SOS A/D Convertor"'79 IEEE J of S.S.
C.vol.SC−14あるいは米国公報USP3676702等に示されて
いる。
it 20MHz CMOS/SOS A/D Convertor"'79 IEEE J of S.S.
C.vol.SC−14あるいは米国公報USP3676702等に示されて
いる。
従来例の電圧比較回路を第12図ないし第16図に従がい説
明する。第12図は従来の電圧比較回路を示す回路図であ
る。第13図は同回路を制御するクロックφ1,φ２の波形
を示す。第12図においてφ１＝−VSS（“0"），φ２＝
＋VDD（“1"）の場合、トランスファゲート１がクロッ
クφ1,φ２によって開き、ノード２の電圧Vcは入力信号
Vin2となる。即ち、Vc＝Vin2である。ここでトランスフ
ァゲートはＮチャネルとＰチャネルのMOSトランジスタ
によって構成されている。また同様にクロックφ1,φ２
によってトランスファゲート４が開き、ノード５にアン
プ６の出力電圧Voutが帰還される。ここで第14図はアン
プ６の入出力特性図である。この図において横軸にアン
プの入力電圧Vinを、縦軸にアンプの出力電圧Voutをと
ると、アンプの入出力特性曲線はＡのようになり、また
入力と出力を短絡した直流帰還特性曲線はＢのようにな
る。従ってノード５の入力電圧Vinは第３図のA,Bの交
点、即ち電圧VOPとなる。以下このA,Bの交点の入力電圧
を増幅動作点電圧と定義する。つまり、Vin＝Vout＝VOP
である。
明する。第12図は従来の電圧比較回路を示す回路図であ
る。第13図は同回路を制御するクロックφ1,φ２の波形
を示す。第12図においてφ１＝−VSS（“0"），φ２＝
＋VDD（“1"）の場合、トランスファゲート１がクロッ
クφ1,φ２によって開き、ノード２の電圧Vcは入力信号
Vin2となる。即ち、Vc＝Vin2である。ここでトランスフ
ァゲートはＮチャネルとＰチャネルのMOSトランジスタ
によって構成されている。また同様にクロックφ1,φ２
によってトランスファゲート４が開き、ノード５にアン
プ６の出力電圧Voutが帰還される。ここで第14図はアン
プ６の入出力特性図である。この図において横軸にアン
プの入力電圧Vinを、縦軸にアンプの出力電圧Voutをと
ると、アンプの入出力特性曲線はＡのようになり、また
入力と出力を短絡した直流帰還特性曲線はＢのようにな
る。従ってノード５の入力電圧Vinは第３図のA,Bの交
点、即ち電圧VOPとなる。以下このA,Bの交点の入力電圧
を増幅動作点電圧と定義する。つまり、Vin＝Vout＝VOP
である。
次にクロックφ１＝＋VDD（“1"），φ２＝−V
SS（“0"）の場合はトランスファゲート1,4が閉じ、ト
ランスファゲート８が開き、ノード２の電圧Vcは、入力
電圧Vin1が入力されVc＝Vin1となる。ここでコンデンサ
10の両端の電位差は変化しないから、ノード５の電位Vi
はノード２の電位変化分、即ち（Vin1−Vin2）だけ変化
する。従ってノード５の電位Viは Vi＝（Vin1−Vin2）＋VOP となる。アンプ６のゲインをＫ（＜０）とすれば、出力
電圧Voutは、 Vout＝Ｋ・（Vin1−Vin2）＋VOP となり、入力信号Vin1とVin2との差電圧を増幅した出力
電圧が出力される。
SS（“0"）の場合はトランスファゲート1,4が閉じ、ト
ランスファゲート８が開き、ノード２の電圧Vcは、入力
電圧Vin1が入力されVc＝Vin1となる。ここでコンデンサ
10の両端の電位差は変化しないから、ノード５の電位Vi
はノード２の電位変化分、即ち（Vin1−Vin2）だけ変化
する。従ってノード５の電位Viは Vi＝（Vin1−Vin2）＋VOP となる。アンプ６のゲインをＫ（＜０）とすれば、出力
電圧Voutは、 Vout＝Ｋ・（Vin1−Vin2）＋VOP となり、入力信号Vin1とVin2との差電圧を増幅した出力
電圧が出力される。
ここで高速かつ入力感度の高い電圧比較回路を構成する
には、増幅器６の電圧利得Ｋは無限大、出力インピーダ
ンスZoutは零の理想的な増幅器が必要である。この点を
考慮し、従来例の電圧利得Ｋ、出力インピーダンスZout
を考える。第15図はアンプ６の等価回路で、第16図はＰ
チャネル型MOSトランジスタとＮチャネル型MOSトランジ
スタのVDS−IDS特性を示す。第15図の等価回路より電圧
利得Ｋは Ｋ＝gm・γds 但し、 で表わされ、出力インピーダンスZoutは Zout＝γds となる。ここで、gmは相互コンダクタンス、gmNはＮチ
ャネルMOSトランジスタのgm,gmPはＰチャネルトランジ
スタのgm,γdsは飽和ドレイン抵抗，γdsNはＮチャネル
MOSトランジスタのγds,γdsPはＰチャネルMOSトランジ
スタのγdsである。また第16図より γdsN＝ΔVN/ΔIN γdsP＝ΔVP/ΔIP で表わされることが分かる。ここでΔVN,ΔVPはそれぞ
れＮチャネル,PチャネルMOSトランジスタのソース・ド
レイン間にかかる電圧の微小変化分、ΔIN,ΔIPはそれ
ぞれＮチャネル,PチャネルMOSトランジスタを流れる電
流の微小変化分である。従ってＰチャネル及びＮチャネ
ルMOSトランジスタのチャネル長を小さくすると、チャ
ネル長変調によりΔVP/ΔIP,ΔVN/ΔINは減少し、出力
インピーダンスZoutは小さくなり、電圧利得Ｋも小さく
なる。また逆にゲート長を大きくすると、電圧利得K,出
力インピーダンスZoutとも大きくなる。
には、増幅器６の電圧利得Ｋは無限大、出力インピーダ
ンスZoutは零の理想的な増幅器が必要である。この点を
考慮し、従来例の電圧利得Ｋ、出力インピーダンスZout
を考える。第15図はアンプ６の等価回路で、第16図はＰ
チャネル型MOSトランジスタとＮチャネル型MOSトランジ
スタのVDS−IDS特性を示す。第15図の等価回路より電圧
利得Ｋは Ｋ＝gm・γds 但し、 で表わされ、出力インピーダンスZoutは Zout＝γds となる。ここで、gmは相互コンダクタンス、gmNはＮチ
ャネルMOSトランジスタのgm,gmPはＰチャネルトランジ
スタのgm,γdsは飽和ドレイン抵抗，γdsNはＮチャネル
MOSトランジスタのγds,γdsPはＰチャネルMOSトランジ
スタのγdsである。また第16図より γdsN＝ΔVN/ΔIN γdsP＝ΔVP/ΔIP で表わされることが分かる。ここでΔVN,ΔVPはそれぞ
れＮチャネル,PチャネルMOSトランジスタのソース・ド
レイン間にかかる電圧の微小変化分、ΔIN,ΔIPはそれ
ぞれＮチャネル,PチャネルMOSトランジスタを流れる電
流の微小変化分である。従ってＰチャネル及びＮチャネ
ルMOSトランジスタのチャネル長を小さくすると、チャ
ネル長変調によりΔVP/ΔIP,ΔVN/ΔINは減少し、出力
インピーダンスZoutは小さくなり、電圧利得Ｋも小さく
なる。また逆にゲート長を大きくすると、電圧利得K,出
力インピーダンスZoutとも大きくなる。
（発明が解決しようとする問題点） 上記のように第12図の従来例は、増幅器の利得を得よう
とすれば、出力インピーダンスは大きくなり、低出力イ
ンピーダンスを得ようとすれば、高電圧利得が得られ
ず、高速かつ入力感度の高い電圧比較回路を実現するこ
とは容易でなかった。
とすれば、出力インピーダンスは大きくなり、低出力イ
ンピーダンスを得ようとすれば、高電圧利得が得られ
ず、高速かつ入力感度の高い電圧比較回路を実現するこ
とは容易でなかった。
そこで本発明は、前記増幅器を高電圧利得、低出力イン
ピーダンス化し、以って高速かつ高入力感度の電圧比較
回路を提供しようとするものである。
ピーダンス化し、以って高速かつ高入力感度の電圧比較
回路を提供しようとするものである。
（問題点を解決するための手段と作用） 本発明は、前記増幅器の高電圧利得の反転増幅器と低出
力インピーダンスの非反転増幅器との縦続回路で構成
し、前記高電圧利得の反転増幅器の電圧利得が前記増幅
器の電圧利得となり、前記低出力インピーダンスの非反
転増幅器の出力インピーダンスが前記増幅器の出力イン
ピーダンスとなるようにしたものである。
力インピーダンスの非反転増幅器との縦続回路で構成
し、前記高電圧利得の反転増幅器の電圧利得が前記増幅
器の電圧利得となり、前記低出力インピーダンスの非反
転増幅器の出力インピーダンスが前記増幅器の出力イン
ピーダンスとなるようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の電圧比較回路図であるが、これは第12図
のものと対応させた場合の例であるから、対応個所には
同一符号を用いる。即ち入力信号Vin1,Vin2を各々トラ
ンスファゲート（スイッチング手段）8,1の入力端に入
力し、トランスファゲートの出力端は共通接続され、そ
の共通接続端２は容量性素子10を介して増幅器６に入力
され、増幅器６の入出力端間にトランスファゲート４が
介挿される。増幅器６は高電圧利得の反転増幅器21と低
出力インピーダンスの非反転増幅器22との縦続回路より
なっている。第２図ないし第６図は高電圧利得の反転増
幅器21の具体例を示し、第７図ないし第10図は低出力イ
ンピーダンスの非反転増幅器22の具体例を示し、第11図
は電流源の具体例を示し、31〜40はＰチャネル型MOSト
ランジスタを、41〜50はＮチャネル型MOSトランジスタ
を、51〜56は電流源を、57,58は抵抗を示す。
図は同実施例の電圧比較回路図であるが、これは第12図
のものと対応させた場合の例であるから、対応個所には
同一符号を用いる。即ち入力信号Vin1,Vin2を各々トラ
ンスファゲート（スイッチング手段）8,1の入力端に入
力し、トランスファゲートの出力端は共通接続され、そ
の共通接続端２は容量性素子10を介して増幅器６に入力
され、増幅器６の入出力端間にトランスファゲート４が
介挿される。増幅器６は高電圧利得の反転増幅器21と低
出力インピーダンスの非反転増幅器22との縦続回路より
なっている。第２図ないし第６図は高電圧利得の反転増
幅器21の具体例を示し、第７図ないし第10図は低出力イ
ンピーダンスの非反転増幅器22の具体例を示し、第11図
は電流源の具体例を示し、31〜40はＰチャネル型MOSト
ランジスタを、41〜50はＮチャネル型MOSトランジスタ
を、51〜56は電流源を、57,58は抵抗を示す。
次に低出力インピーダンスの非反転増幅器22に第７図の
回路を用いた場合の電圧利得と出力インピーダンスZout
を求める。トランジスタ34、トランジスタ44に等価回路
を用い、関係式を求めると次式を得る。
回路を用いた場合の電圧利得と出力インピーダンスZout
を求める。トランジスタ34、トランジスタ44に等価回路
を用い、関係式を求めると次式を得る。
但し、ΔVinNはＮチャネルMOSトランジスタ44のゲート
にかかる電圧の微小変化分、ΔVoutNはトランジスタ44
のVoutのところの微小変化分である。上式より 従って第７図のソースフォロワ回路の電圧利得は１とな
り、出力インピーダンスZoutは となる。
にかかる電圧の微小変化分、ΔVoutNはトランジスタ44
のVoutのところの微小変化分である。上式より 従って第７図のソースフォロワ回路の電圧利得は１とな
り、出力インピーダンスZoutは となる。
次に低出力インピーダンスの非反転増幅器22に第９図の
回路を用いた場合の電圧利得と出力インピーダンスZout
を求めると、トランジスタ37,47の関係式は次のように
なる。
回路を用いた場合の電圧利得と出力インピーダンスZout
を求めると、トランジスタ37,47の関係式は次のように
なる。
Δｉ＝gmN・ΔVin,Δｉ＝gmP・ΔVout 但し、Δｉはトランジスタ47を流れる電流の微小変化
分、ΔVinはトランジスタ47のゲートにかかる電圧の微
小変化分、ΔVoutはトランジスタ47のソース・ドレイン
間の電圧の微小変化分である。上式より電圧利得A2及び
出力インピーダンスZoutは となる。但しΔVout2はトランジスタ37,47で構成される
アンプの出力電圧の微小電圧変化分、ΔVin2はトランジ
スタ47の入力電圧の微小変化分、gmN2はトランジスタ47
のgm,gmP2はトランジスタ37のgmである。同様にトラン
ジスタ36,46について電圧利得A1は となる。但し、gmP1はトランジスタ36のgm、gmN1はトラ
ンジスタ46のgmである。gmP1＝gmN1,gmP2＝gmN2とする
ことにより、この回路の電圧利得Ａ＝１となる。
分、ΔVinはトランジスタ47のゲートにかかる電圧の微
小変化分、ΔVoutはトランジスタ47のソース・ドレイン
間の電圧の微小変化分である。上式より電圧利得A2及び
出力インピーダンスZoutは となる。但しΔVout2はトランジスタ37,47で構成される
アンプの出力電圧の微小電圧変化分、ΔVin2はトランジ
スタ47の入力電圧の微小変化分、gmN2はトランジスタ47
のgm,gmP2はトランジスタ37のgmである。同様にトラン
ジスタ36,46について電圧利得A1は となる。但し、gmP1はトランジスタ36のgm、gmN1はトラ
ンジスタ46のgmである。gmP1＝gmN1,gmP2＝gmN2とする
ことにより、この回路の電圧利得Ａ＝１となる。
上記２例の回路は、電圧利得＝１となり、出力インピー
ダンスはトランジスタ44,47によって決まるので、チャ
ネル幅Ｗを大きくし、チャネル長Ｌを小さくすることに
より低出力インピーダンスの非反転増幅器が得られる。
ダンスはトランジスタ44,47によって決まるので、チャ
ネル幅Ｗを大きくし、チャネル長Ｌを小さくすることに
より低出力インピーダンスの非反転増幅器が得られる。
従って高電圧利得の反転増幅器に第２図ないし第６図の
ような回路を用い、低出力インピーダンスの非反転増幅
器に第７図ないし第10図のような回路を用いて増幅器６
を構成すると、この増幅器の電圧利得は高利得の反転増
幅器の電圧利得により決まり、出力インピーダンスは低
出力インピーダンスの非反転増幅器の出力インピーダン
スにより決まる。このため従来に比べ、電圧利得を大き
く、出力インピーダンスを小さくすることができるもの
である。特に第２図の反転増幅器と第７図ないし第10図
の非反転増幅器の組み合わせの場合に良好な結果が得ら
れる。
ような回路を用い、低出力インピーダンスの非反転増幅
器に第７図ないし第10図のような回路を用いて増幅器６
を構成すると、この増幅器の電圧利得は高利得の反転増
幅器の電圧利得により決まり、出力インピーダンスは低
出力インピーダンスの非反転増幅器の出力インピーダン
スにより決まる。このため従来に比べ、電圧利得を大き
く、出力インピーダンスを小さくすることができるもの
である。特に第２図の反転増幅器と第７図ないし第10図
の非反転増幅器の組み合わせの場合に良好な結果が得ら
れる。
以上説明した如く本発明によれば、増幅器の電圧利得を
大きくかつ出力インピーダンスを小さくできる。従って
従来に比べ、高速で入力感度の高い電圧比較回路が提供
できるものである。
大きくかつ出力インピーダンスを小さくできる。従って
従来に比べ、高速で入力感度の高い電圧比較回路が提供
できるものである。
第１図は本発明の一実施例の回路図、第２図ないし第11
図は同回路の一部詳細図、第12図は従来の電圧比較回路
図、第13図は同回路で使用の信号波形図、第14図はその
増幅器の特性図、第15図は同増幅器の等価回路図、第16
図はＮ及びＰチャネルMOSトランジスタのVDS−IDS特性
である。 1,4,8……トランスファゲート、６……増幅器、10……
容量、21……高電圧利得の反転増幅器、22……低出力イ
ンピーダンスの非反転増幅器。
図は同回路の一部詳細図、第12図は従来の電圧比較回路
図、第13図は同回路で使用の信号波形図、第14図はその
増幅器の特性図、第15図は同増幅器の等価回路図、第16
図はＮ及びＰチャネルMOSトランジスタのVDS−IDS特性
である。 1,4,8……トランスファゲート、６……増幅器、10……
容量、21……高電圧利得の反転増幅器、22……低出力イ
ンピーダンスの非反転増幅器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 哲也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭53−138668（ＪＰ，Ａ) 特開 昭60−173478（ＪＰ，Ａ) 特開 昭58−170213（ＪＰ，Ａ) 「最新Ｃ−ＭＯＳ ＩＣ規格表’85」昭 和60年６月１日，ＣＱ出版社 Ｐ．14− 20，Ｐ．29，Ｐ．186
Claims (5)
- 【請求項１】第１及び第２の入力信号を、クロック信号
を用いてスイッチング動作する各第１及び第２のスイッ
チング手段の入力端に入力し、前記第１及び第２のスイ
ッチング手段の出力端は共通接続され、その共通接続端
の信号は容量性素子を介して増幅器に入力され、前記増
幅器の入出力端間に、前記クロック信号と同様の信号を
用いて制御される第３のスイッチング手段が接続されて
なり、前記増幅器は、前段側配置の１段構成のMOS型高
電圧利得反転増幅器と後段側配置のソースフォロワ型の
低出力インピーダンスの非反転増幅器との縦続接続回路
よりなることを特徴とする電圧比較回路。 - 【請求項２】前記高電圧利得の反転増幅器を相補型MOS
インバータにより構成し、前記低出力インピーダンスの
非反転増幅器をＰチャネル型MOSトランジスタのソース
フォロワ回路とＮチャネル型MOSトランジスタのソース
フォロワ回路との縦続接続回路で構成することを特徴と
する特許請求の範囲第１項に記載の電圧比較回路。 - 【請求項３】前記高電圧利得の反転増幅器を相補型MOS
インバータにより構成し、前記低出力インピーダンスの
非反転増幅器をＮチャネル型MOSトランジスタのソース
フォロワ回路とＰチャネル型MOSトランジスタのソース
フォロワ回路との縦続接続回路で構成することを特徴と
する特許請求の範囲第１項に記載の電圧比較回路。 - 【請求項４】前記高電圧利得の反転増幅器を相補型MOS
インバータで構成し、前記低出力インピーダンスの非反
転増幅器は、第１、第２の電源間に第１のＰチャネル型
MOSトランジスタと第１のＮチャネル型MOSトランジスタ
が直列に接続され、第１、第２の電源間に第２のＰチャ
ネル型MOSトランジスタと第２のＮチャネル型MOSトラン
ジスタが直列接続され、前記第１のＮチャネル型MOSト
ランジスタのゲートはドレインと第２のＮチャネル型MO
Sトランジスタのゲートに共通接続され、第２のＰチャ
ネル型MOSトランジスタのゲートはドレインに共通接続
されてなり、第１のＰチャネル型MOSトランジスタのゲ
ートを入力とし、第２のＰチャネル型MOSトランジスタ
のドレインを出力としたことを特徴とする特許請求の範
囲第１項に記載の電圧比較回路。 - 【請求項５】前記高電圧利得の反転増幅器を相補型MOS
インバータで構成し、前記低出力インピーダンスの非反
転増幅器は、第１、第２の電源間に第１のＰチャネル型
MOSトランジスタと第１のＮチャネル型MOSトランジスタ
が直列に接続され、第１、第２の電源間に第２のＰチャ
ネル型MOSトランジスタと第２のＮチャネル型MOSトラン
ジスタが直列接続され、前記第１のＰチャネル型MOSト
ランジスタのゲートはドレインと第２のＰチャネル型MO
Sトランジスタのゲートに共通接続され、第２のＮチャ
ネル型MOSトランジスタのゲートはドレインに共通接続
されてなり、第１のＮチャネル型MOSトランジスタのゲ
ートを入力とし、第２のＮチャネル型MOSトランジスタ
のドレインを出力としたことを特徴とする特許請求の範
囲第１項に記載の電圧比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072119A JPH07117559B2 (ja) | 1986-03-29 | 1986-03-29 | 電圧比較回路 |
| US07/027,404 US4760287A (en) | 1986-03-29 | 1987-03-18 | Voltage comparator circuit |
| EP87104314A EP0240830B1 (en) | 1986-03-29 | 1987-03-24 | Voltage comparator circuit |
| DE3788971T DE3788971T2 (de) | 1986-03-29 | 1987-03-24 | Spannungsvergleichsschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072119A JPH07117559B2 (ja) | 1986-03-29 | 1986-03-29 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62228172A JPS62228172A (ja) | 1987-10-07 |
| JPH07117559B2 true JPH07117559B2 (ja) | 1995-12-18 |
Family
ID=13480142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072119A Expired - Fee Related JPH07117559B2 (ja) | 1986-03-29 | 1986-03-29 | 電圧比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4760287A (ja) |
| EP (1) | EP0240830B1 (ja) |
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