JPH02124624A - インバータ回路及び該回路を用いたチョッパ型コンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野コ 本発明は、インバータ回路及び該回路を用いたチョッパ
型コンパレータ回路に関し、特に半導体集積回路用に適
するものである。

（従来の技術） 従来のＡ／Ｄコ／パータでよく用いられるチョッパ型コ
ンパレータについて説明する。第７図にチョッ・９型コ
ン・母レータの使用例を示す。図において１はナヨッパ
型コンノ！レータ本体、２はチョッパ型コンパレータの
サンプル及ホール２回路、Ｑｌ、Ｑ２はインバータ３を
形成するＮ、Ｐチャネル型電界効果トランジスタ（ＩＧ
−ＦＥＴ　）、ＱｌＩＧ４は負帰還スイッチ用トランジ
スタ、ｖＤＤ、■８８は電源、Ｃは容量、ＳＷＩ、ＳＷ
２は信号φ、φによりオンまたはオフ制御されるスイッ
チ、ｖｒｏｆは基準電圧、Ａｉｎは比較入力である。

第７図において、まずＡｌｎ側スイッチＳＷ１とインバ
ータ３の負帰還スイッチＱｓ、Ｑ＜をオンにし、容量Ｃ
に電荷をためる。この時、インバータ３は入出力が短絡
状態にある為、Ａ点の電位はこのイン・々−タ３の回路
しきい値ｖｃに等しい。よって容量Ｃにたまる電荷Ｑは Ｑ＝（Ｖｏ−Ａｌｎ）　Ｃ−Ａ１） で表せる。次にＳＷＩと負帰還スイッチＱ３．Ｑ４をオ
フにし、■、ｅｆ側のスイッチＳＷ２をオンにする。

この時、容量Ｃに蓄えられた電荷量は袈わらないから、
Ａ点の電位を■□とし Ｑ　＝　（Ｖ、　−Ｖｒ、、　）Ｃ・（２）が得られる
。（１）　、（２）式より ■Ａ＝ｖｃ＋（ｖｒ、ｆ−Ａｌｎ）・・・（３）となる
。第８図に典型的なイン・ぐ−夕の入出力特性を示す。

図中に示しであるｖ、ｎ＝ｖｏｕｔの直線と、特性曲線
の交わる点がそのイン・り一夕の回路しきい値ｖｃであ
る。この図よシ、入力電圧がｖｃより少しでもずれると
出力にはそのずれが増幅された形で現われることがわか
る。つまり ■１′−ｖｃ＝αｔ（Ｖｃ　　Ｖｔ） ＶＣ＋　ｙ、／　＝α２（Ｖｓ−Ｖｃ）ここでα１．α
２はインバータ３の増幅率である。

従って（３）式によれば、Ａｉｎがｖｒｅｆよシ小さけ
ればコンパレータの出力ｖＡユ（＝ｖｏｕｔ）ハ■Ａ１
＝ｖｃ十αｌ（■ｒｅｆ−Ａｉｌ　）α１〉１ 又、Ａｌｎが■、。、よシ大きい場合、コンパレータの
出力ｖＡ２（＝ｖｏｕｔ）は ｖＡ２　＝　ＶＣ＋α２　（ｖｒｅｆ　−Ａｉｎ　）α
２〉１ となる。

（発明が解決しようとする課題） 従来のコンパレータにおいては、電源抵抗によるオフセ
ットが問題になる。というのもサンプリング時（ＳＷＩ
　ｒ　Ｑｓ　＋　Ｑ４共にオンで容量Ｃに電荷をためて
いる状態）はインバータ３０入力は中間レベルとなって
いる為、インバータのＰ型、Ｎ型トランジスタＱ２．Ｑ
ｌが共にオンし、電源ｖＤＤと７８１１間に貫通電流を
流す。この時の貫通電流を工２、インバータの電源抵抗
のうちの基準電源側（ｖ、側）をＲｓ、供給電源側（ｖ
ＤＤ側）をＲＤとすると、ｖａｓ側の電位はＩ　ＰＨ１
分浮き、ｖＤＤ側の電位はＩＰＲＤ分下がる。この時の
回路しきい値Ｖ、を求めると （ｖＴＮ 、■ＴＰはＮ型、Ｐ型トランジスタのしきい値電圧、Ｌ
Ｎ、ＷＮはＮ型トランジスタの長さ、幅、ＬＰ　＋　Ｗ
ｐはＰ型トランジスタの長さ、幅、μ８．μＰは電子、
正孔の移動度、ε。工”　ＯＸはｆ−）酸化膜の酵電車
、厚さ） となる。次に比較期間（上記サンプリング時とは逆で、
ＳＷ２のみオンしている状態）になると、インバータの
入力電位はｖｃから変化する為、貫通電流は１．／へと
変化する。この時の回路しきい値■。′を求めると となり、ｖｃとｖ、′と次の関係にあることがわかる。

ｖｃ′＝ｖｃ十ΔＶ よってす／ｆリング時に実際の容量Ｃに蓄えられる電荷
Ｑ′は Ｑ’＝　（Ｖ、十ΔＶ−Ａ、ｎ）に れよシ、比較時のＡ点の電位ｖＡは ■Ａ＝ｖｃ＋（ｖｒ。、−人ｔｈｎ）十ΔＶ　　・・・
（７）（３）式と（７）式を比較すると、従来技術では
ΔＶのオフセットが生じることがわかる。

従来、電源抵抗によるオフセットを低減するには、電源
抵抗の値をできるだけ低くしようと努められていた。そ
の為に電源線は太くなりチップサイズ増大の要因にもな
っていた。又、できるだけ抵抗を減らそうとする為、コ
ン・９レータの場所も制限を受けるものであった。

一＊ｆｒ−従来、　ｆヨッノ臂型コンノ臂レータはＡ／
Ｄコンバータ等、単体のアナログチップで用いられ、大
規模なデジタル回路との混載はなされておらず、デジタ
ル回路で発生するノイズに対して充分な対策がなされて
いなかった。

いまチヨノハ屋コンノ４レータに対するノイズの影響を
考えてみる。サンプリング期間は、インバータ３の自己
バイアススイッチＱｓ＝Ｑａが開くとき終了するが、も
しこれが開く直前に電源にノイズかの９、インバータ３
の回路しきい値ｖｃが変動し、ｖｏからｖｃ十ΔＶにな
ったとすると、容量Ｃに蓄えられる電荷量Ｑ“は、 Ｑ“＝Ｃ（ＶＣ−（Ａ、ｆＩ−Δｖｃ））となり、 ”ｉｎ　”　Ａｌｎ−Δｖｃ なるＡ礼が入力されたものとみなされる。この状態でス
イッチＱｌ、Ｑ４が開き、ノイズの影響がなくなり、イ
ンバータ回路しきい値がｖｃに戻っても、コンデンサＣ
３の電荷量はノイズの影響を受けた時のままで、−Δｖ
ｃだけ入力電圧がずれて比較される。ところでＭＰＵ　
（Ｍｉｃｒｏ　Ｐｒｏｃａｓａｏｒ　Ｕｎｉｔ）やＭＣ
Ｕ（Ｍｌｃｒｏ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）などのｒ
フタルＬＳＩの場合、上記電源ノイズは、デジタルＬＳ
Ｉチップ外部のパスの周辺ＩＣを駆動する外部バスバッ
ファのスイッチング時に発生することは周知である。

単体のアナログチップでチョッ／ｆ型コンパレータが用
いられる場合は、外部バスバッファのスイッチングは上
記比較期間の終了したあとで行なわれ、す／ｆクリング
間中では行なわれないため、上記ノイズの影響を受けな
いが、マイコン等のデジタル回路と混載された場合、デ
ジタル部、アナログ部それぞれ独立して動作するため、
サンプリング期間、比較期間に関係なくデジタル糸ノイ
ズ（外部バスバッフ了スイッチングノイズ）が発生する
おそれがあシ、それによシコン・ゼレータ精度が愚化す
るおそれがある。

上記ノイズの影響をなくす、或いは無視できるほど小さ
くする試みとして、アナログ専用のクロックをデジタル
系クロックと位相をずらして作成した例がある。この文
献は、Ｋ、Ｎａｇａｉ　、’Ａ　ＳｉｇｎａｌＰｒｏｃ
ａｓｓｏｒ　ｆｏｒ　Ｖｏｉｃ＠ｂａｎｄ　Ａｐｐｌｉ
ｃａｔｉｏｎｓ”　ｌ５ＳＣＣＤＩＧＥＳＴ　ＯＦ　Ｔ
ＥＣＮＩＣＡＬ　ＰＡＰｇＲ８；　ＰＰ　６（１−６１
、Ｆｅｂ。

１９８８である。しかしこのものは、 １）アナログ専用のクロックをつくるための専用回路が
必要。

１１）高周波の原発振クロックが必要。

１１１）アナログ系回路とデジタル系回路を混載した場
合、それらの動作の同期を完全にずらすことは、動作周
波数余裕を考慮すると、タイミング設計する上で一般に
困難となる。

などのことがあって余シ好ましいものではない。

本発明は、従来避けがたかった電源抵抗によるインバー
タの回路しきい値の変動を簡単な方法で低減又はなくす
事を目的とする。また本発明は、従来の外部バスバッフ
ァのスイッチング等によるノイズが生じている間に、チ
クツノ９型コンノＪ？レータの自己バイアススイッチが
オフになるため、Ａ／Ｄコンバータの変換精度が悪化す
るという問題が起こったのを、チョッパ型コ／パレータ
の自己バイアススイッチがオフになるタイミングと、バ
ッファ等のスイッチングのタイミングをずらすことで、
スイッチングのノイズの影響をなくすことを目的として
いる。

し発明の構成］ （１１題を解決するための手段と作用）本発明は、第一
の導電型を有する第一の絶縁ゲート電界効果型トランジ
スタ（ＩＧ−ＦＥＴ　）と、第二の導電型を有する第二
の絶縁ゲート電界効果型トランジスタと、前記第一のＩ
Ｇ　−ＦＥＴのソース電極に接続される第一の電源と、
前記第二のＩＧ　−ＦＥＴのソース電極に接続される第
二の電源とを具備し、前記第一のＩＧ　−ＦＥＴのチャ
ネル長ＬＮ、チャネル幅ＷＮ１第二のＩＣ−ＦＥＴのチ
ャネル長ＬＰ１チャネル幅Ｗ１、前記第一の電源の配線
抵抗値ＲＳ、第二の電源の配線抵抗値ＲＤ１第一のＩＧ
　−ＦＥＴのキャリアの移動度μＮ、第二のＩＧ　−Ｆ
ＥＴのキャリアの移動度μＰの間に、 の関係が近似的に成立し、共通接続された第一第二のＩ
Ｇ　−ＦＥＴのゲート電極を入力とし、共通接続された
第一、絽二のＩＧ　−ＦＥＴのドレイン電極を出力とし
たこ、とを特徴とするインバータ回路である。また本発
明は、仁のインバータ回路と、このインバータ回路の入
出力端間に設けられ、比較入力のサンプリング時と、比
較入力及び基準電位の比較時とに応じて前記入出力端間
を開、閉するスイッチ手段とを具備し、前記インバータ
回路の入力部に、基準電圧と比較入力との差に応じた電
圧を入力することを特徴とするチョッノ＋ｍコンツヤレ
ータ回路である。また本発明は、外部に情報を出力する
手段とタイミング制御手段とを含むデジタル回路と共に
同一半導体基板上に集積化され、前記タイミング制御手
段でつくられた基本クロックに同期して動作し、ＣＭＯ
Ｓイン・々−タの入、出力間に介挿された自己バイアス
スイッチの開放のタイミングが前記出力手段の動作タイ
ミングと異なるチョッパ型コ／ノ母レーク本体を具備し
たことを特徴とするチ旨ツ・ｆ型コ／パレータ回路であ
る。また本発明では、前記テヨッ・ゼ型コンパレータ本
体は、その自己バイアススイッチが第１の基本クロック
のレベル変化時に同期して開放せず、第２の基本クロッ
クのレベル変化に同期して開放するもので４ｆｉ、また
入力側にサンプリング時の蓄積電圧と比較時の蓄積電圧
を与える回路を有したものであることを特徴とする。

即ち上記従来技術でΔＶのオフセットが生じたのは、（
５）式における回路しきい値の変動分子　Ｉ、　（／Ｎ
Ｒ，−βＰＲＤ）Ｊの項があるのに起因する。

従ってこの項で、 ／ＮＲ１１＝βＰＲＤ　　　　　　　　　　　・・・（
９）のとき、回路しきい値変動分がゼロになるはすであ
る。上記（９）式を変型して この（２）式は（８）式そのものであシ、つまり回路し
きい値変動分ゼロで、オフセットΔＶがゼロとなるもの
である。

つまシ本発明は、従来注意のはられれる事のなかった、
ｖＤＤ側、ｖｌｌｓ側電源低電源抵抗し、それらとイン
バータの回路定数の間に（８）式の関係を持たせること
で、インバータの回路しきい値の変動をなくした所が特
徴的である。例えばチョッパ型コン・臂レータの場合回
路しきい値が変わらない為（７）式のΔＶは０■であり
、これが原因となるオフセットは生じないものである。

また本発明は、ＭＰＵ　、　ＭＣＵなどのデジタル回路
と同一チラノに混載されたチ目７　ノ’？型コンノ母レ
−タの精度が、デジタル回路系ノイズの発生によって悪
化するという問題を、咳コンパレータの自己バイアスス
イッチがオフになるタイミング（システム基本クロック
φ雪が論理レベル変化するタイミング）と、デジタル回
路系ノイズ（外部バスバッフ了のスイッチングノイズ等
）の発生するタイミング（外部バスバッファを駆動する
システム基本クロックφｌの論理レベル変化タイミング
）とをずらすことで解決するものである。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第３図のものと
対応させた場合の例でチョッパ型コンノＪ？レータ本体
のみを抽出して示す例であるから、対応個所には同一符
号を用いる。即ちＲＤ。

Ｒ８はそれぞれ電源ｖＤＤ、ｖｆＩ８の配線抵抗値を示
ｊことは前述したとおりであシ、これら抵抗値は、イン
バータ３の回路定数より（８）式を満足するように設定
される。また電源配線の抵抗値ＲＤＩｎｓがあらかじめ
判明している場合は、（８）式を満足するようにインバ
ータ３の回路定数を変更する。

即ち（５）式における回路しきい値の変動分「工、（β
ＮＲＢ−βＰＲＤ）」では、（９）式の関係があれば上
記回路しきい値の変動分をゼロにできる。そのためには
、電源配線抵抗値Ｒ８，ＲＤとインバータ３の回路定数
の間に（８）式の関係をもたせればよい。

つまシ の関係があればよい。

このように簡単な手段で、インバータ３の回路しきい値
変動分を削除でき、電源抵抗によるオフセットを削除す
る事ができる。又、その際、電源の抵抗値の大小に関係
なく達成できる為、コン／４’レータの配置にも制限が
少い。さらに電源の太さは、特別太くする必要もない為
、それにょシチップサイズも増えない。

第２図は本発明の他の実施例で、Ａｔの配線抵抗ＲＡｔ
Ｄ　Ｉ　ＲＡｔ８　（Ｒ８１ＲＤと同じ）以外によシ高
い抵抗ＲＤ’　ｒ　Ｒｓ　’を挿入した場合である。こ
の時ＲＤ′Ｂ、／をＲＡｔ８’　ＲＡｔＤが無視できる
程の値にするとＲＤ’　＋　ＲＢ’の値だけから回路定
数を決定できる。

即ちＲＡＺＤ　ｒ　ＲＡＺ８　＜　ＲＤ’　＊　Ｒｅ’
だとＲＤ′十ＲＡｔＤＲＤ′ となる。この場合 となるように設定すればよいことは前実施例の場合と同
様である。

第３図は本発明の異なる実施例の構成図、第４図は同実
施例の一部詳細回路図、第５図は同タイミングチャート
である。図中２１は半導体チップで、これにデジタル系
回路２２とアナログ系回路２３が混載され、アナログ系
回路２３に第４図のチョッノ母型コンパレータが形成さ
れている。デジタル系回路２２はシステム基本クロック
φ１．φ。

テ動作シ、コンｐ４レータの自己バイアススイッチ２４
．２５は、クロックφ２の立ち上がりに同期して立ち下
がるタイミング信号φ、その反転信号φでスイッチング
制御される。勿論図示されてないが、トランジスタ２７
．２８よりなるインバータ２６の入力側には、第７図の
如きサンプル＆ホールド回路が設けられる。また第３図
においてクロックφ１．φ２はタイミング制御手段で形
成され、ここでタイミング信号φ、φも形成される。

上記実施例においては、上記タイミング制御における原
発振クロックＣＬＫを例えば６分周してシステムクロッ
クφ１．φ２をつくっている。デジタル系回路２２は、
このクロックφｌ、φ２に同期して動作するが、注目す
る外部パスバッファは、クロックφ１の立ち上がり及び
立ち下がりのみで動作するようにし、クロックφ２の立
ち上がりに同期するタイミング信号φ、φで、スイッチ
２５．２４が開くようにする。

するとクロックφｌの立ち上が９、立ち下がりでノイズ
が発生しても、クロックφ２の立ち上がりまでにはその
影醤がなくなり、精度の悪化を防げる。

ちなみにクロックφ′は本発明を適用しない場合（自己
バイアススイッチのスイッチ制御が、外部パスバッファ
駆動のクロックφ、に同期）で、この場合ノイズの影響
を受け、精度が大幅に悪化する。また本発明において、
スイッチ２４．２５がオフになるタイミングを、クロッ
クφ２の立ち上がりから、クロックφ２の立ち下がりに
変えても同様の効果が得られる。また上記ではクロック
φ１．φ２をつくるのに、原発振クロックＣＬＫを６分
周したが、何分周しても又は分局しなくても、重複しな
いクロックφｌ、φ３を利用すれば、同様の効果が得ら
れる。

第６図は、本発明をＭＣＵに内蔵したＡ／Ｄ　コンバー
タのチ冒ツ／ｆ型コンノ４？レータに適用した場合と、
適用しない場合の変換精度を示している。第６図（ａ）
は本発明を適用しない場合（自己バイアススイッチを開
くのが第５図のφ′のタイミングうで、外部バスバッフ
ァのスイッチングノイズにより大きな誤差が生じている
が、第６図（ｂ）は本発明を適用した場合（自己バイア
ススイッチを開くのが第５図のφのタイミング）で、同
図（ａ）と同じ評価をしたのにもかかわらず、大幅な精
度改善が見られ、外部バスバッファのスイッチングノイ
ズの影響を受けていない。また第３図〜第５図のような
場合、アナログ専用のクロックは必要としないため、特
殊なりロック発生回路は不要であり、従来からあるＭＰ
Ｕ　−？　ＭＣＵへＡ／Ｄコ／パータ等を内蔵するのが
容易化される。

なお本発明は実施例のみに限らず、種々の応用が可能で
ある。例えばここではおもにチョツ・ｆ型コ／ノ９レー
タを例にして述べたがインバータを増幅器として用いる
用途において使用できるのはいうまでもない。

［発明の効果コ 以上説明した如く本発明によれば、簡単な手段でインバ
ータの回路しきい値変動分を削除できる。このため簡単
に電源抵抗によるオフセットを削除する事ができる。又
、その際、電源の抵抗値の大小に関係なく達成できる為
、コンパレータの配置にも制限が少い。さらに電源の太
さは、特別太くする必要もない為、それによシチッグサ
イズも増えないものである。またデシタル回路と混載さ
れたチ日ツノ母型コ／／ヤレータの精度が向上し、タイ
ミング制御手段をデジタル系とアナログ系で兼用するこ
とができる。

【図面の簡単な説明】

第１図、第２図は本発明の各実施例を示す回路、第３図
は本発明の異なる実施例を示す概略的チップ平面図、第
４図は同実施例の要部回路図、第５図は同実施例の各タ
イミング波形図、第６図は同実施例の効果を示す特性図
、第７図は従来例を説明するための回路図、ｔｓＢ図は
インバータ入出力特性図である。 Ｊ・・・テ黛ツバ型コン／ダレータ本体、２・・・サン
プル＆ホールド回Ｗｒ、３・・・インバータ、Ｑ８１Ｑ
４・・・自己バイアススイッチ、Ｒａ　ｅ　ＲＤ・・・
電源配線抵抗、ｖＤＤ・・・供給電源、ｖ８１１・・・
基準電源、Ｒ，’　、　ＲＤ’・・・抵抗、２１・・・
チップ、２２・・・デジタル系回路、２３・・・アナロ
グ系回路、２４．２５・・・自己バイアススイッチ、２
６・・・インバータ。 第 図 １７７一

Claims (4)

【特許請求の範囲】
1. （１）第一の導電型を有する第一の絶縁ゲート電界効果
   型トランジスタ（ＩＧ−ＦＥＴ）と、第二の導電型を有
   する第二の絶縁ゲート電界効果型トランジスタと、 前記第一のＩＧ−ＦＥＴのソース電極に接続される第一
   の電源と、 前記第二のＩＧ−ＦＥＴのソース電極に接続される第二
   の電源 とを具備し、前記第一のＩＧ−ＦＥＴのチャネル長Ｌ＿
   Ｎ、チャネル幅Ｗ＿Ｎ、第二のＩＧ−ＦＥＴのチャネル
   長Ｌ＿Ｐ、チャネル幅Ｗ＿Ｐ、前記第一の電源の配線抵
   抗値Ｒ＿Ｓ、第二の電源の配線抵抗値Ｒ＿Ｄ、第一のＩ
   Ｇ−ＦＥＴのキャリアの移動度μ＿Ｎ、第二のＩＧ−Ｆ
   ＥＴのキャリアの移動度μ＿Ｐの間に、 （Ｒ＿Ｓ／Ｒ＿Ｄ）＝√｛（（Ｗ＿Ｐ／Ｌ＿Ｐ）／（Ｗ
   ＿Ｎ／Ｌ＿Ｎ））・（μ＿Ｐ／μ＿Ｎ）｝の関係が近似
   的に成立し、共通接続された第一、第二のＩＧ−ＦＥＴ
   のゲート電極を入力とし、共通接続された第一、第二の
   ＩＧ−ＦＥＴのドレイン電極を出力としたことを特徴と
   するインバータ回路。
2. （２）請求項１に記載のインバータ回路と、このインバ
   ータ回路の入出力端間に設けられ、比較入力のサンプリ
   ング時と、比較入力及び基準電圧の比較時とに応じて前
   記入出力端間を開、閉する自己バイアススイッチ手段と
   を具備し、前記インバータ回路の入力部に、基準電圧と
   比較入力との差に応じた電圧を入力することを特徴とす
   るチョッパ型コンパレータ回路。
3. （３）外部に情報を出力する手段とタイミング制御手段
   とを含むデジタル回路と共に同一半導体基板上に集積化
   され、前記タイミング制御手段でつくられた基本クロッ
   クに同期して動作しＣＭＯＳインバータの入、出力間に
   介挿された自己バイアススイッチの開放のタイミングが
   前記出力手段の動作タイミングと異なるチョッパ型コン
   パレータ本体を具備したことを特徴とするチョッパ型コ
   ンパレータ回路。
4. （４）前記チョッパ型コンパレータ本体は、その自己バ
   イアススイッチが第１の基本クロックのレベル変化時に
   同期して開放せず、第２の基本クロックのレベル変化に
   同期して開放するものであり、また入力側に、基準電圧
   と比較入力との差に応じた電圧を入力するものであるこ
   とを特徴とする請求項３に記載のチョッパ型コンパレー
   タ回路。