JP3376977B2 - アナログスイッチ及びこれを用いたａ／ｄコンバータ - Google Patents
アナログスイッチ及びこれを用いたａ／ｄコンバータInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はアナログスイッチ及
びこれを用いたＡ／Ｄコンバータに関し、特にＡ／Ｄコ
ンバータの入力に用いられ電流注入対策を必要とするア
ナログマルチプレクサ等に使用するアナログスイッチ及
びこれを用いたＡ／Ｄコンバータに関する。
びこれを用いたＡ／Ｄコンバータに関し、特にＡ／Ｄコ
ンバータの入力に用いられ電流注入対策を必要とするア
ナログマルチプレクサ等に使用するアナログスイッチ及
びこれを用いたＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】この種のアナログスイッチは、例えば逐
次比較型Ａ／Ｄコンバータの入力側で、アナログ入力信
号とこのアナログ入力信号に対応してＡ／Ｄコンバータ
が出力したディジタルコードをＤ／Ａ変換した変換直流
電圧との逐次比較動作を行うコンパレータの入力側に設
けられ、アナログ入力信号及び変換直流電圧を一定のホ
ールド期間保持するサンプリングホールド回路のスイッ
チ素子として用いられる。
次比較型Ａ／Ｄコンバータの入力側で、アナログ入力信
号とこのアナログ入力信号に対応してＡ／Ｄコンバータ
が出力したディジタルコードをＤ／Ａ変換した変換直流
電圧との逐次比較動作を行うコンパレータの入力側に設
けられ、アナログ入力信号及び変換直流電圧を一定のホ
ールド期間保持するサンプリングホールド回路のスイッ
チ素子として用いられる。
【０００３】自動車等の電源電圧変動が比較的大きく、
また変換対象のアナログ入力信号電圧が電源電圧とほぼ
等しいような電源環境で用いる場合、入力信号電圧が電
源電圧より大きくなる等のような特定の条件下におい
て、上記コンパレータに信号が入力するよう選択動作を
していない方のアナログスイッチ（以下非選択アナログ
スイッチ）にも電流が流れる電流注入が生じる場合があ
り、この電流注入による注入電流が上記コンパレータに
信号が入力するよう選択動作をしている方のアナログス
イッチ（以下選択アナログスイッチ）の入力電圧に影響
を与える可能性がある。このため上記電流注入への対策
が必要となっている。
また変換対象のアナログ入力信号電圧が電源電圧とほぼ
等しいような電源環境で用いる場合、入力信号電圧が電
源電圧より大きくなる等のような特定の条件下におい
て、上記コンパレータに信号が入力するよう選択動作を
していない方のアナログスイッチ（以下非選択アナログ
スイッチ）にも電流が流れる電流注入が生じる場合があ
り、この電流注入による注入電流が上記コンパレータに
信号が入力するよう選択動作をしている方のアナログス
イッチ（以下選択アナログスイッチ）の入力電圧に影響
を与える可能性がある。このため上記電流注入への対策
が必要となっている。
【０００４】従来上記電流注入の対策として、一般的に
は、アナログスイッチを構成するトランスファゲートを
２段構成とし、この２段構成のトランスファゲートの入
力段出力と出力段入力との接続点である中間節点を接地
Ｇにプルダウンするトランジスタスイッチ回路を追加
し、アナログスイッチが非選択状態の時には上記中間節
点をプルダウンすることと、入力段トランスファゲート
を構成するＮチャネルトランジスタのバックゲート（基
板電極）電位を入力側の電位と同じにするという対策を
行っていた。
は、アナログスイッチを構成するトランスファゲートを
２段構成とし、この２段構成のトランスファゲートの入
力段出力と出力段入力との接続点である中間節点を接地
Ｇにプルダウンするトランジスタスイッチ回路を追加
し、アナログスイッチが非選択状態の時には上記中間節
点をプルダウンすることと、入力段トランスファゲート
を構成するＮチャネルトランジスタのバックゲート（基
板電極）電位を入力側の電位と同じにするという対策を
行っていた。
【０００５】このため、このプルダウン用のトランジス
タスイッチとその制御及びバックゲート電位の切替及び
その制御のため、アナログスイッチのトランジスタ数が
増大するという問題があった。
タスイッチとその制御及びバックゲート電位の切替及び
その制御のため、アナログスイッチのトランジスタ数が
増大するという問題があった。
【０００６】一般的な従来のアナログスイッチを回路図
で示す図４を参照すると、この従来のアナログスイッチ
は、入力端子ＴＩと出力端子ＴＯとの間に縦続接続され
た２段のトランスファゲート１００，２００と、トラン
スファゲート１００の出力とトランスファゲート２００
の入力との中間節点Ｘ１にドレインを接地Ｇにソースを
それぞれ接続したプルダウン用のトランジスタスイッチ
であるＮチャネルＭＯＳトランジスタＮ３１と、セレク
ト信号ＳのＨレベルに応答してトランジスタＮ３１のゲ
ートに供給するプルダウン制御信号ＰＤをＬレベルにす
るプルダウン制御用のインバータ４と、アナログ入力信
号ＩＮをサンプリングするためのサンプリング信号ＳＡ
のＨレベルに応答してトランスファゲート１００，２０
０に供給する相補のサンプリング制御信号ＣＢ，Ｃをそ
れぞれ出力するサンプリング制御用のインバータ５，６
００とを備える。
で示す図４を参照すると、この従来のアナログスイッチ
は、入力端子ＴＩと出力端子ＴＯとの間に縦続接続され
た２段のトランスファゲート１００，２００と、トラン
スファゲート１００の出力とトランスファゲート２００
の入力との中間節点Ｘ１にドレインを接地Ｇにソースを
それぞれ接続したプルダウン用のトランジスタスイッチ
であるＮチャネルＭＯＳトランジスタＮ３１と、セレク
ト信号ＳのＨレベルに応答してトランジスタＮ３１のゲ
ートに供給するプルダウン制御信号ＰＤをＬレベルにす
るプルダウン制御用のインバータ４と、アナログ入力信
号ＩＮをサンプリングするためのサンプリング信号ＳＡ
のＨレベルに応答してトランスファゲート１００，２０
０に供給する相補のサンプリング制御信号ＣＢ，Ｃをそ
れぞれ出力するサンプリング制御用のインバータ５，６
００とを備える。
【０００７】トランスファゲート１００は、トランスフ
ァゲートを構成しソース同士及びドレイン同士を共通接
続してソースを入力端子ＴＩにドレインを中間節点Ｘ１
にそれぞれ接続したＰチャネルＭＯＳトランジスタＰ１
０１及びＮチャネルＭＯＳトランジスタＮ１０１と、ソ
ース同士及びドレイン同士を共通接続してドレインをト
ランジスタＰ１０１，Ｎ１０１のソースの共通接続点に
接続したＰチャネルＭＯＳトランジスタＰ１０２及びＮ
チャネルＭＯＳトランジスタＮ１０２と、ソース同士及
びドレイン同士を共通接続してドレインをトランジスタ
Ｐ１０１，Ｎ１０１のドレインの共通接続点にソース共
通接続点をトランジスタＰ１０２，Ｎ１０２のソースの
共通接続点にそれぞれ接続したＰチャネルＭＯＳトラン
ジスタＰ１０３及びＮチャネルＭＯＳトランジスタＮ１
０３と、ドレインをトランジスタＮ１０２，Ｎ１０３及
びトランジスタＰ１０２，Ｐ１０３のソース共通接続点
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ１０４とを備える。トランジスタＰ１０
１，Ｐ１０２，Ｐ１０３及びＮ１０４の各々のゲート同
士は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ１０１，Ｎ１０２及びＮ１０３の各
々のゲート同士は共通接続されサンプリング制御信号Ｃ
Ｂの供給を受ける。さらに、トランジスタＮ１０１，Ｎ
１０２及びＮ１０３の各々のバックゲートはトランジス
タＰ１０２，Ｐ１０３，Ｎ１０２，Ｎ１０３のソース共
通接続点に接続され、トランジスタＰ１０１，Ｐ１０２
及びＰ１０３の各々のバックゲートは電源ＶＤに接続さ
れる。
ァゲートを構成しソース同士及びドレイン同士を共通接
続してソースを入力端子ＴＩにドレインを中間節点Ｘ１
にそれぞれ接続したＰチャネルＭＯＳトランジスタＰ１
０１及びＮチャネルＭＯＳトランジスタＮ１０１と、ソ
ース同士及びドレイン同士を共通接続してドレインをト
ランジスタＰ１０１，Ｎ１０１のソースの共通接続点に
接続したＰチャネルＭＯＳトランジスタＰ１０２及びＮ
チャネルＭＯＳトランジスタＮ１０２と、ソース同士及
びドレイン同士を共通接続してドレインをトランジスタ
Ｐ１０１，Ｎ１０１のドレインの共通接続点にソース共
通接続点をトランジスタＰ１０２，Ｎ１０２のソースの
共通接続点にそれぞれ接続したＰチャネルＭＯＳトラン
ジスタＰ１０３及びＮチャネルＭＯＳトランジスタＮ１
０３と、ドレインをトランジスタＮ１０２，Ｎ１０３及
びトランジスタＰ１０２，Ｐ１０３のソース共通接続点
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ１０４とを備える。トランジスタＰ１０
１，Ｐ１０２，Ｐ１０３及びＮ１０４の各々のゲート同
士は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ１０１，Ｎ１０２及びＮ１０３の各
々のゲート同士は共通接続されサンプリング制御信号Ｃ
Ｂの供給を受ける。さらに、トランジスタＮ１０１，Ｎ
１０２及びＮ１０３の各々のバックゲートはトランジス
タＰ１０２，Ｐ１０３，Ｎ１０２，Ｎ１０３のソース共
通接続点に接続され、トランジスタＰ１０１，Ｐ１０２
及びＰ１０３の各々のバックゲートは電源ＶＤに接続さ
れる。
【０００８】トランスファゲート２００は、トランスフ
ァゲートを構成しソース同士及びドレイン同士を共通接
続してソースを中間節点Ｘ１にドレインを出力端子ＴＯ
にそれぞれ接続したＰチャネルＭＯＳトランジスタＰ２
０１及びＮチャネルＭＯＳトランジスタＮ２０１と、ソ
ース同士及びドレイン同士を共通接続してドレインをト
ランジスタＰ２０１，Ｎ２０１のソースの共通接続点に
接続したＰチャネルＭＯＳトランジスタＰ２０２及びＮ
チャネルＭＯＳトランジスタＮ２０２と、ソース同士及
びドレイン同士を共通接続してドレインをトランジスタ
Ｐ２０１，Ｎ２０１のドレインの共通接続点にソース共
通接続点をトランジスタＰ２０２，Ｎ２０２のソースの
共通接続点にそれぞれ接続したＰチャネルＭＯＳトラン
ジスタＰ２０３及びＮチャネルＭＯＳトランジスタＮ２
０３と、ドレインをトランジスタＮ２０２，Ｎ２０３及
びトランジスタＰ２０２，Ｐ２０３のソース共通接続点
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ２０４とを備える。トランジスタＰ２０
１，Ｐ２０２，Ｐ２０３及びＮ２０４の各々のゲート同
士は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ２０１，Ｎ２０２及びＮ２０３の各
々のゲート同士は共通接続されサンプリング制御信号Ｃ
Ｂの供給を受ける。さらに、トランジスタＮ２０１，Ｎ
２０２及びＮ２０３の各々のバックゲートはトランジス
タＰ２０２，Ｐ２０３，Ｎ２０２，Ｎ２０３のソース共
通接続点に接続され、トランジスタＰ２０１，Ｐ２０２
及びＰ２０３の各々のバックゲートは電源ＶＤに接続さ
れる。
ァゲートを構成しソース同士及びドレイン同士を共通接
続してソースを中間節点Ｘ１にドレインを出力端子ＴＯ
にそれぞれ接続したＰチャネルＭＯＳトランジスタＰ２
０１及びＮチャネルＭＯＳトランジスタＮ２０１と、ソ
ース同士及びドレイン同士を共通接続してドレインをト
ランジスタＰ２０１，Ｎ２０１のソースの共通接続点に
接続したＰチャネルＭＯＳトランジスタＰ２０２及びＮ
チャネルＭＯＳトランジスタＮ２０２と、ソース同士及
びドレイン同士を共通接続してドレインをトランジスタ
Ｐ２０１，Ｎ２０１のドレインの共通接続点にソース共
通接続点をトランジスタＰ２０２，Ｎ２０２のソースの
共通接続点にそれぞれ接続したＰチャネルＭＯＳトラン
ジスタＰ２０３及びＮチャネルＭＯＳトランジスタＮ２
０３と、ドレインをトランジスタＮ２０２，Ｎ２０３及
びトランジスタＰ２０２，Ｐ２０３のソース共通接続点
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ２０４とを備える。トランジスタＰ２０
１，Ｐ２０２，Ｐ２０３及びＮ２０４の各々のゲート同
士は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ２０１，Ｎ２０２及びＮ２０３の各
々のゲート同士は共通接続されサンプリング制御信号Ｃ
Ｂの供給を受ける。さらに、トランジスタＮ２０１，Ｎ
２０２及びＮ２０３の各々のバックゲートはトランジス
タＰ２０２，Ｐ２０３，Ｎ２０２，Ｎ２０３のソース共
通接続点に接続され、トランジスタＰ２０１，Ｐ２０２
及びＰ２０３の各々のバックゲートは電源ＶＤに接続さ
れる。
【０００９】インバータ４は、ソースを電源に接続しゲ
ートにセレクト信号Ｓの供給を受けドレインからプルダ
ウン信号ＰＤを出力するＰチャネルＭＯＳトランジスタ
Ｐ４１と、ドレインをトランジスタＰ４１のドレインに
ゲートをトランジスタＰ４１のゲートにソースを接地Ｇ
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ４
１とを備える。
ートにセレクト信号Ｓの供給を受けドレインからプルダ
ウン信号ＰＤを出力するＰチャネルＭＯＳトランジスタ
Ｐ４１と、ドレインをトランジスタＰ４１のドレインに
ゲートをトランジスタＰ４１のゲートにソースを接地Ｇ
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ４
１とを備える。
【００１０】インバータ５は、ソースを電源ＶＤに接続
しゲートにサンプリング信号ＳＡの供給を受けドレイン
からサンプリング制御信号ＣＢを出力するＰチャネルＭ
ＯＳトランジスタＰ５１と、ドレインをトランジスタＰ
５１のドレインにゲートをトランジスタＰ５１のゲート
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ５１とを備える。
しゲートにサンプリング信号ＳＡの供給を受けドレイン
からサンプリング制御信号ＣＢを出力するＰチャネルＭ
ＯＳトランジスタＰ５１と、ドレインをトランジスタＰ
５１のドレインにゲートをトランジスタＰ５１のゲート
にソースを接地Ｇにそれぞれ接続したＮチャネルＭＯＳ
トランジスタＮ５１とを備える。
【００１１】インバータ６００は、ソースを電源ＶＤに
接続しゲートに節点Ｘ１０２を経由してサンプリング制
御信号ＣＢの供給を受けドレインからサンプリング制御
信号Ｃを出力するＰチャネルＭＯＳトランジスタＰ６０
１と、ドレインをトランジスタＰ６０１のドレインにゲ
ートをトランジスタＰ６０１のゲートにソースを接地Ｇ
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ６
０１とを備える。
接続しゲートに節点Ｘ１０２を経由してサンプリング制
御信号ＣＢの供給を受けドレインからサンプリング制御
信号Ｃを出力するＰチャネルＭＯＳトランジスタＰ６０
１と、ドレインをトランジスタＰ６０１のドレインにゲ
ートをトランジスタＰ６０１のゲートにソースを接地Ｇ
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ６
０１とを備える。
【００１２】次に、図３を参照して、従来のアナログス
イッチの動作について説明すると、まず、このアナログ
スイッチが選択状態の場合は、セレクト信号ＳがＨレベ
ルとなる。このセレクト信号ＳのＨレベルに応答して、
インバータ４はプルダウン信号ＰＤをＬレベルとし、ト
ランジスタＮ３１がオフ状態とするので、中間節点Ｘ１
は接地Ｇから切り離され、トランスファゲート１００の
出力信号の電位となる。トランスファゲート２００には
この中間節点Ｘ１の電位が入力される。
イッチの動作について説明すると、まず、このアナログ
スイッチが選択状態の場合は、セレクト信号ＳがＨレベ
ルとなる。このセレクト信号ＳのＨレベルに応答して、
インバータ４はプルダウン信号ＰＤをＬレベルとし、ト
ランジスタＮ３１がオフ状態とするので、中間節点Ｘ１
は接地Ｇから切り離され、トランスファゲート１００の
出力信号の電位となる。トランスファゲート２００には
この中間節点Ｘ１の電位が入力される。
【００１３】この状態で、サンプリング信号ＳＡがＨレ
ベルになると、インバータ５，６００はサンプリング信
号ＳＡのＨレベルに応答して、サンプリング制御信号Ｃ
Ｂ，ＣをそれぞれＬレベル，Ｈレベルとし、トランスフ
ァゲート１００及び２００のトランジスタＰ１０１，Ｎ
１０１及びＰ２０１，Ｎ２０１はオンとなることにより
トランスファゲート１００及び２００が導通状態とな
り、アナログ入力信号ＩＮを通過させ、出力信号ＯＵＴ
として出力する。
ベルになると、インバータ５，６００はサンプリング信
号ＳＡのＨレベルに応答して、サンプリング制御信号Ｃ
Ｂ，ＣをそれぞれＬレベル，Ｈレベルとし、トランスフ
ァゲート１００及び２００のトランジスタＰ１０１，Ｎ
１０１及びＰ２０１，Ｎ２０１はオンとなることにより
トランスファゲート１００及び２００が導通状態とな
り、アナログ入力信号ＩＮを通過させ、出力信号ＯＵＴ
として出力する。
【００１４】同時に、トランスファゲート１００，２０
０の各々のトランジスタＮ１０１，Ｎ２０１の各々のバ
ックゲートを接地Ｇに固定していたトランジスタＮ１０
４，Ｎ２０４がオフし、トランジスタＰ１０２，Ｎ１０
２，Ｐ１０３，Ｎ１０３及びトランジスタＰ２０２，Ｎ
２０２，Ｐ２０３，Ｎ２０３がオンすることにより、ト
ランジスタＮ１０１のバックゲートはアナログ入力信号
ＩＮに、トランジスタＮ２０１のバックゲートは中間節
点Ｘ１にそれぞれ接続され、アナログ入力信号ＩＮと同
一電位となる。これにより、トランジスタＮ１０１、Ｎ
２０１のしきい値の上昇を防ぐ。
０の各々のトランジスタＮ１０１，Ｎ２０１の各々のバ
ックゲートを接地Ｇに固定していたトランジスタＮ１０
４，Ｎ２０４がオフし、トランジスタＰ１０２，Ｎ１０
２，Ｐ１０３，Ｎ１０３及びトランジスタＰ２０２，Ｎ
２０２，Ｐ２０３，Ｎ２０３がオンすることにより、ト
ランジスタＮ１０１のバックゲートはアナログ入力信号
ＩＮに、トランジスタＮ２０１のバックゲートは中間節
点Ｘ１にそれぞれ接続され、アナログ入力信号ＩＮと同
一電位となる。これにより、トランジスタＮ１０１、Ｎ
２０１のしきい値の上昇を防ぐ。
【００１５】次に、アナログスイッチが非選択状態の場
合は、セレクト信号ＳがＬレベルとなる。このセレクト
信号ＳのＬレベルに応答して、インバータ４はプルダウ
ン信号ＰＤをＨレベルとし、トランジスタＮ３１をオン
状態とするので、中間節点Ｘ１は接地Ｇとなる。トラン
スファゲート２００にはこの接地Ｇが入力される。これ
により、非選択時にアナログ入力信号ＩＮにより電流注
入が生じてもプルダウン用トランジスタＮ３１から接地
Ｇに電流を逃がし出力端子ＴＯに出力信号ＯＵＴとして
上記電流注入に対応する電流が出力されないようにして
いる。
合は、セレクト信号ＳがＬレベルとなる。このセレクト
信号ＳのＬレベルに応答して、インバータ４はプルダウ
ン信号ＰＤをＨレベルとし、トランジスタＮ３１をオン
状態とするので、中間節点Ｘ１は接地Ｇとなる。トラン
スファゲート２００にはこの接地Ｇが入力される。これ
により、非選択時にアナログ入力信号ＩＮにより電流注
入が生じてもプルダウン用トランジスタＮ３１から接地
Ｇに電流を逃がし出力端子ＴＯに出力信号ＯＵＴとして
上記電流注入に対応する電流が出力されないようにして
いる。
【００１６】しかしながら、トランスファゲート１０
０，２００のトランジスタＰ１０２，Ｎ１０２，Ｐ１０
３，Ｎ１０３，Ｎ１０４及びトランジスタＰ２０２，Ｎ
２０２，Ｐ２０３，Ｎ２０３及びＮ２０４等は、単に非
選択状態の場合の注入電流対策のためのみに必要であ
り、アナログスイッチの本質的な動作に無関係である。
０，２００のトランジスタＰ１０２，Ｎ１０２，Ｐ１０
３，Ｎ１０３，Ｎ１０４及びトランジスタＰ２０２，Ｎ
２０２，Ｐ２０３，Ｎ２０３及びＮ２０４等は、単に非
選択状態の場合の注入電流対策のためのみに必要であ
り、アナログスイッチの本質的な動作に無関係である。
【００１７】
【発明が解決しようとする課題】上述した従来のアナロ
グスイッチ及びこれを用いたＡ／Ｄコンバータは、非選
択状態のアナログスイッチが、選択状態のアナログスイ
ッチの入力電圧に影響を与える可能性がある電流注入の
対策として、アナログスイッチを構成するトランスファ
ゲートを２段構成とし、この２段構成のトランスファゲ
ートの入力段出力と出力段入力との接続点である中間節
点を接地電位にプルダウンするトランジスタスイッチ回
路を追加し、アナログスイッチが非選択状態の時には上
記中間節点をプルダウンすると共に、入力段側トランス
ファゲートを構成するＮチャネルトランジスタのバック
ゲート電位を入力側の電位と同じに制御していたが、こ
のプルダウン用のトランジスタスイッチとその制御及び
入力段トランジスタのバックゲート電位の制御のため、
アナログスイッチのトランジスタ数が増大するという欠
点があった。
グスイッチ及びこれを用いたＡ／Ｄコンバータは、非選
択状態のアナログスイッチが、選択状態のアナログスイ
ッチの入力電圧に影響を与える可能性がある電流注入の
対策として、アナログスイッチを構成するトランスファ
ゲートを２段構成とし、この２段構成のトランスファゲ
ートの入力段出力と出力段入力との接続点である中間節
点を接地電位にプルダウンするトランジスタスイッチ回
路を追加し、アナログスイッチが非選択状態の時には上
記中間節点をプルダウンすると共に、入力段側トランス
ファゲートを構成するＮチャネルトランジスタのバック
ゲート電位を入力側の電位と同じに制御していたが、こ
のプルダウン用のトランジスタスイッチとその制御及び
入力段トランジスタのバックゲート電位の制御のため、
アナログスイッチのトランジスタ数が増大するという欠
点があった。
【００１８】本発明の目的は、有効な電流注入対策を行
うと共にトランジスタ数を減少可能なアナログスイッチ
及びこれを用いたＡ／Ｄコンバータを提供することにあ
る。
うと共にトランジスタ数を減少可能なアナログスイッチ
及びこれを用いたＡ／Ｄコンバータを提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明のアナログスイッ
チは、入力端に入力信号の供給を受ける第１のトランス
ファゲートと、この第１のトランスファゲートの出力端
に入力端が接続された第２のトランスファゲートと、ス
イッチ制御信号の供給に応答して前記第１のトランスフ
ァゲートの出力端と前記第２のトランスファゲートの入
力端との共通接続点を接地電位にプルダウンするスイッ
チ手段とを備えるアナログスイッチにおいて、前記第１
のトランスファゲートが、ソースを前記入力端にドレイ
ンを前記出力端にそれぞれ接続し、ゲートに第１の制御
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを前記第１のＭＯＳトラ
ンジスタのドレインにそれぞれ接続し、ゲートに前記第
１の制御信号の反転信号である第２の制御信号の供給を
受ける第２の導電型の第２のＭＯＳトランスタとを備
え、前記第２のトランスファゲートが、ソースを前記入
力端にドレインを前記出力端にそれぞれ接続し、ゲート
に前記第１の制御信号の供給を受ける第１の導電型の第
３のＭＯＳトランジスタと、ソースを前記第３のＭＯＳ
トランジスタのソースにドレインを前記第３のＭＯＳト
ランジスタのドレインにそれぞれ接続し、ゲートに前記
第２の制御信号の供給を受ける第２の導電型の第４のＭ
ＯＳトランスタとを備え、前記スイッチ手段が、ドレイ
ンを前記第１のトランスファゲートの出力端と前記第２
のトランスファゲートの入力端との共通接続点にソース
を接地電位にそれぞれ接続し、ゲートに前記スイッチ制
御信号の供給を受ける第２の導電型の第５のＭＯＳトラ
ンジスタを備え、 前記スイッチ制御信号の第１のレベル
に応答して前記スイッチ手段を遮断して前記共通接続点
を前記第１のトランスファゲートの出力端の電位とする
選択状態とし、前記第１の制御信号の第１のレベルに応
答して前記第１及び第２のトランスファゲートが導通
し、第２のレベルに応答して前記第１及び第２のトラン
スファゲートが遮断し、 前記スイッチ制御信号の第２の
レベルに応答して前記スイッチ手段を導通して前記共通
接続点を接地電位とする非選択状態とすることを特徴と
するものである。
チは、入力端に入力信号の供給を受ける第１のトランス
ファゲートと、この第１のトランスファゲートの出力端
に入力端が接続された第２のトランスファゲートと、ス
イッチ制御信号の供給に応答して前記第１のトランスフ
ァゲートの出力端と前記第２のトランスファゲートの入
力端との共通接続点を接地電位にプルダウンするスイッ
チ手段とを備えるアナログスイッチにおいて、前記第１
のトランスファゲートが、ソースを前記入力端にドレイ
ンを前記出力端にそれぞれ接続し、ゲートに第１の制御
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを前記第１のＭＯＳトラ
ンジスタのドレインにそれぞれ接続し、ゲートに前記第
１の制御信号の反転信号である第２の制御信号の供給を
受ける第２の導電型の第２のＭＯＳトランスタとを備
え、前記第２のトランスファゲートが、ソースを前記入
力端にドレインを前記出力端にそれぞれ接続し、ゲート
に前記第１の制御信号の供給を受ける第１の導電型の第
３のＭＯＳトランジスタと、ソースを前記第３のＭＯＳ
トランジスタのソースにドレインを前記第３のＭＯＳト
ランジスタのドレインにそれぞれ接続し、ゲートに前記
第２の制御信号の供給を受ける第２の導電型の第４のＭ
ＯＳトランスタとを備え、前記スイッチ手段が、ドレイ
ンを前記第１のトランスファゲートの出力端と前記第２
のトランスファゲートの入力端との共通接続点にソース
を接地電位にそれぞれ接続し、ゲートに前記スイッチ制
御信号の供給を受ける第２の導電型の第５のＭＯＳトラ
ンジスタを備え、 前記スイッチ制御信号の第１のレベル
に応答して前記スイッチ手段を遮断して前記共通接続点
を前記第１のトランスファゲートの出力端の電位とする
選択状態とし、前記第１の制御信号の第１のレベルに応
答して前記第１及び第２のトランスファゲートが導通
し、第２のレベルに応答して前記第１及び第２のトラン
スファゲートが遮断し、 前記スイッチ制御信号の第２の
レベルに応答して前記スイッチ手段を導通して前記共通
接続点を接地電位とする非選択状態とすることを特徴と
するものである。
【００２０】
【００２１】また、上記第２のトランスファゲートの前
記第４のＭＯＳトランジスタのバックゲートが、この第
４のＭＯＳトランジスタのドレインに接続しても良い。
記第４のＭＯＳトランジスタのバックゲートが、この第
４のＭＯＳトランジスタのドレインに接続しても良い。
【００２２】さらに、上記第１の導電型の第１及び第３
のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタ
であり、前記第２の導電型の第２及び第４のＭＯＳトラ
ンジスタがＮチャネルＭＯＳトランジスタであっても良
い。
のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタ
であり、前記第２の導電型の第２及び第４のＭＯＳトラ
ンジスタがＮチャネルＭＯＳトランジスタであっても良
い。
【００２３】本発明のアナログスイッチを用いたＡ／Ｄ
コンバータは、Ｎ（Ｎは正の整数）個の入力アナログ信
号の１つを選択してサンプルホールドしサンプルホール
ド信号を出力するサンプルホールド回路と、入力した前
記サンプルホールド信号をＡ／Ｄ変換してＭ（Ｍは正の
整数）ビットのディジタル信号を出力するＡ／Ｄコンバ
ータ部とを備えるＡ／Ｄコンバータにおいて、前記サン
プルホールド回路が、各々の出力端が共通接続されたＮ
個のアナログスイッチと、一端が前記共通接続された出
力端に他端が接地され前記一端から前記サンプルホール
ド信号を出力するサンプルホールド用のコンデンサとを
備え、前記アナログスイッチの各々が、入力端に入力信
号の供給を受ける第１のトランスファゲートと、この第
１のトランスファゲートの出力端に入力端が接続された
第２のトランスファゲートと、選択信号の供給を受け前
記第１のトランスファゲートの出力端と前記第２のトラ
ンスファゲートの入力端との共通接続点を接地電位にプ
ルダウンするスイッチ回路とを備え、前記第１のトラン
スファゲートが、ソースを前記入力端にドレインを前記
出力端にそれぞれ接続し、ゲートに第１のサンプリング
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを前記第１のＭＯＳトラ
ンジスタのドレインにそれぞれ接続し、ゲートに前記第
１のサンプリング信号の反転信号である第２のサンプリ
ング信号の供給を受ける第２の導電型の第２のＭＯＳト
ランスタとを備え、前記第２のトランスファゲートが、
ソースを前記入力端にドレインを前記出力端にそれぞれ
接続し、ゲートに前記第１のサンプリング信号の供給を
受ける第１の導電型の第３のＭＯＳトランジスタと、ソ
ースを前記第３のＭＯＳトランジスタのソースにドレイ
ンを前記第３のＭＯＳトランジスタのドレインにそれぞ
れ接続し、ゲートに前記第２のサンプリング信号の供給
を受ける第２の導電型の第４のＭＯＳトランスタとを備
え、Ｎ個のアナログスイッチのうちの１つが、前記選択
信号の第１のレベルに応答して前記スイッチ回路を遮断
状態とすることにより当該アナログスイッチを選択状態
とし、他のＮ−１つが前記選択信号の第２のレベルに応
答して前記スイッチ回路を導通状態とすることにより当
該アナログスイッチを非選択状態とし、前記選択状態の
アナログスイッチが、前記サンプリング信号の第１のレ
ベルに応答して前記第１及び第２のトランスファゲート
が導通してサンプリング動作状態となり、第２のレベル
に応答して前記第１及び第２のトランスファゲートが遮
断してホールド状態となることにより、前記サンプリン
グ信号を出力することを特徴とするものである。
コンバータは、Ｎ（Ｎは正の整数）個の入力アナログ信
号の１つを選択してサンプルホールドしサンプルホール
ド信号を出力するサンプルホールド回路と、入力した前
記サンプルホールド信号をＡ／Ｄ変換してＭ（Ｍは正の
整数）ビットのディジタル信号を出力するＡ／Ｄコンバ
ータ部とを備えるＡ／Ｄコンバータにおいて、前記サン
プルホールド回路が、各々の出力端が共通接続されたＮ
個のアナログスイッチと、一端が前記共通接続された出
力端に他端が接地され前記一端から前記サンプルホール
ド信号を出力するサンプルホールド用のコンデンサとを
備え、前記アナログスイッチの各々が、入力端に入力信
号の供給を受ける第１のトランスファゲートと、この第
１のトランスファゲートの出力端に入力端が接続された
第２のトランスファゲートと、選択信号の供給を受け前
記第１のトランスファゲートの出力端と前記第２のトラ
ンスファゲートの入力端との共通接続点を接地電位にプ
ルダウンするスイッチ回路とを備え、前記第１のトラン
スファゲートが、ソースを前記入力端にドレインを前記
出力端にそれぞれ接続し、ゲートに第１のサンプリング
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを前記第１のＭＯＳトラ
ンジスタのドレインにそれぞれ接続し、ゲートに前記第
１のサンプリング信号の反転信号である第２のサンプリ
ング信号の供給を受ける第２の導電型の第２のＭＯＳト
ランスタとを備え、前記第２のトランスファゲートが、
ソースを前記入力端にドレインを前記出力端にそれぞれ
接続し、ゲートに前記第１のサンプリング信号の供給を
受ける第１の導電型の第３のＭＯＳトランジスタと、ソ
ースを前記第３のＭＯＳトランジスタのソースにドレイ
ンを前記第３のＭＯＳトランジスタのドレインにそれぞ
れ接続し、ゲートに前記第２のサンプリング信号の供給
を受ける第２の導電型の第４のＭＯＳトランスタとを備
え、Ｎ個のアナログスイッチのうちの１つが、前記選択
信号の第１のレベルに応答して前記スイッチ回路を遮断
状態とすることにより当該アナログスイッチを選択状態
とし、他のＮ−１つが前記選択信号の第２のレベルに応
答して前記スイッチ回路を導通状態とすることにより当
該アナログスイッチを非選択状態とし、前記選択状態の
アナログスイッチが、前記サンプリング信号の第１のレ
ベルに応答して前記第１及び第２のトランスファゲート
が導通してサンプリング動作状態となり、第２のレベル
に応答して前記第１及び第２のトランスファゲートが遮
断してホールド状態となることにより、前記サンプリン
グ信号を出力することを特徴とするものである。
【００２４】また、前記Ａ／Ｄコンバータ部が、前記サ
ンプルホールド信号と後述のＤ／Ａコンバータの出力電
圧とを比較し比較結果信号を出力するコンパレータと、
前記コンパレータからの前記比較結果信号を逐次格納す
る逐次比較用のＭビットのレジスタと、前記レジスタの
各ビットの値を受けＤ／Ａ変換し出力電圧を出力するＭ
ビットの前記Ｄ／Ａコンバータと、Ｄ／Ａ変換用の基準
電圧を供給する基準電圧源と、前記レジスタの各ビット
値をラッチしＭビットの並列信号を出力する出力ラッチ
回路と、動作用のクロック信号を供給するクロック発生
回路とを備えても良い。
ンプルホールド信号と後述のＤ／Ａコンバータの出力電
圧とを比較し比較結果信号を出力するコンパレータと、
前記コンパレータからの前記比較結果信号を逐次格納す
る逐次比較用のＭビットのレジスタと、前記レジスタの
各ビットの値を受けＤ／Ａ変換し出力電圧を出力するＭ
ビットの前記Ｄ／Ａコンバータと、Ｄ／Ａ変換用の基準
電圧を供給する基準電圧源と、前記レジスタの各ビット
値をラッチしＭビットの並列信号を出力する出力ラッチ
回路と、動作用のクロック信号を供給するクロック発生
回路とを備えても良い。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２６】本発明のアナログスイッチは、従来と同様
に縦続接続した２段のトランスファゲートから成るが、
前段のトランスファゲートのトランジスタのバックゲー
ト（基板電極）を入力端子に接続し、後段のトランスフ
ァゲートのトランジスタのバックゲートを出力端子に接
続することにより、有効な電流注入対策を行うと共にト
ランジスタ数を大幅に低減する。
に縦続接続した２段のトランスファゲートから成るが、
前段のトランスファゲートのトランジスタのバックゲー
ト（基板電極）を入力端子に接続し、後段のトランスフ
ァゲートのトランジスタのバックゲートを出力端子に接
続することにより、有効な電流注入対策を行うと共にト
ランジスタ数を大幅に低減する。
【００２７】本発明の第１の実施の形態を図４と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施の形態
のアナログスイッチは、入力端子ＴＩと出力端子ＴＯと
の間に縦続接続された２段のトランスファゲート１，２
と、トランスファゲート１の出力とトランスファゲート
２の入力との中間節点Ｘ１にドレインを接地Ｇにソース
をそれぞれ接続したプルダウン用のトランジスタスイッ
チであるＮチャネルＭＯＳトランジスタＮ３１と、従来
と共通のセレクト信号ＳのＨレベルに応答してトランジ
スタＮ３１のゲートに供給するプルダウン制御信号ＰＤ
をＬレベルにするプルダウン制御用のインバータ４と、
従来と共通のアナログ入力信号ＩＮをサンプリングする
ためのサンプリング信号ＳＡのＨレベルに応答してサン
プリング制御信号ＣＢを出力するサンプリング制御用の
インバータ５とをを備える。
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施の形態
のアナログスイッチは、入力端子ＴＩと出力端子ＴＯと
の間に縦続接続された２段のトランスファゲート１，２
と、トランスファゲート１の出力とトランスファゲート
２の入力との中間節点Ｘ１にドレインを接地Ｇにソース
をそれぞれ接続したプルダウン用のトランジスタスイッ
チであるＮチャネルＭＯＳトランジスタＮ３１と、従来
と共通のセレクト信号ＳのＨレベルに応答してトランジ
スタＮ３１のゲートに供給するプルダウン制御信号ＰＤ
をＬレベルにするプルダウン制御用のインバータ４と、
従来と共通のアナログ入力信号ＩＮをサンプリングする
ためのサンプリング信号ＳＡのＨレベルに応答してサン
プリング制御信号ＣＢを出力するサンプリング制御用の
インバータ５とをを備える。
【００２８】トランスファゲート１は、トランスファゲ
ートを構成しソース同士及びドレイン同士を共通接続し
てソースを入力端子ＴＩにドレインを中間節点Ｘ１にそ
れぞれ接続したＰチャネルＭＯＳトランジスタＰ１１及
びＮチャネルＭＯＳトランジスタＮ１１を備える。
ートを構成しソース同士及びドレイン同士を共通接続し
てソースを入力端子ＴＩにドレインを中間節点Ｘ１にそ
れぞれ接続したＰチャネルＭＯＳトランジスタＰ１１及
びＮチャネルＭＯＳトランジスタＮ１１を備える。
【００２９】トランスファゲート２は、トランスファゲ
ートを構成しソース同士及びドレイン同士を共通接続し
てソースを中間節点Ｘ１にドレインを出力端子ＴＯにそ
れぞれ接続したＰチャネルＭＯＳトランジスタＰ２１及
びＮチャネルＭＯＳトランジスタＮ２１を備える。
ートを構成しソース同士及びドレイン同士を共通接続し
てソースを中間節点Ｘ１にドレインを出力端子ＴＯにそ
れぞれ接続したＰチャネルＭＯＳトランジスタＰ２１及
びＮチャネルＭＯＳトランジスタＮ２１を備える。
【００３０】トランジスタＰ１１，Ｐ２１のゲート同士
は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ１１，Ｎ２１のゲート同士は共通接
続されサンプリング信号ＳＡの供給を受ける。
は共通接続されサンプリング制御信号ＣＢの供給を受
け、トランジスタＮ１１，Ｎ２１のゲート同士は共通接
続されサンプリング信号ＳＡの供給を受ける。
【００３１】入力段のトランスファゲート１のトランジ
スタＮ１１のバックゲートは入力端子ＴＩに接続され、
出力段のトランスファゲート２のトランジスタＮ２１の
バックゲートは出力端子ＴＯに接続され、トランジスタ
Ｐ１１，Ｐ２１の各々のバックゲートは電源ＶＤに接続
される。
スタＮ１１のバックゲートは入力端子ＴＩに接続され、
出力段のトランスファゲート２のトランジスタＮ２１の
バックゲートは出力端子ＴＯに接続され、トランジスタ
Ｐ１１，Ｐ２１の各々のバックゲートは電源ＶＤに接続
される。
【００３２】次に、図１及びセレクタ信号Ｓとサンプル
ホールド信号ＳＡのタイミング関係をタイムチャートで
示す図２を参照して本実施の形態のアナログスイッチの
動作について説明すると、まず、このアナログスイッチ
が選択状態の場合は、セレクト信号ＳがＨレベルとな
る。このセレクト信号ＳのＨレベルに応答して、インバ
ータ４はプルダウン信号ＰＤをＬレベルとし、トランジ
スタＮ３１がオフ状態とするので、中間節点Ｘ１は接地
Ｇから切り離され、トランスファゲート１の出力信号の
電位となる。トランスファゲート２にはこの中間節点Ｘ
１の電位が入力される。
ホールド信号ＳＡのタイミング関係をタイムチャートで
示す図２を参照して本実施の形態のアナログスイッチの
動作について説明すると、まず、このアナログスイッチ
が選択状態の場合は、セレクト信号ＳがＨレベルとな
る。このセレクト信号ＳのＨレベルに応答して、インバ
ータ４はプルダウン信号ＰＤをＬレベルとし、トランジ
スタＮ３１がオフ状態とするので、中間節点Ｘ１は接地
Ｇから切り離され、トランスファゲート１の出力信号の
電位となる。トランスファゲート２にはこの中間節点Ｘ
１の電位が入力される。
【００３３】この状態で、サンプリング信号ＳＡがＨレ
ベルになると、このサンプリング信号ＳＡのＨレベルに
応答してトランスファゲート１及び２のトランジスタＮ
１１，Ｎ２１はオン状態となり、同時に、インバータ５
はサンプリング信号ＳＡのＨレベルに応答してサンプリ
ング制御信号ＣＢをＬレベルとしてトランスファゲート
１及び２のトランジスタＰ１１，Ｐ２１をオン状態とす
ることにより、これらトランスファゲート１，２はそれ
ぞれ導通状態となるので、アナログ入力信号ＩＮを通過
させ、出力信号ＯＵＴとして出力する。この期間がサン
プル期間Ｔｓである。
ベルになると、このサンプリング信号ＳＡのＨレベルに
応答してトランスファゲート１及び２のトランジスタＮ
１１，Ｎ２１はオン状態となり、同時に、インバータ５
はサンプリング信号ＳＡのＨレベルに応答してサンプリ
ング制御信号ＣＢをＬレベルとしてトランスファゲート
１及び２のトランジスタＰ１１，Ｐ２１をオン状態とす
ることにより、これらトランスファゲート１，２はそれ
ぞれ導通状態となるので、アナログ入力信号ＩＮを通過
させ、出力信号ＯＵＴとして出力する。この期間がサン
プル期間Ｔｓである。
【００３４】次に、サンプリング信号ＳＡがＬレベルに
なると、このサンプリング信号ＳＡのＬレベルに応答し
てトランスファゲート１及び２のトランジスタＮ１１，
Ｎ２１はオフ状態となり、同時に、インバータ５はサン
プリング信号ＳＡのＬレベルに応答してサンプリング制
御信号ＣＢをＨレベルとしてトランスファゲート１及び
２のトランジスタＰ１１，Ｐ２１をオフ状態とすること
により、これらトランスファゲート１，２はそれぞれ遮
断状態となるので、アナログ入力信号ＩＮの通過を阻止
させる。この期間がホールド期間Ｔｈである。
なると、このサンプリング信号ＳＡのＬレベルに応答し
てトランスファゲート１及び２のトランジスタＮ１１，
Ｎ２１はオフ状態となり、同時に、インバータ５はサン
プリング信号ＳＡのＬレベルに応答してサンプリング制
御信号ＣＢをＨレベルとしてトランスファゲート１及び
２のトランジスタＰ１１，Ｐ２１をオフ状態とすること
により、これらトランスファゲート１，２はそれぞれ遮
断状態となるので、アナログ入力信号ＩＮの通過を阻止
させる。この期間がホールド期間Ｔｈである。
【００３５】次に、アナログスイッチが非選択状態の場
合は、セレクト信号ＳがＬレベルとなる。このセレクト
信号ＳのＬレベルに応答して、インバータ４はプルダウ
ン信号ＰＤをＨレベルとし、トランジスタＮ３１をオン
状態とするので、中間節点Ｘ１は接地Ｇとなる。トラン
スファゲート２にはこの接地Ｇが入力される。これによ
り、非選択時にアナログ入力信号ＩＮにより電流注入が
生じてもプルダウン用トランジスタＮ３１から接地Ｇに
電流を逃がし出力端子ＴＯに出力信号ＯＵＴとして上記
電流注入に対応する電流が出力されないようにしてい
る。
合は、セレクト信号ＳがＬレベルとなる。このセレクト
信号ＳのＬレベルに応答して、インバータ４はプルダウ
ン信号ＰＤをＨレベルとし、トランジスタＮ３１をオン
状態とするので、中間節点Ｘ１は接地Ｇとなる。トラン
スファゲート２にはこの接地Ｇが入力される。これによ
り、非選択時にアナログ入力信号ＩＮにより電流注入が
生じてもプルダウン用トランジスタＮ３１から接地Ｇに
電流を逃がし出力端子ＴＯに出力信号ＯＵＴとして上記
電流注入に対応する電流が出力されないようにしてい
る。
【００３６】また、上述のように、入力段のトランスフ
ァゲート１のトランジスタＮ１１のバックゲートは常時
入力端子ＴＩに接続され、出力段のトランスファゲート
２のトランジスタＮ２１のバックゲートは常時出力端子
ＴＯに接続されているので、後述するようにこれらトラ
ンジスタＮ１１，Ｎ２１のしきい値の上昇を防止して、
注入電流の発生を抑圧する。
ァゲート１のトランジスタＮ１１のバックゲートは常時
入力端子ＴＩに接続され、出力段のトランスファゲート
２のトランジスタＮ２１のバックゲートは常時出力端子
ＴＯに接続されているので、後述するようにこれらトラ
ンジスタＮ１１，Ｎ２１のしきい値の上昇を防止して、
注入電流の発生を抑圧する。
【００３７】ＭＯＳトランジスタは、ドレイン、ゲー
ト、ソースに加えて基板端子（バックゲート）が加わ
り、４端子素子である。一般に、ドレイン電圧ＶＤ、ゲ
ート電圧ＶＧ、ソース電圧ＶＳを一定にして、バックゲ
ートの電圧を変えても、トランジスタの動作に影響を与
える。この効果をバックゲートバイアス効果という。
ト、ソースに加えて基板端子（バックゲート）が加わ
り、４端子素子である。一般に、ドレイン電圧ＶＤ、ゲ
ート電圧ＶＧ、ソース電圧ＶＳを一定にして、バックゲ
ートの電圧を変えても、トランジスタの動作に影響を与
える。この効果をバックゲートバイアス効果という。
【００３８】多くの場合、バックゲートの電圧は変化さ
せず、接地電位に固定させる。このことは、ＶＤ、Ｖ
Ｇ、ＶＳの相互関係が同じでも、これらの接地電位に対
する電位によって異なる特性を示すことを意味する。ま
た、これらの電位が変化するとき、各部のＰＮ接合等に
かかる電圧が変化するので、過渡電流が流れる。この過
渡電流はバックゲートを通して各部容量の電荷を充放電
するために流れるから、バックゲートの電位状況はトラ
ンジスタの特性に重大な影響を及ぼす。
せず、接地電位に固定させる。このことは、ＶＤ、Ｖ
Ｇ、ＶＳの相互関係が同じでも、これらの接地電位に対
する電位によって異なる特性を示すことを意味する。ま
た、これらの電位が変化するとき、各部のＰＮ接合等に
かかる電圧が変化するので、過渡電流が流れる。この過
渡電流はバックゲートを通して各部容量の電荷を充放電
するために流れるから、バックゲートの電位状況はトラ
ンジスタの特性に重大な影響を及ぼす。
【００３９】上記過渡電流が、本発明の対策対象とする
注入電流である。
注入電流である。
【００４０】ＭＯＳトランジスタのしきい値ＶＴは次式
で表される。 ＶＴ＝ＶＴ０＋（ｔＧ／εＧ）・（２・ｑ・εＳ・Ｎ）1/2 ・｛（２φＦ＋ＶＢＳ）1/2 −（２φＦ）1/2 ｝・・・・・・・・・（１） ここで、ＶＴ０は真性のしきい値（ソースとバックゲー
トとの間のバイアス電圧が０Ｖのときのしきい値）、ｔ
Ｇはゲート酸化膜の膜圧、εＧはゲート酸化膜の誘電
率、εＳはシリコンの誘電率、ｑは電子の電荷量、Ｎは
基板不純物濃度、ＶＢＳはソースとバックゲートとの間
のバイアス電圧、φＦはフェルミ順位を示す。
で表される。 ＶＴ＝ＶＴ０＋（ｔＧ／εＧ）・（２・ｑ・εＳ・Ｎ）1/2 ・｛（２φＦ＋ＶＢＳ）1/2 −（２φＦ）1/2 ｝・・・・・・・・・（１） ここで、ＶＴ０は真性のしきい値（ソースとバックゲー
トとの間のバイアス電圧が０Ｖのときのしきい値）、ｔ
Ｇはゲート酸化膜の膜圧、εＧはゲート酸化膜の誘電
率、εＳはシリコンの誘電率、ｑは電子の電荷量、Ｎは
基板不純物濃度、ＶＢＳはソースとバックゲートとの間
のバイアス電圧、φＦはフェルミ順位を示す。
【００４１】（１）式より明らかなように、ソースとバ
ックゲートとの間のバイアス電圧（以下バックゲートバ
イアス電圧）ＶＢＳが大きくなると、しきい値ＶＴは大
きくなる。
ックゲートとの間のバイアス電圧（以下バックゲートバ
イアス電圧）ＶＢＳが大きくなると、しきい値ＶＴは大
きくなる。
【００４２】これにより、例えば、次式（２）で表され
るＭＯＳトランジスタのオン抵抗Ｒが大きくなる。 Ｒ＝Ｋ／（ＶＧＳ−ＶＴ）・・・・・・・・・・・・・・・・・・・・・（２） ここで、ＶＧＳはゲートとソースとの間のバイアス電
圧、Ｋは係数である。
るＭＯＳトランジスタのオン抵抗Ｒが大きくなる。 Ｒ＝Ｋ／（ＶＧＳ−ＶＴ）・・・・・・・・・・・・・・・・・・・・・（２） ここで、ＶＧＳはゲートとソースとの間のバイアス電
圧、Ｋは係数である。
【００４３】一般的なトランスファゲートでは、Ｎチャ
ネルＭＯＳトランジスタをＮ型半導体基板内に拡散法等
により形成したＰウェル領域内に形成し、ＰチャネルＭ
ＯＳトランジスタを上記Ｎ型半導体基板内に形成する。
この場合、Ｐウェル領域の不純物濃度がＮ型半導体基板
のそれよりも当然大きくなるために、ＮチャネルＭＯＳ
トランジスタのしきい値のソースとバックゲートとの間
のバイアス電圧ＶＢＳに対する感度がＰチャネルＭＯＳ
トランジスタのそれよりも高くなり、普通は３倍程度高
くなる。
ネルＭＯＳトランジスタをＮ型半導体基板内に拡散法等
により形成したＰウェル領域内に形成し、ＰチャネルＭ
ＯＳトランジスタを上記Ｎ型半導体基板内に形成する。
この場合、Ｐウェル領域の不純物濃度がＮ型半導体基板
のそれよりも当然大きくなるために、ＮチャネルＭＯＳ
トランジスタのしきい値のソースとバックゲートとの間
のバイアス電圧ＶＢＳに対する感度がＰチャネルＭＯＳ
トランジスタのそれよりも高くなり、普通は３倍程度高
くなる。
【００４４】このように、バックゲートバイアス電圧の
効果はＮチャネルＭＯＳトランジスタの方が大きいの
で、通常バックゲートバイアス効果の低減対策は、Ｎチ
ャネルＭＯＳトランジスタに対して行えば十分である。
効果はＮチャネルＭＯＳトランジスタの方が大きいの
で、通常バックゲートバイアス効果の低減対策は、Ｎチ
ャネルＭＯＳトランジスタに対して行えば十分である。
【００４５】本実施の形態では、入力段トランスファゲ
ート１のＮチャネルＭＯＳトランジスタＮ１１のバック
ゲートを入力端子、すなわちソースに接続することによ
り、バックゲート電位はソース電位と常時同一の状態と
なり、ソースとバックゲートとの間のバイアス電圧ＶＢ
Ｓは０Ｖとなる。この結果、ソースとバックゲートとの
間のバイアス電圧ＶＢＳにより定まるしきい値ＶＴも一
定値を保持する。
ート１のＮチャネルＭＯＳトランジスタＮ１１のバック
ゲートを入力端子、すなわちソースに接続することによ
り、バックゲート電位はソース電位と常時同一の状態と
なり、ソースとバックゲートとの間のバイアス電圧ＶＢ
Ｓは０Ｖとなる。この結果、ソースとバックゲートとの
間のバイアス電圧ＶＢＳにより定まるしきい値ＶＴも一
定値を保持する。
【００４６】このアナログスイッチが非選択状態で、す
なわち、ドレイン側の節点Ｘ１が接地電位の状態で、か
つサンプルホールド信号ＳＡが供給されこのトランジス
タＮ１１が導通状態となり、入力ソース及び電源電圧等
の変化があっても、しきい値ＶＴが一定値を保持し、同
時にドレインも接地電位であることにより、上述の過渡
電流は生じない。すなわち、注入電流は発生しない。
なわち、ドレイン側の節点Ｘ１が接地電位の状態で、か
つサンプルホールド信号ＳＡが供給されこのトランジス
タＮ１１が導通状態となり、入力ソース及び電源電圧等
の変化があっても、しきい値ＶＴが一定値を保持し、同
時にドレインも接地電位であることにより、上述の過渡
電流は生じない。すなわち、注入電流は発生しない。
【００４７】また、出力段トランスファゲート２のＮチ
ャネルＭＯＳトランジスタＮ２１のバックゲートを出力
端子、すなわちドレインに接続することにより、バック
ゲート電位はドレイン電位と常時同一の状態となる。
ャネルＭＯＳトランジスタＮ２１のバックゲートを出力
端子、すなわちドレインに接続することにより、バック
ゲート電位はドレイン電位と常時同一の状態となる。
【００４８】このアナログスイッチが非選択状態で、か
つサンプルホールド信号ＳＡが供給されこのトランジス
タＮ２１が導通状態となると、ソースとドレインとがほ
ぼ同一電位となり、また、上述したように、入力側、す
なわちソース側の節点Ｘ１の接地側へのプルダウンによ
りソースは接地電位であるので、ソースとバックゲート
との間のバイアス電圧ＶＢＳは０Ｖに近いほぼ一定電位
となる。この結果、ソースとバックゲートとの間のバイ
アス電圧ＶＢＳにより定まるしきい値ＶＴもほぼ一定値
を保持する。従って、上述の過渡電流は生じない。すな
わち、注入電流は発生しない。
つサンプルホールド信号ＳＡが供給されこのトランジス
タＮ２１が導通状態となると、ソースとドレインとがほ
ぼ同一電位となり、また、上述したように、入力側、す
なわちソース側の節点Ｘ１の接地側へのプルダウンによ
りソースは接地電位であるので、ソースとバックゲート
との間のバイアス電圧ＶＢＳは０Ｖに近いほぼ一定電位
となる。この結果、ソースとバックゲートとの間のバイ
アス電圧ＶＢＳにより定まるしきい値ＶＴもほぼ一定値
を保持する。従って、上述の過渡電流は生じない。すな
わち、注入電流は発生しない。
【００４９】このように、本実施の形態のアナログスイ
ッチは、非選択状態で、入力段及び出力段のトランスフ
ァゲートの段間を接地電位にプルダウンすることに加え
て、入力段及び出力段のトランスファゲートの各Ｎチャ
ネルＭＯＳトランジスタのしきい値ＶＴがほぼ一定に保
持されることにより、本質的に過渡電流の発生が抑圧さ
れるので、注入電流を発生することがない。
ッチは、非選択状態で、入力段及び出力段のトランスフ
ァゲートの段間を接地電位にプルダウンすることに加え
て、入力段及び出力段のトランスファゲートの各Ｎチャ
ネルＭＯＳトランジスタのしきい値ＶＴがほぼ一定に保
持されることにより、本質的に過渡電流の発生が抑圧さ
れるので、注入電流を発生することがない。
【００５０】また、従来各トランスファゲートの非選択
状態の場合の注入電流対策のためのみに必要とした、ト
ランスファゲートの各ＮチャネルＭＯＳトランジスタの
バックゲートの入力と接地電位への切り換え用のトラン
スファゲート及びそれらを制御するインバータは不要と
なる。すなわち、図４における、トランジスタＰ１０
２，Ｎ１０２，Ｐ１０３，Ｎ１０３，Ｎ１０４及びトラ
ンジスタＰ２０２，Ｎ２０２，Ｐ２０３，Ｎ２０３及び
Ｎ２０４等が不要となる。
状態の場合の注入電流対策のためのみに必要とした、ト
ランスファゲートの各ＮチャネルＭＯＳトランジスタの
バックゲートの入力と接地電位への切り換え用のトラン
スファゲート及びそれらを制御するインバータは不要と
なる。すなわち、図４における、トランジスタＰ１０
２，Ｎ１０２，Ｐ１０３，Ｎ１０３，Ｎ１０４及びトラ
ンジスタＰ２０２，Ｎ２０２，Ｐ２０３，Ｎ２０３及び
Ｎ２０４等が不要となる。
【００５１】次に本発明の第２の実施の形態について説
明する。
明する。
【００５２】第１の実施の形態のアナログスイッチを複
数個用いて構成したサンプルホールド回路を含む本実施
の形態の逐次比較型のＡ／Ｄコンバータの一例をブロッ
クで示す図３を参照すると、この図で示す本実施の形態
のＡ／Ｄコンバータは、Ｎ個の入力アナログ信号の１つ
を選択してサンプルホールドしサンプルホールド信号Ｓ
Ｈを出力するサンプルホールド回路１０と、入力したサ
ンプルホールド信号ＳＨをＡ／Ｄ変換して、Ｍビットの
ディジタル信号を出力するＡ／Ｄコンバータ部６とを備
える。
数個用いて構成したサンプルホールド回路を含む本実施
の形態の逐次比較型のＡ／Ｄコンバータの一例をブロッ
クで示す図３を参照すると、この図で示す本実施の形態
のＡ／Ｄコンバータは、Ｎ個の入力アナログ信号の１つ
を選択してサンプルホールドしサンプルホールド信号Ｓ
Ｈを出力するサンプルホールド回路１０と、入力したサ
ンプルホールド信号ＳＨをＡ／Ｄ変換して、Ｍビットの
ディジタル信号を出力するＡ／Ｄコンバータ部６とを備
える。
【００５３】サンプルホールド回路１０は、Ｎ個の入力
アナログ信号の各々に対応する第１の実施の形態のＮ個
のアナログスイッチ１１，１２，・・・１Ｎとサンプル
ホールド用のコンデンサＣ１１とを備える。
アナログ信号の各々に対応する第１の実施の形態のＮ個
のアナログスイッチ１１，１２，・・・１Ｎとサンプル
ホールド用のコンデンサＣ１１とを備える。
【００５４】Ａ／Ｄコンバータ部６は、サンプルホール
ド信号ＳＨとＤ／Ａコンバータの出力電圧ＡＣとを比較
するコンパレータ６１と、コンパレータ６１の比較結果
信号を格納する逐次比較用のＭビットのレジスタ６２
と、レジスタ６２の各ビットの供給を受けＤ／Ａ変換し
出力電圧ＡＣを出力するＭビットのＤ／Ａコンバータ６
３と、Ｄ／Ａ変換用の基準電圧を供給する基準電圧源６
４と、レジスタ６２の各ビット値をラッチしＭビットの
並列信号を出力する出力ラッチ回路６５と、レジスタ６
２等各回路の動作に必要なクロックＣＫを供給するクロ
ック発生回路６６とを備える。
ド信号ＳＨとＤ／Ａコンバータの出力電圧ＡＣとを比較
するコンパレータ６１と、コンパレータ６１の比較結果
信号を格納する逐次比較用のＭビットのレジスタ６２
と、レジスタ６２の各ビットの供給を受けＤ／Ａ変換し
出力電圧ＡＣを出力するＭビットのＤ／Ａコンバータ６
３と、Ｄ／Ａ変換用の基準電圧を供給する基準電圧源６
４と、レジスタ６２の各ビット値をラッチしＭビットの
並列信号を出力する出力ラッチ回路６５と、レジスタ６
２等各回路の動作に必要なクロックＣＫを供給するクロ
ック発生回路６６とを備える。
【００５５】Ａ／Ｄコンバータ部６は、逐次比較型とし
てよく知られたものであるので、本発明に関連する部分
以外については詳細説明を省略する。
てよく知られたものであるので、本発明に関連する部分
以外については詳細説明を省略する。
【００５６】次に、図１及び図３を参照して本実施の形
態の動作について本発明に関連するアナログスイッチを
重点に説明すると、まず、サンプルホールド回路１０
は、Ｎ個の入力信号のうち選択した入力（ここでは説明
の便宜上ＩＮ１とする）ＩＮ１対応のアナログスイッチ
１１に対するセレクト信号Ｓ１がＨレベルとなり、アナ
ログスイッチ１１に入力する。第１の実施の形態で説明
したように、アナログスイッチ１１はセレクト信号Ｓ１
のＨレベルに応答して選択状態となり、インバータ４の
出力ＰＤがＬレベルとなるので、トランジスタＮ３１が
オフ状態となり、節点Ｘ１は接地電位から切り離されオ
ープン状態となる。この状態でサンプリング信号ＳＡが
Ｈレベルになると、サンプル期間Ｔｓとなり、トランス
ファゲート１及び２のトランジスタＮ１１，Ｎ２１及び
Ｐ１１，Ｐ２１はオン状態となり、これらトランスファ
ゲート１，２はそれぞれ導通状態となるので、入力信号
ＩＮ１が通過しコンデンサＣ１１に供給される。
態の動作について本発明に関連するアナログスイッチを
重点に説明すると、まず、サンプルホールド回路１０
は、Ｎ個の入力信号のうち選択した入力（ここでは説明
の便宜上ＩＮ１とする）ＩＮ１対応のアナログスイッチ
１１に対するセレクト信号Ｓ１がＨレベルとなり、アナ
ログスイッチ１１に入力する。第１の実施の形態で説明
したように、アナログスイッチ１１はセレクト信号Ｓ１
のＨレベルに応答して選択状態となり、インバータ４の
出力ＰＤがＬレベルとなるので、トランジスタＮ３１が
オフ状態となり、節点Ｘ１は接地電位から切り離されオ
ープン状態となる。この状態でサンプリング信号ＳＡが
Ｈレベルになると、サンプル期間Ｔｓとなり、トランス
ファゲート１及び２のトランジスタＮ１１，Ｎ２１及び
Ｐ１１，Ｐ２１はオン状態となり、これらトランスファ
ゲート１，２はそれぞれ導通状態となるので、入力信号
ＩＮ１が通過しコンデンサＣ１１に供給される。
【００５７】次に、サンプリング信号ＳＡがＬレベルに
なると、ホールド期間Ｔｈとなり、トランスファゲート
１及び２のトランジスタＮ１１，Ｎ２１及びＰ１１，Ｐ
２１はオフ状態となり、これらトランスファゲート１，
２はそれぞれ遮断状態となるので、入力信号ＩＮ１は切
り離され、サンプル期間Ｔｓの間にコンデンサＣ１１に
保持された電圧を保持し、サンプルホールド信号ＳＨと
して出力する。
なると、ホールド期間Ｔｈとなり、トランスファゲート
１及び２のトランジスタＮ１１，Ｎ２１及びＰ１１，Ｐ
２１はオフ状態となり、これらトランスファゲート１，
２はそれぞれ遮断状態となるので、入力信号ＩＮ１は切
り離され、サンプル期間Ｔｓの間にコンデンサＣ１１に
保持された電圧を保持し、サンプルホールド信号ＳＨと
して出力する。
【００５８】一方、非選択の入力ＩＮ２，・・・ＩＮＮ
対応のアナログスイッチ１２，・・・１Ｎに対するセレ
クト信号Ｓ２，・・・ＳＮはＬレベルであり、このセレ
クト信号Ｓ２，・・・ＳＮのＬレベルに応答してこれら
アナログスイッチ１２，・・・１Ｎは、非選択状態とな
る。これにより、これらアナログスイッチ１２，・・・
１Ｎのインバータ４の出力ＰＤがＨレベルとなるので、
トランジスタＮ３１がオン状態となり、節点Ｘ１は接地
電位にプルダウン状態となる。
対応のアナログスイッチ１２，・・・１Ｎに対するセレ
クト信号Ｓ２，・・・ＳＮはＬレベルであり、このセレ
クト信号Ｓ２，・・・ＳＮのＬレベルに応答してこれら
アナログスイッチ１２，・・・１Ｎは、非選択状態とな
る。これにより、これらアナログスイッチ１２，・・・
１Ｎのインバータ４の出力ＰＤがＨレベルとなるので、
トランジスタＮ３１がオン状態となり、節点Ｘ１は接地
電位にプルダウン状態となる。
【００５９】この状態で、サンプリング信号ＳＡがＨレ
ベルになり、トランスファゲート１及び２が導通状態に
なっても、トランスファゲート１の出力の節点Ｘ１が接
地電位となっているので、入力信号ＩＮ２，・・・ＩＮ
Ｎはトランスファゲート２を経由して出力されることは
ない。さらに、トランスファゲート１及び２が導通状態
の時、トランジスタＮ１１，Ｎ２１のしきい値ＶＴは一
定値を保持することにより入力信号や電源等の変動が生
じても過渡電流による注入電流は生じることがない。従
って、選択状態のアナログスイッチ１１のサンプルホー
ルド信号ＳＨに影響を与えることはない。
ベルになり、トランスファゲート１及び２が導通状態に
なっても、トランスファゲート１の出力の節点Ｘ１が接
地電位となっているので、入力信号ＩＮ２，・・・ＩＮ
Ｎはトランスファゲート２を経由して出力されることは
ない。さらに、トランスファゲート１及び２が導通状態
の時、トランジスタＮ１１，Ｎ２１のしきい値ＶＴは一
定値を保持することにより入力信号や電源等の変動が生
じても過渡電流による注入電流は生じることがない。従
って、選択状態のアナログスイッチ１１のサンプルホー
ルド信号ＳＨに影響を与えることはない。
【００６０】Ａ／Ｄコンバータ部６のコンパレータ６１
は、サンプルホールド信号ＳＨとＤ／Ａコンバータ６３
の出力電圧ＡＣとを比較し、比較結果信号ＣＨを出力
し、逐次比較用のレジスタ６２に供給する。レジスタ６
２はクロックＣＫ毎に動作し、各ビット毎の比較結果信
号を取り込み保持する。この動作は良く知られているい
るように、Ｍビットの出力ディジタル信号に対応するＭ
ビットのレジスタ６２の最上位ビット（ＭＳＢ）である
第Ｍビットから最下位ビット（ＬＳＢ）である第１ビッ
トへと順次行う。
は、サンプルホールド信号ＳＨとＤ／Ａコンバータ６３
の出力電圧ＡＣとを比較し、比較結果信号ＣＨを出力
し、逐次比較用のレジスタ６２に供給する。レジスタ６
２はクロックＣＫ毎に動作し、各ビット毎の比較結果信
号を取り込み保持する。この動作は良く知られているい
るように、Ｍビットの出力ディジタル信号に対応するＭ
ビットのレジスタ６２の最上位ビット（ＭＳＢ）である
第Ｍビットから最下位ビット（ＬＳＢ）である第１ビッ
トへと順次行う。
【００６１】まず、コンパレータ６１はＤ／Ａコンバー
タ６３の第Ｍビットに”１”を設定し、その時の出力電
圧ＡＣｍとサンプルホールド信号ＳＨとを比較する。こ
のとき出力電圧ＡＣｍは被変換アナログ電圧であるサン
プルホールド信号ＳＨの最大値ＳＨｆの１／２に設定す
る。サンプルホールド信号ＳＨ＞ＡＣｍならば比較結果
信号ＣＨはＨレベルであり、第Ｍビットを”１”のまま
とする。サンプルホールド信号ＳＨ＜ＡＣｍならば比較
結果信号ＣＨはＬレベルであり、第Ｍビットを”０”に
設定する。その後順次Ｍ−１ビット以下の比較動作を行
い、ＬＳＢである第１ビットまでのディジタル値Ｄを求
める。
タ６３の第Ｍビットに”１”を設定し、その時の出力電
圧ＡＣｍとサンプルホールド信号ＳＨとを比較する。こ
のとき出力電圧ＡＣｍは被変換アナログ電圧であるサン
プルホールド信号ＳＨの最大値ＳＨｆの１／２に設定す
る。サンプルホールド信号ＳＨ＞ＡＣｍならば比較結果
信号ＣＨはＨレベルであり、第Ｍビットを”１”のまま
とする。サンプルホールド信号ＳＨ＜ＡＣｍならば比較
結果信号ＣＨはＬレベルであり、第Ｍビットを”０”に
設定する。その後順次Ｍ−１ビット以下の比較動作を行
い、ＬＳＢである第１ビットまでのディジタル値Ｄを求
める。
【００６２】ディジタル値Ｄは出力ラッチ回路６５を経
由して外部に出力する。
由して外部に出力する。
【００６３】
【発明の効果】以上説明したように、本発明のアナログ
スイッチ及びこれを用いたＡ／Ｄコンバータは、入力段
のトランスファゲートが、ソースを上記入力端にドレイ
ンを上記出力端にそれぞれ接続し、ゲートに第１の制御
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを第１のＭＯＳトランジ
スタのドレインにそれぞれ接続し、ゲートに上記第１の
制御信号の反転信号である第２の制御信号の供給を受け
る第２の導電型の第２のＭＯＳトランスタとを備え、こ
の第２のＭＯＳトランスタのバックゲートが常時ソース
電位と同一であるためソースとバックゲートとの間のバ
イアス電圧が常に０Ｖであるため、しきい値電圧も一定
となるので、入力信号や電源電圧変動等に起因する過渡
電流、すなわち電流注入の発生を効果的に抑制できると
ともに、従来必要としていた電流注入対策用のトランジ
スタを削減できるという効果がある。
スイッチ及びこれを用いたＡ／Ｄコンバータは、入力段
のトランスファゲートが、ソースを上記入力端にドレイ
ンを上記出力端にそれぞれ接続し、ゲートに第１の制御
信号の供給を受ける第１の導電型の第１のＭＯＳトラン
ジスタと、ソースとバックゲートを前記第１のＭＯＳト
ランジスタのソースにドレインを第１のＭＯＳトランジ
スタのドレインにそれぞれ接続し、ゲートに上記第１の
制御信号の反転信号である第２の制御信号の供給を受け
る第２の導電型の第２のＭＯＳトランスタとを備え、こ
の第２のＭＯＳトランスタのバックゲートが常時ソース
電位と同一であるためソースとバックゲートとの間のバ
イアス電圧が常に０Ｖであるため、しきい値電圧も一定
となるので、入力信号や電源電圧変動等に起因する過渡
電流、すなわち電流注入の発生を効果的に抑制できると
ともに、従来必要としていた電流注入対策用のトランジ
スタを削減できるという効果がある。
【図１】本発明のアナログスイッチの一実施の形態を示
すブロック図である。
すブロック図である。
【図２】本実施の形態のアナログスイッチにおける動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】本発明のアナログスイッチに関わる第２の実施
の形態のＡ／Ｄコンバータの一例を示すブロック図であ
る。
の形態のＡ／Ｄコンバータの一例を示すブロック図であ
る。
【図４】従来のアナログスイッチの一例を示すブロック
図である。
図である。
１，２，１００，２００ トランスファゲート
６ Ａ／Ｄコンバータ部
１０ サンプルホールド回路
１１，１２，・・・１Ｎ アナログスイッチ
６１ コンパレータ
６２ レジスタ
６３ Ｄ／Ａコンバータ
６４ 基準電圧源
６５ 出力ラッチ回路
６６ クロック発生回路
４，５，６００ インバータ
Ｐ１１，Ｐ２１，Ｐ４１，Ｐ５１，Ｐ１０１，Ｐ１０
２，Ｐ１０３，Ｐ２０１，Ｐ２０２，Ｐ２０３，Ｐ６０
１，Ｎ１１，Ｎ２１，Ｎ３１，Ｎ４１，Ｎ５１，Ｎ１０
１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ２０１，Ｎ２０
２，Ｎ２０３，Ｎ２０４，Ｎ６０１ トランジスタ Ｃ１１ コンデンサ
２，Ｐ１０３，Ｐ２０１，Ｐ２０２，Ｐ２０３，Ｐ６０
１，Ｎ１１，Ｎ２１，Ｎ３１，Ｎ４１，Ｎ５１，Ｎ１０
１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ２０１，Ｎ２０
２，Ｎ２０３，Ｎ２０４，Ｎ６０１ トランジスタ Ｃ１１ コンデンサ
Claims (5)
- 【請求項１】 入力端に入力信号の供給を受ける第１の
トランスファゲートと、この第１のトランスファゲート
の出力端に入力端が接続された第２のトランスファゲー
トと、スイッチ制御信号の供給に応答して前記第１のト
ランスファゲートの出力端と前記第２のトランスファゲ
ートの入力端との共通接続点を接地電位にプルダウンす
るスイッチ手段とを備えるアナログスイッチにおいて、 前記第１のトランスファゲートが、ソースを前記入力端
にドレインを前記出力端にそれぞれ接続し、ゲートに第
１の制御信号の供給を受ける第１の導電型の第１のＭＯ
Ｓトランジスタと、 ソースとバックゲートを前記第１のＭＯＳトランジスタ
のソースにドレインを前記第１のＭＯＳトランジスタの
ドレインにそれぞれ接続し、ゲートに前記第１の制御信
号の反転信号である第２の制御信号の供給を受ける第２
の導電型の第２のＭＯＳトランスタとを備え、 前記第２のトランスファゲートが、ソースを前記入力端
にドレインを前記出力端にそれぞれ接続し、ゲートに前
記第１の制御信号の供給を受ける第１の導電型の第３の
ＭＯＳトランジスタと、 ソースを前記第３のＭＯＳトランジスタのソースにドレ
インを前記第３のＭＯＳトランジスタのドレインにそれ
ぞれ接続し、ゲートに前記第２の制御信号の供給を受け
る第２の導電型の第４のＭＯＳトランスタとを備え、前記スイッチ手段が、ドレインを前記第１のトランスフ
ァゲートの出力端と前記第２のトランスファゲートの入
力端との共通接続点にソースを接地電位にそれぞれ接続
し、ゲートに前記スイッチ制御信号の供給を受ける第２
の導電型の第５のＭＯＳトランジスタを備え、 前記スイッチ制御信号の第１のレベルに応答して前記ス
イッチ手段を遮断して前記共通接続点を前記第１のトラ
ンスファゲートの出力端の電位とする選択状態とし、 前記第１の制御信号の第１のレベルに応答して前記第１
及び第２のトランスファゲートが導通し、第２のレベル
に応答して前記第１及び第２のトランスファゲートが遮
断し、 前記スイッチ制御信号の第２のレベルに応答して前記ス
イッチ手段を導通して前記共通接続点を接地電位とする
非選択状態と することを特徴とするアナログスイッチ。 - 【請求項２】 前記第２のトランスファゲートの前記第
４のＭＯＳトランジスタのバックゲートが、この第４の
ＭＯＳトランジスタのドレインに接続されていることを
特徴とする請求項１記載のアナログスイッチ。 - 【請求項３】 前記第１の導電型の第１及び第３のＭＯ
ＳトランジスタがＰチャネルＭＯＳトランジスタであ
り、前記第２の導電型の第２及び第４のＭＯＳトランジ
スタがＮチャネルＭＯＳトランジスタであることを特徴
とする請求項１記載のアナログスイッチ。 - 【請求項４】 Ｎ（Ｎは正の整数）個の入力アナログ信
号の１つを選択してサンプルホールドしサンプルホール
ド信号を出力するサンプルホールド回路と、入力した前
記サンプルホールド信号をＡ／Ｄ変換してＭ（Ｍは正の
整数）ビットのディジタル信号を出力するＡ／Ｄコンバ
ータ部とを備えるＡ／Ｄコンバータにおいて、 前記サンプルホールド回路が、各々の出力端が共通接続
されたＮ個のアナログスイッチと、 一端が前記共通接続された出力端に他端が接地され前記
一端から前記サンプルホールド信号を出力するサンプル
ホールド用のコンデンサとを備え、 前記アナログスイッチの各々が、入力端に入力信号の供
給を受ける第１のトランスファゲートと、この第１のト
ランスファゲートの出力端に入力端が接続された第２の
トランスファゲートと、選択信号の供給を受け前記第１
のトランスファゲートの出力端と前記第２のトランスフ
ァゲートの入力端との共通接続点を接地電位にプルダウ
ンするスイッチ回路とを備え、 前記第１のトランスファゲートが、ソースを前記入力端
にドレインを前記出力端にそれぞれ接続し、ゲートに第
１のサンプリング信号の供給を受ける第１の導電型の第
１のＭＯＳトランジスタと、ソースとバックゲートを前
記第１のＭＯＳトランジスタのソースにドレインを前記
第１のＭＯＳトランジスタのドレインにそれぞれ接続
し、ゲートに前記第１のサンプリング信号の反転信号で
ある第２のサンプリング信号の供給を受ける第２の導電
型の第２のＭＯＳトランスタとを備え、 前記第２のトランスファゲートが、ソースを前記入力端
にドレインを前記出力端にそれぞれ接続し、ゲートに前
記第１のサンプリング信号の供給を受ける第１の導電型
の第３のＭＯＳトランジスタと、ソースを前記第３のＭ
ＯＳトランジスタのソースにドレインを前記第３のＭＯ
Ｓトランジスタのドレインにそれぞれ接続し、ゲートに
前記第２のサンプリング信号の供給を受ける第２の導電
型の第４のＭＯＳトランスタとを備え、 Ｎ個のアナログスイッチのうちの１つが、前記選択信号
の第１のレベルに応答して前記スイッチ回路を遮断状態
とすることにより当該アナログスイッチを選択状態と
し、他のＮ−１つが前記選択信号の第２のレベルに応答
して前記スイッチ回路を導通状態とすることにより当該
アナログスイッチを非選択状態とし、 前記選択状態のアナログスイッチが、前記サンプリング
信号の第１のレベルに応答して前記第１及び第２のトラ
ンスファゲートが導通してサンプリング動作状態とな
り、第２のレベルに応答して前記第１及び第２のトラン
スファゲートが遮断してホールド状態となることによ
り、前記サンプリング信号を出力することを特徴とする
Ａ／Ｄコンバータ。 - 【請求項５】 前記Ａ／Ｄコンバータ部が、前記サンプ
ルホールド信号と後述のＤ／Ａコンバータの出力電圧と
を比較し比較結果信号を出力するコンパレータと、 前記コンパレータからの前記比較結果信号を逐次格納す
る逐次比較用のＭビットのレジスタと、 前記レジスタの各ビットの値を受けＤ／Ａ変換し出力電
圧を出力するＭビットの前記Ｄ／Ａコンバータと、 Ｄ／Ａ変換用の基準電圧を供給する基準電圧源と、 前記レジスタの各ビット値をラッチしＭビットの並列信
号を出力する出力ラッチ回路と、 動作用のクロック信号を供給するクロック発生回路とを
備えることを特徴とする請求項５記載のＡ／Ｄコンバー
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30560499A JP3376977B2 (ja) | 1999-10-27 | 1999-10-27 | アナログスイッチ及びこれを用いたａ／ｄコンバータ |
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