JPH11317657A

JPH11317657A - トランスミッション・ゲート回路

Info

Publication number: JPH11317657A
Application number: JP10123554A
Authority: JP
Inventors: Hiroshi Mobara; 原宏茂
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-05-06
Filing date: 1998-05-06
Publication date: 1999-11-16
Also published as: US6194952B1

Abstract

(57)【要約】【課題】バスラインから、動作停止状態のトランスミ
ッション・ゲート回路内の寄生ダイオードを介して基板
側に不要な電流が流れていた。【解決手段】回路１０１において電源端子１０が接地
されて動作停止状態にある場合であって、回路３により
バスラインＢＬに高電位が転送されたとき、トランジス
タＰ１のソース、バックゲートＮｗ、トランジスタＰ２
を介してノード１００に高電位が伝達されるが、ＮＡＮ
Ｄ回路ＮＡ１からは常時ノード１００に等しいレベルの
制御信号ＶＧＰが出力されてトランジスタＰ１のゲート
に与えられてオフするので、端子Ｂから端子Ａ、あるい
は端子ＢからバックゲートＮｗへの電流経路が遮断され
て、無駄な電流の消費が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるトランスミッション・ゲート回路に関し、特にボ
ディ効果による抵抗値の変動を補償する機能を備えたも
のに関する。

【０００２】

【従来の技術】コンピュータや制御装置等の電子機器
は、内部に複数の回路ボードを有しており、各回路ボー
ドは共通のバスラインに接続されている。このような場
合、各回路ボードはそれぞれ内部にトランスミッション
・ゲート回路を有し、このトランスミッション・ゲート
回路を介して共通バスラインに接続されている。これに
より、各回路ボードはトランスミッション・ゲート回路
を介してバスラインとの間で信号を授受することで、各
回路ボード間における信号の送受信を行っている。

【０００３】図２１に、バスラインＢＬに接続された従
来のトランスミッション・ゲート回路２及び３の構成を
示す。ここで、それぞれのトランスミッション・ゲート
回路２及び３にはそれぞれ回路ボードが接続されおり、
トランスミッション・ゲート回路２及び３とバスライン
ＢＬとを介して相互に信号を送受信することができるも
のとする。

【０００４】また、特に指定が無い限りＮＭＯＳトラン
ジスタのバックゲートは接地電位にバイアスされている
ものとする。

【０００５】トランスミッション・ゲート回路２及び３
はいずれもＣＭＯＳ構成によるものであり、相補型スイ
ッチとして動作する。このため、接地電圧Ｖssから電源
電圧Ｖccまで使用電圧範囲の全てに渡ってオン抵抗を小
さくすることができる。トランスミッション・ゲート回
路３は、最も基本的な構成を備えたアナログスイッチで
あり、Ｎチャネル形ＭＯＳトランジスタＨＮ１とＰチャ
ネル形ＭＯＳトランジスタＨＰ１とを有し、一端が入力
端子ＩＮ２に接続され、他端が出力端子ＯＵＴ２に接続
されており、トランジスタＨＮ１のゲートにはイネーブ
ル信号／ＥＮ２がインバータＩＮＶ４及びＩＮＶ３に入
力されて生成された信号が与えられ、トランジスタＨＰ
１のゲートにはインバータＩＮＶ４から出力された信号
が与えられる。ここで、入力端子ＩＮ２及び出力端子Ｏ
ＵＴ２はそれぞれ入出力端子として機能するため、信号
が図示されていない回路からバスラインＢＬへ転送され
る場合に限らず、バスラインＢＬから信号を与えられて
図示されていない回路に転送される場合にも用いられ
る。また、トランジスタＨＮ１のバックゲートは接地さ
れ、トランジスタＨＰ１のバックゲートは電源電圧Ｖcc
端子に接続されている。そして、イネーブル信号／ＥＮ
２がハイレベルのとき、トランスミッション・ゲート回
路３がオンし、入力端子ＩＮ２と出力端子ＯＵＴ２との
間が導通し、ロウレベルのときハイインピーダンス状態
になる。

【０００６】トランスミッション・ゲート回路２は、電
源電圧Ｖcc端子又は接地端子と、電源端子１０との間を
切り換えるスイッチＳＷを有し、電源端子１０に電源電
圧Ｖcc端子が接続されたとき動作状態になる。このとき
は、インバータＩＮＶ１及びＩＮＶ２とトランジスタＰ
３の電源側の端子に電源電圧Ｖccが供給される。電源端
子１０に接地端子が接続されたときは、回路２に電源電
圧Ｖccが供給されず、動作停止状態になる。

【０００７】このトランスミッション・ゲート回路２
は、一端が入力端子ＩＮ１に接続された端子Ａに接続さ
れ、他端がバスラインＢＬに接続されている出力端子Ｏ
ＵＴ１に接続された端子Ｂに接続されたＰチャネル形Ｍ
ＯＳトランジスタＰ１及びＮチャネル形ＭＯＳトランジ
スタＮ１から成るアナログスイッチに加えて、ボディ効
果補償回路を備えている。Ｐチャネル形ＭＯＳトランジ
スタＰ１のボディ効果補償回路として、Ｐチャネル形Ｍ
ＯＳトランジスタＰ１Ｐ及びＮチャネル形ＭＯＳトラン
ジスタＮ１Ｐから成るスイッチと、Ｐチャネル形ＭＯＳ
トランジスタＰ２Ｐ及びＮチャネル形ＭＯＳトランジス
タＮ２Ｐから成るスイッチと、動作停止時における電源
端子１０への接続に用いられるトランジスタＰ３とを有
している。トランジスタＰ１Ｐ及びＮ１Ｐから成るスイ
ッチの一端は端子Ａに接続され、他端はトランジスタＰ
１のバックゲートＮｗに接続されており、トランジスタ
Ｐ２Ｐ及びＮ２Ｐから成るスイッチの一端はトランジス
タＰ１のバックゲートＮｗに接続され、他端は端子Ｂに
接続されている。さらに、トランジスタＰ３は、一端が
バックゲートＮｗに接続され、他端が電源端子１０に接
続されている。

【０００８】同様に、Ｎチャネル形ＭＯＳトランジスタ
Ｎ１のボディ効果補償回路として、Ｎチャネル形ＭＯＳ
トランジスタＮ１Ｎ及びＰチャネル形ＭＯＳトランジス
タＰ１Ｎから成るスイッチと、Ｎチャネル形ＭＯＳトラ
ンジスタＮ２Ｎ及びＰチャネル形ＭＯＳトランジスタＰ
２Ｎから成るスイッチと、動作停止時に接地端子へ接続
するためのＮチャネル形ＭＯＳトランジスタＮ２とを有
している。トランジスタＰ１Ｎ及びＮ１Ｎから成るスイ
ッチの一端は端子Ａに接続され、他端はトランジスタＮ
１のバックゲートＰｗに接続されており、トランジスタ
Ｐ２Ｎ及びＮ２Ｎから成るスイッチの一端はトランジス
タＮ１のバックゲートＰｗに接続され、他端は端子Ｂに
接続されている。トランジスタＮ２の一端はトランジス
タＮ１のバックゲートＰｗに接続され、他端は接地され
ている。

【０００９】スイッチＳＷにより電源端子１０に電源電
圧Ｖcc端子が接続され、トランスミッション・ゲート回
路２が動作状態にある場合は、以下のように動作する。
イネーブル信号／ＥＮ１がハイレベルのとき、インバー
タＩＮＶ１で反転された信号ＥＮ１がトランジスタＰ
１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎのゲートに入力さ
れてオンし、インバータＩＮＶ１及びＩＮＶ２を介して
信号／ＥＮ１がトランジスタＮ１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ
１Ｎ、Ｎ２Ｎのゲートに入力されてオンする。これによ
り、端子Ａと端子Ｂとの間が導通する。また、トランジ
スタＰ３及びＮ２は共にオフする。

【００１０】ここで、トランジスタＰ１Ｐ、Ｎ１Ｐおよ
びＰ２Ｐ、Ｎ２Ｐがオンすることで、トランジスタＰ１
のソースとバックゲートＮｗとが短絡され、トランジス
タＰ１に関するボディ効果が補償される。トランジスタ
Ｐ１Ｎ、Ｎ１ＮおよびＰ２Ｎ、Ｎ２Ｎがオンすること
で、トランジスタＮ１のソースとバックゲートＰｗとが
短絡されて、トランジスタＮ１に関するボディ効果が補
償される。

【００１１】イネーブル信号／ＥＮ１がロウレベルのと
きは、トランジスタＰ１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ
２Ｎ及び、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２Ｎ、Ｎ１が共
にオフし、端子Ａと端子Ｂとの間はハイインピーダンス
状態になる。さらに、バックゲートＮｗ及びＰｗがフロ
ーティング状態にならないように、トランジスタＰ３及
びＮ２がオンする。トランジスタＰ３によりバックゲー
トＮｗが電源電圧Ｖcc端子に接続され、トランジスタＮ
２によりバックゲートＰｗが接地される。

【００１２】ここで、トランスミッション・ゲート回路
２のようなＣＭＯＳ構造では、様々な個所にｐｎ接合に
よる寄生ダイオードが存在する。図２２に、半導体基板
１上に形成されたＣＭＯＳ構造によるトランジスタ回路
の断面構造を示す。この構造はいわゆるトリプルウェル
構造と称されるもので、Ｐ型半導体基板１の表面部分に
深いＮウェルＤＮＷが形成され、その内部にＰウェルＤ
ＰＷが形成され、ＮウェルＤＮＷと隣接してＰウェルＰ
Ｗが形成され、その内部にＮウェルＮＷが形成されてい
る。深いＮウェルＤＮＷの表面にＮ型拡散層ＮＤ３及び
ＮＤ４が形成され、回路２が動作状態にある時には電源
端子１０よリ電源電圧Ｖccがバイアスされる。Ｐウェル
ＰＷの表面にＰ型拡散層ＰＤ１３及びＰＤ１４が形成さ
れ接地電位にバイアスされる。

【００１３】ＰウェルＤＰＷの表面部分には、Ｎ型拡散
層ＮＤ１及びＮＤ２、ゲート酸化膜ＧＯ１、ゲート電極
Ｇ１を有するＮチャネル形ＭＯＳトランジスタが形成さ
れたＮＭＯＳ領域が存在し、さらにＮチャネル形ＭＯＳ
トランジスタのバックゲートＰｗとしてＰ型拡散層ＰＤ
１及びＰＤ２が形成されており、端子Ｖｄｐｗを介して
動作状態にある時には所定の電圧レベルにバイアスされ
る。ＮウェルＮＷの表面部分には、Ｐ型拡散層ＰＤ１１
及びＰＤ１２、ゲート酸化膜ＧＯ２、ゲート電極Ｇ２を
有するＰチャネル形ＭＯＳトランジスタが形成されたＰ
ＭＯＳ領域が存在し、さらにＰチャネル形ＭＯＳトラン
ジスタのバックゲートＮｗとしてＮ型拡散層ＮＤ１１及
びＮＤ１２が形成されており、端子Ｖｎｗを介して動作
状態にある時には所定の電圧レベルにバイアスされる。

【００１４】本構造により、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのバックゲート電位をそれぞれ独立
に設定できる。

【００１５】図２２に示されたように、Ｐチャネル形Ｍ
ＯＳトランジスタのソース、ドレインとなるＰ型拡散層
ＰＤ１１、ＰＤ１２とバックゲートＮｗとして形成され
たＮ型拡散層ＮＤ１１、ＮＤ１２との間には、寄生ダイ
オードＤＰが存在する。このため、図２２に示されたト
ランスミッション・ゲート回路２では、Ｐチャネル形Ｍ
ＯＳトランジスタＰ１の一方の端子とバックゲートＮｗ
との間、さらにＰチャネル形ＭＯＳトランジスタＰ３の
一方の端子とバックゲートＮｗとの間に寄生ダイオード
ＤＰがそれぞれ存在する。

【００１６】このような寄生ダイオードＤＰの存在によ
り、トランスミッション・ゲート回路２が動作停止状態
にあり、共通のバスラインＢＬに出力端子ＯＵＴ２が接
続された他のトランスミッション・ゲート回路３が動作
状態にあり、バスラインＢＬにハイレベルの信号が転送
されたときに、次のような問題が発生していた。

【００１７】トランスミッション・ゲート回路２は動作
停止状態にあり、スイッチＳＷは接地端子と電源端子１
０とを接続した状態にある。トランスミッション・ゲー
ト回路３において、イネーブル信号／ＥＮ２がハイレベ
ルになると動作状態となる。入力端子ＩＮ２に電源電圧
Ｖccレベルの信号が入力されると、電源電圧Ｖccに等し
い信号が出力端子ＯＵＴ２を介してバスラインＢＬ上に
出力される。

【００１８】一方、トランスミッション・ゲート回路２
において、トランジスタＰ１のドレインとバックゲート
Ｎｗとの間に寄生するダイオードＤＰのビルトイン電位
をＶｆとすると、電源電圧Ｖccが電位Ｖｆよりも高い場
合にはダイオードＤＰが順方向にバイアスされる。この
ため、バスラインＢＬ上の電源電圧Ｖccは、出力端子Ｏ
ＵＴ１、トランジスタＰ１のドレイン、トランジスタＰ
１の寄生ダイオードＤＰ、バックゲートＮｗを介して半
導体基板に無駄な電流が流れることになる。さらに、ト
ランジスタＰ３と接地電位にされた端子１０の間の寄生
ダイオードを介して接地電位に無駄な電流が流れること
になる。また、信号ＶＧＰも接地電位になるためにＰＭ
ＯＳＰ１がオンして、端子Ｂと端子Ａが導通し、端子
Ｂから端子Ａへ電流が流れることになる。

【００１９】このような電流は、トランスミッション・
ゲート回路２にＰチャネル形ＭＯＳトランジスタが存在
することにより発生する。そこで、図２４に示されたト
ランスミッション・ゲート回路４のように、Ｎチャネル
形ＭＯＳトランジスタＮ１のみで構成し、このトランジ
スタＮ１のボディ効果補償回路としてトランジスタＮ１
Ｎ及びＮ２Ｎを設けることが考えられる。

【００２０】しかし、このようなＮチャネル形ＭＯＳト
ランジスタＮ１のみで信号を伝達するトランスミッショ
ン・ゲート回路４では、端子Ａの接地電圧Ｖssをバスラ
インＢＬに伝達することは可能であるが、電源電圧Ｖcc
を降下することなく伝えることはできない。即ち、トラ
ンジスタＮ１の閾値電圧Ｖthn 分だけ降下した電圧Ｖcc
−Ｖthn しかバスラインＢＬに出力することはできな
い。また、出力すべき信号の電圧が電源電圧Ｖccに近づ
くにつれてトランジスタＮ１の抵抗が大きくなり、応答
性が低下し信号遅延が生じる。

【００２１】なお、図２１の回路における問題点は、電
源電圧Ｖcc端子又は接地端子と、電源端子１０との間を
切り替えるスイッチＳＷにおいて、電源端子１０が接地
電位に接続される場合に生じることとして説明した。

【００２２】しかし、スイッチとして電源電圧Ｖcc端子
又はオープン端子と、電源端子１０との間を切り替える
スイッチを用いた場合にも同様の問題が生じる。下記に
説明する。

【００２３】電源端子１０が接地電位に接続される形で
の動作停止状態の場合にはバスラインから接地電位に向
かって定常的な電流が流れる場合があった。電源端子１
０がオープンに接続される形での動作停止状態の場合に
はバスラインからオープン端子に向かって、オープン端
子に存在する容量成分を充電する電流が流れる。従っ
て、バスラインを駆動する回路３からみればバスライン
上の余計な容量負荷となってしまう。すなわち、バスラ
インの信号の変化スピードを遅くする形で悪影響となっ
て現れる。

【００２４】

【発明が解決しようとする課題】以上のように、従来の
トランスミッション・ゲート回路では、複数のトランス
ミッション・ゲート回路が共通のバスラインに接続され
ている場合、少なくとも一つのトランスミッション・ゲ
ート回路が動作を停止している場合、他のトランスミッ
ション・ゲート回路がバスラインに接地電圧Ｖssよりも
高い信号を出力した場合、動作停止状態にあるトランス
ミッション・ゲート回路の寄生ダイオードを介して電流
が流れて無駄な電力が消費されるという問題があった。

【００２５】また、このような電流の発生を防止するた
めＰチャネル形ＭＯＳトランジスタを用いずにトランス
ミッション・ゲート回路を構成すると、接地電圧Ｖssか
ら電源電圧Ｖccまでフルスイングする信号を出力するこ
とができなくなるという問題があった。

【００２６】本発明は上記事情に鑑み、バスライン上に
接地電圧よりも高い電圧の信号が出力されているとき
に、動作を停止しているトランスミッション・ゲート回
路においてバスラインから寄生ダイオードを介して基板
側に不要な電流が流れることを防止すると共に、使用電
圧範囲内においてフルスイングする信号の出力が可能な
トランスミッション・ゲート回路を提供することを目的
とする。

【００２７】

【課題を解決するための手段】本発明のトランスミッシ
ョン・ゲート回路は、電源端子に電源電圧と、接地電位
又は略接地電位となるオープン端子電位とを切り換えて
供給するスイッチと、第１の端子と第２の端子との間に
一方の端子と他方の端子とをそれぞれ接続され、ゲート
に第１の制御信号を入力されるＰチャネル型の第１のＭ
ＯＳトランジスタと、前記電源端子に電源電圧が供給さ
れかつ前記第１のトランジスタが導通であるとき、この
第１のトランジスタのソースとバックゲートとの間に一
方の端子と他方の端子とをそれぞれ接続され、ソースと
バックゲートとを短絡するゲートに第１の制御信号を入
力される短絡用のＰチャネル型の第２のＭＯＳトランジ
スタと、前記電源端子に電源電圧が供給されかつ前記第
１のトランジスタが非導通であるとき、この第１のトラ
ンジスタのバックゲートを電源端子に接続するために、
一端が前記第１のトランジスタのバックゲートに接続さ
れ、他端とバックゲートが第１のノードに接続されゲー
トに第２の制御信号を入力される電源端子接続用のＰチ
ャネル型の第３のＭＯＳトランジスタとを含むボディ効
果補償回路と、前記第１のノードにカソードが接続され
前記電源端子にアノードが接続されたダイオードと、前
記第１のノードに接続され、第３の制御信号が入力さ
れ、前記スイッチの切リ替え状態に応じて前記第１のノ
ードの電位又は接地電位を前記第１の制御信号として出
力する第１の制御回路と、前記第１のノードまたは前記
電源端子に接続され、前記第１の制御信号に応じて、前
記第１のノードの電位または前記電源端子の電位と、接
地電位を前記第２の制御信号として出力する第２の制御
回路とを備えたことを特徴とする。

【００２８】ここで前記第１の制御回路は、前記切り替
えスイッチにより電源端子に電源電圧又はオープン端子
電位が供給されている時は、前記第３の制御信号に応じ
て前記第１のノードの電位又は接地電位を前記第１の制
御信号として出力し、第１のＭＯＳトランジスタと第２
のＭＯＳトランジスタをオン・オフ制御し、前記第２の
制御回路は、前記切り替えスイッチにより電源端子に電
源電圧が供給されている時は、前記第１の制御信号に応
じて前記第１のノードの電位または前記電源端子の電位
と、接地電位を前記第２の制御信号として出力し、第３
のＭＯＳトランジスタをオン・オフ制御し、前記切り替
えスイッチにより電源端子に接地電位又はオープン端子
電位が供給されている時は、前記第３のＭＯＳトランジ
スタをオン状態にして前記第１のトランジスタのバック
ゲートの電位と第１のノードと前記第１の制御信号を同
電位にして、前記第１のトランジスタと第２のＭＯＳト
ランジスタのゲートに供給しオフ状態とするものであっ
てもよい。

【００２９】または前記第１の制御回路は、一方の端子
には前記第３の制御信号が入力され、他方の入力端子に
は前記切り替えスイッチを介して電源電位または接地電
位又はオープン端子電位が入力され、電源端子には前記
第１のノードが接続され、出力を第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタのゲートに供給する第
１の論理ゲートを備え、前記切り替えスイッチが接地電
位又はオープン端子電位に切り替えられているとき、前
記第１のＭＯＳトランジスタのバックゲート電位を、前
記第１の論理ゲートの出力に供給し、前記第２の制御回
路は、前記第１の論理ゲートの出力が入力され、電源端
子には前記第１のノードまたは前記電源端子が接続さ
れ、出力を第３のＭＯＳトランジスタのゲートに供給す
る第２の論理ゲートを備え、前記切り替えスイッチが接
地電位又はオープン端子電位に切り替えられていると
き、接地電位を前記第２の制御回路の出力に供給するも
のであってもよい。

【００３０】あるいは、前記第１の制御回路はＮＡＮＤ
ゲートであり、前記第２の制御回路はインバータであっ
てもよい。

【００３１】前記第１の制御回路は、複数の入力端子に
は複数の制御信号が入力され、電源端子には前記第１の
ノードが接続され、出力を第１のＭＯＳトランジスタと
第２のＭＯＳトランジスタのゲートに供給する第１の論
理回路を備え、一端が前記第１のノードと接続され、他
端が前記第１の論理回路の出力と接続され、ゲートが前
記切り替えスイッチを介して電源電位又は接地電位又は
オープン端子電位に接続され、前記切り替えスイッチが
接地電位又はオープン端子電位に切り替えられていると
き、前記第３のＭＯＳトランジスタを経由して前記第１
のノードに伝達された前記第１のトランジスタのバック
ゲート電位を前記第１の論理回路の出力に伝達するＰチ
ャネル型の第４のＭＯＳトランジスタと、接地電位と前
記第１の論理回路の出力との間に設けられ、ゲートが前
記切り替えスイッチを介して電源電位又は接地電位又は
オープン端子電位に接続され、前記切り替えスイッチが
接地電位又はオープン端子電位に切り替えられていると
き、接地電位と前記出力とを分離するＮチャネル型の第
５のＭＯＳトランジスタとを備えてもよい。

【００３２】また、前記第１の制御回路は、入力端子に
は制御信号が入力され、電源端子には前記切り替えスイ
ッチを介して電源電位が供給され、出力を第４の論理ゲ
ートに供給する第３の論理ゲートと、入力端子には前記
出力が入力され、電源端子には前記第１のノードが接続
され、出力を前記第１のＭＯＳトランジスタと第２のＭ
ＯＳトランジスタのゲートに供給する第４の論理ゲート
を備え、前記切り替えスイッチが接地電位又はオープン
端子電位に切り替えられているとき、前記第３のＭＯＳ
トランジスタを経由して前記第１のノードに伝達された
前記第１のトランジスタのバックゲート電位を前記第４
の論理ゲートの出力に供給するものであってもよい。

【００３３】前記第３の論理ゲート及び第４の論理ゲー
トは、インバータであってもよい。前記第１の制御回路
は、複数の入力端子には複数の制御信号が入力され、電
源端子には前記第１のノードが接続され、出力を前記第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタの
ゲートに供給する第２の論理回路と、入力端子に任意の
制御信号が入力され、電源端子には前記切り替えスイッ
チを介して電源電位又は接地電位又はオープン端子電位
が接続され、出力を前記第２の論理回路の入力端子に前
記制御信号として供給するインバータとを備え、前記切
り替えスイッチが接地電位又はオープン端子電位に切り
替えられているとき、前記第３のＭＯＳトランジスタを
経由して前記第１のノードに伝達された前記第１のトラ
ンジスタのバックゲート電位を前記第２の論理回路の出
力に供給するものであってもよい。

【００３４】前記第１の制御回路は、複数の入力端子に
は複数の制御信号が入力され、電源端子には前記第１の
ノードが接続され、出力を第１のＭＯＳトランジスタと
第２のＭＯＳトランジスタのゲートに供給する第３の論
理回路と、入力端子に任意の制御信号又はオープン端子
電位が入力され、電源端子には前記切り替えスイッチを
介して電源電位又は接地電位が接続されたインバータ
と、一端が前記第１のノードと接続され、他端が前記第
３の論理回路の出力と接続され、ゲートが前記インバー
タの出力に接続されたＰチャネル型の第６のＭＯＳトラ
ンジスタと、接地電位と前記第３の論理回路の出力との
間に設けられ、ゲートが前記インバータの出力に接続さ
れたＮチャネル型の第７のＭＯＳトランジスタとを備
え、前記切り替えスイッチが接地電位又はオープン端子
電位に切り替えられているとき、前記第３のＭＯＳトラ
ンジスタを経由して前記第１のノードに伝達された前記
第１のトランジスタのバックゲート電位を前記第３の論
理回路の出力に伝達するとともに、接地電位と前記出力
とを分離するものであってもよい。

【００３５】また、本発明のトランスミッション・ゲー
ト回路は、電源端子に電源電圧と、接地電位又は略接地
電位となるオープン端子電位とを切り換えて供給するス
イッチと、第１の端子と第２の端子との間に一方の端子
と他方の端子とをそれぞれ接続され、ゲートに第１の制
御信号を入力されるＰチャネル型の第１のＭＯＳトラン
ジスタと、前記電源端子に電源電圧が供給されかつ前記
第１のトランジスタが導通であるとき、この第１のトラ
ンジスタのソースとバックゲートとの間に一方の端子と
他方の端子とをそれぞれ接続され、ソースとバックゲー
トとを短絡するゲートに第１の制御信号を入力される短
絡用のＰチャネル型の第２のＭＯＳトランジスタと、前
記電源端子に電源電圧が供給されかつ前記第１のトラン
ジスタが非導通であるとき、この第１のトランジスタの
バックゲートを電源端子に接続するために、一端が前記
第１のトランジスタのバックゲートに接続され、他端と
バックゲートが第１のノードに接続されゲートに第２の
制御信号を入力される電源端子接続用のＰチャネル型の
第３のＭＯＳトランジスタとを含むボディ効果補償回路
と、前記第１のノードにカソードが接続され前記電源端
子にアノードが接続されたダイオードと、前記電源端子
に接続され、一つ又は複数の入力端子には制御信号が入
力され、電源端子には前記切り替えスイッチを介して電
源電位又は接地電位又はオープン端子電位が接続され、
出力を前記第２の制御信号として第３のＭＯＳトランジ
スタのゲートに供給する第３の制御回路と、入力端子に
は前記第３の制御回路の出力が接続され、電源端子には
前記第１のノードが接続され、出力を前記第１の制御信
号として第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタのゲートに供給する第４の制御回路と、前記切
り替えスイッチにより電源端子に接地電位又はオープン
端子電位が供給されている時は、前記第３のＭＯＳトラ
ンジスタをオン状態にして前記第１のトランジスタのバ
ックゲートの電位と第１のノードと前記第１の制御信号
を同電位にして、前記第１のトランジスタと第２のＭＯ
Ｓトランジスタのゲートに供給しオフ状態とすることを
特徴とする。

【００３６】ここで前記第３の制御回路は、前記切り替
えスイッチにより電源端子に電源電圧が供給されている
時は、前記一つ又は複数の制御信号に応じた電位を前記
第２の制御信号として出力し、第３のＭＯＳトランジス
タをオン・オフ制御し、前記第４の制御回路は、前記切
り替えスイッチにより電源端子に電源電圧又はオープン
端子電位が供給されている時は、前記第２の制御信号に
応じた電位を前記第１の制御信号として出力し、第１の
ＭＯＳトランジスタと第２のＭＯＳトランジスタとをオ
ン・オフ制御し、前記切り替えスイッチにより電源端子
に接地電位又はオープン端子電位が供給されている時
は、前記第３のＭＯＳトランジスタをオン状態にして前
記第１のトランジスタのバックゲートの電位と第１のノ
ードと前記第１の制御信号を同電位にして、前記第１の
トランジスタと第２のＭＯＳトランジスタのゲートに供
給しオフ状態とするものであってもよい。

【００３７】前記ダイオードは、ゲート、及び、ドレイ
ン又はソースの一方が前記第１のノードに接続され、ド
レイン又はソースの他方が前記電源端子に接続され、バ
ックゲートが前記第１のノードに接続されたＭＯＳトラ
ンジスタであってもよい。

【００３８】前記ダイオードは、エミッタが前記第１の
ノードに接続され、コレクタが前記電源端子に接続さ
れ、ベースが前記第１のノードに接続されたｎｐｎバイ
ポーラ・トランジスタであってもよい。

【００３９】前記ダイオードは、ドレイン又はソースの
一方が前記第１のノードに接続され、ドレイン又はソー
スの他方が前記電源端子に接続され、バックゲートが前
記第１のノードに接続されたＰチャネル型の第８のＭＯ
Ｓトランジスタで構成され、前記第８のＭＯＳトランジ
スタのゲートに対し、前記切り替えスイッチにより電源
端子に接地電位又はオープン端子電位が供給されている
時は前記第１のノードの電位を供給し、前記切り替えス
イッチにより電源電位が供給されている時は接地電位を
供給するバイアス回路を備えてもよい。

【００４０】前記バイアス回路は、入力端子に電源端子
が接続され、電源端子に前記第１のノードが接続され、
出力が前記第８のＭＯＳトランジスタのゲートに接続さ
れたインバータであってもよい。

【００４１】前記ボディ効果補償回路は、前記第２のＭ
ＯＳトランジスタに対し、Ｎチャネル型の第９のＭＯＳ
トランジスタを並列接続し、前記第１のＭＯＳトランジ
スタのゲートに前記第２の制御信号を接続したＣＭＯＳ
トランスミッション・ゲートを含むものであってもよ
い。

【００４２】本発明のトランスミッション・ゲート回路
は、第１の端子と第２の端子との間に一方の端子と他方
の端子とをそれぞれ接続され、ゲートに第２の制御信号
を入力され、Ｐチャネル型の前記第１のＭＯＳトランジ
スタと並列接続されるＮチャネル型の第１０のＭＯＳト
ランジスタと、前記電源端子に電源電圧が供給されかつ
前記第１０のトランジスタが導通であるとき、この第１
０のトランジスタのソースとバックゲートとの間に一方
の端子と他方の端子とをそれぞれ接続され、ソースとバ
ックゲートとを短絡する、ゲートに第２の制御信号を入
力される短絡用のＮチャネル型の第１１のＭＯＳトラン
ジスタと、前記第１０のＭＯＳトランジスタに対し並列
接続され、バックゲートが前記第１のＭＯＳトランジス
タのバックゲートに接続され、ゲートに前記第１の制御
信号を接続したＰチャネル型の第１２のＭＯＳトランジ
スタと、前記電源端子に電源電圧が供給されかつ前記第
１０のトランジスタが非導通であるとき、この第１０の
トランジスタのバックゲートを接地電位に接続するため
に、一端が前記第１０のトランジスタのバックゲートに
接続され、他端とバックゲートが接地電位に接続され、
ゲートに第１の制御信号を入力される接地電位接続用の
Ｎチャネル型の第１２のＭＯＳトランジスタとを含むボ
ディ効果補償回路と、を有することを特徴とする。

【００４３】

【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。以下に述べる各々の実施
の形態は、ボディ効果補償機能のみならずパワーオフ・
トレラント機能を備え、即ち、バスライン上に接地電圧
より高い電圧が存在する場合に、電源ノードを接地電位
又は略接地電位となるオープン端子電位にされて動作停
止状態にあるトランスミッション・ゲート回路内の寄生
ダイオードを介して基板側に不要な電流が流れるのを防
止する機能を備える。さらに、使用電圧範囲内の電位を
電圧降下を起こすことなく伝達することが可能な点に特
徴がある。

【００４４】図１に、第１の実施の形態によるトランス
ミッション・ゲート回路の構成を示す。バスラインＢＬ
には、二つのトランスミッション・ゲート回路１０１及
び３の出力端子ＯＵＴ１及びＯＵＴ２がそれぞれ接続さ
れている。トランスミッション・ゲート回路３は、図２
１に示された回路３と同一であり、説明を省略する。ト
ランスミッション・ゲート回路１０１は本実施の形態に
係わるものであり、図２１に示されたトランスミッショ
ン・ゲート回路２におけるトランジスタＰ１及びＮ１か
ら成るアナログ・スイッチと、トランジスタＰ１Ｐ、Ｎ
１Ｐ、Ｐ２Ｐ、Ｎ２Ｐ、Ｐ２から成るトランジスタＰ１
のボディ効果補償回路と、トランジスタＰ１Ｎ、Ｎ１
Ｎ、Ｐ２Ｎ、Ｎ２Ｎ、Ｎ２から成るトランジスタＮ１の
ボディ効果補償回路と、電源端子１０を接地端子又は電
源電圧Ｖcc端子に接続するスイッチＳＷとを備え、さら
に、パワーオフ・トレラント機能を有する回路として、
Ｐチャネル形ＭＯＳトランジスタＰ２、ダイオードＤＤ
１、ＮＡＮＤ回路ＮＡ１、インバータＩＮＶ５を備えて
いる。ここで、ボディ効果補償回路のトランジスタＰ２
は、図２１におけるトランジスタＰ３に替わるものであ
り、後述するような動作によりダイオードＤＤ１、ＮＡ
ＮＤ回路ＮＡ１、インバータＩＮＶ５と共にパワーオフ
トレラント機能をもたらす。図２１に示された要素と同
一のものには、同一の番号が付されている。

【００４５】ダイオードＤＤ１は、電源端子１０にアノ
ードが接続され、カソードがノード１００に接続されて
おり、ノード１００はＮＡＮＤ回路ＮＡ１及びインバー
タＩＮＶ５の電源端子に接続されている。ＮＡＮＤ回路
ＮＡ１の一方の入力端子には電源端子１０が接続され、
他方の入力端子にはイネーブル信号／ＥＮが入力され
る。ＮＡＮＤ回路ＮＡ１の出力端子はインバータＩＮＶ
５の入力端子に接続され、インバータＩＮＶ５の出力端
子は制御信号ＶＧＮを出力してトランジスタＰ２、Ｎ
１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２Ｎのゲートに与え
る。トランジスタＰ２の一方の端子はノード１００に接
続され、他方の端子はトランジスタＰ１のバックゲート
Ｎｗに接続されている。また、ＮＡＮＤ回路ＮＡ１の出
力端子からはイネーブル信号／ＥＮの極性が反転された
制御信号ＶＧＰが出力され、トランジスタＰ１、Ｐ１
Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎ、Ｎ２のゲートに入力され
る。

【００４６】このような本実施の形態によるトランスミ
ッション・ゲート回路１０１の動作について説明する。
スイッチＳＷにより電源端子１０に電源電圧Ｖccが供給
され、トランスミッション・ゲート回路１０１が動作状
態にあるときは、以下のようである。

【００４７】先ず、電源端子１０、ダイオードＤＤ１及
びノード１００を介してＮＡＮＤ回路ＮＡ１及びインバ
ータＩＮＶ５に電源電圧Ｖcc−Ｖf が供給され動作状態
になる。ここで、電圧Ｖf はダイオードＤＤ１のｐｎ接
合ビルトイン電位である。ハイレベルのイネーブル信号
／ＥＮがＮＡＮＤ回路ＮＡ１の一方の入力端子に入力さ
れ、他方の入力端子に電源電圧Ｖccが入力され、ロウレ
ベルの制御信号ＶＧＰが出力される。これにより、トラ
ンジスタＰ１、Ｐ１Ｐ、Ｐ２Ｐ，Ｐ１Ｎ、Ｐ２Ｎがオン
し、トランジスタＮ２がオフする。さらに、インバータ
ＩＮＶ５からハイレベルの制御信号ＶＧＮが出力され、
トランジスタＰ２がオフし、トランジスタＮ１、Ｎ１
Ｎ、Ｎ２Ｎ、Ｎ１Ｐ、Ｎ２Ｐがオンする。

【００４８】トランジスタＰ１及びＮ１がオンすること
で、トランスミッション・ゲート回路１０１の入力端子
Ａと出力端子Ｂとの間が導通する。さらに、ボディ効果
補償回路としてのＰ１Ｐ及びＮ１Ｐ、Ｐ２Ｐ及びＮ２Ｐ
がオンしてトランジスタＰ１のソース側とバックゲート
Ｎｗとが短絡され、Ｎ１Ｎ及びＰ１Ｎ、Ｎ２Ｎ及びＰ２
ＮがオンしてトランジスタＮ１のソース側とバックゲー
トＰｗとが短絡されて、ボディ効果が補償される。

【００４９】トランスミッション・ゲート回路１０１が
動作状態であり、かつイネーブル信号／ＥＮがロウレベ
ルであるときは、ハイレベルの制御信号ＶＧＰ及びロウ
レベルの制御信号ＶＧＮが生成される。トランジスタＰ
１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎ及びＮ１、Ｎ１
Ｎ、Ｎ２Ｎ、Ｎ１Ｐ、Ｎ２Ｐが共にオフし、入力端子Ａ
と出力端子Ｂとの間がハイインピーダンス状態になる。
トランジスタＰ２はオンし、バックゲートＮｗがノード
１００、ダイオードＤＤ１を介して電源端子１０に接続
され、さらにトランジスタＮ２がオンして、バックゲー
トＰｗが接地され、バックゲートＮｗ及びＰｗがフロー
ティング状態になることが防止される。

【００５０】ここで、制御信号ＶＧＰ及びＶＧＮがハイ
レベルになるときは、いずれもＶcc−Ｖf である。よっ
て、このような電圧Ｖcc−Ｖf がＰチャネル形ＭＯＳト
ランジスタのゲートに与えられた場合は、電源電圧Ｖcc
を与えられたときと異なり完全にオフしない様にみえ
る。例えば、イネーブル信号／ＥＮがロウレベルのとき
には、制御信号ＶＧＰは電圧Ｖcc−Ｖf になり、端子Ａ
又は端子Ｂの一方の電圧Ｖccが印加された場合には、ト
ランジスタＰ１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎはい
ずれも完全にオフしない様にみえる。しかし、このこと
はトランスミッション・ゲート回路１０１の動作に支障
を与えないことを以下に述べる。ここでは端子Ｂに電圧
Ｖccが印加され、端子Ａに接地電位Ｖssが印加された場
合を考える。

【００５１】（ａ）トランジスタＰ１についてトランジスタＰ１のゲート・ソース間電圧は、Ｖcc−Ｖ
f からＶccを差し引いた値、即ち−Ｖf である。よっ
て、Ｐチャネル形ＭＯＳトランジスタの閾値電圧をＶth
p とした場合、｜Ｖthp ｜＞＞Ｖf よりトランジスタＰ
１は完全にオフすると考えてよい。何故なら、Ｐチャネ
ル形ＭＯＳトランジスタのバックゲートＮｗから接地端
子への電流経路はリーク電流が流れる経路以外に存在し
ないので、この場合の電圧Ｖf は通常にｐｎ接合におけ
る電位差として用いる０．６Ｖといった高い電圧ではな
く、十分に０に近い小さい値であるからである。

【００５２】（ｂ）トランジスタＰ１Ｐを経由する端
子Ａへの電流パスについてバスラインＢＬから端子Ｂに印加された電圧Ｖccは、ト
ランジスタＰ１の寄生ダイオードＤＰを介してバックゲ
ートＮｗに伝達されるので、この部分の電位はＶcc−Ｖ
f となる。トランジスタＰ１Ｐにおいて、ソースが電位
の高いＮウエルＮｗに接続された状態となるので、ゲー
ト・ソース間電圧は（Ｖcc−Ｖf ）−（Ｖcc−Ｖf ）、
即ち０Ｖとなり、トランジスタＰ１Ｐは完全にオフす
る。

【００５３】（ｃ）トランジスタＰ２を経由する接地
電位への電流パスについてトランジスタＰ２はゲートに接地電圧Ｖssと等しい制御
信号ＶＧＮが入力されるのでオンしており、バックゲー
トＮｗの電圧はダイオードＤＤ１のカソード側のノード
１００に伝達される。また、ＮＡＮＤ回路ＮＡ１の一方
の入力端子にハイレベルＶccのイネーブル信号／ＥＮを
入力されて出力端子からハイレベル（Ｖcc−Ｖf ）の信
号が出力されてインバータＩＮＶ５に入力されている。
このため、インバータＩＮＶ５内のＰチャネル形ＭＯＳ
トランジスタは、ゲートにハイレベル（Ｖcc−Ｖf ）の
信号が入力され、ソースにノード１００の電圧（Ｖss−
Ｖf ）を入力され、ゲート・ソース間の電位差が０とな
りオフする。よって、ノード１００接地電圧端子との間
に電流経路は存在しない。

【００５４】（ｄ）トランジスタＰ１Ｎを経由する端
子Ａへの電流パスについてトランジスタＰ１Ｎは、一方の端子が接続された端子Ａ
と、他方の端子が接続されたバックゲートＰｗとが共に
接地電圧Ｖssレベルにあり、ソース、ドレインが共に等
しい電圧にある。さらに、ゲートにはＶcc−Ｖf レベル
の制御信号ＶＧＰが入力されるので完全にオフ状態にあ
り、電流経路を形成することはない。

【００５５】（ｅ）トランジスタＰ２Ｎを経由する接
地電位への電流パスについてトランジスタＰ２Ｎは、ゲートに制御信号ＶＧＰの電圧
Ｖcc−Ｖf が入力され、ソースにバスラインＢＬの電圧
Ｖccが入力されるので、ゲート・ソース間電圧が−Ｖf
となる。｜Ｖthp ｜＞＞Ｖf より、トランジスタＰ２Ｎ
は完全にオフすると考えてよい。従って、トランジスタ
Ｐ２ＮからトランジスタＮ２を経由しての接地電位への
電流パスはない。

【００５６】以上のように、端子Ｂから接地電圧Ｖss端
子、電源端子１０、又は端子Ａに向かって流れる電流経
路は存在しない。

【００５７】次に、トランスミッション・ゲート回路１
０１が動作を停止しており、かつ共通のバスラインＢＬ
に接続された他のトランスミッション・ゲート回路３に
よってＶccレベルの信号がバスラインＢＬに出力されて
いるときの動作について述べる。スイッチＳＷにおい
て、電源端子１０が接地端子に接続されて、電源電圧Ｖ
ccが供給されなくなる。これにより、ノード１００の電
位は電源電圧Ｖccレベルにならず、ＮＡＮＤ回路ＮＡ１
とインバータＩＮＶ５には電源電圧Ｖccが供給されな
い。

【００５８】バスラインＢＬに電源電圧Ｖccレベルの信
号が出力されると、この信号が端子Ｂに印加され、トラ
ンジスタＰ１のソース側とバックゲートＮｗとの間に寄
生するダイオードＤＰが順方向にバイアスされてＶcc−
Ｖf の電位がバックゲートＮｗに伝達される。また、イ
ンバータＩＮＶ５からは後述するようにロウレベルの制
御信号ＶＧＮが出力されてトランジスタＰ２のゲートに
与えられている。このトランジスタＰ２のソース側に、
バックゲートＮｗを介してＶcc−Ｖf レベルが印加され
るのでオンし、トランジスタＰ２を介してＶcc−Ｖf の
レベルがノード１００に伝達される。ノード１００がＶ
cc−Ｖf レベルになっても電源端子１０は接地されてお
り、ダイオードＤＤ１が逆方向にバイアスされるので電
源端子１０には電流が流れず、無駄な電流の消費が防止
される。

【００５９】また、ノード１００の電位がＶcc−Ｖf レ
ベルになるので、ＮＡＮＤ回路ＮＡ１及びインバータＩ
ＮＶ５の電源端子にはこのＶcc−Ｖf レベルが電源電圧
Ｖccの替わりに印加される。ＮＡＮＤ回路ＮＡ１の一方
の入力端子には電源端子１０よりロウレベル（接地レベ
ル）の信号が入力されているので、イネーブル信号／Ｅ
Ｎのレベルにかかわらず、ＮＡＮＤ回路ＮＡ１からはノ
ード１００の電位であるＶcc−Ｖf レベルの制御信号Ｖ
ＧＰが出力される。この制御信号ＶＧＰがトランジスタ
Ｐ１のゲートに入力され、｜Ｖthp ｜＞＞Ｖf よりトラ
ンジスタＰ１は完全にオフする。また、制御信号ＶＧＰ
がトランジスタＰ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎのゲー
トにも入力されて全てオフし、トランジスタＮ２はオン
してバックゲートＰｗを接地する。

【００６０】従来の場合のように、トランジスタＰ１の
ゲート電位がロウレベルのままであると、端子Ｂ側にバ
スラインＢＬを介して高い電位が印加されるとオンして
無駄な電流が流れる。しかし、本実施の形態ではバスラ
インＢＬの高電位が端子Ｂ、バックゲートＮｗ、トラン
ジスタＰ２、ノード１００、ＮＡＮＤ回路ＮＡ１を介し
てトランジスタＰ１のゲート電位に印加されてＰＭＯＳ
トランジスタＰ１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎを
オフすることで、無駄な電流が流れる経路が形成されず
消費電力が低減される。

【００６１】また、インバータＩＮＶ５には電源電位と
してノード１００のＶcc−Ｖf レベルが電源電圧として
供給され、ＮＡＮＤ回路ＮＡ１から出力された制御信号
ＶＧＰがハイレベルとして与えられ、接地電圧Ｖssに等
しいロウレベルの制御信号ＶＧＮが出力される。この信
号ＶＧＮがトランジスタＰ２のゲートに与えられて上述
のようにオンする。さらに、接地レベルの信号ＶＧＮ
が、トランジスタＮ１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２
Ｎのゲートに与えられてこれらのトランジスタはオフす
る。

【００６２】よって、トランジスタＰ１、Ｐ１Ｐ、Ｐ２
Ｐ、Ｐ１Ｎ、Ｐ２Ｎにおいてドレイン・ソース間電流の
みならず寄生ダイオードＤＰを介するソース・バックゲ
ートＮｗ間電流も定常的に流れることが防止される。

【００６３】さらに、上述のようにトランジスタＮ１、
Ｎ１Ｐ、Ｎ２Ｐ及びＮ２Ｎ、Ｎ１Ｎもオフするので、端
子Ｂから端子Ａとの間の電流経路、接地端子へ流れ込む
電流経路、接地されている電源端子１０へ流れ込む電流
経路は全てオフ状態にあるので、無駄な電流の消費が防
止される。

【００６４】ここで、図１におけるＮＡＮＤ回路ＮＡ１
は、図２（ａ）に示されたように二つの信号ＩＮＡ及び
ＩＮＢを入力されて信号ＯＵＴを出力する素子として表
現することができる。このＮＡＮＤ回路ＮＡ１の具体的
な構成は、例えば図２（ｂ）又は（ｃ）に示されたよう
である。図２（ｂ）の構成では、電源端子１００と出力
端子ＯＵＴとの間にＰチャネル形ＭＯＳトランジスタＰ
１０１及びＰ１０２のソース、ドレインが並列に接続さ
れ、ゲートにはそれぞれ信号ＩＮＡ、ＩＮＢが入力され
る。出力端子ＯＵＴと接地端子との間には、Ｎチャネル
形ＭＯＳトランジスタＮ１０１及びＮ１０２のドレイ
ン、ソースが直列に接続されており、ゲートにはそれぞ
れ信号ＩＮＡ、ＩＮＢが入力される。図２（ｃ）の構成
では、トランジスタＮ１０１とトランジスタＮ１０２の
ゲートに入力される信号が入れ替わり、それぞれ信号Ｉ
ＮＢ、ＩＮＡが入力される点が相違する。

【００６５】また、図１におけるインバータＩＮＶ５は
図２（ｄ）に示されるように、信号ＩＮを入力されて信
号ＯＵＴを出力するものとして表現される。このインバ
ータＩＮＶ５の具体的な構成は、例えば図２（ｅ）に示
されたようであり、電源端子１００と接地端子との間に
Ｐチャネル形ＭＯＳトランジスタＰ１０３のソース、ド
レインとＮチャネル形ＭＯＳトランジスタＮ１０３のド
レイン、ソースが直列に接続され、ゲートに共に信号Ｉ
Ｎを入力され、ドレインから信号ＯＵＴを出力する。

【００６６】また、図１におけるダイオードＤＤ１は図
３（ａ）に示されたようにシンボル化されて表現され
る。このダイオードＤＤ１として、例えば図３（ｂ）〜
（ｅ）に示されたような構成を持つ素子を用いることが
できる。図３（ｂ）に示されたダイオードは、電源端子
１０にソースが接続され、ノード１００にゲート及びド
レインとバックゲートとが接続されたＰチャネル形ＭＯ
ＳトランジスタＰ４で構成され、図３（ｃ）に示された
ダイオードは端子１０にソースが接続され、ノード１０
０にドレイン及びバックゲートが接続され、ゲートに制
御信号ＶＧＰを入力されるＰチャネル形ＭＯＳトランジ
スタＰ４で構成されている。図３（ｄ）に示されたダイ
オードは、端子１０にエミッタが接続され、ベース及び
コレクタがノード１００に接続されたＰＮＰ型バイポー
ラトランジスタで構成され、図３（ｅ）に示されたダイ
オードは端子１０にエミッタが接続され、ノード１００
にコレクタが接続され、ベースに制御信号ＶＧＰを入力
される。

【００６７】本発明の第２の実施の形態によるトランス
ミッション・ゲート回路は、図４に示されたような構成
を備えている。上記第１の実施の形態と比較し、インバ
ータＩＮＶ５の電源端子がノード１００ではなく電源端
子１０に直接接続されている点のみが相違する。本実施
の形態では、電源端子１０が接地されて動作停止状態に
ある場合、制御信号ＶＧＮは制御信号ＶＧＰのレベルに
かかわらず常時接地電圧Ｖssになる。このため、常にト
ランジスタＮ１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２Ｎがオ
フし、トランジスタＰ２がオンすることになる。信号Ｖ
ＧＰの振るまいは上記第１の実施の形態と同様に動作す
る。従って、本実施の形態は上記第１の実施の形態と同
様に動作する。但し、電源端子１０が電源電圧Ｖcc端子
に接続されて動作状態にある場合は、上記第１の実施の
形態とは異なり、インバータＩＮＶ５は接地電圧Ｖssか
ら電源電圧Ｖccまでフルスイングすることができる。

【００６８】ところで、上記第１の形態では、制御信号
ＶＧＰ及びＶＧＮのそれぞれのハイレベルは、Ｖcc−Ｖ
f である。しかし、回路が正常に動作し電源端子１０に
電源電圧Ｖccが供給されるような場合には、信号ＶＧＰ
及びＶＧＮは接地電圧Ｖssから電源電圧Ｖccまでフルス
イングすることが望ましい。そこで、ダイオードＤＤ１
の替わりに図３（ｆ）に示されるような回路を用いても
よい。この回路は、入力端子が電源端子１０に接続さ
れ、電源端子がノード１００に接続されたインバータＩ
ＮＶａと、電源端子１０にソースを接続され、ゲートが
インバータＩＮＶａの出力端子に接続され、ドレイン及
びバックゲートがノード１００に接続されたＰチャネル
形ＭＯＳトランジスタＰ４とを備えている。

【００６９】この図３（ｆ）に示された回路１１を、第
１の実施の形態におけるダイオードＤＤ１に置き換えた
ものが本発明の第３の実施の形態に相当し、その構成を
図５に示す。電源端子１０が電源電圧Ｖcc端子に接続さ
れている場合、インバータＩＮＶａの出力端子２００か
らは接地電圧Ｖssレベルの信号が出力される。この信号
がＰチャネル形ＭＯＳトランジスタＰ４のゲートに入力
されてオンし、ノード１００は電源電圧Ｖccとほぼ等し
いレベルになる。この結果、ダイオードＤＤ１により電
圧降下が生じる上記第１、第２の実施の形態と異なり、
ＮＡＮＤ回路ＮＡ１からは接地電圧Ｖssから電源電圧Ｖ
ccまでフルスイングする制御信号ＶＧＰが出力される。
また上記第３の実施形態ではインバータＩＮＶ５からも
接地電位から電源電圧Ｖccまでフルスイングする制御信
号ＶＧＮが出力される。

【００７０】電源端子１０が接地電圧Ｖss端子に接続さ
れている場合、インバータＩＮＶａを構成するＮチャネ
ル形ＭＯＳトランジスタがオフし、Ｐチャネル形ＭＯＳ
トランジスタがオンする。よって、ノード１００の高電
位がインバータＩＮＶａの出力端子２００に伝達され、
トランジスタＰ４がオフする。よって、回路１１の替わ
りにダイオードＤＤ１を用いた上記第１及び第２の実施
の形態と同様に動作し、無駄な電流を流す経路の形成が
防止される。

【００７１】本発明の第４の実施の形態について、図６
を用いて説明する。上記第１〜第３の実施の形態では、
イネーブル信号／ＥＮと電源端子１０の電位とを入力さ
れる２入力ＮＡＮＤ回路ＮＡ１を用いている。これに対
し、本実施の形態ではＮＡＮＤ回路ＮＡ１の替わりにＮ
本のイネーブル信号／ＥＮ１〜／ＥＮＮ（Ｎは２以上の
整数）を入力される論理回路ＬＣ１と、Ｎチャネル形Ｍ
ＯＳトランジスタＮ３と、Ｐチャネル形ＭＯＳトランジ
スタＰ３とを用いる点が相違する。

【００７２】論理回路ＬＣ１は、電源側の端子がノード
１００に接続され、接地側の端子がＮチャネル形ＭＯＳ
トランジスタＮ３のドレイン、ソースを介して接地電圧
Ｖss端子に接続され、出力端子から制御信号ＶＧＰを出
力する。また、ノード１００にはＰチャネル形ＭＯＳト
ランジスタＰ３のソースが接続され、ドレインが論理回
路ＬＣ１の出力端子に接続されている。トランジスタＰ
３及びＮ３のゲートは、電源端子１０に接続されてい
る。

【００７３】電源端子１０に電源電圧Ｖccが供給されて
回路が動作状態にあるときは、インバータＩＮＶａ及び
トランジスタＰ４から成る回路１１により、ノード１０
０が電源電圧Ｖccレベルに等しくなる。これにより、論
理回路ＬＣ１には電源電圧Ｖccが供給され、さらにトラ
ンジスタＮ３のゲートにＶccレベルが印加されてオンす
ることで、接地側の端子が接地される。トランジスタＰ
３はゲートに電圧Ｖccを印加されてオフする。論理回路
ＬＣ１が動作状態になり、イネーブル信号ＥＮ１〜ＥＮ
Ｎに応じた制御信号ＶＧＰが出力され、トランジスタＰ
１及びＮ１がオンしあるいはオフする。

【００７４】電源端子１０が接地されて回路が動作停止
状態にあるときは、回路１１のトランジスタＰ４がオフ
して論理回路ＬＣ１には電源電圧が供給されず、さらに
トランジスタＮ３がオフして接地側端子が接地されず動
作が停止する。トランジスタＰ３がオンするので、論理
回路ＬＣ１の出力端子からはイネーブル信号／ＥＮ１〜
／ＥＮＮのレベルとは無関係に常時ノード１００と同レ
ベルの制御信号ＶＧＰが出力される。このようにして本
実施の形態も上記第１〜第３の実施の形態と同様に動作
し、無駄な電流経路の形成が防止される。

【００７５】ここで、インバータＩＮＶ５の電源側端子
が上記第１の実施の形態と同様にノード１００に接続さ
れているが、上記第２の実施の形態のように電源端子１
０に直接接続されていてもよい。

【００７６】また、論理回路ＬＣ１及びトランジスタＰ
３及びＮ３から成る回路は、イネーブル信号／ＥＮが５
本存在する場合、図７（ａ）、（ｂ）又は（ｃ）のよう
に構成してもよい。図７（ａ）に示された回路は、Ｐチ
ャネル形ＭＯＳトランジスタＰ１１１〜Ｐ１１５を有す
る回路２１と、Ｎチャネル形ＭＯＳトランジスタＮ１１
１〜Ｎ１１５を有する回路２２と、Ｎチャネル形ＭＯＳ
トランジスタＮ３及びＰチャネル形ＭＯＳトランジスタ
Ｐ３とを有している。

【００７７】電源端子１００と制御信号ＶＧＰを出力す
る端子との間にＰチャネル形ＭＯＳトランジスタＰ１１
１及びＰ１１２のソース、ドレインが直列に接続され、
これと並列にＰチャネル形ＭＯＳトランジスタＰ１１３
が接続され、これと並列に、Ｐチャネル形ＭＯＳトラン
ジスタＰ１１３及びＰ１１５のソース、ドレインが直列
に接続されている。トランジスタＰ１１１〜Ｐ１１５の
ゲートにはそれぞれイネーブル信号／ＥＮ１〜／ＥＮ５
が入力される。

【００７８】さらに、信号ＶＧＰを出力する端子と接地
端子との間に、Ｎチャネル形ＭＯＳトランジスタＮ１１
１、Ｎ１１３、Ｎ１１４のドレイン、ソースが直列に接
続されており、トランジスタＮ１１１のドレイン、ソー
スにトランジスタＮ１１２のドレイン、ソースが接続さ
れ、トランジスタＮ１１４のドレイン、ソースにトラン
ジスタＮ１１５のドレイン、ソースが接続されている。
トランジスタＮ１１１〜Ｎ１１５のゲートにイネーブル
信号／ＥＮ１〜／ＥＮ５がそれぞれ入力される。

【００７９】ここで、トランジスタＮ３は電源端子１０
に電源電圧Ｖccが供給されたときに回路２２の一端を接
地する機能を有し、トランジスタＰ３は電源端子１０が
接地されたときにノード１００の電位が制御信号ＶＧＰ
として出力されるようにする機能を有する。

【００８０】図７（ｂ）に示された回路は、図７（ａ）
に示された回路と比較してトランジスタＮ３の接続位置
が異なり、回路２１と回路２２との間にその両端が接続
されている。

【００８１】図７（ｃ）に示された回路は、回路２２を
トランジスタＮ１１１及びＮ１１２を有する回路２３と
トランジスタＮ１１３、Ｎ１１４、Ｎ１１５を有する回
路２４とに分割し、トランジスタＮ３のドレイン、ソー
スを回路２３の一端と回路２４の一端とに接続したもの
に相当する。

【００８２】次に、本発明の第５の実施の形態について
図８を用いて説明する。上記第１〜第４の実施の形態で
は、ＮＡＮＤ回路ＮＡ１又は論理回路ＬＣ１を用いて制
御信号ＶＧＰを生成していた。ここで、制御信号ＶＧＰ
は電源端子１０が接地されているときにイネーブル信号
のレベルの如何にかかわらずノード１００の電位と同じ
となり、トランジスタＰ１のゲートに与えられてトラン
ジスタＰ１をオフするものである。よって、このような
制御信号ＶＧＰを生成するものであれば、様々な変形が
可能であり、本実施の形態ではＮＡＮＤ回路ＮＡ１又は
論理回路ＬＣ１の替わりに、インバータ３１及びＩＮＶ
６を用いて制御信号ＶＧＰを生成している。

【００８３】電源端子１０に電源電圧Ｖccが供給されて
いるときは、インバータ３１の電源端子にこの電圧Ｖcc
が供給されて動作し、イネーブル信号ＥＮを反転したイ
ネーブル信号／ＥＮを生成してインバータＩＮＶ６に出
力する。この場合、インバータＩＮＶ６は、第１、第２
の実施の形態におけるＮＡＮＤ回路ＮＡ１と同様に動作
するため、このトランスミッション・ゲート回路はイネ
ーブル信号／ＥＮのレベルに応じて端子Ａ及びＢの間を
導通し又は非導通させる。

【００８４】電源端子１０が接地されているときは、イ
ンバータ３１からは上述のようにイネーブル信号ＥＮに
かかわらず接地レベルの信号／ＥＮが出力される。イン
バータＩＮＶ６は、第１の実施の形態と同様にノード１
００の電位を制御信号ＶＧＰとして伝え、トランジスタ
Ｐ１のゲートに印加してオフさせる。

【００８５】図９に示された本発明の第６の実施の形態
では、上記第５の実施の形態におけるダイオードＤＤ１
の替わりに、図６に示された第３の実施の形態における
回路１１を入れ替えたものに相当する。この回路１１を
用いることで、上記第５の実施の形態と同様に、電源端
子１０に電源電圧Ｖccが供給されるときは制御信号ＶＧ
Ｐ及びＶＧＮは共に接地電圧Ｖssから電源電圧Ｖccまで
フルスイングすることができる。また、インバータＩＮ
Ｖ５の電源端子をノード１００に接続しているが、電源
端子１０に直接接続してもよい。

【００８６】本発明の第７の実施の形態の構成を図１０
に示す。本実施の形態は、上記第６の実施の形態におけ
るインバータ３１及びＩＮＶ６の替わりに、多入力論理
回路ＬＣ２を用いた点に特徴がある。論理回路ＬＣ２
は、電源側の端子を図６に示された第３の実施の形態と
同様にノード１００に接続され、接地側の端子は接地電
圧で固定されている。さらに、論理回路ＬＣ２はＮ本の
イネーブル信号／ＥＮ１〜／ＥＮＮを入力されるＮ本の
入力端子と、これとは別のイネーブル信号ＥＮｘがイン
バータＩＮＶｘにより反転された信号／ＥＮｘを入力さ
れる１本の入力端子とを備えている。ここで、インバー
タＩＮＶｘは、インバータ３１と同様にその電源側の端
子が電源端子１０に接続されている。

【００８７】インバータ３１及びＩＮＶ６を用いた構成
では、上述したように、電源端子１０が接地されている
場合はイネーブル信号ＥＮのレベルにかかわらずノード
１００と同電位の制御信号ＶＧＰを生成してトランジス
タＰ１のゲートに与えてオフするものである。本実施の
形態においても同様に、電源端子１０が接地されている
ときには、イネーブル信号／ＥＮ１〜／ＥＮＮのレベル
にかかわらず論理回路ＬＣ２が常にノード１００と同電
位となる制御信号ＶＧＰを生成することが必要である。

【００８８】先ず、インバータＩＮＶｘからはイネーブ
ル信号ＥＮｘのレベルにかかわらず、電源端子１０が接
地されているときは接地レベルが出力される。この出力
を与えられると、論理回路ＬＣ２内において出力端子Ｖ
ＧＰと接地電圧Ｖss端子との間の電流経路が遮断され、
ノード１００の電圧が制御信号ＶＧＰとして出力される
ように構成されていればよい。

【００８９】本実施の形態における論理回路ＬＣ２の構
成を、図１１に示された本発明の第８の実施の形態のよ
うに、論理回路ＬＣ３及びＰチャネル形ＭＯＳトランジ
スタＰｘ及びＮチャネル形ＭＯＳトランジスタＮｘに置
き換えてもよい。第７の実施の形態と同様に、電源端子
１０が接地されるときは、イネーブル信号ＥＮｘのレベ
ルにかかわらず、トランジスタＮｘはオフして論理回路
ＬＣ３と接地端子との間の電流経路を遮断し、トランジ
スタＰｘはノード１００の電位を制御信号ＶＧＰとして
出力させる。

【００９０】図１２（ａ）及び（ｂ）と図１３に、論理
回路ＬＣ３と、トランジスタＰｘ及びＮｘとを含む回路
３２の具体的な構成例を示す。図１２（ａ）に示された
回路は、電源端子１００と接地端子との間に回路４１及
び４２とＮチャネル形ＭＯＳトランジスタＮｘのドレイ
ン、ソースが直列に接続されている。回路４１におい
て、電源端子１００と制御信号ＶＧＰを出力するノード
との間に、Ｐチャネル形ＭＯＳトランジスタＰ１２１の
ソース、ドレインとＰチャネル形ＭＯＳトランジスタＰ
１２２のソース、ドレインが直列に接続され、これと並
列に、Ｐチャネル形ＭＯＳトランジスタＰ１２３のソー
ス、ドレインが接続され、さらにこれと並列に、Ｐチャ
ネル形ＭＯＳトランジスタＰ１２４のソース、ドレイン
及びＰチャネル形ＭＯＳトランジスタＰ１２５のソー
ス、ドレインが接続されている。トランジスタＰｘは、
回路４１と並列に、電源端子１００と制御信号ＶＧＰを
出力するノードとの間にそのソース、ドレインが接続さ
れている。トランジスタＰ１２１〜Ｐ１２５のゲートに
は、イネーブル信号／ＥＮ１〜／ＥＮ５がそれぞれ入力
される。

【００９１】回路４２において、制御信号ＶＧＰの出力
ノードと接地端子との間に、Ｎチャネル形ＭＯＳトラン
ジスタＮ１２１、Ｎ１２３、Ｎ１２４のドレイン、ソー
スが直列に接続され、トランジスタＮ１２１のドレイ
ン、ソースに並列にＮチャネル形ＭＯＳトランジスタＮ
１２２のドレイン、ソースが接続され、トランジスタＮ
１２４のドレイン、ソースにＮチャネル形ＭＯＳトラン
ジスタＮ１２５のドレイン、ソースが接続されている。
トランジスタＮ１２１〜Ｎ１２５のゲートには、イネー
ブル信号／ＥＮ１〜／ＥＮ５がそれぞれ入力される。

【００９２】また、トランジスタＰｘ及びＮｘのゲート
には、インバータＩＮＶｘにより反転されたイネーブル
信号／ＥＮｘが入力される。

【００９３】インバータＩＮＶｘは、上述したように電
源側の端子が電源端子１０に接続されているので、電源
端子１０が接地されているときはイネーブル信号ＥＮｘ
にかかわらず必ず接地レベルの信号を出力する。これに
より、回路４１及び４２の動作にかかわらずトランジス
タＰｘがオンし、トランジスタＮｘがオフしてノード１
００の電位を制御信号ＶＧＰとして出力する。

【００９４】図１２（ｂ）に示された回路は、図１２
（ａ）における回路４２を、トランジスタＮ１２１及び
Ｎ１２２を有する回路４３と、トランジスタＮ１２３、
Ｎ１２４、Ｎ１２５回路４４とに分割し、トランジスタ
Ｎｘのドレイン、ソースが回路４３と回路４４との間に
接続されている点のみが相違し、図１２（ａ）の回路と
同様に動作する。

【００９５】図１１に示された回路３２、あるいは図１
２（ａ）、（ｂ）に示された回路では、イネーブル信号
／ＥＮ１〜／ＥＮ５にかからわず他の１つのイネーブル
信号／ＥＮｘを用いて、電源端子１０が接地された場合
にノード１００と同電位の制御信号ＶＧＰが出力され
る。しかし、図１３に示された回路のように、複数のイ
ネーブル信号／ＥＮ１及び／ＥＮ２を用いて同様な機能
を得ることも可能である。この回路は、電源端子１００
と接地端子との間に、回路４５と、ドレイン、ソースが
並列に接続されたトランジスタＮ１３１及びＮ１３２
と、回路４６とが直列に接続されている。

【００９６】回路４５では、電源端子１００と制御信号
ＶＧＰを出力するノードとの間にトランジスタＰ１３３
のソース、ドレインが接続され、これと並列に、Ｐチャ
ネル形ＭＯＳトランジスタＰ１３４のソース、ドレイン
とＰチャネル形ＭＯＳトランジスタＰ１３５のソース、
ドレインが直列に接続され、さらにこれと並列に、Ｐチ
ャネル形ＭＯＳトランジスタＰ１３６のソース、ドレイ
ンが接続されている。トランジスタＰ１３１〜Ｐ１３６
のゲートには、それぞれイネーブル信号／ＥＮ１〜／Ｅ
Ｎ６が入力される。また、トランジスタＰ１３３のソー
ス、ドレインにはこれと並列に、Ｐチャネル形ＭＯＳト
ランジスタＰ１３１のソース、ドレインとＰチャネル形
ＭＯＳトランジスタＰ１３２のソース、ドレインとが直
列に接続されている。

【００９７】回路４６では、トランジスタＮ１３１及び
Ｎ１３２のソースと接地端子との間に、Ｎチャネル形Ｍ
ＯＳトランジスタＮ１３３、Ｎ１３４、Ｎ１３６のドレ
イン、ソースが直列に接続され、このうちトランジスタ
Ｎ１３４のドレイン、ソースにはトランジスタＮ１３５
のドレイン、ソースが並列に接続されている。トランジ
スタＰ１３３〜Ｐ１３６、Ｎ１３３〜Ｎ１３６のゲート
には、それぞれイネーブル信号／ＥＮ３〜／ＥＮ６が入
力され、トランジスタＰ１３１、Ｐ１３２のゲートには
インバータＩＮＶｘ１又はＩＮＶｘ２によりそれぞれ反
転されたイネーブル信号／ＥＮ１、／ＥＮ２が入力さ
れ、同様にトランジスタＮ１３１、Ｎ１３２のゲートに
はイネーブル信号／ＥＮ１、／ＥＮ２が入力される。

【００９８】電源端子１０が接地されたときは、イネー
ブル信号／ＥＮ３〜／ＥＮ６にかからわず、インバータ
ＩＮＶｎ１及びＩＮＶｎ２からは接地レベルのイネーブ
ル信号／ＥＮ１及び／ＥＮ２が出力され、トランジスタ
Ｐ１３１及びＰ１３２がオンし、トランジスタＮ１３１
及びＮ１３２がオフして、ノード１００の電位が制御信
号ＶＧＰとして出力される。

【００９９】本発明の第９の実施の形態について、図１
４を用いて説明する。上記第１〜第３の実施の形態で
は、イネーブル信号／ＥＮを２入力ＮＡＮＤ回路ＮＡ１
の一方の入力端子に入力し、他方の入力端子を電源端子
１０に接続している。このように構成することで、電源
端子１０が接地された場合にイネーブル信号／ＥＮのレ
ベルにかかわらずノード１００と同電位の出力ＶＧＰを
得ている。

【０１００】これに対し、第９の実施の形態では、ＮＡ
ＮＤ回路ＮＡ１及びインバータＩＮＶ５の替わりに、イ
ンバータＩＮＶ６及びＩＮＶ７を用いて、電源端子１０
が接地されたときにイネーブル信号／ＥＮとは無関係に
ノード１００と同電位の制御信号ＶＧＰと接地レベルの
制御信号ＶＧＮとを生成している。

【０１０１】インバータＩＮＶ７の電源側の端子が電源
端子１０に接続され、接地側の端子が接地されており、
入力端子にイネーブル信号ＥＮが入力されて、制御信号
ＶＧＮが出力される。インバータＩＮＶ６の電源側の端
子が、アノードが電源端子１０に接続されカソードがノ
ード１００に接続されたダイオードＤＤ１のカソード側
に接続され、接地側の端子が接地され、制御信号ＶＧＰ
が出力される。

【０１０２】電源端子１０に電源電圧Ｖccが供給されて
いるときは、インバータＩＮＶ７が動作し、イネーブル
信号ＥＮを反転したレベルの制御信号ＶＧＮを生成し、
トランジスタＰ２、Ｎ１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ
２Ｎのオン、オフが制御される。さらに、インバータＩ
ＮＶ６もＶcc−Ｖf レベルの電圧を供給されて動作し、
制御信号ＶＧＮを反転したレベルを有する制御信号ＶＧ
Ｐを生成して出力する。この信号ＶＧＰがトランジスタ
Ｎ２、Ｐ１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎのゲート
に入力されて動作が制御される。これにより、イネーブ
ル信号ＥＮに応じてトランジスタＰ１及びＮ１が共にオ
ン又はオフし、他のトランジスタＰ２、、Ｎ２、Ｎ１
Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２Ｎ、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１
Ｎ、Ｐ２Ｎによりボディ効果が補償される。

【０１０３】電源端子１０が接地されたときは、イネー
ブル信号ＥＮにかかわらずインバータＩＮＶ７から接地
電圧のレベルの制御信号ＶＧＮが出力され、トランジス
タＮ１、Ｎ１Ｐ、Ｎ２Ｐ、Ｎ１Ｎ、Ｎ２Ｎが全てオフす
る。さらに、インバータＩＮＶ６からノード１００の同
電位の制御信号ＶＧＰが出力されて、トランジスタＰ
１、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎがオフする。端子
Ｂと端子Ａの間で電流が流れるような経路が形成され
ず、さらに端子Ｂと端子Ａから接地電位へ電流が流れる
経路も形成されず、無駄な電力の消費が防止される。

【０１０４】この第９の実施の形態において、ダイオー
ドＤＤ１の替わりに図３（ｆ）に示された回路１１を用
いた第１０の実施の形態の構成を図１５に示す。電源端
子１０に電源電圧Ｖccが供給されたときは、上述したよ
うにトランジスタＰ４のドレインを介してノード１００
に電源電圧Ｖccに等しい電圧が出力される。このため、
制御信号ＶＧＮ及びＶＧＰがハイレベルになるときは電
圧降下を伴うことなくＶccレベルの信号を出力すること
ができる。

【０１０５】本発明の第１１の実施の形態は、第１０の
実施の形態におけるインバータＩＮＶ７の替わりに多入
力論理回路ＬＣ４を用いた点が相違し、その構成を図１
６に示す。上記第１０の実施の形態と同様に、電源端子
１０に電源電圧Ｖccが供給されるときは、イネーブル信
号ＥＮ１〜ＥＮＮのレベルに応じた制御信号ＶＧＮと、
これが反転された制御信号ＶＧＰとが生成される。電源
端子１０が接地されたときは、イネーブル信号ＥＮ１〜
ＥＮＮのレベルにかかわらず論理回路ＬＣ４から接地電
圧レベルの制御信号ＶＧＮが出力される。さらに、出力
端子Ｂに電源電圧Ｖccレベルの信号が印加されると、ト
ランジスタＰ１のソース、バックゲートＮｗ、トランジ
スタＰ２を介してノード１００には電圧Ｖcc−Ｖf レベ
ルの電圧が印加される。インバータＩＮＶ６から電圧Ｖ
cc−Ｖf レベルの制御信号ＶＧＰがトランジスタＰ１の
ゲートに入力されてオフし、無駄な電流を流す経路が遮
断される。

【０１０６】ここで、論理回路ＬＣ４の具体的な構成の
一例を図１７に示す。電源端子１０と接地端子との間に
回路４７及び４８が直列に接続されている。回路４７
は、端子１０と制御信号ＶＧＮを出力するノードとの間
に、Ｐチャネル形ＭＯＳトランジスタＰ１４１及びＰ１
４２のソース、ドレインが直列に接続されており、これ
と並列にＰチャネル形ＭＯＳトランジスタＰ１４３が接
続されており、これと並列にＰチャネル形ＭＯＳトラン
ジスタＰ１４４及びＰ１４５のソース、ドレインが直列
に接続されており、さらにこれと並列に、Ｐチャネル形
ＭＯＳトランジスタＰ１４６が接続されている。

【０１０７】回路４８は、制御信号ＶＧＮを出力するノ
ードと接地端子との間に、Ｎチャネル形ＭＯＳトランジ
スタＮ１４１、Ｎ１４３、Ｎ１４４、Ｎ１４６のドレイ
ン、ソースが直列に接続され、トランジスタＮ１４１の
ドレイン、ソースにトランジスタＮ１４２のドレイン、
ソースが接続され、トランジスタＮ１４４のドレイン、
ソースにトランジスタＮ１４５のドレイン、ソースが接
続されている。トランジスタＰ１４１〜Ｐ１４６及びＮ
１４１〜Ｎ１４６のゲートには、イネーブル信号ＥＮ１
〜ＥＮ６がそれぞれ入力される。このような構成を有す
る論理回路ＬＣ４を用いても、上記所望の動作を達成す
ることができる。

【０１０８】上述した第１〜第１１の実施の形態は、い
ずれもトランスミッション・ゲート回路を、Ｐチャネル
形ＭＯＳトランジスタＰ１のみならずＮチャネル形ＭＯ
ＳトランジスタＮ１を用いて、アナログ・スイッチとし
て構成しており、これに伴い、ボディ効果補償回路をＰ
チャネル形ＭＯＳトランジスタ及びＮチャネル形ＭＯＳ
トランジスタで構成している。

【０１０９】しかし、以下の第１２〜第１４の実施の形
態のように、Ｎチャネル形ＭＯＳトランジスタＮ１を削
除し、このトランジスタＮ１のボディ効果補償回路も合
わせて削除してもよい。第１２の実施の形態は、図６に
示された上記第４の実施の形態におけるＮチャネル形Ｍ
ＯＳトランジスタＮ１、Ｎ１Ｎ、Ｎ２Ｎ、Ｐ１Ｎ、Ｐ２
Ｎ、Ｎ２を削除したもので、この場合の構成を図１８に
示す。本実施の形態においても、上記第１〜第１１の実
施の形態と同様に、電源端子１０に電源電圧Ｖccが供給
されたときは、イネーブル信号／ＥＮ１〜／ＥＮＮに応
じた制御信号ＶＧＰ及びＶＧＮが生成され、トランジス
タＰ１の導通が制御される。

【０１１０】電源端子１０が接地されたときは、イネー
ブル信号とは無関係にトランジスタＰ３がオンし、トラ
ンジスタＮ３がオフし、論理回路ＬＣ１の出力端子から
はノード１００と等しい電圧の制御信号ＶＧＰが出力さ
れる。この信号ＶＧＰがトランジスタＰ１のゲートに印
加されてオフし、端子ＢからバックゲートＮｗに流れる
経路が遮断される。

【０１１１】本発明の第１３の実施の形態は図１９に示
されるような構成を備え、図１０に示された上記第７の
実施の形態におけるＮチャネル形ＭＯＳトランジスタＮ
１、Ｎ１Ｎ、Ｎ２Ｎ、Ｐ１Ｎ、Ｐ２Ｎ、Ｎ２を削除した
ものに相当する。

【０１１２】本発明の第１４の実施の形態の構成は図２
０に示されるようであり、図１６に示された第１１の実
施の形態におけるＮチャネル形ＭＯＳトランジスタＮ
１、Ｎ１Ｎ、Ｎ２Ｎ、Ｐ１Ｎ、Ｐ２Ｎ、Ｎ２を削除した
ものに相当する。第１３、第１４の実施の形態のいずれ
においても、電子端子１０が接地されたときはイネーブ
ル信号とは無関係にノード１００と同電位の制御信号Ｖ
ＧＰが生成されトランジスタＰ１のゲートに印加されて
オフし、電流経路が遮断される。

【０１１３】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、上記実施
の形態は全て端子Ａから端子Ｂへ信号が転送される場合
と端子Ｂから端子Ａへ信号が転送される場合の両方を含
む双方向アナログスイッチ回路に対応する。しかし、例
えば端子Ａから端子Ｂへ信号が転送される場合にのみ用
いられる単方向アナログスイッチ回路として構成する場
合には、トランジスタＰ１のボディ効果補償回路のうち
トランジスタＰ２Ｐ及びＮ２Ｐを削除し、トランジスタ
Ｎ１のボディ効果補償回路のうちトランジスタＰ２Ｎ及
びＮ２Ｎを削除することができる。

【０１１４】上述した実施の形態はいずれも電源電圧Ｖ
cc端子又は接地端子と、電源端子１０との間を切り替え
るスイッチＳＷがある場合として説明した。このような
スイッチだけでなく、スイッチとして電源電圧Ｖcc端子
又はオープン端子と、電源端子１０との間を切り替える
スイッチを用いた場合にも本発明は有効である。なぜな
ら、電源端子１０をオープン端子に接続した場合、端子
Ａまたは端子Ｂから電源端子１０に対する充放電電流パ
スがないので、容量負荷の電荷がいったんゼロになれば
電源端子１０の電位は接地電位と等しいと考えてよいか
らである。もちろん、上述の発明の詳細な説明にあるよ
うに、電源電圧Ｖcc端子又は接地端子と、電源端子１０
との間を切り替えるスイッチＳＷを用いた方が電荷がゼ
ロになる時間が早いので、スイッチを切替えてから端子
Ａ又は端子Ｂにハイレベル電位を印可可能になるまでの
待ち時間が非常に短く本発明の効果を短時間で発揮でき
るようになる。

【０１１５】

【発明の効果】以上説明したように、本発明のトランス
ミッション・ゲート回路は、動作状態において接地電圧
から電源電圧までフルスイングする電圧を出力すること
ができると共に、電源電圧を供給されず動作を停止した
状態において、バスラインに接地電圧よりも高い電位が
印加された場合にも、バスラインに接続された端子から
トランスミッション・ゲートを構成するＭＯＳトランジ
スタを介して他端に不要な電流が流れることを防止する
ことができ、さらに、寄生ダイオードを介してバックゲ
ートに不要な電流が流れることを防止することができ、
消費電力の低減に寄与することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図２】同トランスミッション・ゲート回路におけるＮ
ＡＮＤ回路とインバータの具体的な構成を示した回路
図。

【図３】同トランスミッション・ゲート回路におけるダ
イオードの具体的な構成を示した回路図。

【図４】本発明の第２の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図５】本発明の第３の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図６】本発明の第４の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図７】同トランスミッション・ゲート回路における論
理回路の具体的な構成を示した回路図。

【図８】本発明の第５の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図９】本発明の第６の実施の形態によるトランスミッ
ション・ゲート回路の構成を示した回路図。

【図１０】本発明の第７の実施の形態によるトランスミ
ッション・ゲート回路の構成を示した回路図。

【図１１】本発明の第８の実施の形態によるトランスミ
ッション・ゲート回路の構成を示した回路図。

【図１２】同トランスミッション・ゲート回路における
論理回路の具体的な構成を示した回路図。

【図１３】同トランスミッション・ゲート回路における
論理回路の具体的な構成を示した回路図。

【図１４】本発明の第９の実施の形態によるトランスミ
ッション・ゲート回路の構成を示した回路図。

【図１５】本発明の第１０の実施の形態によるトランス
ミッション・ゲート回路の構成を示した回路図。

【図１６】本発明の第１１の実施の形態によるトランス
ミッション・ゲート回路の構成を示した回路図。

【図１７】同トランスミッション・ゲート回路における
論理回路の具体的な構成を示した回路図。

【図１８】本発明の第１２の実施の形態によるトランス
ミッション・ゲート回路の構成を示した回路図。

【図１９】本発明の第１３の実施の形態によるトランス
ミッション・ゲート回路の構成を示した回路図。

【図２０】本発明の第１４の実施の形態によるトランス
ミッション・ゲート回路の構成を示した回路図。

【図２１】従来のトランスミッション・ゲート回路の構
成を示した回路図。

【図２２】同トランスミッション・ゲート回路における
素子構造を示した縦断面図。

【図２３】従来の他のトランスミッション・ゲート回路
の構成を示した回路図。

【符号の説明】

１半導体基板３、１０１トランスミッション・ゲート回路１０電源端子１１、２１〜２４、４１〜４６回路（ダイオード代替
回路）１００ノードＳＷスイッチＮｗ、ＰｗバックゲートＤＤ１ダイオードＤＰ寄生ダイオードＢＬバスラインＰ１、Ｐ２、Ｐ４、Ｐ１Ｐ、Ｐ２Ｐ、Ｐ１Ｎ、Ｐ２Ｎ
Ｐチャネル形ＭＯＳトランジスタＮ１、Ｎ１Ｎ、Ｎ２Ｎ、Ｎ１Ｐ、Ｎ２ＰＮチャネル形
ＭＯＳトランジスタＩＮＶ３〜ＩＮＶ５、３１インバータＮＡ１ＮＡＮＤ回路ＥＮ、／ＥＮイネーブル信号ＬＣ１論理回路

Claims

【特許請求の範囲】

【請求項１】電源端子に電源電圧と、接地電位又は略接
地電位となるオープン端子電位とを切り換えて供給する
スイッチと、第１の端子と第２の端子との間に一方の端
子と他方の端子とをそれぞれ接続され、ゲートに第１の
制御信号を入力されるＰチャネル型の第１のＭＯＳトラ
ンジスタと、前記電源端子に電源電圧が供給されかつ前記第１のトラ
ンジスタが導通であるとき、この第１のトランジスタの
ソースとバックゲートとの間に一方の端子と他方の端子
とをそれぞれ接続され、ソースとバックゲートとを短絡
するゲートに第１の制御信号を入力される短絡用のＰチ
ャネル型の第２のＭＯＳトランジスタと、前記電源端子に電源電圧が供給されかつ前記第１のトラ
ンジスタが非導通であるとき、この第１のトランジスタ
のバックゲートを電源端子に接続するために、一端が前
記第１のトランジスタのバックゲートに接続され、他端
とバックゲートが第１のノードに接続されゲートに第２
の制御信号を入力される電源端子接続用のＰチャネル型
の第３のＭＯＳトランジスタとを含むボディ効果補償回
路と、前記第１のノードにカソードが接続され前記電源端子に
アノードが接続されたダイオードと、前記第１のノードに接続され、第３の制御信号が入力さ
れ、前記スイッチの切リ替え状態に応じて前記第１のノ
ードの電位又は接地電位を前記第１の制御信号として出
力する第１の制御回路と、前記第１のノードまたは前記電源端子に接続され、前記
第１の制御信号に応じて、前記第１のノードの電位また
は前記電源端子の電位と、接地電位を前記第２の制御信
号として出力する第２の制御回路とを備えたことを特徴
とするトランスミション・ゲート回路。
【請求項２】前記第１の制御回路は、前記切り替えスイッチにより電源端子に電源電圧が供給
されている時は、前記第３の制御信号に応じて前記第１
のノードの電位又は接地電位を前記第１の制御信号とし
て出力し、第１のＭＯＳトランジスタと第２のＭＯＳト
ランジスタをオン・才フ制御し、前記第２の制御回路は、前記切り替えスイッチにより電源端子に電源電圧が供給
されている時は、前記第１の制御信号に応じて前記第１
のノードの電位または前記電源端子の電位と、接地電位
を前記第２の制御信号として出力し、第３のＭＯＳトラ
ンジスタをオン・オフ制御し、前記切り替えスイッチにより電源端子に接地電位又はオ
ープン端子電位が供給されている時は、前記第３のＭＯ
Ｓトランジスタをオン状態にして前記第１のトランジス
タのバックゲートの電位と第１のノードと前記第１の制
御信号を同電位にして、前記第１のトランジスタと第２
のＭＯＳトランジスタのゲートに供給しオフ状態とする
こと、を特徴とする請求項１に記載のトランスミッション・ゲ
ート回路。
【請求項３】前記第１の制御回路は、一方の端子には前記第３の制御信号が入力され、他方の
入力端子には前記切り替えスイッチを介して電源電位ま
たは接地電位又はオープン端子電位が入力され、電源端
子には前記第１のノードが接続され、出力を第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタのゲートに
供給する第１の論理ゲートを備え、前記切り替えスイッチが接地電位又はオープン端子電位
に切り替えられているとき、前記第１のＭＯＳトランジ
スタのバックゲート電位を、前記第１の論理ゲートの出
力に供給し、前記第２の制御回路は、前記第１の論理ゲートの出力が入力され、電源端子には
前記第１のノードまたは前記電源端子が接続され、出力
を第３のＭＯＳトランジスタのゲートに供給する第２の
論理ゲートを備え、前記切り替えスイッチが接地電位又はオープン端子電位
に切り替えられているとき、接地電位を前記第２の制御
回路の出力に供給することを特徴とする請求項１又は２
に記載のトランスミッション・ゲート回路。
【請求項４】前記第１の制御回路はＮＡＮＤゲートであ
り、前記第２の制御回路はインバータであることを特徴
とする請求項３に記載のトランスミッション・ゲート回
路。
【請求項５】前記第１の制御回路は、複数の入力端子には複数の制御信号が入力され、電源端
子には前記第１のノードが接続され、出力を第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタのゲートに
供給する第１の論理回路を備え、一端が前記第１のノードと接続され、他端が前記第１の
論理回路の出力と接続され、ゲートが前記切り替えスイ
ッチを介して電源電位又は接地電位又はオープン端子電
位に接続され、前記切り替えスイッチが接地電位又はオ
ープン端子電位に切り替えられているとき、前記第３の
ＭＯＳトランジスタを経由して前記第１のノードに伝達
された前記第１のトランジスタのバックゲート電位を前
記第１の論理回路の出力に伝達するＰチャネル型の第４
のＭＯＳトランジスタと、接地電位と前記第１の論理回路の出力との間に設けら
れ、ゲートが前記切り替えスイッチを介して電源電位又
は接地電位又はオープン端子電位に接続され、前記切り
替えスイッチが接地電位又はオープン端子電位に切り替
えられているとき、接地電位と前記出力とを分離するＮ
チャネル型の第５のＭＯＳトランジスタとを備えたこと
を特徴とする請求項１又は２記載のトランスミッション
・ゲート回路。
【請求項６】前記第１の制御回路は、入力端子には制御信号が入力され、電源端子には前記切
り替えスイッチを介して電源電位が供給され、出力を第
４の論理ゲートに供給する第３の論理ゲートと、入力端子には前記出力が入力され、電源端子には前記第
１のノードが接続され、出力を前記第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタのゲートに供給する
第４の論理ゲートを備え、前記切り替えスイッチが接地電位又はオープン端子電位
に切り替えられているとき、前記第３のＭＯＳトランジ
スタを経由して前記第１のノードに伝達された前記第１
のトランジスタのバックゲート電位を前記第４の論理ゲ
ートの出力に供給することを特徴とする請求項１又は２
記載のトランスミッション・ゲート回路。
【請求項７】前記第３の論理ゲート及び第４の論理ゲー
トは、インバータであることを特徴とする請求項６に記
載のトランスミッション・ゲート回路。
【請求項８】前記第１の制御回路は、複数の入力端子には複数の制御信号が入力され、電源端
子には前記第１のノードが接続され、出力を前記第１の
ＭＯＳトランジスタと第２のＭＯＳトランジスタのゲー
トに供給する第２の論理回路と、入力端子に任意の制御信号が入力され、電源端子には前
記切り替えスイッチを介して電源電位又は接地電位又は
オープン端子電位が接続され、出力を前記第２の論理回
路の入力端子に前記制御信号として供給するインバータ
とを備え、前記切り替えスイッチが接地電位又はオープン端子電位
に切り替えられているとき、前記第３のＭＯＳトランジ
スタを経由して前記第１のノードに伝達された前記第１
のトランジスタのバックゲート電位を前記第２の論理回
路の出力に供給することを特徴とする請求項１又は２記
載のトランスミッション・ゲート回路。
【請求項９】前記第１の制御回路は、複数の入力端子には複数の制御信号が入力され、電源端
子には前記第１のノードが接続され、出力を第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタのゲートに
供給する第３の論理回路と、入力端子に任意の制御信号が入力され、電源端子には前
記切り替えスイッチを介して電源電位又は接地電位又は
オープン端子電位が接続されたインバータと、一端が前記第１のノードと接続され、他端が前記第３の
論理回路の出力と接続され、ゲートが前記インバータの
出力に接続されたＰチャネル型の第６のＭＯＳトランジ
スタと、接地電位と前記第３の論理回路の出力との間に設けら
れ、ゲートが前記インバータの出力に接続されたＮチャ
ネル型の第７のＭＯＳトランジスタとを備え、前記切り替えスイッチが接地電位又はオープン端子電位
に切り替えられているとき、前記第３のＭＯＳトランジ
スタを経由して前記第１のノードに伝達された前記第１
のトランジスタのバックゲート電位を前記第３の論理回
路の出力に伝達するとともに、接地電位と前記出力とを
分離することを特徴とする請求項１又は２記載のトラン
スミッション・ゲート回路。
【請求項１０】電源端子に電源電圧と、接地電位又は略
接地電位となるオープン端子電位とを切り換えて供給す
るスイッチと、第１の端子と第２の端子との間に一方の端子と他方の端
子とをそれぞれ接続され、ゲートに第１の制御信号を入
力されるＰチャネル型の第１のＭＯＳトランジスタと、前記電源端子に電源電圧が供給されかつ前記第１のトラ
ンジスタが導通であるとき、この第１のトランジスタの
ソースとバックゲートとの間に一方の端子と他方の端子
とをそれぞれ接続され、ソースとバックゲートとを短絡
するゲートに第１の制御信号を入力される短絡用のＰチ
ャネル型の第２のＭＯＳトランジスタと、前記電源端子に電源電圧が供給されかつ前記第１のトラ
ンジスタが非導通であるとき、この第１のトランジスタ
のバックゲートを電源端子に接続するために、一端が前
記第１のトランジスタのバックゲートに接続され、他端
とバックゲートが第１のノードに接続されゲートに第２
の制御信号を入力される電源端子接続用のＰチャネル型
の第３のＭＯＳトランジスタとを含むボディ効果補償回
路と、前記第１のノードにカソードが接続され前記電源端子に
アノードが接続されたダイオードと、前記電源端子に接続され、一つ又は複数の入力端子には
制御信号が入力され、電源端子には前記切り替えスイッ
チを介して電源電位又は接地電位又はオープン端子電位
が接続され、出力を前記第２の制御信号として第３のＭ
ＯＳトランジスタのゲートに供給する第３の制御回路
と、入力端子には前記第３の制御回路の出力が接続され、電
源端子には前記第１のノードが接続され、出力を前記第
１の制御信号として第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタのゲートに供給する第４の制御回路
と、前記切り替えスイッチにより電源端子に接地電位又はオ
ープン端子電位が供給されている時は、前記第３のＭＯ
Ｓトランジスタをオン状態にして前記第１のトランジス
タのバックゲートの電位と第１のノードと前記第１の制
御信号を同電位にして、前記第１のトランジスタと第２
のＭＯＳトランジスタのゲートに供給しオフ状態とする
こと、を特徴とするトランスミッション・ゲート回路。
【請求項１１】前記第３の制御回路は、前記切り替えスイッチにより電源端子に電源電圧が供給
されている時は、前記一つ又は複数の制御信号に応じた
電位を前記第２の制御信号として出力し、第３のＭＯＳ
トランジスタをオン・オフ制御し、前記第４の制御回路は、前記切り替えスイッチにより電源端子に電源電圧が供給
されている時は、前記第２の制御信号に応じた電位を前
記第１の制御信号として出力し、第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとをオン・オフ制御
し、前記切り替えスイッチにより電源端子に接地電位又はオ
ープン端子電位が供給されている時は、前記第３のＭＯ
Ｓトランジスタをオン状態にして前記第１のトランジス
タのバックゲートの電位と第１のノードと前記第１の制
御信号を同電位にして、前記第１のトランジスタと第２
のＭＯＳトランジスタのゲートに供給しオフ状態とする
こと、を特徴とする請求項１０に記載のトランスミッシ
ョン・ゲート回路。
【請求項１２】前記ダイオードは、ゲート、及び、ドレ
イン又はソースの一方が前記第１のノードに接続され、
ドレイン又はソースの他方が前記電源端子に接続され、
バックゲートが前記第１のノードに接続されたＭＯＳト
ランジスタであることを特徴とする請求項１ないし１１
のいずれかに記載のトランスミッション・ゲート回路。
【請求項１３】前記ダイオードは、エミッタが前記第１
のノードに接続され、コレクタが前記電源端子に接続さ
れ、ベースが前記第１のノードに接続されたｎｐｎバイ
ポーラ・トランジスタであることを特徴とする請求項１
ないし１１のいずれかに記載のトランスミッション・ゲ
ート回路。
【請求項１４】前記ダイオードは、ドレイン又はソース
の一方が前記第１のノードに接続され、ドレイン又はソ
ースの他方が前記電源端子に接続され、バックゲートが
前記第１のノードに接続されたＰチャネル型の第８のＭ
ＯＳトランジスタで構成され、前記第８のＭＯＳトランジスタのゲートに対し、前記切り替えスイッチにより電源端子に接地電位又はオ
ープン端子電位が供給されている時は前記第１のノード
の電位を供給し、前記切り替えスイッチにより電源電位
が供給されている時は接地電位を供給するバイアス回路
を備えたことを特徴とする請求項１ないし１１のいずれ
かに記載のトランスミッション・ゲート回路。
【請求項１５】前記バイアス回路は、入力端子に電源端
子が接続され、電源端子に前記第１のノードが接続さ
れ、出力が前記第８のＭＯＳトランジスタのゲートに接
続されたインバータであることを特徴とする請求項１４
に記載のバイアス回路。
【請求項１６】前記ボディ効果補償回路は、前記第２のＭＯＳトランジスタに対し、Ｎチャネル型の
第９のＭＯＳトランジスタを並列接続し、前記第１のＭ
ＯＳトランジスタのゲートに前記第２の制御信号を接続
したＣＭＯＳトランスミッション・ゲートを含むことを
特徴とする請求項１ないし１５のいずれかに記載のトラ
ンスミッション・ゲート回路。
【請求項１７】第１の端子と第２の端子との間に一方の
端子と他方の端子とをそれぞれ接続され、ゲートに第２
の制御信号を入力され、Ｐチャネル型の前記第１のＭＯ
Ｓトランジスタと並列接続されるＮチャネル型の第１０
のＭＯＳトランジスタと、前記電源端子に電源電圧が供給されかつ前記第１０のト
ランジスタが導通であるとき、この第１０のトランジス
タのソースとバックゲートとの間に一方の端子と他方の
端子とをそれぞれ接続され、ソースとバックゲートとを
短絡する、ゲートに第２の制御信号を入力される短絡用
のＮチャネル型の第１１のＭＯＳトランジスタと、前記第１０のＭＯＳトランジスタに対し並列接続され、
バックゲートが前記第１のＭＯＳトランジスタのバック
ゲートに接続され、ゲートに前記第１の制御信号を接続
したＰチャネル型の第１２のＭＯＳトランジスタと、前記電源端子に電源電圧が供給されかつ前記第１０のト
ランジスタが非導通であるとき、この第１０のトランジ
スタのバックゲートを接地電位に接続するために、一端
が前記第１０のトランジスタのバックゲートに接続さ
れ、他端とバックゲートが接地電位に接続され、ゲート
に第１の制御信号を入力される接地電位接続用のＮチャ
ネル型の第１２のＭＯＳトランジスタとを含むボディ効
果補償回路と、を有することを特徴とするトランスミッ
ション・ゲート回路。