JPH01276920A - アナログ・スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は相補型ＭＯＳ（以下、０ＭＯＳという。）を用
いたアナログ・スイッチに関する。

［従来の技術］ 第３図は第１の従来例のアナログ・スイッチの回路図で
あり、このアナログ・スイッチは、ＰチャンネルＭＯＳ
電界効果トランジスタ（以下、ＰＭＯＳＦＥＴという。

）Ｐｌ（！：ＮチャンネルＭＯＳ電界効果トランジスタ
（以下、ＮＭＯＳＦＥＴという。）Ｎｌの互いのソ゛−
ス・ドレインを接続して並列に接続したＣＭＯＳから構
成される。このアナログ・スイッチに、Ｈレベル又はＬ
レベルの制御電圧φを入力することにより、それぞれＰ
ＭＯＳＦＥＴ　　ＰＩとＮＭＯＳＦＥＴ　　Ｎｌがとも
にオン又はオフとなり、従って、端子Ｔｌ、７２間がオ
ン又はオフとなる。

し・かじながら、この第１の従来例のアナログ・スイッ
チのオン時の端子Ｔ　Ｉ、７２間の抵抗（以下、オン抵
抗という。）は、第４図に示すように、入力端子ＴＩに
印加される入力電圧Ｖｉｎに対して変化するため、後段
の回路においてオン又はオフを誤って検出し、例えば演
算装置では演算精度が非常に悪（なるという問題点があ
った。

第５図は、ＮＭｏ５ＦＥＴ　Ｎｌのバックゲート電圧を
制御することによりオン抵抗特性を改善したアナログ・
スイッチ（以下、第２の従来例という。）の回路図であ
る。すなわち、ＭＯＳＦＥＴのソースとバックゲートの
各電圧を異ならせることによって、当該ＭＯ８ＦＥＴの
しきい値電圧ｖｔｈが次式で表わされるシフト量Δｖｔ
ｈだけシフトする、いわゆるバックゲートバイアス効果
を用いてオン抵抗特性を改善している。

ΔＶｔｈ＝ＢＫ（Ｆ７１１Ｖ罷−Ｆ那Ｉ）ここで、ＢＫ
は基板定数、φ「はフェルミ電位、Ｖｓｂはソースとバ
ックゲート間電圧である。

ＮＭＯＳＦＥＴの場合、バックゲート電圧を所定の電圧
に固定し、ソース電圧がバックゲート電圧に比べて高い
ときしきい値電圧ｖｔｈが上昇し、これによって、ソー
ス電圧の変化によってオン抵抗が変化する。また、ＰＭ
ＯＳＦＥＴの場合は、逆に、ソース電圧がバックゲート
電圧に比べて低いときしきい値電圧ｖｔｈが上昇する。

従って、このバックゲートバイアス効果を用いることに
より、オン抵抗を変化させて第６図に示すように、入力
電圧Ｖｉｎに対するオン抵抗特性を第１の従来例に比べ
て改善することができる。

［発明が解決しようとする課題］ しかしながら、第２の従来例のアナログ・スイッチにお
いては、オン抵抗特性は第６図に示すように、第１の従
来例よりも改善することができるが、平坦なオン抵抗特
性は得られていない。

また、第３図の回路では、ＮＭＯＳＦＥＴ　　Ｎｌのバ
ックゲート電圧のみを制御しているため、ＮＭＯＳＦＥ
Ｔ　　ＮｌのバックゲートとＮＭＯ５ＦＥＴ　　Ｎｌの
ソース・ドレインとの間の接合容量でカップリングが生
じるため、第７図に示すように、出力電圧Ｖ　ｏｕｔに
スイッチングノイズが生じるという問題点があった。こ
のスイッチングノイズによりスイッチング後に出力端子
Ｔ２の出力電圧Ｖｏｕｔの電位が安定するのに比較的長
い時間を要し、この所要時間だけ回路演算を待機する必
要があるため、高速演算の障害となっていた。

本発明の目的は、以上の問題点を解決し、入力電圧に対
するオン抵抗特性を従来例に比べて改善できるとともに
、スイッチングノイズの発生を防止することができるア
ナログ・スイッチを提供することにある。

［課題を解決するための手段］ 本発明は、ＮチャンネルＭＯＳ電界効果トラン　′ジス
タとＰチャンネルＭＯＳ電界効果トランジスタが並列に
接続され、入力される制御信号と上記制御信号の反転信
号を上記各トランジスタの各ゲートに印加して上記並列
接続される各トランジスタのソースとドレインの２個の
接続点にそれぞれ接続される入力端子と出力端子間をオ
ン又はオフとするアナログ・スイッチにおいて、上記ア
ナログ・スイッチがオフであるとき上記各トランジスタ
の各バックゲートに所定の同一の電圧を印加し、一方、
上記アナログ・スイッチがオンであるとき、上記各トラ
ンジスタの各バックゲートにそれぞれ上記入力端子及び
上記出力端子を接続するように制御する制御手段を備え
たことを特徴とする。

また上記の発明において、上記制御手段が２個のインバ
ータ回路にてなることを特徴とする。

さらに上記の発明において、上記インバータ回路が、Ｎ
チャンネルＭＯＳ電界効果トランジスタとＰチャンネル
ＭＯＳ電界効果トランジスタにてなる相補型ＭＯＳであ
ることを特徴とする。

［作用］ 以上のように構成することにより、上記制御手段が、上
記アナログ・スイッチがオフであるとき上記各トランジ
スタの各バックゲートに所定の同一の電圧を印加し、一
方、上記アナログ・スイッチがオンであるとき、上記各
トランジスタの各バックゲートにそれぞれ上記入力端子
及び上記出力端子を接続するように制御するので、上述
のバックゲート効果を打ち消すことができ、これによっ
て、上記入力端子に印加される入力電圧の変化に対して
平坦なオン抵抗特性を得ることができるとともに、従来
例のようなスイッチングノイズの発生を防止することが
できる。

ここで、上記制御手段は例えば、２個のインバータ回路
にて構成できる。また、上記インバータ回路は例えば、
ＮチャンネルＭＯＳ電界効果トランジスタとＰチャンネ
ルＭＯ８電界効果トランジスタにてなる相補型ＭＯＳで
構成できる。

［実施例］ 第１図は本発明の一実施例であるアナログ・スイッチの
回路図であり、第１図において、第２図及び第３図と同
一のものについては同一の符号を付している。

この実施例のアナログ・スイッチは、スイッチング動作
を行うＰＭＯＳＦＥＴ　　ＰＩとＮＭＯ５ＦＥＴ　　Ｎ
ｌからなる第１のＣＭＯＳと、ＮＭＯＳＦＥＴ　　Ｎｌ
のバックゲート電圧を制御する２ＭＯＳＦＥＴ　　Ｐ２
とＮＭＯＳＦＥＴ　　Ｎ２からなる第２のＣＭＯＳと、
ＰＭＯＳＦＥＴ　　Ｐｉのバックゲート電圧を制御する
ＰＭＯＳＦＥＴ　　Ｐ３とＮＭＯＳＦＥＴ　　Ｐ３から
なる第３の０ＭＯ８を備え、ここで、第２と第３のＣＭ
ＯＳはインバータ回路を構成している。

第１図において、入力端子ＴＩは、２ＭＯＳＦＥＴ　　
ＰＩのソースと、ＮＭＯＳＦＥＴ　　Ｎｌのドレインと
、２ＭＯＳＦＥＴ　　Ｐ２のソースに接続され、一方、
出力端子Ｔ２はＰＭＯＳＦＥＴＰｌのドレインと、ＮＭ
ＯＳＦＥＴ　　Ｎｌのソースと、ＮＭＯＳＦＥＴ　　Ｎ
３のソースに接続される。

このアナログ・スイッチのオン・オフを制御する制御電
圧φはインバータＩＮＶＩを介してＰＭＯＳＦＥＴ　　
ＰＩのゲート、及びＰＭＯＳＦＥＴＰ２とＮＭＯＳＦＥ
Ｔ　　Ｎ２の各ゲートに印加されるとともに、さらにイ
ンバータＩＮＶ２を介してＮＭＯＳＦＥＴ　　Ｎ１（７
）ゲート及び２ＭＯＳＦＥＴ　　Ｐ３とＮＭＯＳＦＥＴ
　　Ｎ３の各ゲートに印加される。

また、２ＭＯＳＦＥＴ　　Ｐ２とＮＭＯＳＦＥＴＮ２の
各ドレインはともに接続されてＮＭＯＳＦＥＴ　　Ｎｌ
のバックゲートに接続され、ＰＭＯＳＦＥＴ　　Ｐ２と
ＮＭＯＳＦＥＴ　　Ｎ２の各バックゲートはそれぞれ所
定の正の基板電圧ｖｐ、負の基板電圧Ｖｎの各直流電源
に接続される。なお、ＮＭＯＳＦＥＴ　　Ｎ２のソース
は上記負の基板電圧Ｖｎの直流電源に接続される。

さらに、２ＭＯＳＦＥＴ　　Ｐ３とＮＭＯＳＦＥＴ　　
Ｎ３の各ドレインはともに接続されてＰＭＯＳＦＥＴ　
　Ｐｉのバックゲートに接続され、２ＭＯＳＦＥＴ　　
Ｐ３とＮＭＯＳＦＥＴ　　Ｎ３の各バックゲートはそれ
ぞれ所定の正の基板電圧■ｐ、負の基板電圧Ｖｎの各直
流電源に接続される。なお、２ＭＯＳＦＥＴ　　Ｐ３の
ソースは上記圧の基板電圧Ｖｐの直流電源に接続される
。

このアナログ・スイッチは、例えばＰ型基板上にＮ型エ
ピタキシャル層を成長させた後、このＮ型エピタキシャ
ル層上にＰウェル層を形成するバイポーラ−ＣＭＯＳプ
ロセス法を用いて製造することができる。

以上のように構成されたアナログ・スイッチの動作につ
いて以下に説明する。

まず、Ｌレベルの制御電圧φが入力され、このアナログ
・スイッチがオフのとき、ＮＭＯＳＦＥＴ　　Ｎ２と２
ＭＯＳＦＥＴ　　Ｐ３がとモニオントなり、ＮＭＯＳＦ
ＥＴ　　ＮｌとＰＭＯＳＦＥＴＰｌの各バックゲート電
圧はそれぞれ電圧Ｖｎ。

Ｖｐと同電位となる。従って、ＰＭＯＳＦＥＴＰｌとＮ
ＭＯＳＦＥＴ　　Ｎｌの各ソース・ドレイン間に漏れ電
流を流れることを防止することができる。

次いで、Ｈレベルの制御電圧φが入力され、このアナロ
グ・スイッチがオンのとき、２ＭＯＳＦＥＴ　　Ｐ２と
ＮＭＯＳＦＥＴ　　Ｎ３がともにオンとなり、ＮＭＯＳ
ＦＥＴ　　ＮｌとＰＭＯＳＦＥＴＰ１の各バックゲート
電圧はそれぞれ入力端子ＴＩの入力電圧Ｖｉｎ、出力端
子Ｔ２の出力電圧Ｖｏｕｔと同電位となり、上述のバッ
クゲートバイアス効果を打ち消すことができる。

従って、制御電圧φのレベルにかかわらず端子Ｔｔ、７
２間の電位によるオン抵抗の変化を抑えることができ、
第２図に示すような平坦なオン抵抗特性を得ることがで
きる。

また、第３図の従来例においては、ＮＭＯＳＦＥＴ　　
Ｎｌのバックゲート電圧のみを制御しているため、上述
のようにノイズを発生したのに対して、本実施例の回路
においては、ＮＭＯＳＦＥＴＮ１とＰＭＯＳＦＥＴ　　
ＰＩの各バックゲート電圧をともに制御し、制御電圧φ
のスイッチング時においてＰＭＯＳＦＥＴ　　ＰＩのバ
ックゲート電圧とＮＭＯＳＦＥＴ　　Ｎｌのバックゲー
ト電圧が互いに逆方向に変化す・るため、これらの電圧
変化が相殺され、従来例のようなスイッチングノイズの
発生を防止することができる。

以上説明したように、スイッチングに用いるＮＭＯＳＦ
ＥＴ　　ＮｌとＰＭＯＳＦＥＴ　　ＰＩの各バックゲー
ト電圧を、アナログ・スイッチのオフ時において同一の
電位とし、一方、アナログ・スイッチのオン時において
それぞれ入力電圧Ｖｉｎ。

出力電圧Ｖｏｕｔと同一の電位となるように、制御する
回路を備えたので、入力電圧Ｖｉｎに対して平坦なオン
抵抗特性を得ることができるとともに、従来例のような
スイッチングノイズの発生を防止することができる。さ
らに、例えば演算装置に、このアナログ・スイッチを用
いることによって、高速かつ高精度な演算を行うことが
できるという利点がある。

［発明の効果］ 以上詳述したように本発明によれば、アナログ・スイッ
チがオフであるとき上記アナログ・スイッチが構成され
るＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの各トランジスタの
各バックゲートに所定の同一の電圧を印加し、一方、上
記アナログ・スイッチがオンであるとき、上記各トラン
ジスタの各バックゲートにそれぞれ上記入力端子及び上
記出力端子を接続するように制御する制御手段を備えた
ので、上述のバックゲート効果を打ち消すことができ、
これによって、上記アナログ・スイッチの入力端子に印
加される入力電圧の変化に対して平坦なオン抵抗特性を
得ることができるとともに、従来例のようなスイッチン
グノイズの発生を防止することができるという利点があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例であるアナログ・スイッチの
回路図、 第２図は第１図のアナログ・スイッチの入力電圧Ｖｉｎ
に対するオン抵抗特性を示すグラフ、第３図は第１の従
来例のアナログ・スイッチの回路図、 第４図は第３図のアナログ・スイッチの入力電圧Ｖｉｎ
に対するオン抵抗特性を示すグラフ、第５図は第２の従
来例のアナログ・スイッチの回路図、 第６図は第５図のアナログ・スイッチの入力電圧Ｖｉｎ
に対するオン抵抗特性を示すグラフ、第７図は第５図の
アナログ・スイッチの制御電圧特性及び出力電圧特性を
示すグラフである。 ＰＩ、Ｐ２．Ｐ３・・・ＰチャンネルＭＯＳ電界効果ト
ランジスタ（ＰＭＯＳＦＥＴ）、 Ｎ　ｌ、Ｎ２．Ｎ３・・・ＮチャンネルＭＯＳ電界効果
トランジスタ（ＮＭＯＳＦＥＴ）、 ＴＩ・・・入力端子、 Ｔ２・・・出力端子。

Claims (3)

【特許請求の範囲】
1. （１）ＮチャンネルＭＯＳ電界効果トランジスタとＰチ
   ャンネルＭＯＳ電界効果トランジスタが並列に接続され
   、入力される制御信号と上記制御信号の反転信号を上記
   各トランジスタの各ゲートに印加して上記並列接続され
   る各トランジスタのソースとドレインの２個の接続点に
   それぞれ接続される入力端子と出力端子間をオン又はオ
   フとするアナログ・スイッチにおいて、 上記アナログ・スイッチがオフであるとき上記各トラン
   ジスタの各バックゲートに所定の同一の電圧を印加し、
   一方、上記アナログ・スイッチがオンであるとき、上記
   各トランジスタの各バックゲートにそれぞれ上記入力端
   子及び上記出力端子を接続するように制御する制御手段
   を備えたことを特徴とするアナログ・スイッチ。
2. （２）上記制御手段が２個のインバータ回路にてなるこ
   とを特徴とする請求項第１項記載のアナログ・スイッチ
   。
3. （３）上記インバータ回路が、ＮチャンネルＭＯＳ電界
   効果トランジスタとＰチャンネルＭＯＳ電界効果トラン
   ジスタにてなる相補型ＭＯＳであることを特徴とする請
   求項第２項記載のアナログ・スイッチ。