JPH1041800A - アナログ・スイッチ回路 - Google Patents
アナログ・スイッチ回路Info
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- JPH1041800A JPH1041800A JP8194459A JP19445996A JPH1041800A JP H1041800 A JPH1041800 A JP H1041800A JP 8194459 A JP8194459 A JP 8194459A JP 19445996 A JP19445996 A JP 19445996A JP H1041800 A JPH1041800 A JP H1041800A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
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Abstract
(57)【要約】
【課題】 バスライン上の電源電位等から接地電位に向
かって寄生ダイオードを経由して不要な電流が流れるこ
とを防止し、出力レベルを低下せずにフルスイングさせ
る。 【解決手段】 他のアナログ・スイッチ回路５０２が高
い電位Ｖｈを出力している状態では、アナログ・スイッ
チ回路５０４の出力端子ＯＵＴ１には、この電位Ｖｈが
印可される。切換スイッチＳＷによりノード１０に接地
電位が与えられているときは、ダイオードＤＤ１は逆バ
イアス状態になり、バックゲート・ノードＮｗの電位は
電位Ｖｈにほぼ等しくなる。また、ナンドゲートＮＡＮ
Ｄ１には、ほぼＶｈに等しい電位が電源端子に印可さ
れ、内部の回路を介して出力ＶＧＰに伝達され、Ｐチャ
ネルＭＯＳトランジスタＰ１はオフとなる。また、イン
バータＩＮＶ５の出力ＶＧＰにより、ＮチャネルＭＯＳ
トランジスタＮ１もオフとされる。
かって寄生ダイオードを経由して不要な電流が流れるこ
とを防止し、出力レベルを低下せずにフルスイングさせ
る。 【解決手段】 他のアナログ・スイッチ回路５０２が高
い電位Ｖｈを出力している状態では、アナログ・スイッ
チ回路５０４の出力端子ＯＵＴ１には、この電位Ｖｈが
印可される。切換スイッチＳＷによりノード１０に接地
電位が与えられているときは、ダイオードＤＤ１は逆バ
イアス状態になり、バックゲート・ノードＮｗの電位は
電位Ｖｈにほぼ等しくなる。また、ナンドゲートＮＡＮ
Ｄ１には、ほぼＶｈに等しい電位が電源端子に印可さ
れ、内部の回路を介して出力ＶＧＰに伝達され、Ｐチャ
ネルＭＯＳトランジスタＰ１はオフとなる。また、イン
バータＩＮＶ５の出力ＶＧＰにより、ＮチャネルＭＯＳ
トランジスタＮ１もオフとされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるアナログ・スイッチ回路に関する。
おけるアナログ・スイッチ回路に関する。
【０００２】
【従来の技術】アナログ・スイッチ回路は、アナログ信
号をスイッチにより片方向又は双方向に伝達する回路で
ある。ところで、一般に、コンピュータ、制御装置等の
各種電子機器においては、内部に複数の回路ボードを有
し、各回路ボードは共通バスラインに接続されている。
例えば、各回路ボード内にはアナログ・スイッチ回路が
設けられ、このアナログ・スイッチ回路を介して共通バ
スラインに接続されることにより、各回路ボード間の信
号の授受が行われる。
号をスイッチにより片方向又は双方向に伝達する回路で
ある。ところで、一般に、コンピュータ、制御装置等の
各種電子機器においては、内部に複数の回路ボードを有
し、各回路ボードは共通バスラインに接続されている。
例えば、各回路ボード内にはアナログ・スイッチ回路が
設けられ、このアナログ・スイッチ回路を介して共通バ
スラインに接続されることにより、各回路ボード間の信
号の授受が行われる。
【０００３】図２４に、アナログ・スイッチ回路を介し
てバスラインに接続して使用するバスライン・アプリケ
ーションの回路構成図を示す。なお、図示されていない
が、各アナログ・スイッチ回路には、適宜所定の回路・
装置が接続されている。
てバスラインに接続して使用するバスライン・アプリケ
ーションの回路構成図を示す。なお、図示されていない
が、各アナログ・スイッチ回路には、適宜所定の回路・
装置が接続されている。
【０００４】図２４では、バスライン５００には、２個
のアナログ・スイッチ回路５０１、５０２が接続され、
各回路から夫々信号が入出力される。両アナログ・スイ
ッチ５０１、５０２はＣＭＯＳ構成のものであり、相補
型のスイッチの場合は、使用電圧の範囲内のすべてでオ
ン抵抗を小さくできるという特徴がある。ここで、動作
状態においてアナログ・スイッチ回路５０１及び回路５
０２は、コントロール信号であるイネーブル信号ＥＮ
ｌ、ＥＮ２によってそれぞれアクティブ（例えば、オン
状態）にされる場合には、それぞれ入力信号ＩＮ１、Ｉ
Ｎ２に応じた信号をバスライン５００上に出力する。一
方、イネーブル信号ＥＮ１、ＥＮ２によって、それぞれ
インアクティブ（アクティブでない状態、例えばオフ状
態）にされる場合には、出力が高インピーダンス状態に
される。
のアナログ・スイッチ回路５０１、５０２が接続され、
各回路から夫々信号が入出力される。両アナログ・スイ
ッチ５０１、５０２はＣＭＯＳ構成のものであり、相補
型のスイッチの場合は、使用電圧の範囲内のすべてでオ
ン抵抗を小さくできるという特徴がある。ここで、動作
状態においてアナログ・スイッチ回路５０１及び回路５
０２は、コントロール信号であるイネーブル信号ＥＮ
ｌ、ＥＮ２によってそれぞれアクティブ（例えば、オン
状態）にされる場合には、それぞれ入力信号ＩＮ１、Ｉ
Ｎ２に応じた信号をバスライン５００上に出力する。一
方、イネーブル信号ＥＮ１、ＥＮ２によって、それぞれ
インアクティブ（アクティブでない状態、例えばオフ状
態）にされる場合には、出力が高インピーダンス状態に
される。
【０００５】ここで、このようなアナログ・スイッチ回
路５０２には電源電位Ｖｃｃが供給されているが、一方
のアナログ・スイッチ回路５０１の電源端子は、切換ス
イッチＳＷによって、電源電位Ｖｃｃ又は接地電位のい
ずれかの電位が切換えられる。アナログ・スイッチ回路
５０１を動作状態とするときは切換スイッチＳＷを電源
電位Ｖｃｃ側に接続し、一方、停止状態とするときは接
地電位側に切換える。なお、図２４では、切換スイッチ
ＳＷにより、接地電位が選択されている状態を示す。
路５０２には電源電位Ｖｃｃが供給されているが、一方
のアナログ・スイッチ回路５０１の電源端子は、切換ス
イッチＳＷによって、電源電位Ｖｃｃ又は接地電位のい
ずれかの電位が切換えられる。アナログ・スイッチ回路
５０１を動作状態とするときは切換スイッチＳＷを電源
電位Ｖｃｃ側に接続し、一方、停止状態とするときは接
地電位側に切換える。なお、図２４では、切換スイッチ
ＳＷにより、接地電位が選択されている状態を示す。
【０００６】
【発明が解決しようとする課題】ここで、アナログ・ス
イッチ回路５０１のようなＣＭＯＳ構造では、種々のｐ
ｎ接合が寄生する。図２５に、寄生ダイオードの存在を
説明するための半導体断面図の一例を示す。
イッチ回路５０１のようなＣＭＯＳ構造では、種々のｐ
ｎ接合が寄生する。図２５に、寄生ダイオードの存在を
説明するための半導体断面図の一例を示す。
【０００７】半導体装置は、例えばｐ形半導体基板１０
１には、ｐウエル１０２およびｎウエル１０３が形成さ
れる。ｐウエルにはｎ＋領域１０４及び１０５とゲート
１０６によりＮチャネルＭＯＳトランジスタＮ１が形成
される。さらに、バックゲートとしてｐ＋領域１０７が
形成され接地電位ＧＮＤに接続されている。同様にｎウ
エル１０３にはｐ＋領域１０８及び１０９とゲート１１
０によりＰチャネルＭＯＳトラジスタＰ１が形成され
る。さらに、バックゲートとしてｎ＋領域１１１が形成
され、ノードＮｗは切換スイッチＳＷに接続される。
１には、ｐウエル１０２およびｎウエル１０３が形成さ
れる。ｐウエルにはｎ＋領域１０４及び１０５とゲート
１０６によりＮチャネルＭＯＳトランジスタＮ１が形成
される。さらに、バックゲートとしてｐ＋領域１０７が
形成され接地電位ＧＮＤに接続されている。同様にｎウ
エル１０３にはｐ＋領域１０８及び１０９とゲート１１
０によりＰチャネルＭＯＳトラジスタＰ１が形成され
る。さらに、バックゲートとしてｎ＋領域１１１が形成
され、ノードＮｗは切換スイッチＳＷに接続される。
【０００８】図２５に示すように、ｐｎ接合の中でも、
ＰチャネルＭＯＳトランジスタＰ１において、寄生ダイ
オードＤＰが、ＰチャネルＭＯＳトランジスタＰ１のｐ
形ソース／ドレイン拡散層とｎ形バックゲートの間に形
成される。この寄生ダイオードＤＰは、図２４において
図示するような極性で、ＰチャネルＭＯＳトランジスタ
Ｐ１のバックゲートに接続された電源と出力ノードＯＵ
Ｔ１との間に挿入されることになる。
ＰチャネルＭＯＳトランジスタＰ１において、寄生ダイ
オードＤＰが、ＰチャネルＭＯＳトランジスタＰ１のｐ
形ソース／ドレイン拡散層とｎ形バックゲートの間に形
成される。この寄生ダイオードＤＰは、図２４において
図示するような極性で、ＰチャネルＭＯＳトランジスタ
Ｐ１のバックゲートに接続された電源と出力ノードＯＵ
Ｔ１との間に挿入されることになる。
【０００９】いま、図２４中の一方のアナログ・スイッ
チ回路５０１の電源端子に接続されたスイッチＳＷが、
図２４に示されているように接地電位を選択している場
合を想定する。この場合、アナログ・スイッチ回路５０
２において、イネーブル信号ＥＮ２によって回路５０２
がアクティブ状態とされ、例えば入力ＩＮ２に電源電位
Ｖｃｃレベルが印加されていると、バスライン５００上
にほぼ電源電位Ｖｃｃに等しい出力ＯＵＴ２が出力され
る。ここで、アナログ・スイッチ回路５０１において、
ＭＯＳトランジスタＰ１のドレイン拡散層とバツクゲー
トとの間の寄生ｐｎ接合におけるビルトイン電位をＶｆ
とすると、この電源電位Ｖｃｃと比較して、 Ｖｆ＜Ｖｃｃ の関係が成立すると寄生ダイオードＤＰが順バイアス状
態となる。したがって、この寄生ダイオードＤＰと切換
スイッチＳＷを介して、バスライン５００上の電源電位
Ｖｃｃは、接地電位への経路により電流Ｉが流れてしま
うことになる。
チ回路５０１の電源端子に接続されたスイッチＳＷが、
図２４に示されているように接地電位を選択している場
合を想定する。この場合、アナログ・スイッチ回路５０
２において、イネーブル信号ＥＮ２によって回路５０２
がアクティブ状態とされ、例えば入力ＩＮ２に電源電位
Ｖｃｃレベルが印加されていると、バスライン５００上
にほぼ電源電位Ｖｃｃに等しい出力ＯＵＴ２が出力され
る。ここで、アナログ・スイッチ回路５０１において、
ＭＯＳトランジスタＰ１のドレイン拡散層とバツクゲー
トとの間の寄生ｐｎ接合におけるビルトイン電位をＶｆ
とすると、この電源電位Ｖｃｃと比較して、 Ｖｆ＜Ｖｃｃ の関係が成立すると寄生ダイオードＤＰが順バイアス状
態となる。したがって、この寄生ダイオードＤＰと切換
スイッチＳＷを介して、バスライン５００上の電源電位
Ｖｃｃは、接地電位への経路により電流Ｉが流れてしま
うことになる。
【００１０】このような状況は、バスライン５００が電
位Ｖｃｃへ抵抗素子等でプルアップされている場合にも
発生する。すなわち、プルアップされている場合とし
て、例えば、アナログ・スイッチ回路５０１が抵抗素子
を介してバスライン５００に接続されている場合であ
る。このような場合、アナログ・スイッチ回路５０１の
切換スイッチＳＷを接地電位に接続したとき、抵抗素
子、ダイオードＤＰ及び切換スイッチＳＷを経て、入力
ＩＮ２及びバスライン５００上の電位Ｖｃｃから接地電
位に向けて電流Ｉが流れてしまう。
位Ｖｃｃへ抵抗素子等でプルアップされている場合にも
発生する。すなわち、プルアップされている場合とし
て、例えば、アナログ・スイッチ回路５０１が抵抗素子
を介してバスライン５００に接続されている場合であ
る。このような場合、アナログ・スイッチ回路５０１の
切換スイッチＳＷを接地電位に接続したとき、抵抗素
子、ダイオードＤＰ及び切換スイッチＳＷを経て、入力
ＩＮ２及びバスライン５００上の電位Ｖｃｃから接地電
位に向けて電流Ｉが流れてしまう。
【００１１】そこで、このような電流Ｉを流さないよう
にするためには、バスライン５００に接続されるアナロ
グ・スイッチ回路５０１のＭＯＳトランジスタをひとつ
のＮチャネルＭＯＳトランジスタのみで構成することが
考えられる。図２６に、ＮチャネルＭＯＳトランジスタ
のみで構成されたアナログ・スイッチ回路を用いたバス
ライン・アプリケーションの回路図を示す。図２６にお
いては、アナログ・スイッチ回路５０２及びバスライン
５００は、図２４と同様の構成である。ただし、アナロ
グ・スイッチ回路５０３のスイッチ部は、ＮチャネルＭ
ＯＳトランジスタＮ１のみで構成される。アナログ・ス
イッチ回路５０３において、ゲート信号は、イネーブル
信号ＥＮ１を入力信号とするインバータＩＮＶｌと、イ
ンバータＩＮＶ１の出力信号を入力信号とするインバー
タＩＮＶ２によって生成される。
にするためには、バスライン５００に接続されるアナロ
グ・スイッチ回路５０１のＭＯＳトランジスタをひとつ
のＮチャネルＭＯＳトランジスタのみで構成することが
考えられる。図２６に、ＮチャネルＭＯＳトランジスタ
のみで構成されたアナログ・スイッチ回路を用いたバス
ライン・アプリケーションの回路図を示す。図２６にお
いては、アナログ・スイッチ回路５０２及びバスライン
５００は、図２４と同様の構成である。ただし、アナロ
グ・スイッチ回路５０３のスイッチ部は、ＮチャネルＭ
ＯＳトランジスタＮ１のみで構成される。アナログ・ス
イッチ回路５０３において、ゲート信号は、イネーブル
信号ＥＮ１を入力信号とするインバータＩＮＶｌと、イ
ンバータＩＮＶ１の出力信号を入力信号とするインバー
タＩＮＶ２によって生成される。
【００１２】しかしながら、図２６のようにアナログス
イッチをＮチャネルＭＯＳトランジスタＮ１のみで構成
した場合、バスラインへ接地電位を出力することはでき
るが、電源電位Ｖｃｃをそのまま出力することはできな
い。すなわち、バスライン５００への出力は、Ｎチャネ
ルＭＯＳトランジスタＮ１のしきい値分だけ信号レベル
が低下してしまうことになる。また、出力電圧が増大す
ると抵抗が大きくなり、最終的には抵抗が無限大になっ
てしまうため、扱える信号電圧の範囲が限られ、抵抗が
大きい領域では応答が遅くなってしまう。
イッチをＮチャネルＭＯＳトランジスタＮ１のみで構成
した場合、バスラインへ接地電位を出力することはでき
るが、電源電位Ｖｃｃをそのまま出力することはできな
い。すなわち、バスライン５００への出力は、Ｎチャネ
ルＭＯＳトランジスタＮ１のしきい値分だけ信号レベル
が低下してしまうことになる。また、出力電圧が増大す
ると抵抗が大きくなり、最終的には抵抗が無限大になっ
てしまうため、扱える信号電圧の範囲が限られ、抵抗が
大きい領域では応答が遅くなってしまう。
【００１３】このように従来においては、バスラインを
介して複数のアナログ・スイッチ回路を接続して使用す
るバスライン・アプリケーションにおいて、少なくとも
ひとつのアナログ・スイッチ回路（例えばアナログ・ス
イッチ回路５０１）の電源が接地電位にされ、その回路
が動作停止となっている場合には、他のアナログ・スイ
ッチ回路（例えばアナログ・スイッチ回路５０２）が接
地電位より高い電位を出力した時、動作停止にされたア
ナログスイッチ回路の寄生ダイオードを通して電流が流
れてしまうという不都合が生じる。
介して複数のアナログ・スイッチ回路を接続して使用す
るバスライン・アプリケーションにおいて、少なくとも
ひとつのアナログ・スイッチ回路（例えばアナログ・ス
イッチ回路５０１）の電源が接地電位にされ、その回路
が動作停止となっている場合には、他のアナログ・スイ
ッチ回路（例えばアナログ・スイッチ回路５０２）が接
地電位より高い電位を出力した時、動作停止にされたア
ナログスイッチ回路の寄生ダイオードを通して電流が流
れてしまうという不都合が生じる。
【００１４】また、例えば、アナログ・スイッチ回路５
０３のように、このような電流が流れないようにする
と、バスライン５００への出力が低下して、フルスイン
グしなくなるという不都合が生じる。
０３のように、このような電流が流れないようにする
と、バスライン５００への出力が低下して、フルスイン
グしなくなるという不都合が生じる。
【００１５】本発明は、従来のような問題点を鑑みてな
されたものであり、その目的は、複数のアナログ・スイ
ッチ回路の出力を、一つのバスラインに複数の出力を接
続して使用する場合や抵抗終端した場合等において、少
なくともひとつのアナログ・スイッチ回路の電源を接地
電位に接続して動作停止状態としても、バスライン上の
電源電位等から接地電位に向かって寄生ダイオードを経
由して不要な電流が流れることを防止するようにしたア
ナログ・スイッチ回路を提供することにある。
されたものであり、その目的は、複数のアナログ・スイ
ッチ回路の出力を、一つのバスラインに複数の出力を接
続して使用する場合や抵抗終端した場合等において、少
なくともひとつのアナログ・スイッチ回路の電源を接地
電位に接続して動作停止状態としても、バスライン上の
電源電位等から接地電位に向かって寄生ダイオードを経
由して不要な電流が流れることを防止するようにしたア
ナログ・スイッチ回路を提供することにある。
【００１６】さらに、本発明によると、不要な電流を防
止しながら、出力レベルを低下せずに、使用電圧範囲内
のすべておいてオン抵抗を小さくしてフルスイングさせ
ることを目的とする。
止しながら、出力レベルを低下せずに、使用電圧範囲内
のすべておいてオン抵抗を小さくしてフルスイングさせ
ることを目的とする。
【００１７】
【課題を解決するための手段】本発明によると、第１の
ＭＯＳトランジスタを含むスイッチ部と、前記スイッチ
部の一端から入力された入力信号をオン・オフ制御して
他端に出力する制御部とを備えたアナログ・スイッチ回
路において、前記スイッチ部は、ソース、ドレイン、ゲ
ート及びバックゲートを有する第１のＭＯＳトランジス
タを含み、前記制御部は、前記第１のＭＯＳトランジス
タのバックゲートに一端が接続されたダイオードと、前
記ダイオードの他端に接続され、前記ダイオードの他端
を電源電位又は接地電位に切換える切換スイッチと、前
記ダイオード及び前記第１のＭＯＳトランジスタのバッ
クゲートの接続点に接続され、制御信号が入力され、前
記切換スイッチの切換状態に応じて前記第１のＭＯＳト
ランジスタのゲートに前記接続点の電位を供給する制御
回路とを備えたアナログ・スイッチ回路を提供する。
ＭＯＳトランジスタを含むスイッチ部と、前記スイッチ
部の一端から入力された入力信号をオン・オフ制御して
他端に出力する制御部とを備えたアナログ・スイッチ回
路において、前記スイッチ部は、ソース、ドレイン、ゲ
ート及びバックゲートを有する第１のＭＯＳトランジス
タを含み、前記制御部は、前記第１のＭＯＳトランジス
タのバックゲートに一端が接続されたダイオードと、前
記ダイオードの他端に接続され、前記ダイオードの他端
を電源電位又は接地電位に切換える切換スイッチと、前
記ダイオード及び前記第１のＭＯＳトランジスタのバッ
クゲートの接続点に接続され、制御信号が入力され、前
記切換スイッチの切換状態に応じて前記第１のＭＯＳト
ランジスタのゲートに前記接続点の電位を供給する制御
回路とを備えたアナログ・スイッチ回路を提供する。
【００１８】また、前記制御回路は、前記切換スイッチ
により電源電位が選択されているときは、前記制御信号
に応じた電位を前記第１のＭＯＳトランジスタのゲート
に供給することにより制御し、前記切換スイッチにより
接地電位が選択されているときは、前記第１のＭＯＳト
ランジスタのバックゲート電位を前記第１のＭＯＳトラ
ンジスタのゲートに供給してオフ状態とすることを特徴
とする。
により電源電位が選択されているときは、前記制御信号
に応じた電位を前記第１のＭＯＳトランジスタのゲート
に供給することにより制御し、前記切換スイッチにより
接地電位が選択されているときは、前記第１のＭＯＳト
ランジスタのバックゲート電位を前記第１のＭＯＳトラ
ンジスタのゲートに供給してオフ状態とすることを特徴
とする。
【００１９】さらに、前記スイッチ部は、前記第１のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタと
逆チャネルのＭＯＳトランジスタとの並列接続したＣＭ
ＯＳアナログ・スイッチであることを特徴とする。
ＯＳトランジスタと、前記第１のＭＯＳトランジスタと
逆チャネルのＭＯＳトランジスタとの並列接続したＣＭ
ＯＳアナログ・スイッチであることを特徴とする。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて詳細に説明する。図１に、本発明に係るアナログ・
スイッチ回路の第一の実施の形態による回路図を示す。
なお、各アナログ・スイッチには、適宜所定の回路・装
置が接続されており、端子Ａ又はＢから入力された信号
をオン・オフ制御して端子Ｂ又はＡへそれぞれ出力す
る。
いて詳細に説明する。図１に、本発明に係るアナログ・
スイッチ回路の第一の実施の形態による回路図を示す。
なお、各アナログ・スイッチには、適宜所定の回路・装
置が接続されており、端子Ａ又はＢから入力された信号
をオン・オフ制御して端子Ｂ又はＡへそれぞれ出力す
る。
【００２１】本発明のアナログ・スイッチ回路５０４に
おいて、スイッチ部の基本的構成は、ＰチャネルＭＯＳ
トランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ
１で構成される。スイッチ部のＰチャネルＭＯＳトラン
ジスタＰ１とＮチャネルＭＯＳトランジスタＮｌのソー
ス又はドレインは共通に並列接続され、一端を入力端子
ＩＮ１、他端を出力端子ＯＵＴ１としている。また、両
ＭＯＳトランジスタＰ１及びＮ１のゲートを駆動するた
めの制御信号を発生する制御部が、ナンドゲートＮＡＮ
Ｄ１、インバータＩＮＶ５、ダイオードＤＤ１により構
成されている。ノード１０は、切換スイッチＳＷによ
り、電源電位Ｖｃｃ又は接地電位のいずれかに接続され
る。切換スイッチＳＷを電源電圧Ｖｃｃに切換えると、
アナログ・スイッチ回路５０４は動作状態となり、一
方、接地電位に切換えると停止状態となる。例えば、ア
ナログ・スイッチ回路５０４の端子Ａに接続された回路
・装置の電源がオンの状態のときに、これらの回路ボー
ドをバスライン５００に接続する場合、切換スイッチＳ
Ｗの操作によりアナログ・スイッチ回路５０４を停止状
態とすることができる。
おいて、スイッチ部の基本的構成は、ＰチャネルＭＯＳ
トランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ
１で構成される。スイッチ部のＰチャネルＭＯＳトラン
ジスタＰ１とＮチャネルＭＯＳトランジスタＮｌのソー
ス又はドレインは共通に並列接続され、一端を入力端子
ＩＮ１、他端を出力端子ＯＵＴ１としている。また、両
ＭＯＳトランジスタＰ１及びＮ１のゲートを駆動するた
めの制御信号を発生する制御部が、ナンドゲートＮＡＮ
Ｄ１、インバータＩＮＶ５、ダイオードＤＤ１により構
成されている。ノード１０は、切換スイッチＳＷによ
り、電源電位Ｖｃｃ又は接地電位のいずれかに接続され
る。切換スイッチＳＷを電源電圧Ｖｃｃに切換えると、
アナログ・スイッチ回路５０４は動作状態となり、一
方、接地電位に切換えると停止状態となる。例えば、ア
ナログ・スイッチ回路５０４の端子Ａに接続された回路
・装置の電源がオンの状態のときに、これらの回路ボー
ドをバスライン５００に接続する場合、切換スイッチＳ
Ｗの操作によりアナログ・スイッチ回路５０４を停止状
態とすることができる。
【００２２】ナンドゲートＮＡＮＤ１には、一方の入力
には切替スイッチ１０を介して電源電位Ｖｃｃ又は接地
電位が印加され、他方の入力には、イネーブル信号／Ｅ
Ｎ（ここで、以下「／」は反転信号を示す）が印加され
る。スイッチ部はＣＭＯＳ構成のものであり、動作状態
のとき、コントロール信号であるイネーブル信号１ＥＮ
がアクティブ（例えば、ハイレベル，Ｖｃｃ）にされる
場合には、入力信号ＩＮ１、ＩＮ２に応じた信号をバス
ライン５００上に出力する。一方、イネーブル信号／Ｅ
Ｎがインアクティブ（アクティブでない状態、例えばロ
ーレベル，ＧＮＤ）にされる場合には、出力が高インピ
ーダンス状態にされる。
には切替スイッチ１０を介して電源電位Ｖｃｃ又は接地
電位が印加され、他方の入力には、イネーブル信号／Ｅ
Ｎ（ここで、以下「／」は反転信号を示す）が印加され
る。スイッチ部はＣＭＯＳ構成のものであり、動作状態
のとき、コントロール信号であるイネーブル信号１ＥＮ
がアクティブ（例えば、ハイレベル，Ｖｃｃ）にされる
場合には、入力信号ＩＮ１、ＩＮ２に応じた信号をバス
ライン５００上に出力する。一方、イネーブル信号／Ｅ
Ｎがインアクティブ（アクティブでない状態、例えばロ
ーレベル，ＧＮＤ）にされる場合には、出力が高インピ
ーダンス状態にされる。
【００２３】具体的な半導体装置の構成としては、Ｐ型
半導体基板上にＮチャネルＭＯＳトランジスタＮ１が形
成され、Ｎ型半導体基板上にＰチャネルＭＯＳトランジ
スタＰ１が形成されるが、ここではＰ型基板上にＮウェ
ルが形成され、これらの基板及びウェル上にそれぞれＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタが形成されているとする。ここで、図示していな
いが、以後、ナンドゲート、インバータ等のＮチャネル
ＭＯＳトランジスタのバックゲート（Ｐ型半導体基板）
は、接地電位に固定されているとする。
半導体基板上にＮチャネルＭＯＳトランジスタＮ１が形
成され、Ｎ型半導体基板上にＰチャネルＭＯＳトランジ
スタＰ１が形成されるが、ここではＰ型基板上にＮウェ
ルが形成され、これらの基板及びウェル上にそれぞれＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタが形成されているとする。ここで、図示していな
いが、以後、ナンドゲート、インバータ等のＮチャネル
ＭＯＳトランジスタのバックゲート（Ｐ型半導体基板）
は、接地電位に固定されているとする。
【００２４】ここで、上述のように、ノード１０をスイ
ッチＳＷで接地電位にした場合において、出力端子ＯＵ
Ｔ１には、例えばバスライン５００から、接地電位より
も高い電位が印可される可能性がある。例えば、図１に
示すように、Ｎ型基板（Ｎウェル）には、ＰチャネルＭ
ＯＳトランジスタのドレインとなるＰ型拡散層が形成さ
れており、ドレインとｎウェル（Ｎ型基板）との間には
寄生ｐｎ接合ダイオードＤｐが形成される。従って、ノ
ード１０が接地電位に切換えられている場合、出力端子
ＯＵＴ１に接地電位よりも高い電位が印可されると、従
来においては、この寄生ｐｎ接合ダイオードＤＰが順方
向にバイアスされて不要な電流が流れるので、通常、Ｖ
ｃｃにバイアスされるＮ型基板を使用することはできな
い。しかしながら、図１においては、ナンドゲートＮＡ
ＮＤ１内のＰチャネルＭＯＳトランジスタ、及びインバ
ータＩＮＶ５内のＰチャネルＭＯＳトランジスタは、Ｐ
チャネルＭＯＳトランジスタＰ１のバックゲート・ノー
ドＮｗに接続されており、さらにダイオードＤＤ１及び
切換スイッチＳＷを介して電源又はアースに接続されて
いる。なお、上記ＰチャネルＭＯＳトランジスタすべて
同じｎウェル内に形成される必要はなく、互いに電気的
に接続された別々のｎウェル内に形成されてもよい。以
下にナンドゲート及びインバータの詳細について述べ
る。
ッチＳＷで接地電位にした場合において、出力端子ＯＵ
Ｔ１には、例えばバスライン５００から、接地電位より
も高い電位が印可される可能性がある。例えば、図１に
示すように、Ｎ型基板（Ｎウェル）には、ＰチャネルＭ
ＯＳトランジスタのドレインとなるＰ型拡散層が形成さ
れており、ドレインとｎウェル（Ｎ型基板）との間には
寄生ｐｎ接合ダイオードＤｐが形成される。従って、ノ
ード１０が接地電位に切換えられている場合、出力端子
ＯＵＴ１に接地電位よりも高い電位が印可されると、従
来においては、この寄生ｐｎ接合ダイオードＤＰが順方
向にバイアスされて不要な電流が流れるので、通常、Ｖ
ｃｃにバイアスされるＮ型基板を使用することはできな
い。しかしながら、図１においては、ナンドゲートＮＡ
ＮＤ１内のＰチャネルＭＯＳトランジスタ、及びインバ
ータＩＮＶ５内のＰチャネルＭＯＳトランジスタは、Ｐ
チャネルＭＯＳトランジスタＰ１のバックゲート・ノー
ドＮｗに接続されており、さらにダイオードＤＤ１及び
切換スイッチＳＷを介して電源又はアースに接続されて
いる。なお、上記ＰチャネルＭＯＳトランジスタすべて
同じｎウェル内に形成される必要はなく、互いに電気的
に接続された別々のｎウェル内に形成されてもよい。以
下にナンドゲート及びインバータの詳細について述べ
る。
【００２５】図２に、ナンドゲートの回路構成図の一例
を示す。ナンドゲートＮＡＮＤ１は、一方の入力がイネ
ーブル信号／ＥＮに接続され、他方の入力がノード１０
に接続されている。ナンドゲートＮＡＮＤ１は、図２
（ａ）のシンボルを用いられ、例えば、図２（ｂ）又は
図２（ｃ）等の回路で構成されている。図２（ａ）にお
けるノード２０は、ダイオードＤＤ１を介してノード１
０に接続されている。
を示す。ナンドゲートＮＡＮＤ１は、一方の入力がイネ
ーブル信号／ＥＮに接続され、他方の入力がノード１０
に接続されている。ナンドゲートＮＡＮＤ１は、図２
（ａ）のシンボルを用いられ、例えば、図２（ｂ）又は
図２（ｃ）等の回路で構成されている。図２（ａ）にお
けるノード２０は、ダイオードＤＤ１を介してノード１
０に接続されている。
【００２６】図３に、インバータの回路構成図の一例を
示す。インバータＩＮＶ５の出力ＶＧＮは、Ｎチャネル
ＭＯＳトランジスタＮｌのゲートに接続されている。イ
ンバータＩＮＶ５は図３（ａ）のシンボルが用られ、例
えば、図３（ｂ）の回路で構成されている。図３（ｂ）
におけるノード２０は、ナンドゲートＮＡＮＤ１とダイ
オードＤＤ１の共通接続点に接続されている。この共通
接続点は、さらにＰチャネルＭＯＳトランジスタＰ１の
バックゲート・ノードＮｗに接続されている。ナンドゲ
ートＮＡＮＤ１の出力ＶＧＰは、ＰチャネルＭＯＳトラ
ンジスタＰ１のゲートに接続され、更にインバータＩＮ
Ｖ５の入力信号となっている。
示す。インバータＩＮＶ５の出力ＶＧＮは、Ｎチャネル
ＭＯＳトランジスタＮｌのゲートに接続されている。イ
ンバータＩＮＶ５は図３（ａ）のシンボルが用られ、例
えば、図３（ｂ）の回路で構成されている。図３（ｂ）
におけるノード２０は、ナンドゲートＮＡＮＤ１とダイ
オードＤＤ１の共通接続点に接続されている。この共通
接続点は、さらにＰチャネルＭＯＳトランジスタＰ１の
バックゲート・ノードＮｗに接続されている。ナンドゲ
ートＮＡＮＤ１の出力ＶＧＰは、ＰチャネルＭＯＳトラ
ンジスタＰ１のゲートに接続され、更にインバータＩＮ
Ｖ５の入力信号となっている。
【００２７】つぎに、本発明のアナログ・スイッチ回路
の動作を説明する。なお、説明にあたっては、Ｐチャネ
ルＭＯＳトランジスタＰｘ（Ｘは１、２、・・・）の各
しきい値電圧をＶｔｐ（Ｐｘ）で表すものとする。個々
のＰチャネルＭＯＳトランジスタを区別しないときは、
そのしきい値電圧をＶｔｐで表すものとする。
の動作を説明する。なお、説明にあたっては、Ｐチャネ
ルＭＯＳトランジスタＰｘ（Ｘは１、２、・・・）の各
しきい値電圧をＶｔｐ（Ｐｘ）で表すものとする。個々
のＰチャネルＭＯＳトランジスタを区別しないときは、
そのしきい値電圧をＶｔｐで表すものとする。
【００２８】まず、ノード１０に電源電位Ｖｃｃが与え
られている時、即ち、アナログ・スイッチ回路が動作状
態の場合の動作を説明する。ナンドゲートＮＡＮＤ１の
入力信号の一方のノード１０は、切換スイッチＳＷを介
してＶｃｃレベルとなっているので、入力信号／ＥＮの
反転信号であるＥＮが出力ＶＧＰに出力される。但し、
出力ＶＧＰのハイレベルは、（Ｖｃｃ−Ｖｆ）である。
ここで、「Ｖｆ」は、ｐｎ接合ダイオードＤＤ１のｐｎ
接合ビルトイン・ボテンシャルである。さらに、インバ
ータＩＮＶ５の出力ＶＧＮには、この入力信号ＥＮの反
転信号／ＥＮが出力される。但し、出力ＶＧＮのハイレ
ベルは、（Ｖｃｃ−Ｖｆ）である。出力ＶＧＰ及びＶＧ
Ｎは、それぞれスイッチ部のＰチャネルＭＯＳトランジ
スタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲート
信号なので、制御信号であるイネーブル信号／ＥＮのレ
ベルに応じてアナログスイッチをオン又はオフさせる。
られている時、即ち、アナログ・スイッチ回路が動作状
態の場合の動作を説明する。ナンドゲートＮＡＮＤ１の
入力信号の一方のノード１０は、切換スイッチＳＷを介
してＶｃｃレベルとなっているので、入力信号／ＥＮの
反転信号であるＥＮが出力ＶＧＰに出力される。但し、
出力ＶＧＰのハイレベルは、（Ｖｃｃ−Ｖｆ）である。
ここで、「Ｖｆ」は、ｐｎ接合ダイオードＤＤ１のｐｎ
接合ビルトイン・ボテンシャルである。さらに、インバ
ータＩＮＶ５の出力ＶＧＮには、この入力信号ＥＮの反
転信号／ＥＮが出力される。但し、出力ＶＧＮのハイレ
ベルは、（Ｖｃｃ−Ｖｆ）である。出力ＶＧＰ及びＶＧ
Ｎは、それぞれスイッチ部のＰチャネルＭＯＳトランジ
スタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲート
信号なので、制御信号であるイネーブル信号／ＥＮのレ
ベルに応じてアナログスイッチをオン又はオフさせる。
【００２９】したがって、ノード１０にＶｃｃ電位が与
えられているとき、イネーブル信号／ＥＮがハイレベル
（例えば、Ｖｃｃ電位）の場合はアナログスイッチがオ
ンし、一方、イネーブル信号／ＥＮがローレベル（例え
ば、接地電位）の場合はアナログスイッチがオフする。
えられているとき、イネーブル信号／ＥＮがハイレベル
（例えば、Ｖｃｃ電位）の場合はアナログスイッチがオ
ンし、一方、イネーブル信号／ＥＮがローレベル（例え
ば、接地電位）の場合はアナログスイッチがオフする。
【００３０】ここで、出力ＶＧＰに電位（Ｖｃｃ−Ｖ
ｆ）が与えられ、出力端子ＯＵＴ１にＶｃｃ電位が入力
された場合を想定する。この状態は、通常は、Ｐチャネ
ルＭＯＳトランジスタＰ１がオフしにくい条件である。
しかし、ＰチャネルＭＯＳトランジスタＰ１のゲート−
ソース間の電位差は、 （Ｖｃｃ−Ｖｆ）−Ｖｃｃ＝−Ｖｆ となる。この際、通常、 ｜ Ｖｔｐ（Ｐ１）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。なぜなら、出力ＶＧＰが、電位Ｖｃｃ−
Ｖｆのとき、ＰチャネルＭＯＳトランジスタＰ１のバッ
クゲートＮｗに対する接地電位ノードヘの電流パスは、
リーク電流以外存在せず、Ｖｆは通常言われる０．６Ｖ
程度でなく、十分０Ｖに近い値となるからである。
ｆ）が与えられ、出力端子ＯＵＴ１にＶｃｃ電位が入力
された場合を想定する。この状態は、通常は、Ｐチャネ
ルＭＯＳトランジスタＰ１がオフしにくい条件である。
しかし、ＰチャネルＭＯＳトランジスタＰ１のゲート−
ソース間の電位差は、 （Ｖｃｃ−Ｖｆ）−Ｖｃｃ＝−Ｖｆ となる。この際、通常、 ｜ Ｖｔｐ（Ｐ１）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。なぜなら、出力ＶＧＰが、電位Ｖｃｃ−
Ｖｆのとき、ＰチャネルＭＯＳトランジスタＰ１のバッ
クゲートＮｗに対する接地電位ノードヘの電流パスは、
リーク電流以外存在せず、Ｖｆは通常言われる０．６Ｖ
程度でなく、十分０Ｖに近い値となるからである。
【００３１】つぎに、切換スイッチＳＷによりノード１
０に接地電位が与えられているとき、即ち、アナログ・
スイッチ回路が停止状態の場合の動作を説明する。ここ
で、他のアナログ・スイッチ回路５０２の出力状態が接
地電位よりも高い電位Ｖｈを出力している状態、例え
ば、Ｖｃｃレベルを出力している状態では、アナログ・
スイッチ回路５０４のバスライン５００側の出力端子Ｏ
ＵＴ１に、接地電位よりも高い電位が印可される。前述
したように、従来においては、他のアナログ・スイッチ
回路５０２からバスライン５００と出力端子ＯＵＴ１を
経由して大きな値の電流Ｉが流れていた。
０に接地電位が与えられているとき、即ち、アナログ・
スイッチ回路が停止状態の場合の動作を説明する。ここ
で、他のアナログ・スイッチ回路５０２の出力状態が接
地電位よりも高い電位Ｖｈを出力している状態、例え
ば、Ｖｃｃレベルを出力している状態では、アナログ・
スイッチ回路５０４のバスライン５００側の出力端子Ｏ
ＵＴ１に、接地電位よりも高い電位が印可される。前述
したように、従来においては、他のアナログ・スイッチ
回路５０２からバスライン５００と出力端子ＯＵＴ１を
経由して大きな値の電流Ｉが流れていた。
【００３２】しかしながら、本発明の実施の形態におけ
るアナログ・スイッチ回路の場合、ノード１０に接地電
位が与えられているので、ダイオードＤＤ１のＰ拡散側
は接地電位にある。ここで出力端子ＯＵＴ１に接地電位
よりも高い電位Ｖｈが印可されたとする。すると、Ｐチ
ャネルＭＯＳトランジスタＰｌの出力端子ＯＵＴ１側の
Ｐ型拡散層とバックゲート・ノードＮｗの間に形成され
る寄生ｐｎ接合ダイオードＤｐにより、ノードＮｗは
（Ｖｈ−Ｖｆ）の電位になり接地電位より高い電位に持
ち上げられる。なぜなら、Ｖｈ−Ｖｆ＞０ならば、ダイ
オードＤＤ１は逆バイアス状態になり、ダイオードＤＤ
１を経由する接地電位への電流パスは形成されないから
である。従って、ノードＮｗの電位は電位Ｖｈにほぼ等
しくなる。このような動作により、ナンドゲートＮＡＮ
Ｄ１とインバータＩＮＶ５にはほぼＶｈに等しい電位が
電源電位として印可される。
るアナログ・スイッチ回路の場合、ノード１０に接地電
位が与えられているので、ダイオードＤＤ１のＰ拡散側
は接地電位にある。ここで出力端子ＯＵＴ１に接地電位
よりも高い電位Ｖｈが印可されたとする。すると、Ｐチ
ャネルＭＯＳトランジスタＰｌの出力端子ＯＵＴ１側の
Ｐ型拡散層とバックゲート・ノードＮｗの間に形成され
る寄生ｐｎ接合ダイオードＤｐにより、ノードＮｗは
（Ｖｈ−Ｖｆ）の電位になり接地電位より高い電位に持
ち上げられる。なぜなら、Ｖｈ−Ｖｆ＞０ならば、ダイ
オードＤＤ１は逆バイアス状態になり、ダイオードＤＤ
１を経由する接地電位への電流パスは形成されないから
である。従って、ノードＮｗの電位は電位Ｖｈにほぼ等
しくなる。このような動作により、ナンドゲートＮＡＮ
Ｄ１とインバータＩＮＶ５にはほぼＶｈに等しい電位が
電源電位として印可される。
【００３３】また、ナンドゲートＮＡＮＤ１の２つの入
力の内、一方の入力は接地電位にされているので、図２
を参照すると明確なように、ナンドゲートＮＡＮＤ１の
出力ＶＧＰと接地電位間の電流パスは形成されない。ま
た、出力ＶＧＰとノードＮｗ間については、ナンドゲー
トＮＡＮＤ１内のＰチャネルＭＯＳトランジスタがゲー
ト電位を接地電位にされてオン状態にあるのでソース−
ドレイン端子により接続されている状態になっている。
従って、このＰチャネルＭＯＳトランジスタを介してノ
ードＮｗの電位は、出力ＶＧＰへ伝達される。Ｐチャネ
ルＭＯＳトランジスタＰ１に関しては、ゲート−ソース
間の電位差が、 （Ｖｈ−Ｖｆ）−Ｖｈ＝−Ｖｆ となり、前述したように、 ｜ Ｖｔｐ（Ｐｌ）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。
力の内、一方の入力は接地電位にされているので、図２
を参照すると明確なように、ナンドゲートＮＡＮＤ１の
出力ＶＧＰと接地電位間の電流パスは形成されない。ま
た、出力ＶＧＰとノードＮｗ間については、ナンドゲー
トＮＡＮＤ１内のＰチャネルＭＯＳトランジスタがゲー
ト電位を接地電位にされてオン状態にあるのでソース−
ドレイン端子により接続されている状態になっている。
従って、このＰチャネルＭＯＳトランジスタを介してノ
ードＮｗの電位は、出力ＶＧＰへ伝達される。Ｐチャネ
ルＭＯＳトランジスタＰ１に関しては、ゲート−ソース
間の電位差が、 （Ｖｈ−Ｖｆ）−Ｖｈ＝−Ｖｆ となり、前述したように、 ｜ Ｖｔｐ（Ｐｌ）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。
【００３４】よって、ＰチャネルＭＯＳトランジスタＰ
１においては、ＭＯＳトランジスタとしての電流（ドレ
イン−ソース間電流）が定常的に流れることはなく、ま
た、寄生ｐｎ接合ダイオードＤｐを介しての電流も定常
的に流れることはない。
１においては、ＭＯＳトランジスタとしての電流（ドレ
イン−ソース間電流）が定常的に流れることはなく、ま
た、寄生ｐｎ接合ダイオードＤｐを介しての電流も定常
的に流れることはない。
【００３５】一方、インバータＩＮＶ５の入力にはナン
ドゲートＮＡＮＤ１の出力ＶＧＰが接続されているが、
前述したように出力ＶＧＰの電位は、（Ｖｈ−Ｖｆ）な
ので、図２を参照すると明確なように、出力ＶＧＮとノ
ードＮｗ間を接続するインバータＩＮＶ５内のＰチャネ
ルＭＯＳトランジスタはオフし、インバータＩＮＶ５の
出力ＶＧＮと接地電位間を接続するインバータＩＮＶ５
内のＮチャネルＭＯＳトランジスタがオンすることによ
り、出力ＶＧＮの電位は、接地電位０（Ｖ）となる。し
たがって、ＮチャネルＭＯＳトランジスタＮ１はオフと
される。
ドゲートＮＡＮＤ１の出力ＶＧＰが接続されているが、
前述したように出力ＶＧＰの電位は、（Ｖｈ−Ｖｆ）な
ので、図２を参照すると明確なように、出力ＶＧＮとノ
ードＮｗ間を接続するインバータＩＮＶ５内のＰチャネ
ルＭＯＳトランジスタはオフし、インバータＩＮＶ５の
出力ＶＧＮと接地電位間を接続するインバータＩＮＶ５
内のＮチャネルＭＯＳトランジスタがオンすることによ
り、出力ＶＧＮの電位は、接地電位０（Ｖ）となる。し
たがって、ＮチャネルＭＯＳトランジスタＮ１はオフと
される。
【００３６】このように本発明の第１の実施の形態のア
ナログ・スイッチ回路においては、ノード１０に電源電
位Ｖｃｃが与えられている場合は、接地電位から電源電
位までの信号を伝達でき、一方、ノード１０が接地電位
にされた場合でも、出力端子ＯＵＴ１から接地電位へ電
流が流れることはない。
ナログ・スイッチ回路においては、ノード１０に電源電
位Ｖｃｃが与えられている場合は、接地電位から電源電
位までの信号を伝達でき、一方、ノード１０が接地電位
にされた場合でも、出力端子ＯＵＴ１から接地電位へ電
流が流れることはない。
【００３７】つぎに、図４に、本発明に係るアナログ・
スイッチ回路の第２の実施の形態による回路図を示す。
スイッチ回路の第２の実施の形態による回路図を示す。
【００３８】第１の実施の形態では、インバータＩＮＶ
５の電源端子（図３のノード２０に相当）はノードＮｗ
に接続されていたが、第３の実施の形態では、ノード１
０に直接に接続するようにした。この場合、ノード１０
を接地電位にしたとき、インバータＩＮＶ５の出力ＶＧ
Ｎは、常にほぼ接地電位になり、ＮチャネルＭＯＳトラ
ンジスタＮｌをオフさせるようになる。すなわち、図３
に示すように、仮りに入力ＩＮによりインバータＩＮＶ
５内のＰチャネルＭＯＳトランジスタがオンとなっても
ノード１０の接地電位が出力ＶＧＮに出力されるからで
ある。この実施の形態では、ノード１０にＶｃｃが与え
られた時、インバータＩＮＶ５の出力は常に接地電位か
らＶｃｃまでフルスイングできる。
５の電源端子（図３のノード２０に相当）はノードＮｗ
に接続されていたが、第３の実施の形態では、ノード１
０に直接に接続するようにした。この場合、ノード１０
を接地電位にしたとき、インバータＩＮＶ５の出力ＶＧ
Ｎは、常にほぼ接地電位になり、ＮチャネルＭＯＳトラ
ンジスタＮｌをオフさせるようになる。すなわち、図３
に示すように、仮りに入力ＩＮによりインバータＩＮＶ
５内のＰチャネルＭＯＳトランジスタがオンとなっても
ノード１０の接地電位が出力ＶＧＮに出力されるからで
ある。この実施の形態では、ノード１０にＶｃｃが与え
られた時、インバータＩＮＶ５の出力は常に接地電位か
らＶｃｃまでフルスイングできる。
【００３９】第１及び第２の実施の形態においては、ナ
ンドゲートＮＡＮＤ１はノード１０の入力を含め２入力
について示したが、３入力以上の多入力の場合にも、本
発明を同様に適用することができる。図５に本発明に係
るアナログ・スイッチ回路の第３の実施の形態による回
路図を示す。図５においては、図１又は図３におけるナ
ンドゲートＮＡＮＤ１の代わりに、Ｎ本の信号／ＥＮｌ
乃至／ＥＮＮを入力とする論理回路１５とＰチャネルＭ
ＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタ
Ｎ２からなる回路を設けるようにした。ＰチャネルＭＯ
ＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ
２のゲートはノード１０に接続されている。すなわち、
論理回路１５は、図１又は図３におけるナンドゲートＮ
ＡＮＤ１の、一方のイネーブル入力／ＥＮを多入力化し
たものである。インバータＩＮＶ１３の電源ノードは、
図１３では便宜上ノード１０に接続してある。なお、図
１のようにダイオードＤＤ１の一端に接続されていても
良い。
ンドゲートＮＡＮＤ１はノード１０の入力を含め２入力
について示したが、３入力以上の多入力の場合にも、本
発明を同様に適用することができる。図５に本発明に係
るアナログ・スイッチ回路の第３の実施の形態による回
路図を示す。図５においては、図１又は図３におけるナ
ンドゲートＮＡＮＤ１の代わりに、Ｎ本の信号／ＥＮｌ
乃至／ＥＮＮを入力とする論理回路１５とＰチャネルＭ
ＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタ
Ｎ２からなる回路を設けるようにした。ＰチャネルＭＯ
ＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ
２のゲートはノード１０に接続されている。すなわち、
論理回路１５は、図１又は図３におけるナンドゲートＮ
ＡＮＤ１の、一方のイネーブル入力／ＥＮを多入力化し
たものである。インバータＩＮＶ１３の電源ノードは、
図１３では便宜上ノード１０に接続してある。なお、図
１のようにダイオードＤＤ１の一端に接続されていても
良い。
【００４０】このような構成において、ノード１０に電
源電位Ｖｃｃが供給されている場合、ＰチャネルＭＯＳ
トランジスタＰ３はオフし、ＮチャネルＭＯＳトランジ
スタＮ２はオンする。そして、出力ＶＧＰの電位はＮ本
の信号／ＥＮ１乃至／ＥＮＮの状態に応じて制御され
る。出力ＶＧＰのハイレベルとしては、Ｖｃｃ−Ｖｆ程
度であるが、アナログスイッチとしては十分動作する。
ノード１０に接地電位が供給されている場合、Ｎチャネ
ルＭＯＳトランジスタＮ２はオフし、ＰチャネルＭＯＳ
トランジスタＰ３はオンするので、ノードＮｗの電位
は、ＰチャネルＭＯＳトランジスタＰ３を経由してＰチ
ャネルＭＯＳトランジスタＰ１のゲートに印可される。
したがって、図１の回路の動作説明で述べたようにＰチ
ャネルＭＯＳトランジスタＰ１はオフすることになる。
また、ＮチャネルＭＯＳトランジスタＮ２は、出力ＶＧ
Ｐと接地電位との間の電流パスを遮断するように設ける
ことが必要である。そのためには、例えば、論理回路１
５の接地側に近い端子と接地電位の間に設ければ十分で
ある。
源電位Ｖｃｃが供給されている場合、ＰチャネルＭＯＳ
トランジスタＰ３はオフし、ＮチャネルＭＯＳトランジ
スタＮ２はオンする。そして、出力ＶＧＰの電位はＮ本
の信号／ＥＮ１乃至／ＥＮＮの状態に応じて制御され
る。出力ＶＧＰのハイレベルとしては、Ｖｃｃ−Ｖｆ程
度であるが、アナログスイッチとしては十分動作する。
ノード１０に接地電位が供給されている場合、Ｎチャネ
ルＭＯＳトランジスタＮ２はオフし、ＰチャネルＭＯＳ
トランジスタＰ３はオンするので、ノードＮｗの電位
は、ＰチャネルＭＯＳトランジスタＰ３を経由してＰチ
ャネルＭＯＳトランジスタＰ１のゲートに印可される。
したがって、図１の回路の動作説明で述べたようにＰチ
ャネルＭＯＳトランジスタＰ１はオフすることになる。
また、ＮチャネルＭＯＳトランジスタＮ２は、出力ＶＧ
Ｐと接地電位との間の電流パスを遮断するように設ける
ことが必要である。そのためには、例えば、論理回路１
５の接地側に近い端子と接地電位の間に設ければ十分で
ある。
【００４１】図６に論理回路１５の回路構成図の一例を
示す。図６（ａ）及び（ｂ）において、ＰチャネルＭＯ
Ｓトランジスタ回路１５−ｐとＮチャネルＭＯＳトラン
ジスタ回路１５−ｎとは、各入力／ＥＮ１〜／ＥＮＮに
ついて、相補的関係を持つ。また、ＮチャネルＭＯＳト
ランジスタＮ２は、図のような適宜の位置に設けること
ができる。
示す。図６（ａ）及び（ｂ）において、ＰチャネルＭＯ
Ｓトランジスタ回路１５−ｐとＮチャネルＭＯＳトラン
ジスタ回路１５−ｎとは、各入力／ＥＮ１〜／ＥＮＮに
ついて、相補的関係を持つ。また、ＮチャネルＭＯＳト
ランジスタＮ２は、図のような適宜の位置に設けること
ができる。
【００４２】また、図７に論理回路１５の回路構成図の
他の例を示す。図６と同様に、ＰチャネルＭＯＳトラン
ジスタ回路１５−ｐとＮチャネルＭＯＳトランジスタ回
路１５−ｎ−１，１５−ｎ−２は相補的関係である。こ
のように、適宜各回路を分割し、ＮチャネルＭＯＳトラ
ンジスタＮ２を適宜の位置に設けて回路を構成すること
ができる。
他の例を示す。図６と同様に、ＰチャネルＭＯＳトラン
ジスタ回路１５−ｐとＮチャネルＭＯＳトランジスタ回
路１５−ｎ−１，１５−ｎ−２は相補的関係である。こ
のように、適宜各回路を分割し、ＮチャネルＭＯＳトラ
ンジスタＮ２を適宜の位置に設けて回路を構成すること
ができる。
【００４３】図８に、本発明に係るアナログ・スイッチ
回路の第４の実施の形態による回路図を示す。上述のよ
うな図１又は図３のアナログスイッチ回路では、イネー
ブル信号／ＥＮを２入力ナンドゲートＮＡＮＤ１に入力
し、他方の入力をノード１０の電位にしていた。こうす
ることにより、ノード１０が接地電位にされたとき、動
作がイネーブル信号／ＥＮのレベルに無関係になるよう
にした。これに対して図４に示す本発明の第４の実施の
形態においては、ノード１０が接地電位にされたとき、
イネーブル信号／ＥＮが常に接地電位になるという前提
が成り立つ場合の実施の形態である。このような前提が
あるため、図１のようにナンドゲートＮＡＮＤ１を用い
る必要が無く、図４ではナンドゲートＮＡＮＤ１の代わ
りにインバータＩＮＶ８を用いている。
回路の第４の実施の形態による回路図を示す。上述のよ
うな図１又は図３のアナログスイッチ回路では、イネー
ブル信号／ＥＮを２入力ナンドゲートＮＡＮＤ１に入力
し、他方の入力をノード１０の電位にしていた。こうす
ることにより、ノード１０が接地電位にされたとき、動
作がイネーブル信号／ＥＮのレベルに無関係になるよう
にした。これに対して図４に示す本発明の第４の実施の
形態においては、ノード１０が接地電位にされたとき、
イネーブル信号／ＥＮが常に接地電位になるという前提
が成り立つ場合の実施の形態である。このような前提が
あるため、図１のようにナンドゲートＮＡＮＤ１を用い
る必要が無く、図４ではナンドゲートＮＡＮＤ１の代わ
りにインバータＩＮＶ８を用いている。
【００４４】すなわちインバータＩＮＶ８は、ノード１
０が接地電位に切換えられているとき、図３を参照する
と明確なように、インバータＩＮＶ８内のＮチャネルＭ
ＯＳトランジスタがオフとなるので、出力ＶＧＰと接地
電位間の電流パスは形成されない。また、出力ＶＧＰと
バックゲートノードＮｗ間については、インバータＩＮ
Ｖ８内のＰチャネルＭＯＳトランジスタがゲート電位を
接地電位にされてオン状態にあるので、ソース−ドレイ
ン端子により接続されている状態になっている。そし
て、このＰチャネルＭＯＳトランジスタを介してノード
Ｎｗの電位は、出力ＶＧＰへ伝達される。したがって、
第１の実施の形態と同様に、ＰチャネルＭＯＳトランジ
スタＰ１はオフすると考えてよい。
０が接地電位に切換えられているとき、図３を参照する
と明確なように、インバータＩＮＶ８内のＮチャネルＭ
ＯＳトランジスタがオフとなるので、出力ＶＧＰと接地
電位間の電流パスは形成されない。また、出力ＶＧＰと
バックゲートノードＮｗ間については、インバータＩＮ
Ｖ８内のＰチャネルＭＯＳトランジスタがゲート電位を
接地電位にされてオン状態にあるので、ソース−ドレイ
ン端子により接続されている状態になっている。そし
て、このＰチャネルＭＯＳトランジスタを介してノード
Ｎｗの電位は、出力ＶＧＰへ伝達される。したがって、
第１の実施の形態と同様に、ＰチャネルＭＯＳトランジ
スタＰ１はオフすると考えてよい。
【００４５】よって、ＰチャネルＭＯＳトランジスタＰ
１においては、ＭＯＳトランジスタとしての電流（ドレ
イン−ソース間電流）が定常的に流れることはなく、ま
た、寄生ｐｎ接合ダイオードＤｐを介しての電流も定常
的に流れることはない。
１においては、ＭＯＳトランジスタとしての電流（ドレ
イン−ソース間電流）が定常的に流れることはなく、ま
た、寄生ｐｎ接合ダイオードＤｐを介しての電流も定常
的に流れることはない。
【００４６】図９に、本発明に係るアナログ・スイッチ
回路の第５の実施の形態による回路図を示す。
回路の第５の実施の形態による回路図を示す。
【００４７】図９に示す本発明の第５の実施の形態は、
第４の実施の形態と同様に、ノード１０が接地電位にさ
れたとき、イネーブル信号／ＥＮが常に接地電位になる
という前提が成り立つ場合の実施の形態である。このよ
うな前提があるため、図１のようにナンドゲートＮＡＮ
Ｄ１を用いる必要が無く、図９ではナンドゲートＮＡＮ
Ｄ１の代わりにインバータＩＮＶ８を用いている。
第４の実施の形態と同様に、ノード１０が接地電位にさ
れたとき、イネーブル信号／ＥＮが常に接地電位になる
という前提が成り立つ場合の実施の形態である。このよ
うな前提があるため、図１のようにナンドゲートＮＡＮ
Ｄ１を用いる必要が無く、図９ではナンドゲートＮＡＮ
Ｄ１の代わりにインバータＩＮＶ８を用いている。
【００４８】さらに、インバータＩＮＶ５の入力にはイ
ンバータＩＮＶ８の出力ＶＧＰが接続されているが、こ
の場合、ノード１０を接地電位にしたとき、インバータ
ＩＮＶ５の出力ＶＧＮは、常にほぼ接地電位になり、Ｎ
チャネルＭＯＳトランジスタＮ１をオフさせるようにな
る。すなわち、図３に示すように、仮に入力ＩＮにより
インバータＩＮＶ５内のＰチャネルＭＯＳトランジスタ
がオンとなってもノード１０の接地電位が出力ＶＧＮに
出力されるからである。この実施の形態では、ノード１
０にＶｃｃが与えられた時、インバータＩＮＶ５の出力
は常に接地電位からＶｃｃまでフルスイングできる。
ンバータＩＮＶ８の出力ＶＧＰが接続されているが、こ
の場合、ノード１０を接地電位にしたとき、インバータ
ＩＮＶ５の出力ＶＧＮは、常にほぼ接地電位になり、Ｎ
チャネルＭＯＳトランジスタＮ１をオフさせるようにな
る。すなわち、図３に示すように、仮に入力ＩＮにより
インバータＩＮＶ５内のＰチャネルＭＯＳトランジスタ
がオンとなってもノード１０の接地電位が出力ＶＧＮに
出力されるからである。この実施の形態では、ノード１
０にＶｃｃが与えられた時、インバータＩＮＶ５の出力
は常に接地電位からＶｃｃまでフルスイングできる。
【００４９】第４の実施の形態ではインバータＩＮＶ８
の入力が、ノード１０が接地電位に切換えられたとき、
イネーブル信号／ＥＮが常に接地電位になる場合であっ
た。このような回路については、２入力以上の多入力の
場合の変形も同様に施すことができる。
の入力が、ノード１０が接地電位に切換えられたとき、
イネーブル信号／ＥＮが常に接地電位になる場合であっ
た。このような回路については、２入力以上の多入力の
場合の変形も同様に施すことができる。
【００５０】図１０に、本発明に係るアナログ・スイッ
チ回路の第６の実施の形態による回路図を示す。図１０
ではインバータＩＮＶ８の代わりにＮ本の信号／ＥＮ１
乃至／ＥＮＮを入力とする回路１７がノードＮｗと接地
電位間に設けられている。信号／ＥＮｎはインバータＩ
ＮＶｎを介して回路１７に入力されている。インバータ
ＩＮＶｎはノード１０を電源ノードとしている。従っ
て、ノード１０が接地電位の時には、その出力はほぼ接
地電位に等しくなる。即ち、インバータＩＮＶｎにより
回路１７に対する入力／ＥＮｎは、「ノード１０が接地
電位に切換えられたとき、イネーブル信号／ＥＮが常に
接地電位になる」という前提を満たしている。インバー
タＩＮＶｎ出力が接地電位になった時、ノードＶＧＰと
接地電位の間の電流パスが遮断され、ノードＮｗの電位
がノードＶＧＰに伝達されるように回路１７を構成すれ
ば、所望の機能を待ることができる。
チ回路の第６の実施の形態による回路図を示す。図１０
ではインバータＩＮＶ８の代わりにＮ本の信号／ＥＮ１
乃至／ＥＮＮを入力とする回路１７がノードＮｗと接地
電位間に設けられている。信号／ＥＮｎはインバータＩ
ＮＶｎを介して回路１７に入力されている。インバータ
ＩＮＶｎはノード１０を電源ノードとしている。従っ
て、ノード１０が接地電位の時には、その出力はほぼ接
地電位に等しくなる。即ち、インバータＩＮＶｎにより
回路１７に対する入力／ＥＮｎは、「ノード１０が接地
電位に切換えられたとき、イネーブル信号／ＥＮが常に
接地電位になる」という前提を満たしている。インバー
タＩＮＶｎ出力が接地電位になった時、ノードＶＧＰと
接地電位の間の電流パスが遮断され、ノードＮｗの電位
がノードＶＧＰに伝達されるように回路１７を構成すれ
ば、所望の機能を待ることができる。
【００５１】図１１に、本発明に係るアナログ・スイッ
チ回路の第６の実施の形態による回路図の中の回路１７
の実施例を示す。これは、単一の信号／ＥＮｎのみで所
望の機能を得る場合であり、同様の動作をする。
チ回路の第６の実施の形態による回路図の中の回路１７
の実施例を示す。これは、単一の信号／ＥＮｎのみで所
望の機能を得る場合であり、同様の動作をする。
【００５２】図１２に論理回路１７とインバータＩＮＶ
ｎを用いた回路構成図の一例を示す。図１２（ａ）にお
いて、ＰチャネルＭＯＳトランジスタ回路１５−ｐとＮ
チャネルＭＯＳトランジスタ回路１５−ｎとは、各入力
／ＥＮ１〜／ＥＮ５について、相補的関係を待つ。ま
た、ＮチャネルＭＯＳトランジスタＮ２は、ノードＶＧ
Ｐと接地電位の間の電流パスを遮断するように図のよう
な適宜の位置に設けることができる。
ｎを用いた回路構成図の一例を示す。図１２（ａ）にお
いて、ＰチャネルＭＯＳトランジスタ回路１５−ｐとＮ
チャネルＭＯＳトランジスタ回路１５−ｎとは、各入力
／ＥＮ１〜／ＥＮ５について、相補的関係を待つ。ま
た、ＮチャネルＭＯＳトランジスタＮ２は、ノードＶＧ
Ｐと接地電位の間の電流パスを遮断するように図のよう
な適宜の位置に設けることができる。
【００５３】また、図１２（ｂ）に論理回路１５の回路
構成図の他の例を示す。図１２（ａ）と同様に、Ｐチャ
ネルＭＯＳトランジスタ回路１７−ｐとＮチャネルＭＯ
Ｓトランジスタ回路１７−ｎ−１，１７−ｎ−２は、相
補的関係である。このように、適宜各回路と分割し、Ｎ
チャネルＭＯＳトランジスタＮ２をノードＶＧＰと接地
電位の間の電流パスを遮断するように適宜の位置に設け
て回路を構成する。
構成図の他の例を示す。図１２（ａ）と同様に、Ｐチャ
ネルＭＯＳトランジスタ回路１７−ｐとＮチャネルＭＯ
Ｓトランジスタ回路１７−ｎ−１，１７−ｎ−２は、相
補的関係である。このように、適宜各回路と分割し、Ｎ
チャネルＭＯＳトランジスタＮ２をノードＶＧＰと接地
電位の間の電流パスを遮断するように適宜の位置に設け
て回路を構成する。
【００５４】図１１では単一の信号ＥＮｎのみで所望の
機能を得る場合を示したが、複数の信号が接地電位にな
った時に所望の機能を得たいならば、その複数の信号を
インバータＩＮＶｎと同様の回路を介して回路１７に入
力すればよい。
機能を得る場合を示したが、複数の信号が接地電位にな
った時に所望の機能を得たいならば、その複数の信号を
インバータＩＮＶｎと同様の回路を介して回路１７に入
力すればよい。
【００５５】図１３に論理回路１７の他の回路構成図を
示す。ここでは、インバータ１ＮＶｎと同様の回路を複
数設け、それに対応するＰチャネル及びＮチャネルＭＯ
ＳトランジスタＰ１，Ｐ２及びＮ１，Ｎ２を備えてい
る。
示す。ここでは、インバータ１ＮＶｎと同様の回路を複
数設け、それに対応するＰチャネル及びＮチャネルＭＯ
ＳトランジスタＰ１，Ｐ２及びＮ１，Ｎ２を備えてい
る。
【００５６】図１４に、本発明に係るアナログ・スイッ
チ回路の第７の実施の形態による回路図を示す。上述の
ような図１及び図３のアナログ・スイッチ回路では、イ
ネーブル信号／ＥＮを２入力ナンドゲートＮＡＮＤ１に
入力し、他方の入力をノード１０の電位にしていた。こ
うすることにより、ノード１０が接地電位にされたと
き、動作がイネーブル信号／ＥＮのレベルに無関係にな
るようにした。また、図８及び図９のアナログ・スイッ
チ回路では、ノード１０が接地電位にされたとき、イネ
ーブル信号／ＥＮが常に接地電位になるという前提が成
り立つことを想定した。そこで、図１４に示すような本
発明の第７の実施の形態は、ノード１０が接地電位に切
換えられたときに、動作がイネーブル信号ＥＮのレベル
に無関係になるようにするものである。
チ回路の第７の実施の形態による回路図を示す。上述の
ような図１及び図３のアナログ・スイッチ回路では、イ
ネーブル信号／ＥＮを２入力ナンドゲートＮＡＮＤ１に
入力し、他方の入力をノード１０の電位にしていた。こ
うすることにより、ノード１０が接地電位にされたと
き、動作がイネーブル信号／ＥＮのレベルに無関係にな
るようにした。また、図８及び図９のアナログ・スイッ
チ回路では、ノード１０が接地電位にされたとき、イネ
ーブル信号／ＥＮが常に接地電位になるという前提が成
り立つことを想定した。そこで、図１４に示すような本
発明の第７の実施の形態は、ノード１０が接地電位に切
換えられたときに、動作がイネーブル信号ＥＮのレベル
に無関係になるようにするものである。
【００５７】イネーブル信号ＥＮはインバータＩＮＶ７
に入力されている。インバータＩＮＶ７は、例えば、図
３（ａ）のシンボルを用いていて図３（ｂ）の構造をし
ており、図３（ａ）におけるノード２０は、図１４にお
けるノード１０に接続されている。インバータＩＮＶ７
の出力ＶＧＮは、ＮチャネルＭＯＳトランジスタＮｌの
ゲートに接続され、更にインバータＩＮＶ６の入力信号
となっている。インバータＩＮＶ６の出力ＶＧＰは、Ｐ
チャネルＭＯＳトランジスタＰ１のゲートに接続されて
いる。インバータＩＮＶ６は、同様に、例えば、図３
（ａ）のシンボルを用いていて図３（ｂ）の回路構成を
しており、図３（ａ）におけるノード２０は、図１４に
おけるダイオードＤＤｌを介してノード１０に接続され
ている。上記ノード２０に相当するノードは、さらにＰ
チャネルＭＯＳトランジスタＰ１のバックゲート・ノー
ドＮｗに接続されている。切換スイッチＳＷによりノー
ド１０にＶｃｃ電位が与えられているとき、イネーブル
信号ＥＮが接地電位（又は、ローレベル）の場合はアナ
ログスイッチがオンし、一方、イネーブル信号ＥＮが電
源電位Ｖｃｃ（又は、ハイレベル）の場合はアナログ・
スイッチ回路がオフする。
に入力されている。インバータＩＮＶ７は、例えば、図
３（ａ）のシンボルを用いていて図３（ｂ）の構造をし
ており、図３（ａ）におけるノード２０は、図１４にお
けるノード１０に接続されている。インバータＩＮＶ７
の出力ＶＧＮは、ＮチャネルＭＯＳトランジスタＮｌの
ゲートに接続され、更にインバータＩＮＶ６の入力信号
となっている。インバータＩＮＶ６の出力ＶＧＰは、Ｐ
チャネルＭＯＳトランジスタＰ１のゲートに接続されて
いる。インバータＩＮＶ６は、同様に、例えば、図３
（ａ）のシンボルを用いていて図３（ｂ）の回路構成を
しており、図３（ａ）におけるノード２０は、図１４に
おけるダイオードＤＤｌを介してノード１０に接続され
ている。上記ノード２０に相当するノードは、さらにＰ
チャネルＭＯＳトランジスタＰ１のバックゲート・ノー
ドＮｗに接続されている。切換スイッチＳＷによりノー
ド１０にＶｃｃ電位が与えられているとき、イネーブル
信号ＥＮが接地電位（又は、ローレベル）の場合はアナ
ログスイッチがオンし、一方、イネーブル信号ＥＮが電
源電位Ｖｃｃ（又は、ハイレベル）の場合はアナログ・
スイッチ回路がオフする。
【００５８】ここで、ノード１０に電源電位Ｖｃｃが与
えられている場合の具体的な動作を説明する。インバー
タＩＮＶ７には電源電位Ｖｃｃが与えられているので、
入力信号ＥＮの反転信号／ＥＮが出力ＶＧＮに出力さ
れ、ＮチャネルＭＯＳトランジスタＮｌのオン・オフが
制御される。出力ＶＧＮはインバータＩＮＶ６の入力信
号として与えられ、インバータＩＮＶ６の出力ＶＧＰに
は入力信号ＥＮと同じ論理レベルが出力される。但し、
出力ＶＧＰのハイレベルは、Ｖｃｃ−Ｖｆである。ここ
で「Ｖｆ」はｐｎ接合ダイオードＤＤ１のｐｎ接合ビル
トイン・ポテンシャルである。出力ＶＧＰ及びＶＧＮ
は、それぞれアナログスイッチのＰチャネルＭＯＳトラ
ンジスタＰｌとＮチャネルＭＯＳトランジスタＮ１のゲ
ート信号なので、制御信号ＥＮのレベルに応じてアナロ
グ・スイッチ回路をオン又はオフさせる。そして、図１
の実施の形態における説明と同じく、出力ＶＧＰに電位
Ｖｃｃ−Ｖｆが与えられたときにＰチャネルＭＯＳトラ
ンジスタＰｌはオフすると考えてよい。
えられている場合の具体的な動作を説明する。インバー
タＩＮＶ７には電源電位Ｖｃｃが与えられているので、
入力信号ＥＮの反転信号／ＥＮが出力ＶＧＮに出力さ
れ、ＮチャネルＭＯＳトランジスタＮｌのオン・オフが
制御される。出力ＶＧＮはインバータＩＮＶ６の入力信
号として与えられ、インバータＩＮＶ６の出力ＶＧＰに
は入力信号ＥＮと同じ論理レベルが出力される。但し、
出力ＶＧＰのハイレベルは、Ｖｃｃ−Ｖｆである。ここ
で「Ｖｆ」はｐｎ接合ダイオードＤＤ１のｐｎ接合ビル
トイン・ポテンシャルである。出力ＶＧＰ及びＶＧＮ
は、それぞれアナログスイッチのＰチャネルＭＯＳトラ
ンジスタＰｌとＮチャネルＭＯＳトランジスタＮ１のゲ
ート信号なので、制御信号ＥＮのレベルに応じてアナロ
グ・スイッチ回路をオン又はオフさせる。そして、図１
の実施の形態における説明と同じく、出力ＶＧＰに電位
Ｖｃｃ−Ｖｆが与えられたときにＰチャネルＭＯＳトラ
ンジスタＰｌはオフすると考えてよい。
【００５９】次に、切換スイッチＳＷによりノード１０
に接地電位が与えられている場合の動作を説明する。ノ
ード１０に接地電位が与えられているので、図３を参照
すると明らかなように、入力信号ＥＮのレベルに無関係
にインバータＩＮＶ７の出力ＶＧＮは、ほぼ接地電位と
なる。したがって、ＮチャネルＭＯＳトランジスタＮ１
はオフしている。また、ノード１０に接地電位が与えら
れているので、ダイオードＤＤｌのＰ拡散側は接地電位
にある。
に接地電位が与えられている場合の動作を説明する。ノ
ード１０に接地電位が与えられているので、図３を参照
すると明らかなように、入力信号ＥＮのレベルに無関係
にインバータＩＮＶ７の出力ＶＧＮは、ほぼ接地電位と
なる。したがって、ＮチャネルＭＯＳトランジスタＮ１
はオフしている。また、ノード１０に接地電位が与えら
れているので、ダイオードＤＤｌのＰ拡散側は接地電位
にある。
【００６０】ここで一方の端子（例えば、端子Ｂ）に接
地電位よりも高い電位Ｖｈが印可されたとする。Ｐチャ
ネルＭＯＳトランジスタＰｌの端子Ｂ側のＰ型拡散層と
バックゲート・ノードＮｗの間に形成される寄生をｐｎ
接合ダイオードにより、ノードＮｗはＶｈ−Ｖｆの電位
になり接地電位より高い電位に持ち上げられる。なぜな
ら、Ｖｈ−Ｖｆ＞０ならば、ダイオードＤＤｌは逆バイ
アス状態になり、ダイオードＤＤ１を経由する接地電位
への電流パスは形成されないからである。従って、ノー
ドＮｗの電位は電位Ｖｈにほぼ等しくなる。以上のメカ
ニズムでインバータＩＮＶ６の電源端子には、ほぼＶｈ
に等しい電位が印可される。
地電位よりも高い電位Ｖｈが印可されたとする。Ｐチャ
ネルＭＯＳトランジスタＰｌの端子Ｂ側のＰ型拡散層と
バックゲート・ノードＮｗの間に形成される寄生をｐｎ
接合ダイオードにより、ノードＮｗはＶｈ−Ｖｆの電位
になり接地電位より高い電位に持ち上げられる。なぜな
ら、Ｖｈ−Ｖｆ＞０ならば、ダイオードＤＤｌは逆バイ
アス状態になり、ダイオードＤＤ１を経由する接地電位
への電流パスは形成されないからである。従って、ノー
ドＮｗの電位は電位Ｖｈにほぼ等しくなる。以上のメカ
ニズムでインバータＩＮＶ６の電源端子には、ほぼＶｈ
に等しい電位が印可される。
【００６１】インバータＩＮＶ６の入力ＶＧＮは接地電
位にあるので、図３に示すようにインバータＩＮＶ６内
のＮチャネルＭＯＳトランジスタはオフとなるため、出
力ノードＶＧＰと接地電位間の電流バスはない。また、
出力ＶＧＰとノードＮｗ間については、図３に示すよう
な、ゲート電位を接地電位にされオン状態にあるインバ
ータＩＮＶ６内のＰチャネルＭＯＳトランジスタのソー
ス−ドレイン端子で接続されている状態になっている。
従って、インバータＩＮＶ６内のＰチャネルＭＯＳトラ
ンジスタを介してノードＮｗの電位は出力ＶＧＰへ伝達
される。ＰチャネルＭＯＳトランジスタＰｌに関して
は、ゲート−ソース間電位差が、 （Ｖｈ−Ｖｆ）−Ｖｈ＝−Ｖｆ となり、前述したように、 ｜ Ｖｔｐ（Ｐ１）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。したがって、ＰチャネルＭＯＳトランジ
スタＰｌにおいては、ＭＯＳトランジスタとしての電流
（ドレイン−ソース間電流）も、寄生ｐｎ接合ダイオー
ドを通しての電流も定常的に流れない。
位にあるので、図３に示すようにインバータＩＮＶ６内
のＮチャネルＭＯＳトランジスタはオフとなるため、出
力ノードＶＧＰと接地電位間の電流バスはない。また、
出力ＶＧＰとノードＮｗ間については、図３に示すよう
な、ゲート電位を接地電位にされオン状態にあるインバ
ータＩＮＶ６内のＰチャネルＭＯＳトランジスタのソー
ス−ドレイン端子で接続されている状態になっている。
従って、インバータＩＮＶ６内のＰチャネルＭＯＳトラ
ンジスタを介してノードＮｗの電位は出力ＶＧＰへ伝達
される。ＰチャネルＭＯＳトランジスタＰｌに関して
は、ゲート−ソース間電位差が、 （Ｖｈ−Ｖｆ）−Ｖｈ＝−Ｖｆ となり、前述したように、 ｜ Ｖｔｐ（Ｐ１）｜ ＞＞ Ｖｆ なので、ＰチャネルＭＯＳトランジスタＰ１はオフする
と考えてよい。したがって、ＰチャネルＭＯＳトランジ
スタＰｌにおいては、ＭＯＳトランジスタとしての電流
（ドレイン−ソース間電流）も、寄生ｐｎ接合ダイオー
ドを通しての電流も定常的に流れない。
【００６２】上記実施の形態では１入力のインバータＩ
ＮＶ７について示したが、２入力以上の多入力の場合の
変形も同様に施すことができる。図１５に、本発明に係
る多入力の場合のアナログ・スイッチ回路の第８の実施
の形態による回路図を示す。ここでは、図１４における
インバータＩＮＶ７の代わりに、Ｎ本の信号ＥＮ１乃至
ＥＮＮを入力とする論理回路１９を設けた。ノード１０
が接地電位の時、回路１９の出力ＶＧＮはほぼ接地電位
になるので所望の機能を得ることができる。
ＮＶ７について示したが、２入力以上の多入力の場合の
変形も同様に施すことができる。図１５に、本発明に係
る多入力の場合のアナログ・スイッチ回路の第８の実施
の形態による回路図を示す。ここでは、図１４における
インバータＩＮＶ７の代わりに、Ｎ本の信号ＥＮ１乃至
ＥＮＮを入力とする論理回路１９を設けた。ノード１０
が接地電位の時、回路１９の出力ＶＧＮはほぼ接地電位
になるので所望の機能を得ることができる。
【００６３】このように上記実施の形態の回路は、ノー
ド１０に電源電位Ｖｃｃが与えられている場合は接地電
位から電源電位までを信号を伝達でき、ノード１０が接
地電位にされた時でも、端子Ａ及び端子Ｂから接地電位
へ電流は流れない。
ド１０に電源電位Ｖｃｃが与えられている場合は接地電
位から電源電位までを信号を伝達でき、ノード１０が接
地電位にされた時でも、端子Ａ及び端子Ｂから接地電位
へ電流は流れない。
【００６４】論理回路１９は、ノード１０を電源ノード
として持ち、ノード１０が接地電位の時、入力信号のレ
ベルに無間係に出力ＶＧＮがほぼ接地電位になることが
必要である。
として持ち、ノード１０が接地電位の時、入力信号のレ
ベルに無間係に出力ＶＧＮがほぼ接地電位になることが
必要である。
【００６５】図１６に、論理回路１９の回路構成図の一
例を示す。ＰチャネルＭＯＳトランジスタ回路１９−ｐ
とＮチャネルＭＯＳトランジスタ回路１９−ｎとは、各
入力ＥＮ１〜ＥＮ６について相補的関係を持つ。
例を示す。ＰチャネルＭＯＳトランジスタ回路１９−ｐ
とＮチャネルＭＯＳトランジスタ回路１９−ｎとは、各
入力ＥＮ１〜ＥＮ６について相補的関係を持つ。
【００６６】図１７に、ダイオードＤＤ１を形成するた
めの回路図の一例を示す。図１７では、ＰチャネルＭＯ
ＳトランジスタＰ２を設け、そのソースをノード１０に
接続し、ドレイン、ゲート及びバックゲート・ノードＮ
ｗに接続する。従って、ダイオードＤＤ１はＰチャネル
ＭＯＳトランジスタＰ２のＰ型ソース拡散層とバックゲ
ート・ノードＮｗ間に形成されるダイオードとして定義
できる。
めの回路図の一例を示す。図１７では、ＰチャネルＭＯ
ＳトランジスタＰ２を設け、そのソースをノード１０に
接続し、ドレイン、ゲート及びバックゲート・ノードＮ
ｗに接続する。従って、ダイオードＤＤ１はＰチャネル
ＭＯＳトランジスタＰ２のＰ型ソース拡散層とバックゲ
ート・ノードＮｗ間に形成されるダイオードとして定義
できる。
【００６７】また、図１８に、ダイオードＤＤ１を形成
したＰチャネルＭＯＳトランジスタＰ２のゲート接続に
関する回路図を示す。図１８では、インバータＩＮＶ６
の出力ＶＧＰをＰチャネルＭＯＳトランジスタＰ２のゲ
ートに接続している。このようにすると、ノード１０に
電源電位Ｖｃｃが供給されている場合、インバータＩＮ
Ｖ６の出力ＶＧＰが接地電位のときに、ノードＮｗを、
ノード１０から供給された電源電位Ｖｃｃにバイアスで
きる。
したＰチャネルＭＯＳトランジスタＰ２のゲート接続に
関する回路図を示す。図１８では、インバータＩＮＶ６
の出力ＶＧＰをＰチャネルＭＯＳトランジスタＰ２のゲ
ートに接続している。このようにすると、ノード１０に
電源電位Ｖｃｃが供給されている場合、インバータＩＮ
Ｖ６の出力ＶＧＰが接地電位のときに、ノードＮｗを、
ノード１０から供給された電源電位Ｖｃｃにバイアスで
きる。
【００６８】図１９に、ダイオードＤＤ１を形成するた
めの他の回路図を示す。ここでは、ｐｎｐバイボーラ・
トランジスタＢＰＮを設け、そのエミッタをノード１０
に接続し、コレクタとベースをノードＮｗに接続する。
従って、ダイオードＤＤ１はバイポーラ・トランジスタ
ＢＰＮのＰ型エミッタ拡散層とベース間に形成されるダ
イオードとして定義できる。
めの他の回路図を示す。ここでは、ｐｎｐバイボーラ・
トランジスタＢＰＮを設け、そのエミッタをノード１０
に接続し、コレクタとベースをノードＮｗに接続する。
従って、ダイオードＤＤ１はバイポーラ・トランジスタ
ＢＰＮのＰ型エミッタ拡散層とベース間に形成されるダ
イオードとして定義できる。
【００６９】また、図２０は、ダイオードＤＤ１を形成
したｐｎｐバイポーラ・トランジスタＢＰＮのベース接
続に関する回路図を示す。ここでは、インバータＩＮＶ
６の出力ＶＧＰをバイポーラ・トランジスタＢＰＮのベ
ースに接続している。このようにすると、ノード１０に
電源電位Ｖｃｃが供給されている場合、インバータＩＮ
Ｖ６の出力ＶＧＰが接地電位の場合にバックゲート・ノ
ードＮｗを、ノード１０から供給された電源電位Ｖｃｃ
にバイアスできる。
したｐｎｐバイポーラ・トランジスタＢＰＮのベース接
続に関する回路図を示す。ここでは、インバータＩＮＶ
６の出力ＶＧＰをバイポーラ・トランジスタＢＰＮのベ
ースに接続している。このようにすると、ノード１０に
電源電位Ｖｃｃが供給されている場合、インバータＩＮ
Ｖ６の出力ＶＧＰが接地電位の場合にバックゲート・ノ
ードＮｗを、ノード１０から供給された電源電位Ｖｃｃ
にバイアスできる。
【００７０】ところで、上記各実施の形態に示すような
アナログ・スイッチ回路例では、出力ＶＧＰのハイレベ
ルはＶｃｃ−Ｖｆであり、さらに図１と図８に示す実施
の形態等では出力ＶＧＮのハイレベルもＶｃｃ−Ｖｆで
ある。ノード１０に電源電位Ｖｃｃが供給されている場
合、即ち、アナログ・スイッチ回路が正常動作している
場合には、出力ＶＧＮ及びＶＧＰは、ともにフルスイン
グすることが望ましい。以下の実施の形態では、このよ
うな条件を満たす構成を示す。
アナログ・スイッチ回路例では、出力ＶＧＰのハイレベ
ルはＶｃｃ−Ｖｆであり、さらに図１と図８に示す実施
の形態等では出力ＶＧＮのハイレベルもＶｃｃ−Ｖｆで
ある。ノード１０に電源電位Ｖｃｃが供給されている場
合、即ち、アナログ・スイッチ回路が正常動作している
場合には、出力ＶＧＮ及びＶＧＰは、ともにフルスイン
グすることが望ましい。以下の実施の形態では、このよ
うな条件を満たす構成を示す。
【００７１】図２１に、本発明に係るアナログ・スイッ
チ回路の第９の実施の形態による回路図を示す。この実
施の形態は、図１７に示したアナログ・スイッチ回路を
ベースにしており、さらにバイアス回路１１を備えたも
のである。ここでは、ＰチャネルＭＯＳトランジスタＰ
２のゲートをドレインに接続する代わりに、バイアス回
路１１の出力ノード１８に接続している。バイアス回路
１１はインバータＩＮＶ９から構成され、インバータＩ
ＮＶ９の電源端子（図３（ｂ）のノード２０に相当）は
ノードＮｗに接続されている。インバータＩＮＶ９の入
力はノード１０が接続され、出力はノード１８である。
チ回路の第９の実施の形態による回路図を示す。この実
施の形態は、図１７に示したアナログ・スイッチ回路を
ベースにしており、さらにバイアス回路１１を備えたも
のである。ここでは、ＰチャネルＭＯＳトランジスタＰ
２のゲートをドレインに接続する代わりに、バイアス回
路１１の出力ノード１８に接続している。バイアス回路
１１はインバータＩＮＶ９から構成され、インバータＩ
ＮＶ９の電源端子（図３（ｂ）のノード２０に相当）は
ノードＮｗに接続されている。インバータＩＮＶ９の入
力はノード１０が接続され、出力はノード１８である。
【００７２】つぎに、図２１に示すアナログ・スイッチ
回路の動作を説明する。切換スイッチＳＷにより、ノー
ド１０に電源電圧Ｖｃｃが供給されている場合、インバ
ータＩＮＶ９の出力ノード１８には接地電位になるの
で、ＰチャネルＭＯＳトランジスタＰ２がオンし、ノー
ドＮｗはノード１０の電位、即ち電源電位Ｖｃｃにな
る。従って、出力ＶＧＰはフルスイングする。
回路の動作を説明する。切換スイッチＳＷにより、ノー
ド１０に電源電圧Ｖｃｃが供給されている場合、インバ
ータＩＮＶ９の出力ノード１８には接地電位になるの
で、ＰチャネルＭＯＳトランジスタＰ２がオンし、ノー
ドＮｗはノード１０の電位、即ち電源電位Ｖｃｃにな
る。従って、出力ＶＧＰはフルスイングする。
【００７３】一方、切換スイッチＳＷにより、ノード１
０に接地電位が供給されている場合、インバータＩＮＶ
９の入力も接地電位である。従って、図３を参照すると
明らかなように、インバータＩＮＶ９を構成するＮチャ
ネルＭＯＳトランジスタはオフし、ＰチャネルＭＯＳは
オンする。バックゲート・ノードＮｗの電位は、このＰ
チャネルＭＯＳを経由してＰチャネルＭＯＳトランジス
タＰ２のゲートに伝達される。従って、図１４、図１７
に示すようなアナログ・スイッチ回路と同じ動作を行う
ので、従来回路において問題にしているような電流を流
すことはない。
０に接地電位が供給されている場合、インバータＩＮＶ
９の入力も接地電位である。従って、図３を参照すると
明らかなように、インバータＩＮＶ９を構成するＮチャ
ネルＭＯＳトランジスタはオフし、ＰチャネルＭＯＳは
オンする。バックゲート・ノードＮｗの電位は、このＰ
チャネルＭＯＳを経由してＰチャネルＭＯＳトランジス
タＰ２のゲートに伝達される。従って、図１４、図１７
に示すようなアナログ・スイッチ回路と同じ動作を行う
ので、従来回路において問題にしているような電流を流
すことはない。
【００７４】図２２に本発明に係るアナログ・スイッチ
回路の第１０の実施の形態による回路図を示す。
回路の第１０の実施の形態による回路図を示す。
【００７５】図２２は、図２１に示すバイアス回路１１
の代わりに、他のバイアス回路１３を備えた構成であ
る。バイアス回路１３は、２つのインバータＩＮＶ９及
びＩＮＶ１０を含む。インバータＩＮＶ９には、インバ
ータＩＮＶ１０の出力を入力する。インバータＩＮＶ１
０の電源端子（図３のノード２０に相当）は、ノード１
０が接続されている。また、インバータＩＮＶ１０の入
力は接地電位に接続されている。ノード１０に電源電圧
Ｖｃｃが供給されている場合、図３に示すようにインバ
ータＩＮＶ１０内のＰチャネルＭＯＳトランジスタがオ
ンとなるので、インバータＩＮＶ１０の出力ノード１２
は電源電位Ｖｃｃにある。したがって、図２２に示すア
ナログ・スイッチ回路の動作は、図２１のアナログ・ス
イッチ回路と同様となる。一方、ノード１０に接地電位
が供給されている場合、ノード１２の電位は、ほぼ接地
電位になるので、図２２のアナログ・スイッチ回路の動
作は図２１のアナログ・スイッチ回路と同様となる。
の代わりに、他のバイアス回路１３を備えた構成であ
る。バイアス回路１３は、２つのインバータＩＮＶ９及
びＩＮＶ１０を含む。インバータＩＮＶ９には、インバ
ータＩＮＶ１０の出力を入力する。インバータＩＮＶ１
０の電源端子（図３のノード２０に相当）は、ノード１
０が接続されている。また、インバータＩＮＶ１０の入
力は接地電位に接続されている。ノード１０に電源電圧
Ｖｃｃが供給されている場合、図３に示すようにインバ
ータＩＮＶ１０内のＰチャネルＭＯＳトランジスタがオ
ンとなるので、インバータＩＮＶ１０の出力ノード１２
は電源電位Ｖｃｃにある。したがって、図２２に示すア
ナログ・スイッチ回路の動作は、図２１のアナログ・ス
イッチ回路と同様となる。一方、ノード１０に接地電位
が供給されている場合、ノード１２の電位は、ほぼ接地
電位になるので、図２２のアナログ・スイッチ回路の動
作は図２１のアナログ・スイッチ回路と同様となる。
【００７６】また、図２１、図２２に示すアナログ・ス
イッチ回路ではバイアス回路１１又は１３の出力ノード
１８は、ＰチャネルＭＯＳトランジスタＰ２のゲートに
接続された。図１９に示すアナログ・スイッチ回路にお
いて、ｐｎｐバイボーラ・トランジスタＢＰＮのベース
をコレクタに接続せず、図２１と図２２に示したような
バイアス回路の出力ノード１８をこのベースに接続して
も、図２１と図２２において示したと同じ効果を得るこ
とができる。
イッチ回路ではバイアス回路１１又は１３の出力ノード
１８は、ＰチャネルＭＯＳトランジスタＰ２のゲートに
接続された。図１９に示すアナログ・スイッチ回路にお
いて、ｐｎｐバイボーラ・トランジスタＢＰＮのベース
をコレクタに接続せず、図２１と図２２に示したような
バイアス回路の出力ノード１８をこのベースに接続して
も、図２１と図２２において示したと同じ効果を得るこ
とができる。
【００７７】なお、以上の実施の形態では、Ｎチャネル
ＭＯＳトランジスタＮ１を設けＣＭＯＳアナログ・スイ
ッチの構成としたが、ＮチャネルＭＯＳトランジスタＮ
１とその駆動回路部分を削除し、ＰチャネルＭＯＳトラ
ンジスタＰｌのみによるアナログスイッチ回路として用
いることもできる。
ＭＯＳトランジスタＮ１を設けＣＭＯＳアナログ・スイ
ッチの構成としたが、ＮチャネルＭＯＳトランジスタＮ
１とその駆動回路部分を削除し、ＰチャネルＭＯＳトラ
ンジスタＰｌのみによるアナログスイッチ回路として用
いることもできる。
【００７８】図２３に、ＰチャネルＭＯＳトランジスタ
Ｐ１のみによるアナログ・スイッチ回路の回路図を示
す。動作は、第１の実施の形態のＰチャネルＭＯＳトラ
ンジスタＰ１に関するものと同様である。
Ｐ１のみによるアナログ・スイッチ回路の回路図を示
す。動作は、第１の実施の形態のＰチャネルＭＯＳトラ
ンジスタＰ１に関するものと同様である。
【００７９】また、その他の実施の形態においても、同
様に、ＮチャネルＭＯＳトランジスタＮ１とその駆動回
路部分を削除することにより、ＰチャネルＭＯＳトラン
ジスタＰ１のみを備えたアナログ・スイッチ回路を構成
することができる。
様に、ＮチャネルＭＯＳトランジスタＮ１とその駆動回
路部分を削除することにより、ＰチャネルＭＯＳトラン
ジスタＰ１のみを備えたアナログ・スイッチ回路を構成
することができる。
【００８０】さらに、各実施の形態の回路構成を適宜組
み合わせて、所望の動作を行わせるようにすることがで
きる。
み合わせて、所望の動作を行わせるようにすることがで
きる。
【００８１】
【発明の効果】２電源以上で駆動されるアプリケーショ
ンにおいて、少なくともひとつのアナログ・スイッチ回
路の電源を接地電位として停止状態とした場合に、他の
アナログ・スイッチ回路、バスライン等の電源電位等か
ら接地電位に向かって寄生ダイオードを経由して不要な
電流が流れることを防止することができる。また。アナ
ログ・スイッチ回路に電源電位が与えられている場合で
も、信号をフルスイングで伝達することができるので、
この信号を受信する回路での、中間電位入力に起因する
貫通電流の問題が起こらず、低消費電力化を図ることが
できる。さらに、この信号を受信する回路のしきい値
は、ＣＭＯＳレベルでよく、ノイズにも強くなる。
ンにおいて、少なくともひとつのアナログ・スイッチ回
路の電源を接地電位として停止状態とした場合に、他の
アナログ・スイッチ回路、バスライン等の電源電位等か
ら接地電位に向かって寄生ダイオードを経由して不要な
電流が流れることを防止することができる。また。アナ
ログ・スイッチ回路に電源電位が与えられている場合で
も、信号をフルスイングで伝達することができるので、
この信号を受信する回路での、中間電位入力に起因する
貫通電流の問題が起こらず、低消費電力化を図ることが
できる。さらに、この信号を受信する回路のしきい値
は、ＣＭＯＳレベルでよく、ノイズにも強くなる。
【図１】本発明に係るアナログ・スイッチ回路の第一の
実施の形態による回路図。
実施の形態による回路図。
【図２】ナンドゲートの回路構成図。
【図３】インバータの回路構成図。
【図４】本発明に係るアナログ・スイッチ回路の第２の
実施の形態による回路図。
実施の形態による回路図。
【図５】本発明に係るアナログ・スイッチ回路の第３の
実施の形態による回路図。
実施の形態による回路図。
【図６】論理回路１５の回路構成図の一例。
【図７】論理回路１５の回路構成図の他の例。
【図８】本発明に係るアナログ・スイッチ回路の第４の
実施の形態による回路図。
実施の形態による回路図。
【図９】本発明に係るアナログ・スイッチ回路の第５の
実施の形態による回路図。
実施の形態による回路図。
【図１０】本発明に係るアナログ・スイッチ回路の第６
の実施の形態による回路図。
の実施の形態による回路図。
【図１１】本発明に係るアナログ・スイッチ回路の第５
の実施の形態による回路図の変形例。
の実施の形態による回路図の変形例。
【図１２】論理回路１７の回路構成図。
【図１３】論理回路１７の他の回路構成図。
【図１４】本発明に係るアナログ・スイッチ回路の第７
の実施の形態による回路図。
の実施の形態による回路図。
【図１５】本発明に係る多入力の場合のアナログ・スイ
ッチ回路の第８の実施の形態による回路図。
ッチ回路の第８の実施の形態による回路図。
【図１６】論理回路１９の回路構成図。
【図１７】ダイオードＤＤ１を形成するための回路図。
【図１８】ダイオードＤＤ１を形成したＰチャネルＭＯ
ＳトランジスタＰ２のゲート接続に関する回路図。
ＳトランジスタＰ２のゲート接続に関する回路図。
【図１９】ダイオードＤＤ１を形成するための他の回路
図。
図。
【図２０】ダイオードＤＤ１を形成したｐｎｐバイポー
ラ・トランジスタＢＰＮのベース接続に関する回路図。
ラ・トランジスタＢＰＮのベース接続に関する回路図。
【図２１】本発明に係るアナログ・スイッチ回路の第９
の実施の形態による回路図。
の実施の形態による回路図。
【図２２】本発明に係るアナログ・スイッチ回路の第１
０の実施の形態による回路図。
０の実施の形態による回路図。
【図２３】ＰチャネルＭＯＳトランジスタＰ１のみによ
るアナログ・スイッチ回路の回路図。
るアナログ・スイッチ回路の回路図。
【図２４】アナログ・スイッチ回路を介してバスライン
に接続して使用するバスライン・アプリケーションの回
路構成図。
に接続して使用するバスライン・アプリケーションの回
路構成図。
【図２５】寄生ダイオードの存在を説明するための半導
体断面図。
体断面図。
【図２６】ＮチャネルＭＯＳトランジスタのみで構成さ
れたアナログ・スイッチ回路を用いたバスライン・アプ
リケーションの回路図。
れたアナログ・スイッチ回路を用いたバスライン・アプ
リケーションの回路図。
５００ バスライン ５０１〜５０４ アナログ・スイッチ回路 Ｐ１、Ｐ２ ＰチャネルＭＯＳトランジスタ Ｎ１ ＮチャネルＭＯＳトランジスタ ＤＤ１ ダイオード ＮＡＮＤ１ ナンドゲート ＩＮＶ１〜ＩＮＶ６ インバータ
Claims (18)
- 【請求項１】第１のＭＯＳトランジスタを含むスイッチ
部と、前記スイッチ部の一端から入力された入力信号を
オン・オフ制御して他端に出力する制御部とを備えたア
ナログ・スイッチ回路において、 前記スイッチ部は、 ソース、ドレイン、ゲート及びバックゲートを有する第
１のＭＯＳトランジスタを含み、 前記制御部は、 前記第１のＭＯＳトランジスタのバックゲートに一端が
接続されたダイオードと、 前記ダイオードの他端に接続され、前記ダイオードの他
端を電源電位又は接地電位に切換える切換スイッチと、 前記ダイオード及び前記第１のＭＯＳトランジスタのバ
ックゲートの接続点に接続され、制御信号が入力され、
前記切換スイッチの切換状態に応じて前記第１のＭＯＳ
トランジスタのゲートに前記接続点の電位を供給する制
御回路とを備えたアナログ・スイッチ回路。 - 【請求項２】前記制御回路は、 前記切換スイッチにより電源電位が選択されているとき
は、前記制御信号に応じた電位を前記第１のＭＯＳトラ
ンジスタのゲートに供給することにより制御し、 前記切換スイッチにより接地電位が選択されているとき
は、前記第１のＭＯＳトランジスタのバックゲート電位
を前記第１のＭＯＳトランジスタのゲートに供給してオ
フ状態とすることを特徴とする請求項１に記載のアナロ
グ・スイッチ回路。 - 【請求項３】前記制御回路は、 一方の入力端子には制御信号が入力され、他方の入力端
子には前記切換スイッチを介して電源電位又は接地電位
が入力され、電源端子には前記接続点が接続され、出力
を前記第１のＭＯＳトランジスタのゲートに供給する第
１の論理ゲートを備え、 前記切換スイッチが接地電位に切換えられているとき、
前記第１のＭＯＳトランジスタのバックゲート電位を、
前記第１の論理ゲートの出力に供給することを特徴とす
る請求項１又は２に記載のアナログ・スイッチ回路。 - 【請求項４】前記論理ゲートは、ナンドゲート又はアン
ドゲートであることを特徴とする請求項３に記載のアナ
ログ・スイッチ回路。 - 【請求項５】前記制御回路は、 複数の入力端子には複数の制御信号が入力され、電源端
子には前記接続点が接続され、出力を前記第１のＭＯＳ
トランジスタのゲートに供給する第１の論理回路を備
え、 一端が前記接続点と接続され、他端が前記論理回路の出
力と接続され、ゲートが前記切換スイッチを介して電源
電位又は接地電位に接続され、前記切換スイッチにより
接地電位が選択されているとき前記第１のＭＯＳトラン
ジスタのバックゲート電位を前記第１の論理回路の出力
に伝達する第２のＭＯＳトランジスタと、 接地電位と前記論理回路の出力との間に設けられ、ゲー
トが前記切換スイッチを介して電源電位又は接地電位に
接続され、前記切換スイッチにより接地電位が選択され
ているとき接地電位と前記出力とを分離する第３のＭＯ
Ｓトランジスタとを備えたことを特徴とする請求項１又
は２に記載のアナログ・スイッチ回路。 - 【請求項６】前記制御回路は、 入力端子には制御信号が入力され、電源端子には前記接
続点が接続され、出力を前記第１のＭＯＳトランジスタ
のゲートに供給する第２の論理ゲートを備え、 前記切換スイッチが接地電位に切換えられているとき、
前記第１のＭＯＳトランジスタのバックゲート電位を、
前記第２の論理ゲートの出力に供給することを特徴とす
る請求項１又は２に記載のアナログ・スイッチ回路。 - 【請求項７】前記第２の論理ゲートは、インバータであ
ることを特徴とする請求項６に記載のアナログ・スイッ
チ回路。 - 【請求項８】前記制御回路は、 複数の入力端子には複数の制御信号が入力され、電源端
子には前記接続点が接続され、出力を前記第１のＭＯＳ
トランジスタのゲートに供給する第２の論理回路と、 入力端子に任意の前記制御信号が入力され、電源端子に
は前記切換スイッチを介して電源電位又は接地電位が接
続され、任意の前記制御信号を前記第２の論理回路の入
力端子に供給するインバータとを備えたことを特徴とす
る請求項１又は２に記載のアナログ・スイッチ回路。 - 【請求項９】前記制御回路は、 複数の入力端子には複数の制御信号が入力され、電源端
子には前記接続点が接続され、出力を前記第１のＭＯＳ
トランジスタのゲートに供給する第３の論理回路と、 入力端子に任意の前記制御信号が入力され、電源端子に
は前記切換スイッチを介して電源電位又は接地電位が接
続されたインバータと、 一端が前記接続点と接続され、他端が前記第３の論理回
路の出力と接続され、ゲートが前記インバータに接続さ
れた第４のＭＯＳトランジスタと、 接地電位と前記第３の論理回路の出力との間に設けら
れ、ゲートが前記インバータに接続された第５のＭＯＳ
トランジスタとを備え、 前記切換スイッチにより接地電位が選択されていると
き、前記第４のＭＯＳトランジスタにより前記第１のＭ
ＯＳトランジスタのバックゲート電位を前記第３の論理
回路の出力に伝達するとともに、前記第５のＭＯＳトラ
ンジスタにより接地電位と前記出力とを分離することを
特徴とする請求項１又は２に記載のアナログ・スイッチ
回路。 - 【請求項１０】前記制御回路は、 一つ又は複数の入力端子には制御信号が入力され、電源
端子には前記切換スイッチを介して電源電位又は接地電
位が接続される第３の論理ゲートを備え、 入力端子には前記第３の論理ゲートの出力が接続され、
電源端子には前記接続点が接続され、出力を前記第１の
ＭＯＳトランジスタのゲートに供給する第４の論理ゲー
トを備え、 前記切換スイッチが接地電位に切換えられているとき、
前記第１のＭＯＳトランジスタのバックゲート電位を、
前記第４の論理ゲートの出力に供給することを特徴とす
る請求項１又は２に記載のアナログ・スイッチ回路。 - 【請求項１１】前記第第３又は第４の論理ゲートは、イ
ンバータであることを特徴とする請求項１０に記載のア
ナログ・スイッチ回路。 - 【請求項１２】前記ダイオードは、ゲート、及び、ドレ
イン又はソースが前記接続点に接続され、バックゲート
が前記接続点又は前記第１のＭＯＳトランジスタのゲー
トに接続され、ソース又はドレインが前記切換スイッチ
に接続されたＭＯＳトランジスタであることを特徴とす
る請求項１乃至１１のいずれかに記載のアナログ・スイ
ッチ回路。 - 【請求項１３】前記ダイオードは、エミッタ又はコレク
タが前記接続点に、コレクタ又はエミッタが前記切換ス
イッチに、及びベースが前記接続点又は前記第１のＭＯ
Ｓトランジスタのゲートに接続されたｎｐｎバイポーラ
・トランジスタであることを特徴とする請求項１乃至１
１のいずれかに記載のアナログ・スイッチ回路。 - 【請求項１４】前記ダイオードは、ドレイン又はソー
ス、及び、バックゲートが前記接続点に接続され、ソー
ス又はドレインが前記切換スイッチに接続されたＭＯＳ
トランジスタで構成され、 前記ＭＯＳトランジスタのゲートと、前記接続点とに接
続され、前記切換スイッチが接地電位に切り換えられて
いるとき、前記ＭＯＳトランジスタをオフ状態とし、前
記切換スイッチが電源電位に切り換えられているとき、
前記ＭＯＳトランジスタをオン状態とするバイアス回路
を備えたことを特徴とする請求項１乃至１１のいずれか
に記載のアナログ・スイッチ回路。 - 【請求項１５】前記スイッチ部は、 前記第１のＭＯＳトランジスタと、前記第１のＭＯＳト
ランジスタと逆チャネルのＭＯＳトランジスタとの並列
接続したＣＭＯＳアナログ・スイッチであることを特徴
とする請求項１乃至１４のいずれかに記載のアナログ・
スイッチ回路。 - 【請求項１６】前記制御回路は、 入力端子には前記第１のＭＯＳトランジスタのゲートへ
の出力が接続され、電源端子には前記接続点が接続さ
れ、出力を前記第１のＭＯＳトランジスタと逆チャネル
のＭＯＳトランジスタのゲートに供給するインバータを
備え、 前記インバータは、前記切換スイッチの切換状態に応じ
て、電源電位又は接地電位を出力することを特徴とする
請求項１５に記載のアナログ・スイッチ回路。 - 【請求項１７】前記制御回路は、 入力端子には前記第１のＭＯＳトランジスタのゲートへ
の出力が接続され、電源端子には前記切換スイッチを介
して電源電位又は接地電位が供給され、出力を前記第１
のＭＯＳトランジスタと逆チャネルのＭＯＳトランジス
タのゲートに供給するインバータを備え、 前記インバータは、前記切換スイッチの切換状態に応じ
て、電源電位又は接地電位を出力することを特徴とする
請求項１５に記載のアナログ・スイッチ回路。 - 【請求項１８】前記第１のＭＯＳトランジスタは、Ｐチ
ャネルＭＯＳトランジスタであることを特徴とする請求
項１乃至１７のいずれかに記載のアナログ・スイッチ回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19445996A JP3437719B2 (ja) | 1996-07-24 | 1996-07-24 | アナログ・スイッチ回路 |
| US08/893,154 US5892387A (en) | 1996-07-24 | 1997-07-15 | Analog switching circuit device and semiconductor integrated circuit device |
| TW086110326A TW359050B (en) | 1996-07-24 | 1997-07-21 | Analog switch |
| KR1019970034384A KR100232661B1 (ko) | 1996-07-24 | 1997-07-23 | 아날로그 스위치회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19445996A JP3437719B2 (ja) | 1996-07-24 | 1996-07-24 | アナログ・スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041800A true JPH1041800A (ja) | 1998-02-13 |
| JP3437719B2 JP3437719B2 (ja) | 2003-08-18 |
Family
ID=16324924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19445996A Expired - Fee Related JP3437719B2 (ja) | 1996-07-24 | 1996-07-24 | アナログ・スイッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5892387A (ja) |
| JP (1) | JP3437719B2 (ja) |
| KR (1) | KR100232661B1 (ja) |
| TW (1) | TW359050B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317657A (ja) * | 1998-05-06 | 1999-11-16 | Toshiba Corp | トランスミッション・ゲート回路 |
| JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
| JP2009153214A (ja) * | 2009-04-03 | 2009-07-09 | Fujifilm Corp | 固体撮像モジュール |
| JP2009153213A (ja) * | 2009-04-03 | 2009-07-09 | Fujifilm Corp | 固体撮像モジュール |
| JP2009189038A (ja) * | 2009-04-03 | 2009-08-20 | Fujifilm Corp | 固体撮像モジュール |
| CN103368549A (zh) * | 2012-04-06 | 2013-10-23 | 株式会社东芝 | 半导体集成电路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875991A1 (de) * | 1997-04-25 | 1998-11-04 | Philips Patentverwaltung GmbH | Schaltungsanordnung zur Generierung eines elektronisch gesteuerten Widerstandes |
| DE19753279C2 (de) * | 1997-12-01 | 2001-03-08 | Sgs Thomson Microelectronics | Elektrische Schaltung mit mindestens einem geschalteten Kondensator und Verfahren zum Betreiben dieser Schaltung |
| US6879190B2 (en) * | 2002-04-04 | 2005-04-12 | The Regents Of The University Of Michigan | Low-power driver with energy recovery |
| JP2006311507A (ja) * | 2005-03-28 | 2006-11-09 | Matsushita Electric Ind Co Ltd | 電源スイッチ回路 |
| US7679423B1 (en) * | 2006-12-22 | 2010-03-16 | The United States Of America As Represented By The Secretary Of The Navy | Switch circuit for magnetic-induction interface |
| US7973565B2 (en) * | 2007-05-23 | 2011-07-05 | Cyclos Semiconductor, Inc. | Resonant clock and interconnect architecture for digital devices with multiple clock networks |
| WO2011046987A2 (en) | 2009-10-12 | 2011-04-21 | Cyclos Semiconductor, Inc. | Resonant clock distribution network architecture for tracking parameter variations in conventional clock distribution networks |
| US9341669B2 (en) | 2009-12-09 | 2016-05-17 | Industrial Technology Research Institute | Testing apparatus |
| US8427228B2 (en) * | 2010-09-09 | 2013-04-23 | Broadcom Corporation | System including adaptive power rails and related method |
| US8400211B2 (en) * | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| US8786371B2 (en) * | 2011-11-18 | 2014-07-22 | Skyworks Solutions, Inc. | Apparatus and methods for voltage converters |
| KR20230164502A (ko) * | 2022-05-25 | 2023-12-04 | 에스케이하이닉스 주식회사 | 전자 장치의 테스트 회로, 테스트 회로를 포함하는 전자 장치 및 그 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3866064A (en) * | 1973-08-22 | 1975-02-11 | Harris Intertype Corp | Cmos analog switch |
| KR860001485B1 (ko) * | 1982-09-13 | 1986-09-26 | 산요덴기 가부시기가이샤 | 애널로그스위치회로 |
| JPH0760845B2 (ja) * | 1991-03-22 | 1995-06-28 | 株式会社東芝 | 半導体記憶装置 |
| JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
-
1996
- 1996-07-24 JP JP19445996A patent/JP3437719B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 US US08/893,154 patent/US5892387A/en not_active Expired - Lifetime
- 1997-07-21 TW TW086110326A patent/TW359050B/zh not_active IP Right Cessation
- 1997-07-23 KR KR1019970034384A patent/KR100232661B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317657A (ja) * | 1998-05-06 | 1999-11-16 | Toshiba Corp | トランスミッション・ゲート回路 |
| JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
| JP2009153214A (ja) * | 2009-04-03 | 2009-07-09 | Fujifilm Corp | 固体撮像モジュール |
| JP2009153213A (ja) * | 2009-04-03 | 2009-07-09 | Fujifilm Corp | 固体撮像モジュール |
| JP2009189038A (ja) * | 2009-04-03 | 2009-08-20 | Fujifilm Corp | 固体撮像モジュール |
| CN103368549A (zh) * | 2012-04-06 | 2013-10-23 | 株式会社东芝 | 半导体集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100232661B1 (ko) | 1999-12-01 |
| JP3437719B2 (ja) | 2003-08-18 |
| US5892387A (en) | 1999-04-06 |
| KR980012402A (ko) | 1998-04-30 |
| TW359050B (en) | 1999-05-21 |
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| JPH05268059A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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