JPH05268059A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速、低消費電力のＢｉＣＭＯＳ論理回路、
各種論理ゲートを実装したＬＳＩを提供すること。 【構成】 本発明による半導体集積回路装置では、ＮＴ
Ｌ回路、ＥＣＬ回路、ＩＩＬ回路にＭＯＳトランジスタ
を導入し、信号伝播ノ−ドの充電放電の時定数を小さく
し、かつ、無駄な電流を流さないように構成されてい
る。また本発明による半導体集積回路装置では、ＢｉＣ
ＭＯＳ論理回路のバイポ−ラトランジスタのベ−ス・エ
ミッタ間に容量を設けて、ブ−トストラップ効果によっ
て、出力レベルをフル振幅するように構成されている。
更に本発明による半導体集積回路装置ではト−テムポ−
ル形ＢｉＣＭＯＳ論理回路において、下側のＮＰＮトラ
ンジスタへのベ−ス電流を、電源電圧端子に接続された
ＰＭＯＳトランジスタを介して供給し、出力レベルが立
ち下がった後、ベ−ス電流を遮断し、ＮＭＯＳトランジ
スタで出力レベルをプルダウンするように構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、ＣＭＯＳトランジスタ及びバイポ−ラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
に関する。

【０００２】

【従来の技術】（１）ＩＩＬ（Integrated Injection L
ogic）回路の一例を図２７（集積回路工学（２）ｐ．８
８ 昭和５４年発行 コロナ社から引用）に示す。横形
（ラテラル）ＰＮＰトランジスタＱ３と逆接続のＮＰＮ
トランジスタＱ１とＱ２から構成されている。ＰＮＰト
ランジスタＱ３のエミッタはインジェクタと呼ばれてい
るが、このインジェクタに正電圧が加わるとインジェク
ション電流が流れる。端子Ｘ１が開放状態（オフ状態）
ならば、インジェクション電流は逆接続のＮＰＮトラン
ジスタＱ１のベ−ス電流となり、ＮＰＮトランジスタＱ
１はオン状態になる。したがって、Ｙ１端子はＶｃｅ
（ｓａｔ）電位となり、ロウレベルとなる。

【０００３】逆に、端子Ｘ１が接地電位に短絡された状
態（オン状態）ならば、インジェクション電流は前段の
トランジスタのコレクタ電流となり、ＮＰＮトランジス
タＱ１はオフ状態になる。ＮＰＮトランジスタＱ１のコ
レクタは次段のトランジスタのベ−スに接続され、次段
のトランジスタがオン状態になるので、Ｙ１端子はＶｂ
ｅ電位となり、ハイレベルとなる。但し、ＮＰＮトラン
ジスタＱ２がオン状態の場合は、Ｙ１端子の電位はＶｃ
ｅ（ｓａｔ）で、ロウレベルとなる。

【０００４】一方、インジェクション電流が流れ、端子
Ｘ２が開放状態（オフ状態）ならば、インジェクション
電流は逆接続のＮＰＮトランジスタＱ２のベ−ス電流と
なり、ＮＰＮトランジスタＱ２はオン状態になる。した
がって、Ｙ１、Ｙ２端子はＶｃｅ（ｓａｔ）電位とな
り、ロウレベルとなる。

【０００５】逆に、端子Ｘ２が接地電位に短絡された状
態（オン状態）ならば、インジェクション電流は前段の
トランジスタのコレクタ電流となり、ＮＰＮトランジス
タＱ２はオフになる。ＮＰＮトランジスタＱ２のコレク
タは次段のトランジスタのベ−スに接続され、次段のト
ランジスタがオン状態になるので、Ｙ２、Ｙ１端子にお
ける電位はベース・エミッタ間電位Ｖｂｅとなり、ハイ
レベルとなる。但し、ＮＰＮトランジスタＱ１がオン状
態の場合は、Ｙ１端子の電位はコレクタ・エミッタ間電
圧Ｖｃｅ（ｓａｔ）となり、ロウレベルとなる。即ち、
端子Ｙ１における電位は端子Ｘ１における電位の反転と
端子Ｘ２における電位の反転との論理積であり、端子Ｙ
２における電位は、端子Ｘ２における電位の反転になっ
ている。

【０００６】（２）ＮＴＬ（Non Threshold Logic）回
路のインバ−タ回路の一例を図２８に示す。抵抗Ｒ１、
Ｒ２とコンデンサＣ１とＮＰＮトランジスタＱ１からな
る初段部と、ＮＰＮトランジスタＱ２と抵抗Ｒ３からな
るエミッタフォロワ部とから構成されている。電源端子
２８２の電位は−２Ｖである。入力２８０がハイレベル
（−０．８Ｖ）の時、ＮＰＮトランジスタＱ１がオン
し、接地電位から電源端子まで、抵抗Ｒ２、ＮＰＮトラ
ンジスタＱ１、抵抗Ｒ１を介して電流が流れる。その結
果、Ｑ１のコレクタ電位が下がる。通常は電位降下を
０．８Ｖ程度になるように、抵抗Ｒ１と抵抗Ｒ２の値を
設定しておく。そのコレクタ電位から、ＮＰＮトランジ
スタＱ２のベース・エミッタ間電位Ｖｂｅだけ降下した
電位が出力２８１の電位となる。この出力２８１の電位
は約−１．６Ｖであり、これがロウレベルである。一
方、入力２８０がロウレベル（−１．６Ｖ）の時、ＮＰ
ＮトランジスタＱ１がオフし、ＮＰＮトランジスタＱ１
のコレクタ電位がほぼ、接地電位まで上がる。そのコレ
クタ電位から、ＮＰＮトランジスタＱ２のベース・エミ
ッタ間電圧Ｖｂｅだけ降下した電位が出力２８１の電位
となる。この出力２８１の電位は約−０．８Ｖであり、
これがハイレベルである。

【０００７】（３）ＥＣＬ（Emitter Coppled Logic）
回路のインバ−タ回路の一例を図２９に示す。同図にお
いてインバータ回路は、抵抗Ｒ１、Ｒ２とＮＰＮトラン
ジスタＱ１、Ｑ２と定電流源２９４からなる差動増幅部
と、ＮＰＮトランジスタＱ３と抵抗Ｒ３からなるエミッ
タフォロワ部とから構成されている。電源端子２９２と
２９３の電位は、それぞれ、−３Ｖ、−２Ｖである。Ｎ
ＰＮトランジスタＱ２のベ−スには、ハイレベル（−
０．８Ｖ）とロウレベル（−１．６Ｖ）の中間電位（−
１．２Ｖ）である基準電位Ｖｂｂが印加されている。入
力２９０がハイレベル（−０．８Ｖ）の時、ＮＰＮトラ
ンジスタＱ１がオンし、接地電位から電源端子２９２ま
で、抵抗Ｒ１、ＮＰＮトランジスタＱ１、定電流源２９
４を介して電流が流れる。その結果、ＮＰＮトランジス
タＱ１のコレクタ電位が下がる。通常は電位降下を０．
８Ｖ程度になるように、抵抗Ｒ１の値と定電流源２９４
の電流値を設定しておく。そのコレクタ電位から、ＮＰ
ＮトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅだ
け降下した電位が出力２９１の電位（ロウレベル、−
１．６Ｖ）となる。

【０００８】一方、入力２９０がロウレベル（−１．６
Ｖ）の時、ＮＰＮトランジスタＱ１がオフし、ＮＰＮト
ランジスタＱ１のコレクタ電位がほぼ、接地電位まで上
がる。そのコレクタ電位から、ＮＰＮトランジスタＱ３
のベース・エミッタ間電圧Ｖｂｅだけ降下した電位が出
力端子２９１における電位となる。出力端子２９１にお
ける電位は約−０．８Ｖであり、これがハイレベルであ
る。

【０００９】（４）従来のＢｉＣＭＯＳ複合回路として
のインバ−タ回路（特公昭５０−４０９７７号）を図３
０に示す。このインバータ回路は、出力段を構成するＮ
ＰＮトランジスタ３００及びＮＭＯＳトランジスタ３０
１と、ＮＰＮトランジスタ３００を制御するとともに反
転論理を採るＰＭＯＳトランジスタ３０２とＮＭＯＳト
ランジスタ３０３からなる。入力端３０５における電位
がロウレベルになると、ＰＭＯＳトランジスタ３０２が
オン、ＮＭＯＳトランジスタ３０３がオフ、ＮＰＮトラ
ンジスタ３００がオンになり、ＮＭＯＳトランジスタ３
０１がオフになる。従って、出力端子３０６における電
位はハイレベルになる。この時のレベルは電源端子３０
４における電源電圧ＶｃｃレベルからＮＰＮトランジス
タ３００のベ−ス・エミッタ間電圧Ｖｂｅを引いた値で
ある。

【００１０】一方、入力端子３０５における電位がハイ
レベルになると、ＰＭＯＳトランジスタ３０２がオフ、
ＮＭＯＳトランジスタ３０３がオン、ＮＰＮトランジス
タ３００がオフになり、ＮＭＯＳトランジスタ３０１が
オンになる。従って、出力端子３０６における電位はロ
ウレベルになる。この場合におけるロウレベルは、接地
電位である。

【００１１】（５）従来のＢｉＣＭＯＳの複合回路とし
てインバ−タ回路の一例（特開昭６２−２８１６１４９
号）を図３１に示す。同図においてインバータ回路は、
ト−テムポ−ル出力段を構成するＮＰＮトランジスタ３
１０及びＮＰＮトランジスタ３１１と、ＮＰＮトランジ
スタ３１０他を制御するとともに反転論理を採るＰＭＯ
Ｓトランジスタ３１２及びＮＭＯＳトランジスタ３１３
と、ソ−スが電源端子３１８に、ドレインがＰＭＯＳ３
１５のソ−スにかつゲ−トがＮＰＮトランジスタ３１０
のベ−スにそれぞれ、接続されるＰＭＯＳトランジスタ
３１４と、ゲ−トが出力端子３２０からの信号を受ける
ＣＭＯＳインバ−タ３１７の出力端に、ドレインがＮＰ
Ｎトランジスタ３１１のベ−スにそれぞれ、接続される
ＰＭＯＳトランジスタ３１５と、ドレインがＮＰＮトラ
ンジスタ３１１のベ−スに、ゲ−トがＮＰＮトランジス
タ３１０のベ−スに、かつソ−スが接地電位に接続され
るＮＭＯＳトランジスタ３１６とからなる。

【００１２】上記構成において入力端子における電位３
１９がロウレベルになると、ＰＭＯＳトランジスタ３１
２がオン、ＮＭＯＳトランジスタ３１３がオフ、ＮＰＮ
トランジスタ３１０がオンになり、ＰＭＯＳトランジス
タ３１４がオフ、ＮＭＯＳトランジスタ３１６がオン、
ＮＰＮトランジスタ３１１がオフになる。従って、出力
端子３２０における電位はハイレベルになる。この時の
出力端子３２０における電位は電源端子３１８における
電源電圧ＶｃｃレベルからＮＰＮトランジスタ３１０の
ベ−ス・エミッタ間電圧Ｖｂｅを引いた値である。

【００１３】一方、入力端子３１９における電位がハイ
レベルになると、ＰＭＯＳトランジスタ３１２がオフ、
ＮＭＯＳトランジスタ３１３がオン、ＮＰＮトランジス
タ３１０がオフになる。また、ＮＭＯＳトランジスタ３
１６がオフで、ＰＭＯＳトランジスタ３１４がオン、Ｐ
ＭＯＳトランジスタ３１５がオンであるので、ＮＰＮト
ランジスタ３１１へベ−ス電流が供給されＮＰＮトラン
ジスタ３１１がオンになる。従って、出力端子３２０に
おける電位はロウレベルになる。出力がロウレベルにな
るとＰＭＯＳ３１５はオフになるので、ＮＰＮトランジ
スタ３１１のベ−スに過剰な電流を流し込むことなく、
ＮＰＮトランジスタ３１１の過剰な飽和を防止する。こ
の時のロウレベルは、ほぼ接地電位に等しくなる。

【００１４】（６）従来のＢｉＣＭＯＳ複合のＬＳＩで
は、ＢｉＣＭＯＳ論理ゲ−トとＣＭＯＳ論理ゲ−トが混
在していたが、ＮＴＬ論理ゲ−トを混在させようとする
と、ＮＴＬ論理ゲ−トとＢｉＣＭＯＳ論理ゲ−トの間
に、あるいは、ＮＴＬ論理ゲ−トとＣＭＯＳ論理ゲ−ト
の間にレベル変換回路が必要であった。

【００１５】

【発明が解決しようとする課題】（１）上記従来技術で
は、まず第１に、トランジスタＱ１とトランジスタＱ２
がコレクタとエミッタを逆にした逆接続のＮＰＮトラン
ジスタであるので、トランジスタのスイッチング速度が
遅いために、ゲ−ト回路のスピ−ドが遅いという問題が
あった。次に、インジェクション電流値がいつも有効に
使われていない問題があった。つまり、逆ＮＰＮトラン
ジスタがオンになって、コレクタ電位を下げる際および
下がった後もインジェクション電流がコレクタ電流とし
て流れる。このタイミングの時には、インジェクション
電流は不要である。したがって、消費電力の増大および
ゲ−ト遅延時間の増大を引き起こす。また、ベ−ス電位
を上げる際に、上がった後もインジェクション電流がベ
−ス電流として流れる。したがって、逆接続のＮＰＮト
ランジスタの飽和が深くなり、ゲ−ト遅延時間が大きく
なるとともに、消費電力も大きくなる。

【００１６】本発明の目的は、高速で低消費電力のＩＩ
Ｌ系回路を提供することにある。

【００１７】（２）上記従来技術では、各ノ−ドの充
電、放電のスピ−ドが抵抗と寄生容量の時定数で決まる
場合がある。そこで、スピ−ドを上げるために、抵抗値
を小さくすると、今度は消費電力が大きくなる。つま
り、スピ−ドと消費電力がトレ−ドオフの関係にある。

【００１８】本発明の目的は、高速で低消費電力のＮＴ
Ｌ系回路を提供することにある。

【００１９】（３）上記従来技術では、エミッタフォロ
ワ部の出力の放電のスピ−ドが抵抗と寄生容量の時定数
で決まる。そこで、スピ−ドを上げるために、抵抗値を
小さくすると、今度は消費電力が大きくなる。つまり、
スピ−ドと消費電力がトレ−ドオフの関係にある。

【００２０】本発明の目的は、高速で低消費電力のＥＣ
Ｌ系回路を提供することにある。

【００２１】（４）上記従来技術の場合、次式が成り立
つ。

【００２２】Ｖｉｈｍｉｎ＝Ｖｔｈ＝Ｖｃｃｍｉｎ−Ｖ
ｂｅ すなわち、動作可能な最小の論理“１”と認識で
きる入力電圧Ｖｉｈｍｉｎは、ＮＭＯＳトランジスタ３
０１のスレッショルド電圧Ｖｔｈに等しく、かつ、動作
可能な最小の電源電圧ＶｃｃｍｉｎからＮＰＮトランジ
スタ３００のベース・エミッタ間電圧Ｖｂｅを引いた値
に等しい。したがって、動作可能な最小の電源電圧Ｖｃ
ｃｍｉｎは Ｖｃｃｍｉｎ＝Ｖｂｅ＋Ｖｔｈ ＝０．９＋０．６ ＝１．５（Ｖ） となる。つまり、２Ｖから１．５
Ｖの低い電源電圧で、動作するが、出力端３０６におけ
る電位がハイレベルの場合に電位電圧Ｖｃｃまでフル振
幅しないので、次段でＤＣ電流が流れたり、次段のゲ−
ト回路のスピ−ドが落ちるという問題がある。

【００２３】本発明の目的は、２Ｖから１．５Ｖの低い
電源電圧で、出力レベルが電源フル振幅する高速なＢｉ
ＣＭＯＳ論理回路を提供することにある。

【００２４】（５）上記従来技術の場合、次式が成り立
つ。

【００２５】Ｖｉｈｍｉｎ＝Ｖｔｈ＝Ｖｃｃｍｉｎ−Ｖ
ｂｅ、すなわち、動作可能な最小の論理“１”と認識で
きる入力電圧Ｖｉｈｍｉｎは、ＮＭＯＳトランジスタ３
１３のスレッショルド電圧Ｖｔｈに等しく、かつ、動作
可能な最小の電源電圧ＶｃｃｍｉｎからＮＰＮトランジ
スタ３１０のベース・エミッタ間電圧Ｖｂｅを引いた値
に等しい。また、出力段のＮＰＮトランジスタ３１１が
動作するために、Ｖｃｃｍｉｎ〉Ｖｂｅの関係も満足す
る必要がある。したがって、動作可能な最小の電源電圧
Ｖｃｃｍｉｎは Ｖｃｃｍｉｎ＝Ｖｂｅ＋Ｖｔｈ ＝０．９＋０．６ ＝１．５（Ｖ） となる。

【００２６】このように出力段がト−テムポ−ル接続の
ゲ−トとしては、かなりの低電源電圧まで動作可能であ
る。しかし、入力端子３１９における電位がハイレベル
で、出力端子３２０における電位がロウレベルの時、出
力端子３２０における電位にノイズが乗った場合、その
ノイズの大きさがＣＭＯＳインバ−タ３１７の論理スレ
ッショルド電圧を超えると、ＮＰＮトランジスタ３１１
にベ−ス電流が供給されて、ロウレベルを維持しようと
するが、論理スレッショルド電圧以下の時は、ノイズを
なくそうとする力が働かないために、ノイズに弱いとい
う欠点がある。

【００２７】また、図３２と図３３を用いて説明するよ
うな欠点もある。すなわち、図３２に示すように、ＰＭ
ＯＳトランジスタ３１４とＰＭＯＳトランジスタ３１５
の間には、ＰＭＯＳトランジスタのソ−スあるいはドレ
インの接合容量３２１が存在する。

【００２８】また、ＮＰＮトランジスタ３１１のベ−ス
回りには、ベ−ス容量やＰＭＯＳトランジスタ３１５の
接合容量等の寄生容量３２２がある。図３３は、動作タ
イミングと各ＭＯＳトランジスタのオン、オフ状態を示
す。同図において時間軸はＩからＶまで５つの領域に分
けられる。領域Ｉは、入力端子３１９における電位がロ
ウレベルで、出力端子３２０における電位がハイレベル
に整定している状態である。この時、ＰＭＯＳトランジ
スタ３１４はオフ、ＰＭＯＳトランジスタ３１５はオ
ン、ＮＭＯＳトランジスタ３１６はオンであるので、Ａ
点の電位はＰＭＯＳトランジスタ３１５のスレッショル
ド電圧の絶対値、ＮＰＮトランジスタ３１１のベ−ス電
位は接地電位である。

【００２９】領域IIは、入力端子３１９における電位が
立上り、、出力端子３２０における電位が立ち下がりを
始めようとする状態である。この時、ＰＭＯＳトランジ
スタ３１４、３１５はオン、ＮＭＯＳトランジスタ３１
６はオフとなり、Ａ点の電位はＰＭＯＳトランジスタ３
１４，３１５のオン抵抗等で決まる時定数で上昇する。
また、ＮＰＮトランジスタ３１１のベ−ス電位が上昇
し、ＮＰＮトランジスタ３２０がオンする。

【００３０】領域IIIは、入力端子３１９における電位
がハイレベルで、出力端子３２０における電位がロウレ
ベルになっている状態である。このとき、ＰＭＯＳトラ
ンジスタ３１４はオンで、ＰＭＯＳトランジスタ３１５
とＮＭＯＳトランジスタ３１６はオフである。Ａ点の電
位は、電源端子３１８における電源電圧Ｖｃｃであり、
ＮＰＮトランジスタ３１１のベ−ス電位は電源電圧Ｖｃ
ｃに等しい電位を維持するが除々に減衰する。

【００３１】領域IVは、入力端子３１９における電位が
立ち下がり、出力端子３２０における電位が立上りを始
めようとする状態である。この時、ＰＭＯＳトランジス
タ３１４、３１５はオフ、ＮＭＯＳトランジスタ３１６
はオンとなり、Ａ点の電位は領域IIIの状態を維持し、
ＮＰＮトランジスタ３１１のベ−ス電位は急速に減少す
る。

【００３２】領域Ｖは、入力端子３１９における電位が
ロウレベルで、出力端子３２０がハイレベルになってい
る状態である。この時、ＰＭＯＳトランジスタ３１４は
オフ、ＰＭＯＳトランジスタ３１５はオン、ＮＭＯＳト
ランジスタ３１６はオンとなる。Ａ点の電位はＰＭＯＳ
トランジスタ３１５のスレッショルド電圧の絶対値に向
かって、減少するが、ＮＰＮトランジスタ３１１のベ−
ス電位は一旦上昇してから、接地電位に向かって減少す
る。これは寄生容量３２１に充電されていた電荷が、Ｐ
ＭＯＳトランジスタ３１５がオンになることによって、
寄生容量３２２へ電荷が分配されることによって起こ
る。このため、ＮＰＮトランジスタ３１１がオフになる
べきタイミングの時に、ある期間ＮＰＮトランジスタ３
１１がオンになる。従って、Ｖｃｃ電源端子３１８から
接地電源に貫通電流が流れる。この貫通電流により、消
費電力が増大するとともに、ＮＰＮトランジスタ３１０
による負荷に流入する充電電流が、ＮＰＮトランジスタ
３１１の方へも逃げるので、動作の高速化の妨げにもな
っていた。

【００３３】本発明の目的は、１．５Ｖ程度より低い電
源電圧で、ノイズに強く動作が可能で高速、低消費電力
なＢｉＣＭＯＳ論理回路を提供することにある。

【００３４】（６）上記従来技術では、レベル変換回路
のために、その部分での遅れが生じ、高速なＮＴＬ論理
ゲ−トの特性を活かすことが難しかった。

【００３５】本発明の目的は、高速、低消費電力なＢｉ
ＣＭＯＳ複合のＬＳＩを提供することにある。

【００３６】

【課題を解決するための手段】本発明の半導体集積回路
装置は、エミッタ接地の二つのＮＰＮトランジスタを有
し、一方のＮＰＮトランジスタのコレクタが他方のＮＰ
Ｎトランジスタのベ−スに接続されてなるＩＩＬ系の回
路において、電源端子と前記一方のＮＰＮトランジスタ
のコレクタとの間に接続されＭＯＳトランジスタを含ん
で構成され、前記エミッタ接地の二つのＮＰＮトランジ
スタにインジェクション電流を供給するインジェクショ
ン電流制御回路を有することを特徴とする。

【００３７】本発明の半導体集積回路装置は、前記ＮＰ
Ｎトランジスタは半導体基板上にＮ型半導体及びＰ型半
導体の半導体層が通常の縦型に形成されることを特徴と
する。

【００３８】本発明の半導体集積回路装置は、ＮＰＮト
ランジスタは半導体基板上にＮ型半導体及びＰ型半導体
の半導体層が横型に形成されることを特徴とする。

【００３９】本発明の半導体集積回路装置は、初段に
は、第１の電源電位端子と第２の電源電位端子の間に、
それらのゲ−トあるいはベ−スが入力端子に接続されて
いるＰＭＯＳトランジスタ、第１のＮＰＮトランジスタ
及び第１のＮＭＯＳトランジスタが接続され、かつ前記
ＰＭＯＳトランジスタのソース・ドレイン間に並列にダ
イオ−ドが接続されると共に、前記ＮＭＯＳトランジス
タのドレイン・ソース間に並列にコンデンサが接続さ
れ、エミッタフォロワの出力段は、第１の電源電位端子
と第２の電源電位端子の間に、ベ−スが前記第１のＮＰ
Ｎトランジスタのコレクタに接続された第２のＮＰＮト
ランジスタとゲ−トが前記入力端子に接続されたエミッ
タ抵抗として機能する第２のＮＭＯＳトランジスタが接
続されて構成されることを特徴とする。

【００４０】本発明の半導体集積回路装置は、初段に
は、ベ−スが入力端子に接続され、コレクタが抵抗を介
して接地電位を有する第１の電源電位端子に接続され、
エミッタが抵抗を介して第２の電源電位端子に接続され
ると共に、前記エミッタと第２の電源電位端子との間に
容量が接続されてなる第１のＮＰＮトランジスタを有
し、エミッタフォロワの出力段は、前記第１の電源電位
端子と第２の電源電位端子の間に、ベ−スが前記第１の
ＮＰＮトランジスタのコレクタに接続された第２のＮＰ
Ｎトランジスタと、ゲ−トまたはベースが同相増幅器を
介して前記入力端子に接続され前記第２のＮＰＮトラン
ジスタのエミッタ抵抗として機能するＮＭＯＳトランジ
スタまたは第３のＮＰＮトランジスタが接続されて構成
され、前記同相増幅器により前記ＮＭＯＳトランジスタ
または第３のＮＰＮトランジスタを駆動することを特徴
とする。

【００４１】本発明の半導体集積回路装置は、初段に
は、ベ−スが入力端子に接続され、コレクタが抵抗を介
して接地電位を有する第１の電源電位端子に接続され、
エミッタが抵抗を介して第２の電源電位端子に接続され
ると共に、前記エミッタと第２の電源電位端子との間に
容量が接続されてなる第１のＮＰＮトランジスタを有
し、エミッタフォロワの出力段は、前記第１の電源電位
端子と第２の電源電位端子の間に、ベ−スが前記第１の
ＮＰＮトランジスタのコレクタに接続された第２のＮＰ
Ｎトランジスタと、前記第２のＮＰＮトランジスタのエ
ミッタ抵抗として機能するＮＭＯＳトランジスタをソ−
スが接地電位に接続され、ゲ−トが前記第１のＮＰＮト
ランジスタのコレクタに接続されたＰＭＯＳトランジス
タで駆動することを特徴とする。

【００４２】本発明の半導体集積回路装置は、コレクタ
が接地電位を有する第１の電源端子に抵抗を介して接続
され、エミッタが共通接続されて定電流源を介して第２
の電源端子に接続されてなる複数のＮＰＮトランジスタ
を含んで入力段が構成されるＥＣＬ回路において、出力
段を構成するエミッタフォロワのエミッタ抵抗として機
能する回路素子としてＮＭＯＳトランジスタあるいはＮ
ＰＮトランジスタと、これらのいずれかのトランジスタ
を駆動する入力信号を同相で増幅する同相増幅器とを有
することを特徴とする。

【００４３】本発明の半導体集積回路装置は、出力段
が、第１の電源端子と接地電位を有する第２の電源端子
との間にコレクタが前記第１の電源端子に、エミッタが
ドレインに、ソースが前記第２の電源端子に接続された
ＮＰＮトランジスタとＮＭＯＳトランジスタとで構成さ
れているＢｉＮＭＯＳ形論理回路において、ドレインが
前記ＮＰＮトランジスタのコレクタに、ソースが前記Ｎ
ＰＮトランジスタのベースに接続され、前記ＮＰＮトラ
ンジスタを駆動するＮＭＯＳトランジスタと、該ＮＭＯ
Ｓトランジスタを駆動するＣＭＯＳ論理ゲ−トと、前記
ＮＰＮトランジスタのベ−ス、エミッタ間に接続される
コンデンサとを有することを特徴とする。

【００４４】本発明の半導体集積回路装置は、出力段
が、第１の電源端子と接地電位を有する第２の電源端子
との間にコレクタが前記第１の電源端子に、エミッタが
ドレインに、ソースが前記第２の電源端子に接続された
第１のＮＰＮトランジスタとＮＭＯＳトランジスタとで
構成されているＢｉＮＭＯＳ形論理回路において、コレ
クタが前記第１のＮＰＮトランジスタのコレクタに、エ
ミッタが前記第１のＮＰＮトランジスタのベースに接続
され、前記第１のＮＰＮトランジスタを駆動する第２の
ＮＰＮトランジスタと、該第２のＮＰＮトランジスタを
駆動するＣＭＯＳ論理ゲ−トと、前記第１のＮＰＮトラ
ンジスタのベ−ス、エミッタ間に接続されるコンデンサ
とを有することを特徴とする。

【００４５】本発明の半導体集積回路装置は、ソースが
前記ＣＭＯＳ論理ゲ−トを構成するＰＭＯＳトランジス
タのソースに、ドレインが出力端子に、ゲートがＣＭＯ
Ｓ論理ゲ−トの入力端に、それぞれ接続された前記出力
をプルアップするＰＭＯＳトランジスタを有することを
特徴とする。

【００４６】本発明の半導体集積回路装置は、出力段が
二つのＮＰＮトランジスタがト−テムポ−ル接続されて
なるＢｉＣＭＯＳ論理回路において、前記ト−テムポ−
ル接続された二つのＮＰＮトランジスタのうち上側のＮ
ＰＮトランジスタを駆動するＣＭＯＳ論理ゲ−トと、前
記ト−テムポ−ル接続された二つのＮＰＮトランジスタ
のうち下側のＮＰＮトランジスタを駆動する、第１の電
源端子と前記下側のＮＰＮトランジスタのベ−スとの間
に直列に接続された二つ以上のＰＭＯＳトランジスタ
と、ドレインが出力端子に接続され、かつソースが接地
電位を有する第２の電源端子に接続された前記論理回路
の出力信号をプルダウンするＮＭＯＳトランジスタとを
有し、前記二つ以上のＰＭＯＳトランジスタのうち第１
の電源端子側のＰＭＯＳトランジスタのゲ−トには前記
論理回路の出力信号を反転した信号が入力され前記下側
のＮＰＮトランジスタのベ−ス側のＰＭＯＳトランジス
タのゲ−トには前記ＣＭＯＳ論理ゲ−トの出力信号が入
力されることを特徴とする。

【００４７】本発明の半導体集積回路装置は、出力段が
二つのＮＰＮトランジスタがト−テムポ−ル接続されて
なるＢｉＣＭＯＳ論理回路において、前記ト−テムポ−
ル接続された二つのＮＰＮトランジスタのうち上側のＮ
ＰＮトランジスタを駆動するＣＭＯＳ論理ゲ−トと、前
記ト−テムポ−ル接続された二つのＮＰＮトランジスタ
のうち下側のＮＰＮトランジスタを駆動する、第１の電
源端子と前記下側のＮＰＮトランジスタのベ−スとの間
に直列に接続された二つ以上のＰＭＯＳトランジスタ
と、ドレインが出力端子に接続され、かつソースが接地
電位を有する第２の電源端子に接続された前記論理回路
の出力信号をプルダウンするＮＭＯＳトランジスタと、
ソースが第１の電源端子に、ゲートが前記論理回路の入
力端子に、ドレインが前記論理回路の出力端子側にそれ
ぞれ接続される前記論理回路の出力信号をプルアップす
るＰＭＯＳトランジスタとを有し、前記二つ以上のＰＭ
ＯＳトランジスタのうち電源側のＰＭＯＳトランジスタ
のゲ−トには前記論理回路の出力信号を反転した信号が
入力され前記下側のＮＰＮトランジスタのベ−ス側のＰ
ＭＯＳトランジスタのゲ−トには前記ＣＭＯＳ論理ゲ−
トの出力信号が入力されることを特徴とする。

【００４８】本発明の半導体集積回路装置は、電源電位
を接地電位と約｜２Ｖ｜とし、ＣＭＯＳ論理回路とＢｉ
ＮＭＯＳ形論理回路の論理スレッショルド電圧をＮＴＬ
系論理回路の出力レベル以内に設定し、ＢｉＮＭＯＳ形
論理回路の出力ハイレベルを高レベル電源電位−Ｖｂｅ
とし、ＣＭＯＳ論理回路とＢｉＮＭＯＳ形論理回路とＮ
ＴＬ系論理回路をレベル変換回路介在させずに直接接続
したことを特徴とする。

【００４９】本発明の半導体集積回路装置は、エミッタ
接地の二つのＮＰＮトランジスタを有し、一方のＮＰＮ
トランジスタのコレクタが他方のＮＰＮトランジスタの
ベ−スに接続されてなるＩＩＬ系の回路において、電源
端子と前記一方のＮＰＮトランジスタのコレクタとの間
に接続されＭＯＳトランジスタを含んで構成され、前記
エミッタ接地の二つのＮＰＮトランジスタにインジェク
ション電流を供給するインジェクション電流制御回路を
有し、前記インジェクション電流制御回路は、インジェ
クション電流が前記他方のＮＰＮトランジスタのベ−ス
電流となるタイミングでインジェクション電流を増加
し、インジェクション電流が前記一方のＮＰＮトランジ
スタのコレクタ電流となるタイミングでインジェクショ
ン電流を減少させることを特徴とする。

【００５０】本発明のデータ処理装置は、上記半導体集
積回路装置を用いて、システムを構築したことを特徴と
する。

【００５１】（１）すなわち本発明は上記目的を達成す
るために、ＩＩＬ回路の逆接続のＮＰＮトランジスタに
相当するＮＰＮトランジスタとして通常のＮＰＮトラン
ジスタあるいはラテラルＮＰＮトランジスタを用いる。
また、ショットキ−バリアダイオ−ド付きとする。さら
に、ＭＯＳトランジスタスイッチを用いて、インジェク
ション電流をタイミングによって制御するようにしたも
のである。

【００５２】（２）また本発明は上記目的を達成するた
めに、ＭＯＳトランジスタスイッチあるいはＮＰＮトラ
ンジスタスイッチを用いて、各ノ−ドの充電、放電のス
ピ−ドが上がるように、制御するようにしたものであ
る。

【００５３】（３）本発明は上記目的を達成するため
に、ＭＯＳトランジスタスイッチを用いて、出力ノ−ド
の放電のスピ−ドが上がるように、制御するようにした
ものである。

【００５４】（４）本発明は上記目的を達成するため
に、ブ−トストラップ用の容量をエミッタフォロアを構
成するＮＰＮトランジスタのベ−ス・エミッタ間に設置
することによって、あるいは、さらに、出力プルアップ
用のＰＭＯＳトランジスタを設置することによって、出
力レベルを急速に、電源電圧であるＶｃｃレベルまで上
げるようにしたものである。

【００５５】（５）本発明は上記目的を達成するため
に、出力端子と接地電位の間に、ＮＭＯＳトランジスタ
を設置し、そのゲ−トを入力端子あるいは出力端子に応
答する信号で制御するようにし、ノイズに強くする。ま
た、ベ−ス電流を遮断するＰＭＯＳトランジスタを、ベ
−ス電流供給ＰＭＯＳトランジスタと入れ替えて、Ｖｃ
ｃ電源側に設置して、高速、低消費電力にするものであ
る。また、電源電圧１．５Ｖより低い電源電圧で動作さ
せるために、出力端子とＶｃｃ電源電位の間に、ＰＭＯ
Ｓトランジスタを設置し、出力ハイレベルがＶｃｃ電位
まで到達するようにしたものである。

【００５６】（６）本発明は上記目的を達成するため
に、電源電圧の大きさを約２Ｖとし、ＣＭＯＳ論理ゲ−
トとＢｉＣＭＯＳ論理ゲ−トの論理スレッショルド電位
を、ＮＴＬ論理ゲ−トの出力振幅電位以内とする。ま
た、出力をＮＴＬ論理ゲ−トに接続するＢｉＣＭＯＳ論
理ゲ−トのハイレベルを高電位電源電圧からＶｂｅ低い
レベルとし、ロウレベルを低電位電源レベルとする。

【００５７】

【作用】（１）ＩＩＬ回路の逆接続のＮＰＮトランジス
タに相当するＮＰＮトランジスタとして通常のＮＰＮト
ランジスタあるいはラテラルＮＰＮトランジスタを用い
ることによって、トランジスタのスイッチングスピ−ド
が向上するので、ゲ−ト回路のスピ−ドが速くなる。

【００５８】また、ショットキ−バリアダイオ−ド付き
とすることによって、トランジスタの飽和を浅くできる
ので、トランジスタのオフ状態への状態遷移を速めるこ
とができ、ゲ−ト回路のスピ−ドを速めることができ
る。

【００５９】更に、ＭＯＳスイッチを用い、べ−ス電位
を上げるタイミング時にのみ、そのベ−スへのインジェ
クション電流を大きくすることによって、急速にベ−ス
電位を上げてトランジスタのオン状態への状態遷移を速
めることができる。

【００６０】また、ベ−ス電位を下げるタイミング時に
は、前段のトランジスタコレクタへ流れるインジェクシ
ョン電流を小さくして、急速にベ−ス電位を下げてトラ
ンジスタのオフ状態への状態遷移を速めることができる
とともに、消費電力を小さくすることができる。

【００６１】更に、ベ−ス電位がロウレベルの際にも、
前段のトランジスタコレクタへ流れるインジェクション
電流を小さくして消費電力を小さくすることができる。

【００６２】またベ−ス電位がハイレベルの際にも、そ
のベ−スへのインジェクション電流を小さくし、消費電
力を小さくすることができるとともに、トランジスタの
飽和を浅くできる （２）従来のＮＴＬ回路としてのインバータ回路を構成
するエミッタフォロワ部の抵抗部に、並列にＮＭＯＳト
ランジスタあるいはＮＰＮトランジスタを設置し、出力
が下がるタイミングで、そのＮＭＯＳトランジスタある
いはＮＰＮトランジスタをオン状態にすることによっ
て、出力の立ち下がりの時定数を小さくでき、ゲ−トス
ピ−ドを上げることができる。

【００６３】また、出力がハイレベルの時には、そのＮ
ＭＯＳあるいはＮＰＮトランジスタをオフ状態にするこ
とによって、ＤＣ電流が減少し、低消費電力化に寄与す
るとともに、出力の立上りスピ−ドが向上する。

【００６４】更に従来の初段のインバータを構成するト
ランジスタのコレクタ側の抵抗部に並列になるように、
ＰＭＯＳトランジスタを設置し、初段のＮＰＮトランジ
スタがオフ状態になるタイミングで、そのＰＭＯＳトラ
ンジスタをオン状態にすることによって、エミッタフォ
ロワ部のＮＰＮトランジスタのベ−ス電位上昇の時定数
を小さくでき、ゲ−トスピ−ドを上げることができる。

【００６５】更に従来の初段のインバータを構成するト
ランジスタのエミッタ側の抵抗部に並列になるように、
ＮＭＯＳトランジスタを設置し、初段のＮＰＮトランジ
スタがオン状態になるタイミングで、そのＮＭＯＳトラ
ンジスタをオン状態にすることによって、初段部のＮＰ
Ｎトランジスタにおけるコレクタ電位下降の時定数を小
さくでき、ゲ−トスピ−ドを上げることができる。

【００６６】（３）従来のＥＣＬ回路としてのインバー
タ回路におけるエミッタフォロワ部の抵抗部に、並列に
ＮＭＯＳトランジスタあるいはＮＰＮトランジスタを設
置し、出力が下がるタイミングで、そのＮＭＯＳトラン
ジスタあるいはＮＰＮトランジスタをオンにすることに
よって、出力の立ち下がりの時定数を小さくでき、ゲ−
トスピ−ドを上げることができる。

【００６７】また、出力がハイレベルの時には、そのＮ
ＭＯＳトランジスタあるいはＮＰＮトランジスタをオフ
にすることによって、ＤＣ電流が減少し、低消費電力化
に寄与するとともに、出力の立上りスピ−ドが向上す
る。

【００６８】（４）ＢｉＣＭＯＳ複合回路のエミッタフ
ォロワ部を構成するＮＰＮトランジスタのベ−ス・エミ
ッタ間に設置した容量と、ベ−ス電流供給路にある素子
と、上記ＮＰＮトランジスタとでブ−トストラップ効果
を生じさせ、上記ＮＰＮトランジスタのベ−ス電位を電
源電位以上にして、出力電位を急速に電源電位にするこ
とができる。

【００６９】また、出力プルアップ用のＰＭＯＳトラン
ジスタをさらに設置することによって、出力レベルを急
速に、電源端子電圧であるＶｃｃレベルまで引き上げる
ようにしたものである。こうすることによって、高速動
作可能な電源電圧を２Ｖ程度ないし１．５Ｖ程度まで下
げることができる。

【００７０】（５）出力端子と接地電位の間に、ＮＭＯ
Ｓを設置し、そのゲ−トを入力端子あるいは出力端子に
応答する信号で制御するようにし、そのＮＭＯＳをオン
状態にしておくことによって、出力インピ−ダンスを小
さくできるので、ノイズに強くできる。また、ベ−ス電
流を遮断するＰＭＯＳをＶｃｃ電源側に設置することに
よって、図３２、３３に示したように、出力が立ち上が
る時に、電荷の分配による下側のＮＰＮトランジスタの
オンを防ぐことができる。従って、貫通電流を少なくで
き、高速化と低消費電力化を達成できる。また、出力端
子とＶｃｃ電源電位の間に、ＰＭＯＳを設置し、出力ハ
イレベルがＶｃｃ電位まで到達するようにすることによ
って、発明が解決しようとする課題の箇所で説明したこ
とからわかるように、動作可能な電源電圧をＶｂｅ近く
まで下げることができる。

【００７１】（６）電源電位を接地レベル（０Ｖ）と−
２ＶとするとＮＴＬ論理回路のハイレベルを−０．８
Ｖ、ロウレベルを−１．６Ｖとすることができる。ＣＭ
ＯＳ論理回路の出力レベルは０Ｖと−２Ｖである。Ｂｉ
ＣＭＯＳ論理回路のハイレベルを高電位電源電圧からＶ
ｂｅ低いレベルとしているので、ハイレベルは−０．８
Ｖであり、ロウレベルは−２Ｖである。従って、ＣＭＯ
Ｓ論理回路でＮＴＬ論理回路を駆動すると、ＣＭＯＳ論
理回路のハイレベルが高すぎて、ＮＴＬ論理回路のＮＰ
Ｎトランジスタが飽和してしまい、駆動できないが、上
記ＢｉＣＭＯＳ論理回路は、ＮＴＬ論理回路をレベル変
換回路なしで駆動できる。また、ＣＭＯＳ論理回路とＢ
ｉＣＭＯＳ論理回路の論理スレッショルド電圧を、−
０．８Ｖと−１．６Ｖの間に設定しているので、ＮＴＬ
論理回路は、ＣＭＯＳ論理回路やＢｉＣＭＯＳ論理回路
をレベル変換回路なしで、直接駆動できる。ＣＭＯＳ論
理回路とＢｉＣＭＯＳ論理回路は、もちろん直接、つな
ぐことができる。従って、ＮＴＬ論理回路、ＢｉＣＭＯ
Ｓ論理回路、ＣＭＯＳ論理回路の間をほとんどの場合、
レベル変換回路なしで、接続することができる。故に、
レベル変換回路での遅延時間を生じることなく、超高速
が必要な箇所には、ＮＴＬ論理回路を用い、スピ−ドの
あまり必要でない箇所は、低消費電力のＣＭＯＳ論理回
路を用い、また、その中間の箇所には、ＢｉＣＭＯＳ論
理回路を用いることができ、ＬＳＩ全体の性能を、ま
た、そのＬＳＩをもちいたシステムの性能を上げること
ができる。

【００７２】

【実施例】第１実施例（図１〜図１２） （１）図１にはＩＩＬ系のバッファ回路の一実施例の構
成が示されており、このバッファ回路は２ヵ所の間に、
重い負荷が付いていて、その２ヵ所間の信号の伝播時間
を小さくすることを目的とした回路である。ＳＢＤ（シ
ョットキ−バリアダイオ−ド）付きＮＰＮトランジスタ
Ｑ１のコレクタとＳＢＤ付きのＮＰＮトランジスタＱ２
のベ−スが接続されており、そこに、重い容量負荷ＣＬ
がついている。ＮＰＮトランジスタＱ１をＰＭＯＳトラ
ンジスタＰ３とＮＭＯＳトランジスタＮ３からなるＣＭ
ＯＳインバ−タ７で駆動している。ＮＰＮトランジスタ
Ｑ２のコレクタには、ＰＭＯＳトランジスタＰ４とＮＭ
ＯＳトランジスタＮ４からなるＣＭＯＳインバ−タ８の
入力端が接続され、さらに、プルアップ用の抵抗Ｒ２が
接続されている。１は入力端子、２は出力端子である。
電源端子３とＮＰＮトランジスタＱ１のコレクタとの間
に、ＰＭＯＳトランジスタＰ１とＰ２が直列接続され、
ＰＭＯＳトランジスタＰ１のゲ−トには、入力端が入力
端子１に接続されたＣＭＯＳインバ−タＩＮＶの出力端
が接続され、ＰＭＯＳトランジスタＰ２のゲ−トは出力
端子２と接続されている。ＮＰＮトランジスタＱ２のベ
−スと電源端子３との間には、ＮＰＮトランジスタＱ１
がオフの時に、ＮＰＮトランジスタＱ２のオン状態を維
持する最小限の電流をＮＰＮトランジスタＱ２のベ−ス
に供給する抵抗Ｒ１が接続されている。ＰＭＯＳトラン
ジスタＰ１，Ｐ２によりインジェクション電流制御回路
４０が構成されている。

【００７３】図２は、図１に示したバッファ回路の動作
状態を示すタイムチャ−トである。上記構成において入
力端子１における電位がハイレベル、ロウレベルと変化
すると、ＣＭＯＳインバ−タ７、ＩＮＶの出力であるＡ
点、Ｂ点における電位が少し遅れて、ロウレベル、ハイ
レベルと反転する。Ｂ点における電位がロウレベルで、
ＰＭＯＳトランジスタＰ１がオンとなり、Ｂ点における
電位がハイレベルで、ＰＭＯＳトランジスタＰ１はオフ
となる。また、Ａ点における電位がロウレベルで、ＮＰ
ＮトランジスタＱ１がオフとなり、Ａ点における電位が
ハイレベルで、ＮＰＮトランジスタＱ１はオンとなる。
ＮＰＮトランジスタＱ１がオンになると、ＮＰＮトラン
ジスタＱ１のコレクタ電位（Ｄ点）は下がり、ＮＰＮト
ランジスタＱ２はオフになる。

【００７４】一方、ＮＰＮトランジスタＱ１がオフにな
ると、抵抗Ｒ１を介して、ＮＰＮトランジスタＱ２にベ
−ス電流が流れ、ＮＰＮトランジスタＱ２のベ−ス電位
（Ｄ点）が、ベース・エミッタ間電圧Ｖｂｅになるとと
もに、ＮＰＮトランジスタＱ２がオンになる。ＮＰＮト
ランジスタＱ２がオフになると、抵抗Ｒ２を介して、Ｃ
点の電位が上がり、出力端子２における電位はロウレベ
ルになる。

【００７５】一方、ＮＰＮトランジスタＱ２がオンにな
ると、ＮＰＮトランジスタＱ２のコレクタ電位（Ｃ点）
が下がり、出力端子２における電位はハイレベルにな
る。出力端子２における電位がロウレベルの時、ＰＭＯ
ＳトランジスタＰ２がオンである。図２から分かるよう
に、ＰＭＯＳトランジスタＰ１，Ｐ２の両方がオンの時
は、Ｄ点、すなわち、負荷の重い箇所を充電するタイミ
ングのみである。従って、Ｄ点の負荷容量ＣＬを充電す
る時には、ＰＭＯＳトランジスタＰ１，Ｐ２を介して、
大きな充電電流が流れ、負荷容量ＣＬをすばやく充電
し、ＮＰＮトランジスタＱ２が急速にオンとなる。ＮＰ
ＮトランジスタＱ２がオンとなり、しばらくすると、Ｐ
ＭＯＳトランジスタＰ２がオフするので、ＮＰＮトラン
ジスタＱ２へ過剰なベ−ス電流が流れず、ＮＰＮトラン
ジスタＱ２の飽和を浅くすることができる。また、ＮＰ
ＮトランジスタＱ１がオンになり、負荷容量ＣＬを放電
するタイミングの時には、ＰＭＯＳトランジスタＰ１が
オフするので、負荷容量ＣＬの電荷を放電するだけでよ
くなり、Ｄ点のレベルが急速に下がる。このように、イ
ンジェクション電流をＰＭＯＳトランジスタＰ１，Ｐ２
によって、制御することによって、高速かつ低消費電力
で動作可能なバッファ回路を得ることができる。なお、
この回路の電源端子３の電位はＶｂｅ近くまで下げるこ
とができる。

【００７６】図３には、図１に示すバッファ回路回路を
半導体基板へ実装した場合の、バッファ回路の左側部分
のデバイス構造が示されている。同図においてＰ形基板
１０上に、ＮＭＯＳトランジスタＮ３とＣＭＯＳインバ
−タＩＮＶのＮＭＯＳトランジスタが形成されている。
またＮウェル１１の中にはＰＭＯＳトランジスタＰ１，
Ｐ２，Ｐ３とＣＭＯＳインバ−タＩＮＶのＰＭＯＳトラ
ンジスタが形成されている。

【００７７】別のＮウェル１２には縦型のＮＰＮトラン
ジスタＱ１が形成されている。更に別のＮウェル１３中
にはＰ形抵抗Ｒ１が形成されている。

【００７８】このように、従来のＩＩＬ回路に使用され
ている逆ＮＰＮトランジスタではなく、通常の縦型のＮ
ＰＮトランジスタを使うことができるので、トランジス
タのスイッチングスピ−ドが向上し、回路の動作速度を
上昇させることができる。

【００７９】図４には、図１に示したＰＭＯＳトランジ
スタＰ１，Ｐ２からなるインジェクション電流制御回路
４０の他の例が示されている。Ｐ１、Ｐ２の他に、Ｐ１
とＰ２によって、ベ−ス電流を受け、負荷容量ＣＬを急
速に充電するＮＰＮトランジスタＱ３と、ＮＰＮトラン
ジスタＱ３のベ−ス・エミッタ間に接続されるＮＰＮト
ランジスタＱ３のベ−ス電荷引き抜き用抵抗Ｒ３とを有
している。本例によれば、ＮＰＮトランジスタによっ
て、ＣＬを充電するので、さらに、動作速度を向上させ
ることができる。但し、この場合のインジェクション電
流制御回路４０の電源端子４１における電位を図１に示
したインジェクション電流制御回路の場合より、ＮＰＮ
トランジスタＱ３のベース・エミッタ間電圧ベース・エ
ミッタ間電圧Ｖｂｅ分高くしておく必要がある。

【００８０】本実施例によれば、ＩＩＬ回路と同様に、
負荷の重い箇所の信号振幅を約０．６Ｖに低振幅化が可
能であり、更に、インジェクション電流を必要な時に
は、大きくし、不要な時には、小さくするように、制御
しているので、高速、低消費電力のバッファ回路を得る
ことができる。

【００８１】図５は、図１に示したバッファ回路と同様
な考えで、つまり、インジェクション電流を適切に制御
するという考えで、論理回路群を構成した例である。図
６はそのシンボル図である。

【００８２】ＩＮＶ１は二出力のインバ−タで、ＮＰＮ
トランジスタＱ１と、ＮＰＮトランジスタＱ１のベ−ス
とコレクタに接続されているインジェクション電流供給
素子、例えば、抵抗Ｒ１、Ｒ２、Ｒ３やＰＭＯＳトラン
ジスタＰ１、ＮＭＯＳトランジスタＮ１，Ｎ２等が対応
している。

【００８３】ＩＮＶ２は一出力のインバ−タで、ＮＰＮ
トランジスタＱ２と、ＮＰＮトランジスタＱ２のベ−ス
とコレクタに接続されているインジェクション電流供給
素子、例えば、抵抗Ｒ２、Ｒ４やＰＭＯＳトランジスタ
Ｐ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ３が対応し
ている。

【００８４】ＩＮＶ３は一出力のインバ−タで、ＮＰＮ
トランジスタＱ３と、ＮＰＮトランジスタＱ３のベ−ス
とコレクタに接続されているインジェクション電流供給
素子、例えば、抵抗Ｒ３やＰＭＯＳトランジスタＰ１、
ＮＭＯＳトランジスタＮ２等が対応している。

【００８５】ＩＮＶ４は一出力のインバ−タで、ＮＰＮ
トランジスタＱ４と、ＮＰＮトランジスタＱ４のベ−ス
とコレクタに接続されているインジェクション電流供給
素子、例えば、抵抗Ｒ４やＰＭＯＳトランジスタＰ２、
ＮＭＯＳトランジスタＮ３等が対応している。電源端子
４とＮＰＮトランジスタＱ１のベ−スとの間に接続され
た抵抗Ｒ１は、ＮＰＮトランジスタＱ１のオン状態を保
持する最小限の電流を供給するように、設定されてい
る。他の抵抗Ｒ２、Ｒ３、Ｒ４も同様である。ＰＭＯＳ
トランジスタＰ１やＮＭＯＳトランジスタＮ１等はイン
ジェクション電流制御素子である。ＰＭＯＳトランジス
タＰ１のソ−スは電源端子４に接続されているが、必要
によっては、もっと電位の高い電源端子に接続しても良
い。他のインジェクション電流制御素子も同様である。
なお、図示していないが、論理が増えた場合には、ＮＰ
ＮトランジスタＱ１のベ−スやＮＰＮトランジスタＱ
３、Ｑ４のコレクタにも同様に、ＮＰＮトランジスタや
インジェクション電流供給素子が接続されていく。

【００８６】図７には図５に示した論理回路群の動作状
態を示すタイムチャ−トである。同図において入力Ｘ１
がハイレベルになると、ＮＰＮトランジスタＱ１がオン
し、コレクタであるＡ点、Ｂ点の電位は下がり、ＮＰＮ
トランジスタＱ２、Ｑ３がオフする。ＮＰＮトランジス
タＱ２、Ｑ３がオフすると、少なくともＲ４等によって
インジェクション電流が供給され、Ｃ点、Ｄ点の電位が
上がり、ＮＰＮトランジスタＱ４がオンし、Ｅ点の電位
は下がる。

【００８７】一方、入力Ｘ１がロウレベルになリ、ＮＰ
ＮトランジスタＱ１がオフすると、少なくとも抵抗Ｒ
２、Ｒ３によってインジェクション電流が供給され、Ａ
点、Ｂ点の電位が上がり、ＮＰＮトランジスタＱ２、Ｑ
３がオンする。ＮＰＮトランジスタＱ２、Ｑ３がオンす
ると、それらのコレクタであるＣ点、Ｄ点の電位は下が
り、ＮＰＮトランジスタＱ４がオフする。ＮＰＮトラン
ジスタＱ４がオフすると図示していないが、インジェク
ション電流が供給され、Ｅ点の電位が上がる。ＰＭＯＳ
トランジスタＰ１のゲ−トには入力Ｘ１が接続され、Ｎ
ＭＯＳトランジスタＮ１のゲ−トにはＣ点が接続されて
いる。従って、入力Ｘ１がロウレベルになるとＰＭＯＳ
トランジスタＰ１がオンし、その時、Ｃ点は信号が伝播
されてくるまで、ハイレベルであるのでＮＭＯＳトラン
ジスタＮ１もオンである。その結果、ＰＭＯＳトランジ
スタＰ１、ＮＭＯＳトランジスタＮ１を介して大きなイ
ンジェクション電流が供給され、Ａ点は急速にハイレベ
ルとなる。Ａ点がハイレベルになるとＣ点の電位が下が
るため、ＮＭＯＳトランジスタＮ１はオフになり過剰な
インジェクション電流がＮＰＮトランジスタＱ２へ供給
されるのが防止される。つまり、ＮＰＮトランジスタＱ
２が深い飽和に入るのを防いでいる。

【００８８】また、入力Ｘ１がハイレベルになり、ＮＰ
ＮトランジスタＱ１によって、Ａ点の電位が下がる時に
は、ＰＭＯＳトランジスタＰ１がオフであり、大きなイ
ンジェクション電流が供給されていないので、Ａ点の電
位を急速に下げることができる。他の部分も同様に動作
する。つまり、ＮＰＮトランジスタのベ−ス電位を上げ
るタイミングのみ、ＭＯＳからなるインジェクション電
流供給素子をオンするように制御している。

【００８９】本実施例によれば、ＩＩＬ回路と同様に、
信号振幅を約０．６Ｖに低振幅化が可能であり、更に、
インジェクション電流を必要とする時には、大きくし、
不要な時には、小さくするように、インジェクション電
流を制御しているので、高速、低消費電力のＩＩＬ系回
路を得ることができる。

【００９０】図８は、図１や図５に示した回路と同様な
考えで、つまり、インジェクション電流を適切に制御す
るという考えで、論理回路群を構成した例である。図９
はそのシンボル図である。これらの図において、ＩＮＶ
１は一出力のインバ−タで、ＮＰＮトランジスタＱ１
と、ＮＰＮトランジスタＱ１のベ−スとコレクタに接続
されているインジェクション電流供給素子、例えば、抵
抗Ｒ１、Ｒ２やＰＭＯＳトランジスタＰ１、ＮＭＯＳト
ランジスタＮ１等が対応している。

【００９１】ＩＮＶ２は一出力のインバ−タで、ＮＰＮ
トランジスタＱ２と、ＮＰＮトランジスタＱ２のベ−ス
とコレクタに接続されているインジェクション電流供給
素子、例えば、抵抗Ｒ４、Ｒ５やＰＭＯＳトランジスタ
Ｐ２、ＮＭＯＳトランジスタＮ２、Ｎ３等が対応してい
る。

【００９２】またインバータＩＮＶ３とＩＮＶ４とアン
ドゲートＡＮＤ１からなる二入力ＮＯＲゲートは、ＮＰ
ＮトランジスタＱ３、Ｑ４と、ＮＰＮトランジスタＱ３
とＱ４のコレクタ結合部、ＮＰＮトランジスタＱ３のベ
−スとＮＰＮトランジスタＱ４のベ−スとＱ３とＱ４の
コレクタ結合部に接続されているインジェクション電流
供給素子、例えば、抵抗Ｒ２、Ｒ５、抵抗Ｒ３やＰＭＯ
ＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、ＮＭＯＳトラ
ンジスタＮ１、Ｎ３、Ｎ４が対応している。

【００９３】ＩＮＶ４は二出力のインバ−タで、ＮＰＮ
トランジスタＱ３と接続されていない方のインバ−タ出
力は、ＮＰＮトランジスタＱ４と、ＮＰＮトランジスタ
Ｑ４のベ−スとコレクタに接続されているインジェクシ
ョン電流供給素子、例えば、抵抗Ｒ５、Ｒ６やＰＭＯＳ
トランジスタＰ２、Ｐ５、ＮＭＯＳトランジスタＮ２、
Ｎ５が対応している。インバータＩＮＶ５やＩＮＶ６も
同様である。

【００９４】電源端子５とＮＰＮトランジスタＱ１のベ
−スの間に接続された抵抗Ｒ１は、ＮＰＮトランジスタ
Ｑ１のオン状態を保持する最小限の電流を供給するよう
に、設定されている。他の抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ
５、Ｒ６も同様である。ＰＭＯＳトランジスタＰ１やＮ
ＭＯＳトランジスタＮ１等はインジェクション電流制御
素子である。ＰＭＯＳトランジスタＰ１のソ−スは電源
端子５に接続されているが、必要によっては、もっと電
位の高い電源端子に接続しても良い。他のインジェクシ
ョン電流制御素子も同様である。なお、図示していない
が、論理が増えた場合には、ＮＰＮトランジスタＱ１、
Ｑ２のベ−スやＮＰＮトランジスタＱ５、Ｑ６のコレク
タにも同様に、ＮＰＮトランジスタやインジェクション
電流供給素子が接続されていく。

【００９５】図１０は、図に示したの論理回路群の動作
状態を示すタイムチャ−トである。同図において入力Ｘ
２がハイレベルになると、ＮＰＮトランジスタＱ２がオ
ンし、ＮＰＮトランジスタＱ２のコレクタであるＢ点の
電位は下がり、ＮＰＮトランジスタＱ４がオフする。Ｎ
ＰＮトランジスタＱ４がオフすると、少なくとも抵抗Ｒ
６等によってインジェクション電流が供給され、Ｄ点の
電位が上がり、ＮＰＮトランジスタＱ６がオンし、Ｆ点
の電位は下がる。

【００９６】また、ＮＰＮトランジスタＱ４がオフの時
には、Ｃ点の電位はＮＰＮトランジスタＱ３の状態によ
って決まる。つまり、ＮＰＮトランジスタＱ３もオフの
時には少なくとも抵抗Ｒ３によってインジェクション電
流が供給され、ハイレベルで、ＮＰＮトランジスタＱ３
がオンの時にはロウレベルである。Ｃ出力とＡ入力、Ｂ
入力の関係は２入力ＮＯＲ論理になっている。

【００９７】一方、入力Ｘ２がロウレベルになリ、ＮＰ
ＮトランジスタＱ２がオフすると、少なくとも抵抗Ｒ５
によってインジェクション電流が供給され、Ｂ点の電位
が上がり、ＮＰＮトランジスタＱ４がオンする。ＮＰＮ
トランジスタＱ４がオンすると、ＮＰＮトランジスタＱ
４のコレクタと同電位であるＤ点の電位は下がり、ＮＰ
ＮトランジスタＱ６がオフする。Ｃ点の電位はＮＰＮト
ランジスタＱ３の状態によらずロウレベルとなり、ＮＰ
ＮトランジスタＱ５もオフする。ＮＰＮトランジスタＱ
５、Ｑ６がオフすると図示していないが、インジェクシ
ョン電流が供給され、Ｅ点、Ｆ点の電位が上がる。

【００９８】もう一方の入力Ｘ１がハイレベルになる
と、ＮＰＮトランジスタＱ１がオンし、ＮＰＮトランジ
スタＱ１のコレクタと同電位であるＡ点の電位は下が
り、ＮＰＮトランジスタＱ３がオフする。ＮＰＮトラン
ジスタＱ３がオフの時には、Ｃ点の電位はＮＰＮトラン
ジスタＱ４の状態によって決まる。つまり、ＮＰＮトラ
ンジスタＱ４もオフの時には少なくとも抵抗Ｒ５によっ
てインジェクション電流が供給され、ハイレベルで、Ｎ
ＰＮトランジスタＱ４がオンの時にはロウレベルであ
る。Ｃ点がハイレベルの時は、ＮＰＮトランジスタＱ５
がオンし、Ｅ点はロウレベルになる。

【００９９】逆に、Ｃ点がロウレベルの時は、ＮＰＮト
ランジスタＱ５がオフし、Ｅ点は図示していないが、イ
ンジェクション電流が供給され、ハイレベルになる。

【０１００】一方、入力Ｘ１がロウレベルになリ、ＮＰ
ＮトランジスタＱ１がオフすると、少なくとも抵抗Ｒ２
によってインジェクション電流が供給され、Ａ点の電位
が上がり、ＮＰＮトランジスタＱ３がオンする。Ｃ点の
電位はＮＰＮトランジスタＱ４の状態によらずロウレベ
ルとなり、ＮＰＮトランジスタＱ５がオフする。ＮＰＮ
トランジスタＱ５がオフすると図示していないが、イン
ジェクション電流が供給され、Ｅ点の電位が上がる。

【０１０１】ＰＭＯＳトランジスタＰ１のゲ−トには入
力Ｘ１が接続され、ＮＭＯＳトランジスタＮ１のゲ−ト
にはＣ点が接続されている。従って、入力Ｘ１がロウレ
ベルになると専脂トランジスタＰ１がオンする。その
時、ＮＰＮトランジスタＱ４がオフ（Ｂ点における電位
がロウレベル）状態とするとＣ点における電位は信号が
伝播されてくるまで、ハイレベルであるのでＮＭＯＳト
ランジスタＮ１もオン状態にある。その結果、ＰＭＯＳ
トランジスタＰ１、身脂トランジスタＮ１を介して大き
なインジェクション電流が供給され、Ａ点における電位
は急速にハイレベルとなる。Ａ点における電位がハイレ
ベルになるとＣ点の電位が下がるため、ＮＭＯＳトラン
ジスタＮ１はオフになり過剰なインジェクション電流が
ＮＰＮトランジスタＱ３へ供給されるのが防止される。
つまり、ＮＰＮトランジスタＱ３が深い飽和に入るのを
防いでいる。また、消費電力も低減できる。

【０１０２】逆に入力Ｘ１がローレベルになり、ＰＭＯ
ＳトランジスタＰ１がオンする時にＱ４がオン（Ｂ点に
おける電位がハイレベル）とすると、Ｃ点における電位
はロウレベルであるので、ＮＭＯＳトランジスタＮ１は
オフである。この場合には、Ｃ点における電位がすでに
ロウレベルであるので、Ａ点における電位を急速に上げ
る必要はない。

【０１０３】また、入力Ｘ１がハイレベルになり、ＮＰ
ＮトランジスタＱ１によって、Ａ点の電位を下げる時に
は、ＰＭＯＳトランジスタＰ１がオフであり、大きなイ
ンジェクション電流が供給されていないので、Ａ点の電
位を急速に下げることができる。また、消費電力も低減
できる。

【０１０４】次に、ＰＭＯＳトランジスタＰ３のゲ−ト
にはＡ点が接続され、ＰＭＯＳトランジスタＰ４のゲ−
トにはＢ点が接続され、ＮＭＯＳトランジスタＮ４のゲ
−トにはＥ点が接続されている。従って、Ａ点とＢ点が
ロウレベルになるとＰＭＯＳトランジスタＰ３とＰ４が
オンする。その時、Ｅ点は信号が伝播されてくるまで、
ハイレベルであるのでＮＭＯＳトランジスタＮ４もオン
である。その結果、ＰＭＯＳトランジスタＰ３、Ｐ４、
ＮＭＯＳトランジスタＮ４を介して大きなインジェクシ
ョン電流が供給され、Ｃ点における電位は急速にハイレ
ベルとなる。Ｃ点における電位がハイレベルになるとＥ
点の電位が下がるため、ＮＭＯＳトランジスタＮ４はオ
フになり過剰なインジェクション電流がＮＰＮトランジ
スタＱ５へ供給されるのが防止される。つまり、ＮＰＮ
トランジスタＱ５が深い飽和に入るのを防いでいる。ま
た、消費電力も低減できる。Ａ点あるいはＢ点における
電位がハイレベルになると、ＰＭＯＳトランジスタＰ３
あるいはＰ４がオフし、大きなインジェクション電流が
供給されていないので、Ｃ点の電位を急速に下げること
ができる。また、消費電力も低減できる。他の部分も同
様に動作する。つまり、ＮＰＮトランジスタのベ−ス電
位を急速に上げる必要であるタイミングにおいてのみ、
ＭＯＳトランジスタからなるインジェクション電流供給
素子をオンさせ、インジェクション電流を大きくするよ
うに制御している。

【０１０５】本実施例によれば、ＩＩＬ回路と同様に、
信号振幅を約０．６Ｖに低振幅化が可能であり、更に、
インジェクション電流を必要とする時には、インジェク
ション電流を大きくし、必要としない時には、小さくす
るように、制御しているので、高速かつ低消費電力のＩ
ＩＬ系回路を得ることができる。

【０１０６】図１１は、図５と図８のマルチコレクタを
有するＮＰＮトランジスタのデバイス構造図である。図
１２はそのデバイスの平面図である。Ｎ形基板中のＰウ
ェル１１０内に、コレクタ１１１、エミッタ１１２、ベ
−ス１１３を有するラテラルＮＰＮトランジスタが形成
されている。１１４は金属であり、コレクタ１１１との
界面でショットキ−バリアダイオ−ドを形成している。
本例ではコレクタを三つ有している。

【０１０７】本実施例によれば、通常のＩＩＬ回路で用
いらている逆接続のＮＰＮトランジスタを使わずに、高
性能ラテラルＮＰＮトランジスタを用いて、ＩＩＬ系論
理回路を構成できるので、高速なＩＩＬ系回路を得るこ
とができる。

【０１０８】第２実施例（図１３〜図１６） （２）本発明の他の実施例を図１３に示す。同図はＮＴ
Ｌ系のインバ−タ回路を示している。同図においてイン
バータ回路の初段部として、接地電位と電源端子１３０
の間に、ゲ−トが入力端子１３１に接続されたＰＭＯＳ
トランジスタＰ１、ベ−スが入力端子１３１に接続され
たＮＰＮトランジスタＱ１、ゲ−トが入力端子１３１に
接続されたＮＭＯＳトランジスタＮ１が設置され、ＰＭ
ＯＳトランジスタＰ１のソ−ス、ドレイン間にダイオ−
ドＤ１が接続され、ＮＭＯＳトランジスタＮ１のソ−
ス、ドレイン間にコンデンサＣ１が接続されている。エ
ミッタフォロワ出力段として、接地電位と出力端子１３
０の間に、ベ−スがＮＰＮトランジスタＱ１のコレクタ
に接続されたＮＰＮトランジスタＱ２が設置され、出力
端子１３２と電源端子１３０の間に、ゲ−トが入力端子
１３１に接続されたＮＭＯＳトランジスタＮ２が設置さ
れている。なお、電源端子１３０の電位は−２Ｖとし、
論理ハイレベルは−０．８Ｖ、論理ロウレベルは−１．
６Ｖとする。

【０１０９】上記構成において入力１３１における電位
がハイレベルになると、ＮＰＮトランジスタＱ１とＮＭ
ＯＳトランジスタＮ１がオンし、ＰＭＯＳトランジスタ
Ｐ１はほとんどオフする。従って、接地電位から電源端
子１３０まで、ダイオードＤ１、ＮＰＮトランジスタＱ
１、ＮＭＯＳトランジスタＮ１を介して、電流が流れる
ので、ＮＰＮトランジスタＱ１のコレクタ電位は−０．
８Ｖとなる。よって、出力端子１３２における電位は−
１．６Ｖ（ロウレベル）になるが、その時、ＮＭＯＳト
ランジスタＮ２がオンで抵抗が小さくなっているので、
急速にロウレベルになる。

【０１１０】一方、入力端子１３１がロウレベルになる
と、ＰＭＯＳトランジスタＰ１がオンし、ＮＰＮトラン
ジスタＱ１はコンデンサＣ１でエミッタ電位を押さえら
れるので、すぐオフする。従って、ＮＰＮトランジスタ
Ｑ１のコレクタ電位は急速にほぼ０Ｖとなる。よって、
出力端子１３２における電位は−０．８Ｖ（ハイレベ
ル）になるが、その時、ＮＭＯＳトランジスタＮ２がオ
フで抵抗が大きくなっているので、急速にハイレベルに
なる。

【０１１１】ＰＭＯＳトランジスタＰ１のオン抵抗を、
通常のＮＴＬ回路の接地電位、コレクタ間の抵抗値よ
り、小さく設定すればＮＰＮトランジスタＱ２のベ−ス
電位の上昇速度を向上させることができる。

【０１１２】また、ＮＭＯＳトランジスタＮ２のオン抵
抗を、通常のＮＴＬ回路のエミッタフォロワ部の抵抗値
より小さく設定すれば出力端子１３２における電位の立
ち下がり速度を向上させることができる。

【０１１３】また、ＮＭＯＳトランジスタＮ２のオフ抵
抗を、通常のＮＴＬ回路のエミッタフォロワ部の抵抗値
より大きく設定すれば出力端子１３２における電位の立
ち上がり速度を向上させることができる。また、消費電
力低減の方向に働く。

【０１１４】本実施例によれば、ＢｉＣＭＯＳプロセス
において、抵抗を使用せずにＮＴＬ系回路を構成できる
ので、抵抗を作成するマスクを省略でき、プロセスが簡
単になる。また、ＭＯＳの抵抗値を変えることによっ
て、寄生容量や負荷容量の充電、放電の時定数を小さく
できるので、ＮＴＬ系回路のスピ−ドを上げることがで
きる。

【０１１５】本発明に係るＮＴＬ系のインバータ回路の
他の実施例を図１４に示す。同図において初段部とし
て、接地電位と電源端子１４０との間に、抵抗Ｒ１、ベ
−スが入力端子１４１に接続されたＮＰＮトランジスタ
Ｑ１、抵抗Ｒ２が設置され、抵抗Ｒ２の両端にコンデン
サＣ１が接続されている。

【０１１６】更にエミッタフォロワ出力段として、接地
電位と出力１４２の間に、ベ−スがＮＰＮトランジスタ
Ｑ１のコレクタに接続されたＮＰＮトランジスタＱ２が
設置され、出力端子１４２と電源端子１４０の間に、ゲ
−トがＣＭＯＳ増幅回路２０に接続されたＮＭＯＳトラ
ンジスタＮ１が設置されている。

【０１１７】ＣＭＯＳ増幅回路２０は、接地電位と電源
端子１４０の間に、ＰＭＯＳトランジスタＰ１とＮＭＯ
ＳトランジスタＮ２が接続され、また、ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ３が接続されてい
る。ＰＭＯＳトランジスタＰ１のゲ−トは入力端子１４
１に接続され、ＰＭＯＳトランジスタＰ２のゲ−トは論
理ハイレベルと論理ロウレベルの中間レベルＶｂｂに接
続され、ＮＭＯＳトランジスタＮ３のゲートは、ＮＭＯ
ＳトランジスタＮ２のゲ−トが接続され、さらに、ＮＭ
ＯＳトランジスタＮ２のドレインにも接続されている。
電源端子１４０の電位は−２Ｖとし、論理ハイレベルは
−０．８Ｖ、論理ロウレベルは−１．６Ｖとする。入力
端子１４１における電位がハイレベルになると、ＮＰＮ
トランジスタＱ１がオンし、接地電位から電源端子１４
０まで、抵抗Ｒ１、ＮＰＮトランジスタＱ１、抵抗Ｒ２
を介して、電流が流れる．ＮＰＮトランジスタＱ１のコ
レクタ電位は−０．８Ｖとなるように抵抗Ｒ１，Ｒ２の
抵抗値が設定される。よって、出力端子１４２における
電位は−１．６Ｖ（ロウレベル）になるが、その時、Ｃ
ＭＯＳ増幅回路２０の出力は、ほぼ接地電位まで上昇
し、ＮＭＯＳトランジスタＮ１がオン状態でその内部抵
抗の抵抗値が小さくなっているので、急速にロウレベル
になる。

【０１１８】一方、入力端子１４１における電位がロウ
レベルになると、ＮＰＮトランジスタＱ１はコンデンサ
Ｃ１でエミッタ電位を押さえられるので、すぐオフす
る。従って、ＮＰＮトランジスタＱ１のコレクタ電位
は、抵抗Ｒ１を介して、急速にほぼ０Ｖとなる。よっ
て、出力端子１４２における電位は−０．８Ｖ（ハイレ
ベル）になるが、その時、ＣＭＯＳ増幅回路２０の出力
はほぼ電源電位、−２Ｖまで下降し、ＮＭＯＳトランジ
スタＮ１がオフ状態でその内部抵抗の抵抗値が大きくな
っているので、急速にハイレベルになる。

【０１１９】ＮＭＯＳトランジスタＮ１のオン抵抗を、
通常のＮＴＬ回路のエミッタフォロワ部の抵抗値より小
さく設定すれば出力端子１４２における電位の立ち下が
り速度を向上させることができる。

【０１２０】また、ＮＭＯＳトランジスタＮ１のオフ抵
抗を、通常のＮＴＬ回路のエミッタフォロワ部の抵抗値
より大きく設定すれば出力端子１４２における電位の立
ち上がり速度を向上させることができる。また、消費電
力低減の方向に働く。

【０１２１】図１５は、図１４に示したインバータ回路
のエミッタフォロワ部のＮＭＯＳトランジスタＮ１をシ
ョットキバリアダイオ−ド付きのＮＰＮトランジスタＱ
３で置き換えた例である。バイポ−ラトランジスタを用
いることによって、更に、出力端子１４２における電位
の立ち下がり速度を向上させることができる。

【０１２２】本実施例によれば、ＭＯＳのゲ−ト電圧の
振幅を大きくし、ＭＯＳの抵抗値を大きく変えることに
よって、また、バイポ−ラトランジスタを用いることに
よって、負荷容量の充電、放電の時定数を小さくできる
ので、ＮＴＬ系回路の動作速度向上させることができ
る。

【０１２３】本発明に係るＮＴＬ系のインバータ回路の
他の実施例を図１６に示す。同図において初段部とし
て、接地電位を有する第１の電源端子と第２の電源端子
１５０との間に、抵抗Ｒ１と、ベ−スが入力端子１５１
に接続されたＮＰＮトランジスタＱ１と、抵抗Ｒ２とが
設置され、抵抗Ｒ２の両端にコンデンサＣ１が接続され
ている。エミッタフォロワ出力段として、接地電位を有
する第１の電源端子と出力端子１５２との間に、ベ−ス
がＮＰＮトランジスタＱ１のコレクタに接続されたＮＰ
ＮトランジスタＱ２が設置され、出力端子１５２と第２
の電源端子１５０との間に、ショットキ−バリアダイオ
−ド付きＮＰＮトランジスタＱ３が設置されている。

【０１２４】また接地電位を有する第１の電源端子とＮ
ＰＮトランジスタＱ３のベ−スの間にゲ−トがＮＰＮト
ランジスタＱ１のコレクタに接続されたＰＭＯＳトラン
ジスタＰ１が設置され、Ｑ３のベ−ス、エミッタ間に抵
抗Ｒ３が接続されている。第２の電源端子１５０の電位
は−２Ｖとし、論理ハイレベルは−０．８Ｖ、論理ロウ
レベルは−１．６Ｖとする。

【０１２５】上記構成において入力端子１５１における
電位がハイレベルになると、ＮＰＮトランジスタＱ１が
オンし、接地電位を有する第１の電源端子から第２の電
源端子１５０まで、抵抗Ｒ１、ＮＰＮトランジスタＱ
１、抵抗Ｒ２を介して、電流が流れる。ＮＰＮトランジ
スタＱ１のコレクタ電位が−０．８Ｖとなるように抵抗
値が設定される。すると、ＰＭＯＳトランジスタＰ１が
オンし、ＮＰＮトランジスタＱ３にベ−ス電流が供給さ
れ、ＮＰＮトランジスタＱ３がオンする。よって、出力
端子１５２における電位は急速に−１．６Ｖ（ロウレベ
ル）になる。

【０１２６】一方、入力端子１５１における端子がロウ
レベルになると、ＮＰＮトランジスタＱ１はコンデンサ
Ｃ１でエミッタ電位を押さえられるので、すぐにオフす
る。従って、ＮＰＮトランジスタＱ１のコレクタ電位
は、抵抗Ｒ１を介して、急速にほぼ０Ｖとなる。よっ
て、ＰＭＯＳトランジスタＰ１はオフし、ＮＰＮトラン
ジスタＱ３もオフする。出力端子１５２における電位は
−０．８Ｖ（ハイレベル）になるが、その時、ＮＰＮト
ランジスタＱ３がオフ状態でその内部抵抗の抵抗値が大
きくなっているので、急速にハイレベルになる。また、
消費電力低減の方向に働く。

【０１２７】第３実施例（図１７〜１８） 本実施例によれば、バイポ−ラトランジスタを用いるこ
とによって、負荷容量の充電、放電の時定数を小さくで
きるので、ＮＴＬ系回路の動作速度を向上させることが
できる。

【０１２８】（３）次に本発明に係るＥＣＬ系のインバ
ータ回路の一実施例を図１７に示す。差動増幅部とし
て、エミッタ結合されたＮＰＮトランジスタＱ１，Ｑ２
と、接地電位を有する第１の電源端子とＮＰＮトランジ
スタＱ１，Ｑ２のそれぞれのコレクタ間に接続された抵
抗Ｒ１、Ｒ２と、ＮＰＮトランジスタＱ１、Ｑ２のエミ
ッタと第２の電源端子１７０との間に、定電流源Ｉ１が
設置されている。

【０１２９】更にエミッタフォロワ出力段として、接地
電位を有する第１の電源端子と出力端子１７４との間
に、ベ−スがＮＰＮトランジスタＱ１のコレクタに接続
されたＮＰＮトランジスタＱ３が設置され、端子出力１
７４と第３の電源端子１７２との間に、ゲ−トがＣＭＯ
Ｓ増幅回路３０の出力側に接続されたＮＭＯＳトランジ
スタＮ１が設置されている。

【０１３０】ＣＭＯＳ増幅回路３０は、接地電位を有す
る第１の電源端子と第３の電源端子１７２との間に、Ｐ
ＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２が
接続され、また、ＰＭＯＳトランジスタＰ２とＮＭＯＳ
トランジスタＮ３が接続されている。ＰＭＯＳトランジ
スタＰ１のゲ−トは入力端子１７３に接続され、ＰＭＯ
ＳトランジスタＰ２のゲ−トは論理ハイレベルと論理ロ
ウレベルの中間レベルＶｂｂに設定されているＮＰＮト
ランジスタＱ２のベ−スに接続され、ＮＭＯＳトランジ
スタＮ３のゲートはＮＭＯＳトランジスタＮ２のゲ−ト
に接続され、さらに、ＮＭＯＳトランジスタＮ２のドレ
インにも接続されている。なお、第２の電源端子１７０
の電位は−３Ｖ、第３の電源端子１７２の電位は−２Ｖ
とし、論理ハイレベルは−０．８Ｖ、論理ロウレベルは
−１．６Ｖとする。

【０１３１】上記構成において入力端子１７３における
電位がハイレベルになると、ＮＰＮトランジスタＱ１が
オンし、接地電位を有する第１の電源端子から電源端子
１７０まで、抵抗Ｒ１、ＮＰＮトランジスタＱ１、定電
流源Ｉ１を介して、電流が流れる．なお、ＮＰＮトラン
ジスタＱ１のコレクタ電位は−０．８Ｖとなるように定
電流源Ｉ１の値と抵抗Ｒ１の抵抗値が設定される。よっ
て、出力端子１７４における電位は−１．６Ｖ（ロウレ
ベル）になるが、その時、ＣＭＯＳ増幅回路３０の出力
はほぼ接地電位まで上昇し、ＮＭＯＳトランジスタＮ１
がオンで抵抗が小さくなっているので、急速にロウレベ
ルになる。

【０１３２】一方、入力端子１７３における電位がロウ
レベルになると、ＮＰＮトランジスタＱ１はオフする。
従って、ＮＰＮトランジスタＱ１のコレクタ電位は、抵
抗Ｒ１を介して、急速にほぼ０Ｖとなる。よって、出力
端子１７４における電位は−０．８Ｖ（ハイレベル）に
なるが、その時、ＣＭＯＳ増幅回路の出力は、ほぼ第３
の電源端子１７２の電源電位、−２Ｖまで下降し、ＮＭ
ＯＳトランジスタＮ１がオフでＮＭＯＳトランジスタＮ
１の内部抵抗の抵抗値が大きくなっているので、急速に
ハイレベルになる。

【０１３３】ＮＭＯＳトランジスタＮ１のオン抵抗を、
通常のＥＣＬ回路のエミッタフォロワ部のエミッタ抵抗
の抵抗値より小さく設定すれば出力端子１７４における
電位の立ち下がり速度を向上させることができる。ま
た、ＮＭＯＳトランジスタＮ１のオフ抵抗を、通常のＥ
ＣＬ回路のエミッタフォロワ部の抵抗値より大きく設定
すれば出力１７４の立ち上がり速度を向上させることが
できる。また、消費電力低減の方向に働く。

【０１３４】図１８は、図１７に示したインバータ回路
のエミッタフォロワ部のＮＭＯＳトランジスタＮ１をシ
ョットキバリアダイオ−ド付きのＮＰＮトランジスタＱ
３で置き換えた例を示している。このようにバイポ−ラ
トランジスタを用いることによって、更に、出力端子１
７４における電位の立ち下がり速度を向上させることが
できる。

【０１３５】本実施例によれば、ＭＯＳトランジスタの
ゲ−ト電圧の振幅を大きくし、ＭＯＳトランジスタの抵
抗値を大きく変えることによって、またバイポ−ラトラ
ンジスタを用いることによって、負荷容量の充電、放電
の時定数を小さくできるので、ＥＣＬ系回路の動作速度
を向上させることができる。

【０１３６】第４実施例（図１９〜図２２） （４）本発明に係るＢｉＭＯＳ論理回路の一実施例とし
てのインバータ回路の構成を図１９に示す。電源Ｖｃｃ
端子１９０と接地電位の間に出力段を構成するＮＰＮト
ランジスタＱ１とＮＭＯＳトランジスタＮ４がある。Ｎ
ＭＯＳトランジスタＮ４は出力プルダウン側の論理を採
る働きもする。ＮＰＮトランジスタＱ１のコレクタ、ベ
−ス間に、ＮＰＮトランジスタＱ１へのベ−ス電流供給
のＮＭＯＳトランジスタＮ２が接続されている。ＮＰＮ
トランジスタＱ１のベ−スと接地電位の間に、ゲ−トが
入力端子１９１に接続されたベ−ス電荷引き抜き用のＮ
ＭＯＳトランジスタＮ３が設置されている。

【０１３７】また電源端子１９０と接地電位の間に、そ
れぞれのゲ−トが入力端子１９１に接続されたＰＭＯＳ
トランジスタＰ１とＮＭＯＳトランジスタＮ１が設置さ
れている。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトラン
ジスタＮ１、Ｎ３は出力プルアップ側の論理を採る働き
もする。更にＮＰＮトランジスタＱ１のベ−ス、エミッ
タ間には、ブ−トストラップ効果用の容量Ｃ１が接続さ
れている。

【０１３８】上記構成において入力端子１９１における
電位がハイレベルになると、ＰＭＯＳトランジスタＰ１
がオフでＮＭＯＳトランジスタＮ１がオンとなり、ＮＭ
ＯＳトランジスタＮ２のゲ−トには接地電位が加わりＮ
ＭＯＳトランジスタＮ２はオフとなる。

【０１３９】また、ＮＭＯＳトランジスタＮ３はオンと
なるので、ＮＰＮトランジスタＱ１はオフとなる。更に
ＮＭＯＳトランジスタＮ４はゲ−トにハイレベルが加わ
るので、オンとなる。従って、出力端子１９２における
電位はロウレベル（接地電位）になる。

【０１４０】一方、入力端子１９１における電位がロウ
レベルになると、ＮＭＯＳトランジスタＮ４はオフにな
る。また、ＰＭＯＳトランジスタＰ１がオンでＮＭＯＳ
トランジスタＮ１がオフとなり、ＮＭＯＳトランジスタ
Ｎ２のゲ−トには電源電位が加わりＮＭＯＳトランジス
タＮ２はオンとなる。また、ＮＭＯＳトランジスタＮ３
はオフとなるので、ＮＰＮトランジスタＱ１へベ−ス電
流が供給され、ＮＰＮトランジスタＱ１はオンとなる。
その際、ＮＰＮトランジスタＱ１のベ−ス電位はまず、
Ｖｃｃ−Ｖｔｈまで上昇し、ＮＭＯＳトランジスタＮ２
はみかけ上、オフとなる。ＶｔｈはＮＭＯＳトランジス
タＮ２のスレッショルド電圧である。その時、ＮＰＮト
ランジスタＱ１のエミッタ電位はＶｃｃ−Ｖｔｈ−Ｖｂ
ｅであるが、その後もＮＰＮトランジスタＱ１のエミッ
タ電位はしばらく上昇を続ける。すると、容量Ｃ１を介
して、ＮＰＮトランジスタＱ１のベ−ス電位が押し上げ
られる、いわゆるブ−トストラップ効果が生じる。その
結果、ＮＰＮトランジスタＱ１のエミッタ電位が引き上
げられて、Ｖｃｃ電源電位まで急速にフル振幅する。

【０１４１】本実施例によれば、電源電圧Ｖｃｃが２Ｖ
程度の低電源電圧まで、出力がフル振幅するＢｉＮＭＯ
Ｓ論理回路を得ることができるので、高速、低消費電力
なＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１４２】本発明に係るＢｉＮＭＯＳ論理回路の他の
実施例としてのインバータ回路の構成を図２０に示す。
図１９に示したインバータ回路と構成上、異なる点は、
図１９のＮＭＯＳトランジスタＮ２の代わりに、ＮＰＮ
バイポ−ラトランジスタＱ２を設置した点である。動作
は図１９に示したインバータ回路と同様である。ＮＰＮ
トランジスタＱ１とＱ２のダ−リントン接続になってい
るので、出力１９２の立上りをさらに、高速化できる。

【０１４３】本実施例によれば、Ｖｃｃが２Ｖ程度の低
電源電圧まで、出力がフル振幅するＢｉＮＭＯＳ回路を
得ることができるので、高速、低消費電力なＢｉＣＭＯ
ＳＬＳＩを実現できる。

【０１４４】本発明に係るＢｉＮＭＯＳ論理回路の他の
実施例としてのインバータ回路の構成を図２１に示す。
図２０に示したインバータ回路と構成上、異なる点は電
源端子２１０と出力端子２１２の間に、ゲ−トが入力端
子２１１に接続されたＰＭＯＳトランジスタＰ２を追加
した点である。ＰＭＯＳトランジスタＰ２とＮＭＯＳト
ランジスタＮ４でＣＭＯＳインバ−タを構成しているの
で、この回路は、ＭＯＳのスレッショルド電圧程度の低
電源電圧まで出力フル振幅で動作する。また、Ｖｃｃが
１．５Ｖ程度の低電源電圧では、ＰＭＯＳトランジスタ
Ｐ２による出力プルアップとブ−トストラップ効果によ
る出力プルアップの相乗効果で出力端子２１２が急速に
立ち上がる。

【０１４５】本実施例によれば、Ｖｃｃが１．５Ｖ程度
の低電源電圧まで、高速かつ出力がフル振幅するＢｉＮ
ＭＯＳ回路を得ることができるので、高速、低消費電力
なＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１４６】本発明に係るＢｉＮＭＯＳ論理回路の他の
実施例としてのインバータ回路の構成を図２２に示す。
図２０に示したインバータ回路と構成上、異なる点は電
源端子２２０と出力端子２２２の間に、ゲ−トが出力信
号２２２を反転するインバ−タＩＮＶ１の出力に接続さ
れたＰＭＯＳトランジスタＰ２を追加した点である。

【０１４７】このインバータ回路ではＶｃｃが１．５Ｖ
程度の低電源電圧では、ブ−トストラップ効果による出
力プルアップと、その出力をＩＮＶ１がうけて、オンに
なったＰＭＯＳトランジスタＰ２による出力プルアップ
との相乗効果で出力２１２が急速に立ち上がる。

【０１４８】本実施例によれば、Ｖｃｃが１．５Ｖ程度
の低電源電圧まで、高速かつ出力がフル振幅するＢｉＮ
ＭＯＳ回路を得ることができるので、高速、低消費電力
なＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１４９】第５実施例（図２３〜図２５） （５）本発明に係るＢｉＣＭＯＳ回路の一実施例として
のインバータ回路の構成を図２３に示す。電源Ｖｃｃ端
子２３０と接地電位の間に出力段を構成するＮＰＮトラ
ンジスタＱ１、Ｑ２とＮＭＯＳトランジスタＮ３が設置
されている。ＮＭＯＳトランジスタＮ３は出力プルダウ
ン側の論理を採る働きもする。

【０１５０】またＮＰＮトランジスタＱ１のコレクタ・
ベ−ス間に、ＮＰＮトランジスタＱ１へのベ−ス電流供
給のＰＭＯＳトランジスタＰ１が接続されている。ＮＰ
ＮトランジスタＱ１のベ−スと接地電位の間に、ゲ−ト
が入力端子２３１に接続されたベ−ス電荷引き抜き用の
ＮＭＯＳトランジスタＮ１が設置されている。ＰＭＯＳ
トランジスタＰ１、ＮＭＯＳトランジスタＮ１は反転論
理を採る働きもする。

【０１５１】更に電源端子２３０とＮＰＮトランジスタ
Ｑ１のベ−スの間に、それぞれのゲ−トが出力２３２の
信号を反転するインバ−タＩＮＶ１の出力端とＮＰＮト
ランジスタＱ１のベ−スとに接続されたＰＭＯＳトラン
ジスタＰ２とＰＭＯＳトランジスタＰ３が設置されてい
る。ＮＰＮトランジスタＱ２のベ−ス・エミッタ間に
は、ゲ−トがＮＰＮトランジスタＱ１のベ−スに接続さ
れているＮＭＯＳトランジスタＮ２が設置されている。

【０１５２】上記構成において入力端子２３１がハイレ
ベルになると、ＰＭＯＳトランジスタＰ１がオフでＮＭ
ＯＳトランジスタＮ１がオンとなり、ＮＰＮトランジス
タＱ１はオフとなる。ＮＭＯＳトランジスタＮ３はオン
となる。ＮＭＯＳトランジスタＮ２のゲ−トには接地電
位が加わりＮＭＯＳトランジスタＮ２はオフとなる。ま
た、ＰＭＯＳトランジスタＰ３はオンとなり、出力端子
２３２は立ち下がるまで、ＰＭＯＳトランジスタＰ２は
しばらくオンであるので、ＮＰＮトランジスタＱ２にベ
−ス電流が供給され、ＮＰＮトランジスタＱ２はオンと
なる。従って、出力端子２３２における電位はロウレベ
ル（接地電位）になる。

【０１５３】出力端子２３２における電位がロウレベル
になると、インバータＩＮＶ１の出力がハイレベルにな
り、ＰＭＯＳトランジスタＰ２はオフする。従って、Ｎ
ＰＮトランジスタＱ２に過剰なベ−ス電流が供給されな
いので、無駄な電力を消費しないとともに、ＮＰＮトラ
ンジスタＱ２が深い飽和に入るのを防いでいる。

【０１５４】一方、入力端子２３１における電位がロウ
レベルになると、ＮＭＯＳトランジスタＮ３はオフにな
る。また、ＰＭＯＳトランジスタＰ１がオンでＮＭＯＳ
トランジスタＮ１がオフとなり、ＮＰＮトランジスタＱ
１へベ−ス電流が供給され、ＮＰＮトランジスタＱ１は
オンとなる。また、ＰＭＯＳトランジスタＰ３がオフと
なるので、ＮＰＮトランジスタＱ２はオフになる。従っ
て、出力端子２３２における電位はハイレベルになる。
出力端子２３２における電位がロウレベルの時、出力端
子２３２における電位にノイズが乗っても、ＮＭＯＳト
ランジスタＮ３がオンであるので、ノイズはすぐ減衰す
る。また出力端子２３２における電位がハイレベルの
時、出力端子２３２における電位にノイズが乗っても、
ＰＭＯＳトランジスタＰ１、ＮＰＮトランジスタＱ１を
介して、電流が供給されるので、ノイズはすぐ減衰す
る。すなわち、ノイズに対して強い構成となっている。

【０１５５】本実施例によれば、Ｖｃｃが１．５Ｖ程度
の低電源電圧で動作し、高速で、ノイズに強いＢｉＣＭ
ＯＳ回路を得ることができるので、高速、低消費電力な
ＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１５６】本発明に係るＢｉＣＭＯＳ回路の他の実施
例としてのインバータ回路の構成を図２４に示す。図２
３に示したインバータ回路と構成上、異なる点は、図２
３に示したＮＭＯＳトランジスタＮ３のゲ−トを出力端
子２３２における信号を反転するインバ−タＩＮＶ２の
出力端に接続した点である。動作は図２３に示したイン
バータ回路と同様である。出力端子２３２における電位
がロウレベルの時は、インバータＩＮＶ２の出力はハイ
レベルであるので、ＮＭＯＳトランジスタＮ３はオンに
なっている。

【０１５７】出力端子２３２における電位がロウレベル
の時、出力端子２３２における電位にノイズが乗って
も、ＮＭＯＳトランジスタＮ３がオンであるので、ノイ
ズはすぐ減衰する。インバータＩＮＶ２の出力が反転す
るほどの大きなノイズが乗った場合には、インバータＩ
ＮＶ１も反転し、ＰＭＯＳトランジスタＰ２，Ｐ３か
ら、ＮＰＮトランジスタＱ２へベ−ス電流が供給され、
ノイズを減衰する。

【０１５８】本実施例によれば、Ｖｃｃが１．５Ｖ程度
の低電源電圧で動作し、高速で、ノイズに強いＢｉＣＭ
ＯＳ回路を得ることができるので、高速、低消費電力な
ＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１５９】本発明に係るＢｉＣＭＯＳ回路の他の実施
例としてのインバータ回路の構成を図２５に示す。図２
４に示したインバータ回路と構成上、異なる点は電源端
子２５０と出力端子２５２の間に、ゲ−トが入力端子２
５１に接続されたＰＭＯＳトランジスタＰ３を追加した
点である。ＰＭＯＳトランジスタＰ３によって、Ｖｃｃ
電位まで、出力レベルがフル振幅するので、この回路
は、ＮＰＮトランジスタのベース・エミッタ間電圧Ｖｂ
ｅ電圧程度の低電源電圧まで出力フル振幅で動作する。

【０１６０】本実施例によれば、ＶｃｃがＶｂｅ電圧程
度の低電源電圧まで、高速かつ出力がフル振幅するＢｉ
ＣＭＯＳ回路を得ることができるので、高速、低消費電
力なＢｉＣＭＯＳ ＬＳＩを実現できる。

【０１６１】第６実施例（図２６） （６）本発明の他の実施例を図２６に示す。同図におい
て一つのＬＳＩ内の接地電位と約−２Ｖの電源端子２６
０の間に、ＢｉＮＭＯＳ回路２６１、ＮＴＬ回路２６
２、ＮＴＬ回路２６３、ＣＭＯＳ回路２６４、ＢｉＮＭ
ＯＳ回路２６５、ＮＴＬ回路２６６が接続関係を説明す
るために示されている。

【０１６２】ＮＴＬ回路の論理ハイレベルを−０．８
Ｖ、論理ロウレベルを−１．６Ｖとする。ＣＭＯＳ回路
とＢｉＮＭＯＳ回路の論理スレッショルド電圧は−０．
８Ｖと−１．６Ｖの間に設定する。そのように、設定す
ることによって、ＮＴＬ回路の出力を、レベル変換回路
を介さずに、直接、ＣＭＯＳ回路とＢｉＮＭＯＳ回路で
受けることができる。ＮＴＬ回路同志の接続は、当然、
直接接続可能である。また、ＢｉＮＭＯＳ回路の出力ハ
イレベルが、−Ｖｂｅ、つまり、−０．８Ｖとなるよう
に、出力プルアップ手段は設けない。そのようにするこ
とによって、ＢｉＮＭＯＳ回路で直接、ＮＴＬ回路を駆
動することができる。もし、出力ハイレベルが、接地電
位ならば、ＮＴＬ回路の初段のＮＰＮトランジスタのベ
−スが接地電位で、コレクタが−０．８Ｖ以下となり、
ＮＰＮトランジスタが飽和してしまい、直接ＮＴＬ回路
を駆動することはできない。ＣＭＯＳ回路とＢｉＮＭＯ
Ｓ回路は、直接接続可能である。従って、直接接続でき
ないのは、ＣＭＯＳ回路で、ＮＴＬ回路を駆動する場合
のみである。今まで、説明してきたＮＴＬ系回路やＢｉ
ＣＭＯＳ回路も使用できることは明らかである。

【０１６３】本実施例によれば、超高速のＮＴＬ回路
と、低消費電力のＣＭＯＳ回路と、高速、低消費電力の
ＢｉＮＭＯＳ回路を、レベル変換回路なしで、適材適所
に使えるので、高速、低消費電力なＬＳＩを得ることが
できる。

【０１６４】第７実施例（図３４） （７）本発明の他の実施例を図３４に示す。図３４は計
算機の一般的な構成を示している。同図においてバス３
４１を介して中央処理装置ＣＰＵ(Central Processing
Unit)３４０、ＣＰＵ３４０に入力されるデ−タあるい
はＣＰＵ３４０から出力されるデ−タを記憶するメモリ
３４２、メモリコントロ−ラ３４３、ｉ／ｏプロセッサ
３４４が接続されている。

【０１６５】このシステムにおいて、例えば、ＣＰＵ３
４０を例にとると、演算を高速に行うために、高速性が
要求される。また、このＣＰＵ３４０がいくつかのＬＳ
Ｉチップに分割されていると、ＬＳＩ間での信号の伝播
遅延時間が大きくなり、システム性能が上がらない。し
かし、ＬＳＩが大規模化すると、消費電力が増大するの
で、低消費電力性も要求される。従って、図２６を用い
て説明した本発明に係るＬＳＩや本発明に係る各種論理
回路を、プロセッサ等のデ−タ処理装置に適用すると、
高性能なシステムを構築することができる。

【０１６６】本実施例によれば、ＣＭＯＳの２倍程度の
性能を有する高性能なプロセッサ等のデ−タ処理装置を
実現できる。

【０１６７】

【発明の効果】以上に説明したように本発明は以下の効
果を有している。

【０１６８】（１）本発明によれば、インジェクション
電流を、そのベ−ス電位を上げるタイミングでのみ、増
加させているので、高速で低消費電力なＩＩＬ系回路を
得ることができる。

【０１６９】（２）本発明によれば、ＭＯＳトランジス
タの抵抗を変え、初段やエミッタフォロワ段の充放電の
時定数を小さくしているので、高速で低消費電力なＮＴ
Ｌ系回路を得ることができる。

【０１７０】（３）本発明によれば、ＭＯＳトランジス
タの抵抗を変え、エミッタフォロワ段の充放電の時定数
を小さくしているので、高速で低消費電力なＥＣＬ系回
路を得ることができる。

【０１７１】（４）本発明によれば、ブ−トストラップ
効果を活用し、さらに、ＰＭＯＳトランジスタによっ
て、出力レベルをプルアップしているので、２Ｖから
１．５Ｖの低電源電圧で、出力レベルがフル振幅する高
速なＢｉＣＭＯＳ論理回路を得ることができる。

【０１７２】（５）本発明によれば、ト−テムポ−ル形
ＢｉＣＭＯＳ論理回路において、出力段の下側のＮＰＮ
トランジスタへのベ−ス電流を、電源電圧端子に接続さ
れたＰＭＯＳトランジスタを介して供給し、出力レベル
が立ち下がった後、ベ−ス電流を遮断し、さらに、ＮＭ
ＯＳトランジスタで出力レベルをプルダウンしているの
で、１．５Ｖ以下の電源電圧で、ノイズに強く動作が可
能で、高速、低消費電力なＢｉＣＭＯＳ論理回路を得る
ことができる。

【０１７３】（６）本発明によれば、超高速のＮＴＬ回
路と、低消費電力のＣＭＯＳ回路と、高速、低消費電力
のＢｉＮＭＯＳ回路を、レベル変換回路なしで、適材適
所に使えるので、高速、低消費電力なＬＳＩを得ること
ができる。

【０１７４】（７）本発明によれば、高速、低消費電力
な論理回路およびＬＳＩを得ることができるので、高性
能なプロセッサ等のＬＳＩシステムを実現できる。

【図面の簡単な説明】

【図１】本発明に係るＩＩＬ系のバッファ回路の一実施
例の構成を示す回路図である。

【図２】図１に示したバッファ回路の動作状態を示すタ
イムチャ−トである。

【図３】図１に示すバッファ回路を半導体基板に実装し
た場合のデバイス構造を示す断面図である。

【図４】図１に示すバッファ回路におけるインジェクシ
ョン電流制御回路の他の例を示す回路図である。

【図５】本発明に係るＩＩＬ系の論理回路群の構成を示
す回路図である。

【図６】図５に示した論理回路群を論理回路のシンボル
で示した回路図である。

【図７】図６に示した論理回路群の動作状態を示すタイ
ムチャ−トである。

【図８】本発明に係るＩＩＬ系の論理回路群の構成を示
す回路図である。

【図９】図８に示した論理回路群を論理回路のシンボル
で示した回路図である。

【図１０】図８に示した論理回路群の動作状態を示すタ
イムチャ−トである。

【図１１】図５及び図８におけるマルチコレクタを有す
るＮＰＮトランジスタのデバイス構造図である。

【図１２】図１１に示したデバイスの平面図である。

【図１３】本発明に係るＮＴＬ系のインバ−タ回路の一
実施例の構成を示す回路図である。

【図１４】本発明に係るＮＴＬ系のインバ−タ回路の他
の実施例の構成を示す回路図である。

【図１５】図１４に示したインバ−タ回路のエミッタフ
ォロワ部のＮＭＯＳトランジスタをショットキバリアダ
イオード付きのＮＰＮトランジスタで置き換えた例を示
す回路図である。

【図１６】本発明に係るＮＴＬ系のインバ−タ回路の他
の実施例の構成を示す回路図である。

【図１７】本発明に係るＥＣＬ系のインバ−タ回路の一
実施例の構成を示す回路図である。

【図１８】図１７に示したインバ−タ回路のエミッタフ
ォロワ部のＮＭＯＳトランジスタをショットキバリアダ
イオード付きのＮＰＮトランジスタで置き換えた例を示
す回路図である。

【図１９】本発明に係るＢｉＮＭＯＳ論理回路の一実施
例としてのインバ−タ回路の構成を示す回路図である。

【図２０】本発明に係るＢｉＮＭＯＳ論理回路の他の実
施例としてのインバ−タ回路の構成を示す回路図であ
る。

【図２１】本発明に係るＢｉＮＭＯＳ論理回路の他の実
施例としてのインバ−タ回路の構成を示す回路図であ
る。

【図２２】本発明に係るＢｉＮＭＯＳ論理回路の他の実
施例としてのインバ−タ回路の構成を示す回路図であ
る。

【図２３】本発明に係るＢｉＣＭＯＳ論理回路の一実施
例としてのインバ−タ回路の構成を示す回路図である。

【図２４】本発明に係るＢｉＣＭＯＳ論理回路の他の実
施例としてのインバ−タ回路の構成を示す回路図であ
る。

【図２５】本発明に係るＢｉＣＭＯＳ論理回路の他の実
施例としてのインバ−タ回路の構成を示す回路図であ
る。

【図２６】本発明に係る各種論理ゲ−ト混在ＬＳＩの構
成を示す回路図である。

【図２７】従来のＩＩＬ系回路の構成を示す回路図であ
る。

【図２８】従来のＮＴＬ系のインバ−タ回路の構成を示
す回路図である。

【図２９】従来のＥＣＬ系のインバ−タ回路の構成を示
す回路図である。

【図３０】従来のＢｉＮＭＯＳ論理回路としてのインバ
−タ回路の構成を示す回路図である。

【図３１】従来のＢｉＣＭＯＳ論理回路としてのト−テ
ムポ−ル形インバ−タ回路の構成を示す回路図である。

【図３２】従来のＢｉＣＭＯＳ論理回路としてのト−テ
ムポ−ル形インバ−タ回路の動作状態を示す説明図であ
る。

【図３３】従来のＢｉＣＭＯＳ論理回路としてのト−テ
ムポ−ル形インバ−タ回路の動作状態を示すタイミング
図である。

【図３４】本発明が適用されるデ−タ処理装置の構成を
示すブロック図である。

【符号の説明】

Ｑ１ ＮＰＮトランジスタ Ｑ２ ＮＰＮトランジスタ Ｐ１ ＰＭＯＳトランジスタ Ｐ２ ＰＭＯＳトランジスタ ４０ インジェクション電流制御回路 Ｎ１ ＮＭＯＳトランジスタ Ｎ２ ＮＭＯＳトランジスタ Ｎ３ ＮＭＯＳトランジスタ Ｎ４ ＮＭＯＳトランジスタ Ｄ１ ダイオ−ド Ｃ１ 容量 Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 ＩＮＶ ＣＭＯＳインバ−タ ＩＮＶ１ ＣＭＯＳインバ−タ ＩＮＶ２ ＣＭＯＳインバ−タ ２６１ ＢｉＮＭＯＳ形回路 ２６５ ＢｉＮＭＯＳ形回路 ２６２ ＮＴＬ回路 ２６３ ＮＴＬ回路 ２６６ ＮＴＬ回路 ２６４ ＣＭＯＳ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 南 正隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 エミッタ接地の二つのＮＰＮトランジス
   タを有し、一方のＮＰＮトランジスタのコレクタが他方
   のＮＰＮトランジスタのベ−スに接続されてなるＩＩＬ
   系の回路において、 電源端子と前記一方のＮＰＮトランジスタのコレクタと
   の間に接続されＭＯＳトランジスタを含んで構成され、
   前記エミッタ接地の二つのＮＰＮトランジスタにインジ
   ェクション電流を供給するインジェクション電流制御回
   路を有することを特徴とする半導体集積回路装置。
2. 【請求項２】 前記ＮＰＮトランジスタは半導体基板上
   にＮ型半導体及びＰ型半導体の半導体層が通常の縦型に
   形成されることを特徴とする請求項１に記載の半導体集
   積回路装置。
3. 【請求項３】 ＮＰＮトランジスタは半導体基板上にＮ
   型半導体及びＰ型半導体の半導体層が横型に形成される
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。
4. 【請求項４】 初段には、第１の電源電位端子と第２の
   電源電位端子の間に、それらのゲ−トあるいはベ−スが
   入力端子に接続されているＰＭＯＳトランジスタ、第１
   のＮＰＮトランジスタ及び第１のＮＭＯＳトランジスタ
   が接続され、かつ前記ＰＭＯＳトランジスタのソース・
   ドレイン間に並列にダイオ−ドが接続されると共に、前
   記ＮＭＯＳトランジスタのドレイン・ソース間に並列に
   コンデンサが接続され、エミッタフォロワの出力段は、
   第１の電源電位端子と第２の電源電位端子の間に、ベ−
   スが前記第１のＮＰＮトランジスタのコレクタに接続さ
   れた第２のＮＰＮトランジスタとゲ−トが前記入力端子
   に接続されたエミッタ抵抗として機能する第２のＮＭＯ
   Ｓトランジスタが接続されて構成されることを特徴とす
   る半導体集積回路装置。
5. 【請求項５】 初段には、ベ−スが入力端子に接続さ
   れ、コレクタが抵抗を介して接地電位を有する第１の電
   源電位端子に接続され、エミッタが抵抗を介して第２の
   電源電位端子に接続されると共に、前記エミッタと第２
   の電源電位端子との間に容量が接続されてなる第１のＮ
   ＰＮトランジスタを有し、エミッタフォロワの出力段
   は、前記第１の電源電位端子と第２の電源電位端子の間
   に、ベ−スが前記第１のＮＰＮトランジスタのコレクタ
   に接続された第２のＮＰＮトランジスタと、ゲ−トまた
   はベースが同相増幅器を介して前記入力端子に接続され
   前記第２のＮＰＮトランジスタのエミッタ抵抗として機
   能するＮＭＯＳトランジスタまたは第３のＮＰＮトラン
   ジスタが接続されて構成され、前記同相増幅器により前
   記ＮＭＯＳトランジスタまたは第３のＮＰＮトランジス
   タを駆動することを特徴とする半導体集積回路装置。
6. 【請求項６】 初段には、ベ−スが入力端子に接続さ
   れ、コレクタが抵抗を介して接地電位を有する第１の電
   源電位端子に接続され、エミッタが抵抗を介して第２の
   電源電位端子に接続されると共に、前記エミッタと第２
   の電源電位端子との間に容量が接続されてなる第１のＮ
   ＰＮトランジスタを有し、エミッタフォロワの出力段
   は、前記第１の電源電位端子と第２の電源電位端子の間
   に、ベ−スが前記第１のＮＰＮトランジスタのコレクタ
   に接続された第２のＮＰＮトランジスタと、前記第２の
   ＮＰＮトランジスタのエミッタ抵抗として機能するＮＭ
   ＯＳトランジスタをソ−スが接地電位に接続され、ゲ−
   トが前記第１のＮＰＮトランジスタのコレクタに接続さ
   れたＰＭＯＳトランジスタで駆動することを特徴とする
   半導体集積回路装置。
7. 【請求項７】 コレクタが接地電位を有する第１の電源
   端子に抵抗を介して接続され、エミッタが共通接続され
   て定電流源を介して第２の電源端子に接続されてなる複
   数のＮＰＮトランジスタを含んで入力段が構成されるＥ
   ＣＬ回路において、 出力段を構成するエミッタフォロワのエミッタ抵抗とし
   て機能する回路素子としてＮＭＯＳトランジスタあるい
   はＮＰＮトランジスタと、これらのいずれかのトランジ
   スタを駆動する入力信号を同相で増幅する同相増幅器と
   を有することを特徴とする半導体集積回路装置。
8. 【請求項８】 出力段が、第１の電源端子と接地電位を
   有する第２の電源端子との間にコレクタが前記第１の電
   源端子に、エミッタがドレインに、ソースが前記第２の
   電源端子に接続されたＮＰＮトランジスタとＮＭＯＳト
   ランジスタとで構成されているＢｉＮＭＯＳ形論理回路
   において、 ドレインが前記ＮＰＮトランジスタのコレクタに、ソー
   スが前記ＮＰＮトランジスタのベースに接続され、前記
   ＮＰＮトランジスタを駆動するＮＭＯＳトランジスタ
   と、 該ＮＭＯＳトランジスタを駆動するＣＭＯＳ論理ゲ−ト
   と、 前記ＮＰＮトランジスタのベ−ス、エミッタ間に接続さ
   れるコンデンサとを有することを特徴とする半導体集積
   回路装置。
9. 【請求項９】 出力段が、第１の電源端子と接地電位を
   有する第２の電源端子との間にコレクタが前記第１の電
   源端子に、エミッタがドレインに、ソースが前記第２の
   電源端子に接続された第１のＮＰＮトランジスタとＮＭ
   ＯＳトランジスタとで構成されているＢｉＮＭＯＳ形論
   理回路において、 コレクタが前記第１のＮＰＮトランジスタのコレクタ
   に、エミッタが前記第１のＮＰＮトランジスタのベース
   に接続され、前記第１のＮＰＮトランジスタを駆動する
   第２のＮＰＮトランジスタと、 該第２のＮＰＮトランジスタを駆動するＣＭＯＳ論理ゲ
   −トと、 前記第１のＮＰＮトランジスタのベ−ス、エミッタ間に
   接続されるコンデンサとを有することを特徴とする半導
   体集積回路装置。
10. 【請求項１０】 ソースが前記ＣＭＯＳ論理ゲ−トを構
    成するＰＭＯＳトランジスタのソースに、ドレインが出
    力端子に、ゲートがＣＭＯＳ論理ゲ−トの入力端に、そ
    れぞれ接続された前記出力をプルアップするＰＭＯＳト
    ランジスタを有することを特徴とする請求項８または請
    求項９のいずれかに記載の半導体集積回路装置。
11. 【請求項１１】 出力段が二つのＮＰＮトランジスタが
    ト−テムポ−ル接続されてなるＢｉＣＭＯＳ論理回路に
    おいて、 前記ト−テムポ−ル接続された二つのＮＰＮトランジス
    タのうち上側のＮＰＮトランジスタを駆動するＣＭＯＳ
    論理ゲ−トと、 前記ト−テムポ−ル接続された二つのＮＰＮトランジス
    タのうち下側のＮＰＮトランジスタを駆動する、第１の
    電源端子と前記下側のＮＰＮトランジスタのベ−スとの
    間に直列に接続された二つ以上のＰＭＯＳトランジスタ
    と、 ドレインが出力端子に接続され、かつソースが接地電位
    を有する第２の電源端子に接続された前記論理回路の出
    力信号をプルダウンするＮＭＯＳトランジスタとを有
    し、 前記二つ以上のＰＭＯＳトランジスタのうち第１の電源
    端子側のＰＭＯＳトランジスタのゲ−トには前記論理回
    路の出力信号を反転した信号が入力され前記下側のＮＰ
    Ｎトランジスタのベ−ス側のＰＭＯＳトランジスタのゲ
    −トには前記ＣＭＯＳ論理ゲ−トの出力信号が入力され
    ることを特徴とする半導体集積回路装置。
12. 【請求項１２】 出力段が二つのＮＰＮトランジスタが
    ト−テムポ−ル接続されてなるＢｉＣＭＯＳ論理回路に
    おいて、 前記ト−テムポ−ル接続された二つのＮＰＮトランジス
    タのうち上側のＮＰＮトランジスタを駆動するＣＭＯＳ
    論理ゲ−トと、 前記ト−テムポ−ル接続された二つのＮＰＮトランジス
    タのうち下側のＮＰＮトランジスタを駆動する、第１の
    電源端子と前記下側のＮＰＮトランジスタのベ−スとの
    間に直列に接続された二つ以上のＰＭＯＳトランジスタ
    と、 ドレインが出力端子に接続され、かつソースが接地電位
    を有する第２の電源端子に接続された前記論理回路の出
    力信号をプルダウンするＮＭＯＳトランジスタと、 ソースが第１の電源端子に、ゲートが前記論理回路の入
    力端子に、ドレインが前記論理回路の出力端子側にそれ
    ぞれ接続される前記論理回路の出力信号をプルアップす
    るＰＭＯＳトランジスタとを有し、 前記二つ以上のＰＭＯＳトランジスタのうち電源側のＰ
    ＭＯＳトランジスタのゲ−トには前記論理回路の出力信
    号を反転した信号が入力され前記下側のＮＰＮトランジ
    スタのベ−ス側のＰＭＯＳトランジスタのゲ−トには前
    記ＣＭＯＳ論理ゲ−トの出力信号が入力されることを特
    徴とする半導体集積回路装置。
13. 【請求項１３】 電源電位を接地電位と約｜２Ｖ｜と
    し、ＣＭＯＳ論理回路とＢｉＮＭＯＳ形論理回路の論理
    スレッショルド電圧をＮＴＬ系論理回路の出力レベル以
    内に設定し、ＢｉＮＭＯＳ形論理回路の出力ハイレベル
    を高レベル電源電位−Ｖｂｅとし、ＣＭＯＳ論理回路と
    ＢｉＮＭＯＳ形論理回路とＮＴＬ系論理回路をレベル変
    換回路介在させずに直接接続したことを特徴とする半導
    体集積回路装置。
14. 【請求項１４】 エミッタ接地の二つのＮＰＮトランジ
    スタを有し、一方のＮＰＮトランジスタのコレクタが他
    方のＮＰＮトランジスタのベ−スに接続されてなるＩＩ
    Ｌ系の回路において、 電源端子と前記一方のＮＰＮトランジスタのコレクタと
    の間に接続されＭＯＳトランジスタを含んで構成され、
    前記エミッタ接地の二つのＮＰＮトランジスタにインジ
    ェクション電流を供給するインジェクション電流制御回
    路を有し、 前記インジェクション電流制御回路は、インジェクショ
    ン電流が前記他方のＮＰＮトランジスタのベ−ス電流と
    なるタイミングでインジェクション電流を増加し、イン
    ジェクション電流が前記一方のＮＰＮトランジスタのコ
    レクタ電流となるタイミングでインジェクション電流を
    減少させることを特徴とする半導体集積回路装置。
15. 【請求項１５】 請求項１乃至請求項１４に記載の半導
    体集積回路装置を用いて、システムを構築したことを特
    徴とするデ−タ処理装置。