JP2555321B2

JP2555321B2 - 半導体集積回路装置

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Publication number: JP2555321B2
Application number: JP61125175A
Authority: JP
Inventors: 洋二西尾; 文夫村林; 正一古徳; 郁朗増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-30
Filing date: 1986-05-30
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPS62281614A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に係り、特に電界効果トラン
ジスタ及びバイポーラトランジスタからなる高速で低消
費電力の半導体集積回路装置に関する。

〔従来の技術〕

バイポーラとCMOSを組合わせて高速化と低消費電力化
を図つた回路として、第２図，第３図及び第４図に示す
ような回路が知られている（特開昭59−25423号公報，
特開昭59−11034号公報及びU.S.P4301383明細書参
照）。ここで、第２図はインバータ回路である。動作を
簡単に説明する。入力101が“0"レベルの時、PMOS103が
オンし、NPNトランジスタ106にベース電流が供給され
る。そこでNPNトランジスタ106がオンし、出力102のレ
ベルは“1"になる。その時、NMOS104はオフでPMOS103の
ドレイン電流を大部分NPNトランジスタ106のベースに供
給することができる。また、NMOS105のゲートは“1"レ
ベルとなるのでNMOS105はオンで、NPNトランジスタ107
のベース電位は入力レベルに落ち、NPNトランジスタ107
はオフとなる。一方、入力101が“1"レベルの時、PMOS1
03はオフ、NMOS104はオンするのでNPNトランジスタ106
はオフとなる。NPNトランジスタ107のベースには、出力
レベルが前の状態で“1"であり、NMOS105がオンである
のでベース電流が供給される。したがって、NPNトラン
ジスタ107はオンになり、出力レベルは“0"になる。そ
して出力レベルが“0"レベルになるとNMOS105がオフと
なり、NPNトランジスタ107に過剰のベース電流を供給し
ない。以上がインバータ回路の動作説明であるが、この
考えを拡張してNAND回路を構成することはできない。下
側のNPNトランジスタ107へのベース電流供給部の構成が
できないためである。

また、第３図は２入力NAND回路である。この方式で
は、CMOS回路で構成できる回路は全て構成できる。この
回路は上側，下側ともにMOSとNPNトランジスタのいわゆ
るダーリントン接続になつている。即ち、上側はPMOS20
4,205とNPNトランジスタ210で、下側はNMOS206,207とNP
Nトランジスタ211でそれぞれ、ダーリントン接続してい
る。そのためNPNトランジスタ210のベース電流はVcc電
源200からPMOS204あるいは205を通して供給されるが、N
PNトランジスタ211のベース電流は出力203に付く荷電さ
れた容量（図示せず）から、NMOS206と207を通して供給
される。このため、出力立下り遅延時間を落とさないよ
うにNMOS206と207のチヤネル幅と抵抗209の抵抗値の設
定に細心の注意を払う必要があつた。

さらに、第４図はインバータ回路である。動作を簡単
に説明する。入力301が“1"レベルである時、PMOS303と
NMOS304から構成されるCMOSインバータの出力が“0"レ
ベルになる。したがつて、PMOS305はオン、NMOS306はオ
フ、またNPNトランジスタ307のベース電位が“0"レベル
に落ちてNPNトランジスタ307はオフとなる。シヨツトキ
ーバリアダイオード（以下SBDと略記する）付きNPNト
ランジスタ308のベースにはオン状態のPMOS305を通して
ベース電流が供給されるので、NPNトランジスタ308はオ
ンとなる。故に、出力302は“0"レベルになる。この時P
MOS309のゲートには“1"レベルが印加されるのでオフと
なつている。一方、入力301が“0"レベルである時、初
段のCMOSインバータの出力は“1"レベルである。したが
つて、PMOS305は、オフ、NMOS306はオン、NPNトランジ
スタ307はオン状態のPMOS303を通してベース電流が供給
されるのでオンとなる。SBD付きNPNトランジスタ308は
ベース電位がNMOS306を介して“0"レベルに落ちるので
オフとなる。故に出力302は“1"レベルになる。この
時、PMOS309はオンであり、“1"レベルをVcc電位まで上
げる働きをしている。以上が回路動作の説明であるが、
出力段の下側のバイポーラトランジスタ308のベースの
制御はCMOSインバータを２段介して行つている。したが
つて、トランジスタ308のスイツチ動作がトランジスタ3
07に比べて遅れる。故にトランジスタ308がオンするの
が遅く、出力立ち下がり時間が遅くなる。また、トラン
ジスタ308がオフになる時もトランジスタ308がオフにな
るのが遅れるのでスイツチング時にトランジスタ307と
トランジスタ308の両方がオン状態である時が長くなり
貫通電流が大きいという欠点があつた。また出力302が
“0"の時は、トランジスタ308のベースに電流が供給し
続けるので消費電力が大きくなる欠点がある。消費電力
を小さくするにはPMOS305のチヤネル幅を小さくすれば
良いが、そうすると、トランジスタ308へのベース電流
が小さくなり、出力立ち下がり時間が更に遅くなる問題
がある。

〔発明が解決しようとする問題点〕

以上述べてきたように、上記従来技術の第１例（第２
図を示す）は各種論理回路が構成できないため、LSI
（大規模集積回路）用の論理回路としては機能が不足す
る問題があつた。また従来技術の第二例は（第３図に示
す）、トーテムポール接続した下側のNPNトランジスタ
の駆動法が難しい問題があつた。

さらに、従来技術の第三例（第４図に示す）、トーテ
ムポール接続した下側のSBD付きNPNトランジスタのベー
スの制御信号が上側のNPNトランジスタのベースの制御
信号より遅れて、出力の立下り遅延時間が大きいこと
や、貫通電流が大きいことが問題であつた。また、消費
電力とスピードの最適化が難しかつた。

本発明の目的は、各種論理機能を有し、かつ高速で低
消費電力のバイポーラ・CMOS複合回路を含む半導体集積
回路装置を提供するにある。

〔問題点を解決するための手段〕

上記目的は、第１の電源端子と出力端子の間に接続さ
れ、入力端子からの入力信号がロウレベルのときカット
オフし、上記入力信号がハイレベルのときにオンするプ
ルアップ手段と、コレクタが上記出力端子に、エミッタ
が第２の電源端子に接続されるバイポーラトランジスタ
と、上記第１の電源端子と上記バイポーラトランジスタ
のベースの間に直列に接続された第１のＰ型電界効果ト
ランジスタと第２の電界効果トランジスタからなり、上
記第１のＰ型電界効果トランジスタのゲートは上記入力
端子に接続され、上記第２の電界効果トランジスタは上
記出力端子の出力信号のハイレベル、ロウレベルに応答
してそれぞれオン・オフ制御される構成とすることによ
り、また第１の電源端子と出力端子の間に接続され、入
力端子からの入力信号がロウレベルのときオンし、上記
入力信号がハイレベルのときにカットオフするプルアッ
プ手段と、コレクタが上記出力端子に、エミッタが第２
の電源端子に接続されるバイポーラトランジスタと、上
記第１の電源端子と上記バイポーラトランジスタのベー
スの間に直列に接続された第１のＰ型電界効果トランジ
スタと第２の電界効果トランジスタからなり、上記第１
のＰ型電界効果トランジスタのゲートは上記入力端子か
らの入力信号の反転信号が入力され、上記第２の電界効
果トランジスタは上記出力端子の出力信号のハイレベ
ル、ロウレベルに応答してそれぞれオン・オフ制御され
る構成とすることにより、達成される。

〔作用〕

Vcc電源に接続された第１のＰ型電界効果トランジス
タと上記第２の電界効果トランジスタを介して出力段の
バイポーラトランジスタにベース電流を供給するように
構成したので、上記第２の電界効果トランジスタがPMOS
トランジスタである場合には電源電圧VccをV_BE（バイポ
ーラトランジスタのベース・エミッタ間電圧）程度（約
0.8V）まで低電圧化しても出力段のバイポーラトランジ
スタをオンさせるように動作させることができる。この
ように第１のＰ型電界効果トランジスタと上記第２の電
界効果トランジスタが共にPMOSトランジスタである場合
には低電圧対応のBiCMOS回路を構成することができ、将
来の超微細プロセス技術にも対応可能となる。更に低消
費電力化、高速化にも寄与する。

また上記第２の電界効果トランジスタがNMOSトランジ
スタである場合にも出力段のバイポーラトランジスタに
供給するベース電流を大きくすることができるので高速
化の効果が大きい。

また、上記MOSをPMOSにすることによって、より低い
電源電圧で動作可能となる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の第一の実施例となる２入力NAND回路
である。図中符号22はコレクタがVcc電源端子10に、エ
ミツタが出力端子13に接続されるNPNバイポーラトラン
ジスタ（以下NPNトランジスタと称す）、符号23はコレ
クタが出力端子13に、エミツタが接地電位に接続される
NPNトランジスタ、符号18,19はソースが電源端子10に、
ドレインがNPN22のベースに、ゲートがそれぞれ入力端
子12,11に接続されるPMOS、符号14,15はゲートがそれぞ
れ入力端子11,12に、電源端子10とNMOS16のドレインの
間に直列に接続されるNMOS、符号20,21はゲートがそれ
ぞれ入力端子11,12に、NPN22のベースと接地との間に直
列に接続されるNMOS、符号16はゲートが出力端子13に、
ソースがNPN23のベースに接続されるNMOS、符号17はNPN
23のベースとエミツタとの間に接続される抵抗である。

次に動作について説明する。まず、入力11,12のどち
らかが“0"レベルの時、PMOS18,19のどちらかがオンに
なり、NMOS20,21のどちらかがオフになる。したがつてP
MOS18,19のうちのオンした方を通して流れる電流は、NM
OS20,21のうちのオフした方で阻止されるので、NPNトラ
ンジスタ22のベース以外にはほとんど流れず、NPNトラ
ンジスタ22のベース電位が急速に上昇し、NPNトランジ
スタ22はオンとなる。この時、NMOS14,15のうちどちら
かがオフとなるのでNPNトランジスタ23へのベース電流
の供給はなく、抵抗17を介してNPNトランジスタ23のベ
ースは接地され、NPNトランジスタ23はオフになる。し
たがつてNPNトランジスタ22のエミツタ電流は出力端子1
3に接続される容量性負荷（図示せず）を充電し、出力1
3は急速に“1"レベルになる。

入力11,12の両方が“0"レベルの時、PMOS18,19の両方
がオンし、NMOS20,21、及びNMOS14,15の両方がオフとな
る。したがつて動作は上記と同じで出力13は“1"レベル
となる。

一方、入力11,12の両方が“1"レベルの時、PMOS18,19
の両方がオフとなり、NMOS20,21の両方がオンとなる。
したがつて、NPNトランジスタ22へのベース電流の供給
が止まり、NPNトランジスタ22のベース蓄積電荷及び、P
MOS18,19とNPNトランジスタ22のベースが持つ寄生容量
の電荷がNMOS20,21を介して接地電位に抜き取られるの
で、NPNトランジスタ22は急速にオフになる。また、NMO
S14,15がオンになり、前の状態の“1"レベルの出力13に
ゲートが接続されているNMOS16もオンになるので、NPN
トランジスタ23のベースにVcc電源端子10から電流が供
給され、NPN23は急速にオンとなる。したがつて出力13
は急速に“0"レベルとなる。出力13が“0"になるとNMOS
16はオフするのでNPNトランジスタ23のベースに過剰な
電流を流し込むことはなく、NPNトランジスタ23の飽和
を防止する。

本実施例によれば、相補動作により電源端子10から接
地電位にDC電流が流れず、高速で低消費電力のNAND回路
を得ることができる。なお、本実施例では２入力NAND回
路を例にとつて説明したが、３入力,4入力等の一般のｋ
入力NAND回路に本発明は適用できる。また、本実施例で
は過剰ベース電流の遮断用にNMOS16を用いたが、PMOSに
置き換えることも可能である。但し、その場合は出力端
子13の反転信号をPMOSのゲートに印加する必要がある。
以下の例でも同様である。

第５図は本発明の第二の実施例となる２入力NOR回路
である。NPN22,23、抵抗17,NMOS16の構成は第１図と同
じである。図中符号18,19はゲートがそれぞれ入力端子1
1,12に、NPNトランジスタ22のコレクタとベースとの間
に直列に接続されるPMOS、符号14,15はゲートがそれぞ
れ入力端子11,12に、ドレインとソースがVcc電源端子10
とNMOS16のドレインとに接続されるNMOS、符号20,21は
ゲートがそれぞれ入力端子11,12に、ドレインとソース
がNPNトランジスタ22のベースと接地電位との間に接続
されたNMOSである。

次に動作について説明する。まず、入力11,12の両方
が“0"レベルの時、PMOS18,19の両方がオンになり、NMO
S20,21の両方がオフとなる。したがつてPMOS18,19を通
して流れる電流はNMOS20,21で阻止されるので、NPNトラ
ンジスタ22のベース以外にはほとんど流れず、NPNトラ
ンジスタ22のベース電位が急速に上昇し、NPNトランジ
スタ22は急速にオンとなる。この時、NMOS14,15は共に
オフとなるのでNPNトランジスタ23への電流の供給はな
く、抵抗17を介してNPNトランジスタ23のベースは接地
され、NPNトランジスタ23はオフになる。したがつて、N
PNトランジスタ22のエミツタ電流は出力端子13に接続さ
れる容量性負荷（図示せず）を充電し、出力13は急速に
“1"レベルとなる。

一方、入力11,12のどちらかが“1"レベルの時、PMOS1
8,19とどちらかがオフとなり、NMOS20,21のどちらかが
オンとなるので、NPNトランジスタ22へのベース電流の
供給が止まり、NPNトランジスタ22のベース蓄積電荷及
び、PMOS19とNPNトランジスタ22のベースがもつ寄生容
量の電荷がNMOS20,21のうちのオンしている方を介して
接地に抜き取られるのでNPNトランジスタ22は急速にオ
フになる。また、NMOS14,15のうちどちらかがオンとな
り、前の状態の“1"レベルの出力13にゲートが接続され
たNMOS16がオンであるので、NPNトランジスタ23のベー
スにVcc電源端子10から電流が供給され、NPNトランジス
タ23は急速にオンとなる。したがつて、出力13は急速に
“0"レベルとなる。出力13が“0"レベルになるとNMOS16
はオフするのでNPNトランジスタ23のベースに過剰な電
流を流し込むことはない。

入力11,12の両方が“1"レベルの時、PMOS18,19の両方
がオフとなり、NMOS20,21,14,15がオンとなり、NMOS16
も出力13が前の状態の“1"レベルならばオンとなる。し
たがって動作は上記と同様で出力13は“0"レベルとな
る。

本実施例では、２入力NOR回路の例をとつて説明した
が、３入力,4入力等の一般のｋ入力NOR回路に本発明は
適用できる。

本実施例によれば、第一の実施例と同様な効果が達成
でき、半導体集積回路装置を構成する上で必須のNAND回
路とNOR回路が実現できるのでその効果は大きい。

第６図は本発明の第三の実施例となるインバータ回路
である。NPNトランジスタ22,23,抵抗17,NMOS16の構成は
第１図と同じである。符号18はゲートが入力端子11に、
ソースがNPN22のコレクタに、ドレインがNPNトランジス
タ22のベースに接続されるPMOS、符号14はゲートが入力
端子11に、ドレインがVcc電源端子10に、ソースがNMOS1
6のドレインに接続されるNMOS、符号20はゲートが入力
端子11に、ドレインとソースがNPNトランジスタ22のベ
ースと接地電位との間に接続されるNMOSである。

次に動作について説明する。入力11が“0"レベルの場
合、PMOS18がオンになり、NMOS20がオフになる。したが
つてPMOS18を通して流れる電流はNMOS20で阻止されるの
で、NPNトランジスタ22のベース以外へはほとんど流れ
ず、NPNトランジスタ22のベース電位が急速に上昇し、N
PNトランジスタ22はオンとなる。この時NMOS14はオフと
なるので、NPNトランジスタ23へのベース電流の供給は
なく、抵抗17を介してNPNトランジスタ23のベースは接
地され、NPNトランジスタ23はオフになる。したがつてN
PNトランジスタ22のエミツタ電流は出力端子に接続され
る容量性負荷（図示せず）を充電し、出力13は急速に
“1"レベルになる。

一方、入力11が“1"レベルの時、PMOS18はオフとな
り、NMOS20がオンとなる。したがつてNPN22へのベース
電流の供給が止まり、NPNトランジスタ22のベース蓄積
電荷及びPMOS18とNPNトランジスタ22のベースが持つ寄
生容量の電荷がNMOS20を介して接地電位に抜き取られる
ので、NPNトランジスタ22は急速にオフになる。またNMO
S14がオンになり、前の状態の“1"レベルの出力13にゲ
ートが接続されているNMOS16もオンになるので、NPNト
ランジスタ23のベースにVcc電源端子10から電流が供給
され、NPNトランジスタ23は急速にオンとなる。したが
つて出力13は急速に“0"レベルとなる。出力13が“0"レ
ベルになるとNMOS16はオフするのでNPNトランジスタ23
のベースに過剰な電流を流し込むことはない。

本実施例ではインバータ回路を例にとつて説明した
が、以上からわかるように、CMOSで構成できる回路全て
に本発明は適用できる。

第７図は本発明の第四の実施例となる２入力NAND回路
である。第１図と異なる点は、NPNトランジスタ22のベ
ース電荷の引抜き素子としてNMOS20,21の代わりに抵抗2
5を設けたことである。動作は第１図とほぼ同様であ
る。本実施例によれば、第１図のNMOS20あるいは21のゲ
ート容量分だけ入力容量が減少しフアンアウト負荷が減
少し、高速化の効果がある。また出力レベルがVcc電源
電位まで抵抗25を介して上昇し、ノイズマージンの向上
につながる。

本実施例では、２入力NAND回路の例をとつて説明した
が、多入力NANDあるいはNOR回路，インバータ回路等に
も本発明は適用できる。

第８図は本発明の第五の実施例となる２入力NAND回路
である。第１図と異なる点はNPN23のベース電荷の引抜
き素子として抵抗17の代わりに、ゲートが出力端子13に
接続され、ドレインとソースがNPNトランジスタ23のベ
ースとエミツタとの間に接続されたNMOS24を設けたこと
である。動作は第１図とほぼ同様である。NMOS24の抵抗
値が出力13のレベルによつて変わるので、例えば入力11
あるいは12が“0"レベルになり、NPNトランジスタ22が
オンになり出力端子13が“1"レベルになると、NMOS24の
オン抵抗は小さくなり、NPNトランジスタ23のベースが
急速に“0"レベルに落ちてNPNトランジスタ23を急速に
オフにする効果がある。更に本実施例によれば、抵抗を
用いていないので製造用ホトマスクを減らすことができ
る効果もある。

第９図は本発明の第六の実施例となる２入力NAND回路
である。第１図と異なる点はNPNトランジスタ26と27がS
BD付きNPNトランジスタとしたことである。動作は第１
図とほぼ同様である。本実施例によれば、NPNトランジ
スタ26,27の飽和は更に防ぐことができるので更なる高
速化が可能である。なお、本実施例では、２入力NAND回
路の例をとつて説明したが、多入力NANDあるいはNOR回
路，インバータ回路等にも本発明は適用できる。

第10図は本発明の第七の実施例となる２入力NAND回路
である。第９図と異なる点はNMOS16を省いたことであ
る。動作は第９図はほぼ同様であるが、異なる点は入力
11と12が共に“1"レベルの時である。第９図の場合は出
力端子が“0"レベルに落ちるとNMOS16がオフになるの
で、NPNトランジスタ27へのベース電流の供給は止まる
が、第10図はNMOS16がないのでベース電流が流れ続け
る。したがつて出力ロウレベル電流I_OLを流す必要のあ
るTTLインタフエース回路して用いるとその特徴を発揮
する。即ち、NMOS14,15を通して流れるドレイン電流値
をI_OL/h_FE程度に設定しておけば良い。但しh_FEはNPNト
ランジスタ27の直流電流増幅率である。本実施例によれ
ば、高速，低消費電力の論理付きTTLインタフエース回
路を得ることができる。なお、本実施例では、２入力NA
ND回路を例にとつて説明したが、多入力NAND,NOR回路，
インバータ回路等にも本発明は適用できる。

第11図は本発明の第八の実施例となる２入力NAND回路
である。第９図と異なる点はゲートがそれぞれ入力端子
11,12に接続され、Vcc電源端子10とNPNトランジスタ27
のベースとの間に直列に接続されたNMOS28,29を設けた
ことである。動作は第９図と第10図から明らかである。
即ち、TTLインタフエース回路のT_OL用のエース電流はNM
OS28と29を介して供給し、NPNトランジスタ27のスイツ
チング用のベース電流はNMOS14,15を介して供給する。
その電流は出力端子が“0"レベルになれば、過剰電流と
なるのでNMOS16をオフにして遮断する。本実施例によれ
ば、I_OL用のベース電流経路とスイツチング用のベース
電流経路を分離したので、更に高速，低消費電力の論理
付きTTLインタフエース回路を得ることができる。尚、
本実施例では、２入力NAND回路を例にとつて説明した
が、多入力NAND,NOR回路，インバータ回路等にも本発明
は適用できる。

第12図は本発明の第九の実施例となるインバータ回路
である。22はコレクタがVcc電源端子10に、エミツタが
出力端子13に接続されるNPNトランジスタ、23はコレク
タが出力端子13に、エミツタが接地電位に接続されるNP
Nトランジスタ、18はソースが電源端子10に、ドレイン
がNPNトランジスタ22のベースに、ゲートが入力端子11
に接続されるPMOS、20はソースが接地電位に、ドレイン
がNPNトランジスタ22のベースに、ゲートが入力端子11
に接続されるNMOS、310はソースが電源端子10に、ドレ
インがNMOS16のドレインに、ゲートがNPNトランジスタ2
2のベースに接続されるPMOS、311はドレインがNPNトラ
ンジスタ23のベースに、ソースが接地電位に、ゲートが
NPNトランジスタ22のベースに接続されるNMOS、16はゲ
ートが出力端子13に、ドレインがPMOS310のドレイン
に、ソースがNPNトランジスタ23のベースに接続されるN
MOSである。

次に動作について説明する。まず、入力11が“0"レベ
ルの時、PMOS18はオン、NMOS20はオフになる。したがつ
て、PMOS18とNMOS20から構成されるCMOSインバータの出
力は“1"レベルになる。したがつて、PMOS310はオフ、N
MOS311はオン、NPNトランジスタ22はオン状態のPMOS18
を介してベース電流が供給されてオンになる。NPNトラ
ンジスタ23はオン状態のNMOS311を介してベース電位が
接地電位に落ちるのでオフになる。故に、出力端子13は
NPNトランジスタ22のエミツタ電流によつて“1"レベル
になる。

入力11が“1"レベルの時、PMOS18はオフ、NMOS20はオ
ンになる。したがつて、PMOS18とNMOS20から構成される
CMOSインバータの出力は“0"レベルになる。したがつ
て、PMOS310はオン、NMOS311はオフ、NPNトランジスタ2
2はオン状態のNMOS20を介してベース電位が接地電位に
落ちるのでオフになる。NPNトランジスタ23は、オン状
態PMOS310と前の状態の“1"レベルの出力にゲートが接
続されているオン状態のNMOS16を介してベース電流が供
給されるのでオンになる。したがつて出力13は“0"レベ
ルになる。出力13が“0"レベルになるとNMOS16はオフに
なるので、NPNトランジスタ23のベースに過剰な電流を
流し込むことなく、NPNトランジスタ23の飽和を防止す
る。本実施例によれば、電源端子10から接地電位にDC電
流が流れず、低消費電力のインバータ回路を得ることが
できる。また、NMOS16によつてNPNトランジスタ23の飽
和を防いでいるので高速でもある。NMOS16をPMOSに置き
換えた場合には、より低い電源電圧でもNPNトランジス
タ23を駆動することができるので、低消費電力化が可能
である。尚、本実施例ではインバータ回路を例にとつて
説明したが、PMOS18とNMOS20でCMOSインバータ回路を構
成している部分を、MOSを増やしてCMOS,NAND回路やCMO
S,NOR回路にすれば、各種論理回路も構成できる。

PMOS18とNMOS20で構成しているCMOSインバータ回路の
出力部をこの回路の入力端子とみなすこともできる。

第13図は本発明の第十の実施例となるインバータ回路
である。第12図と異なる点と、図中符号27をSBD付きのN
PNトランジスタとしたことと、ソースが電源端子10に、
ドレインが、NPNトランジスタ27のベースに、ゲートがN
PNトランジスタ22のベースに接続されるPMOS312を追加
したことである。動作は第12図と同様であり、本回路は
TTLインタフエース回路に向いている。即ち、出力ロウ
レベル電流I_OL用のNPNトランジスタ27へのベース電流は
PMOS312を介して供給する。このベース電流値はI_OL/h_FE
に設定すれば良いので低消費電力に寄生する。但しh_FE
はNPNトランジスタ27の直流電流増幅率である。一方、N
PNトランジスタ27のスイツチング用にはPMOS310と飽和
防止用のNMOS16を介して、ベース電流を供給するので高
速化が可能である。本実施例によれば、I_OL用のベース
電流経路とスイツチング用のベース電流経路を分離した
ので高速，低消費電力のTTLインタフエース回路を得る
ことができる。尚、本実施例では、インバータ回路を例
にして説明したが、多入力NAND,NOR回路等を構成するこ
ともできる。

〔発明の効果〕

本発明によれば、電界効果トランジスタ及びバイポー
ラトランジスタからなる高速で低消費電力の高性能の半
導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す２入力NAND回路
図、第２図は従来のインバータ回路図、第３図は従来の
２入力NAND回路図、第４図は従来のインバータ回路図、
第５図は本発明の第二の実施例を示す２入力NOR回路
図、第６図は本発明の第三の実施例を示すインバータ回
路図、第７図は本発明の第四の実施例を示す２入力NAND
回路図、第８図は本発明の第五の実施例を示す２入力NA
ND回路図、第９図は本発明の第六の実施例を示す２入力
NAND回路図、第10図は本発明の第七の実施例を示す２入
力NAND回路図、第11図は本発明の第八の実施例を示す２
入力NAND回路図、第12図は本発明の第九の実施例を示す
インバータ回路図、第13図は本発明の第十の実施例を示
すインバータ回路図である。 22……NPNトランジスタ、23……NPNトランジスタ、18,1
9……PMOS、14,15,16……NMOS、28,29……NMOS、26,27
……SBD付きNPNトランジスタ、20,21……NMOS、17,25…
…抵抗、310,312……PMOS、311……NMOS。

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源端子と出力端子の間に接続さ
れ、入力端子からの入力信号がロウレベルのときカット
オフし、上記入力信号がハイレベルのときにオンするプ
ルアップ手段と、コレクタが上記出力端子に、エミッタが第２の電源端子
に接続されるバイポーラトランジスタと、上記第１の電源端子と上記バイポーラトランジスタのベ
ースの間に直列に接続された第１のＰ型電界効果トラン
ジスタと第２の電界効果トランジスタからなり、上記第１のＰ型電界効果トランジスタのゲートは上記入
力端子に接続され、上記第２の電界効果トランジスタは
上記出力端子の出力信号のハイレベル、ロウレベルに応
答してそれぞれオン・オフ制御されることを特徴とする
半導体集積回路装置。
【請求項２】上記プルアップ手段は、コレクタが上記第
１の電源端子に、エミッタが上記出力端子に、ベースが
上記入力端子に接続されたバイポーラトランジスタを含
むことを特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置。
【請求項３】上記第２の電界効果トランジスタはＰ型で
あることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。
【請求項４】上記第２の電界効果トランジスタはＮ型で
あることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。
【請求項５】第１の電源端子と出力端子の間に接続さ
れ、入力端子からの入力信号がロウレベルのときオン
し、上記入力信号がハイレベルのときにカットオフする
プルアップ手段と、コレクタが上記出力端子に、エミッタが第２の電源端子
に接続されるバイポーラトランジスタと、上記第１の電源端子と上記バイポーラトランジスタのベ
ースの間に直列に接続された第１のＰ型電界効果トラン
ジスタと第２の電界効果トランジスタからなり、上記第１のＰ型電界効果トランジスタのゲートは上記入
力端子からの入力信号の反転信号が入力され、上記第２
の電界効果トランジスタは上記出力端子の出力信号のハ
イレベル、ロウレベルに応答してそれぞれオン・オフ制
御されることを特徴とする半導体集積回路装置。
【請求項６】上記プルアップ手段は、コレクタが上記第
１の電源端子と、エミッタが上記出力端子に接続された
バイポーラトランジスタと、上記バイポーラトランジスタのコレクタとベース間にソ
ースとドレインが接続され、ゲートが上記入力端子に接
続された第３のＰ型電界効果トランジスタとを含むこと
を特徴とする特許請求の範囲第５項に記載の半導体集積
回路装置。
【請求項７】上記第２の電界効果トランジスタはＰ型で
あることを特徴とする特許請求の範囲第５項に記載の半
導体集積回路装置。
【請求項８】上記第２の電界効果トランジスタはＮ型で
あることを特徴とする特許請求の範囲第５項に記載の半
導体集積回路装置。