JPH0629830A

JPH0629830A - 半導体集積回路装置

Info

Publication number: JPH0629830A
Application number: JP5061579A
Authority: JP
Inventors: Ikuro Masuda; 郁朗増田; Kazuo Kato; 和男加藤; Takao Sasayama; 隆生笹山; Yoji Nishio; 洋二西尾; Shigeo Kuboki; 茂雄久保木; Masahiro Iwamura; 将弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-22
Filing date: 1993-03-22
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】ＣＭＯＳ駆動段とバイポーラ出力段の２段の最
小構成で、ラッチ回路を実現することにある。【構成】Ｂｉ−ＣＭＯＳインバータ回路の入力端子と論
理信号を出力する少なくとも１つのＣＭＯＳ論理回路と
が接続される入力部に、Ｂｉ−ＣＭＯＳインバータ回路
の出力端子からの信号を帰還させることを特徴とする。【効果】バッファ回路を用いずに高速，低消費電力及び
高集積のＬＳＩを実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、ＣＭＯＳトランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
に関する。

【０００２】

【従来の技術】従来のＣＭＯＳトランジスタのみを使用
した論理回路を図１に示す。ここでは２入力ＮＡＮＤに
ついて示す。

【０００３】この２入力ＮＡＮＤ回路は２つの並列接続
されたＰＭＯＳトランジスタ２００，２０１と２つの直
列接続されたＮＭＯＳトランジスタ２０２，２０３とか
ら構成される。入力２０４と２０５が共に“１”レベル
であるとＮＭＯＳトランジスタ２０２，２０３がオン状
態になり、ＰＭＯＳトランジスタ２００，２０１はオフ
状態になる。したがって出力２０６は“０”レベルとな
る。入力２０４あるいは２０５のどちらか一方が“０”
レベルであるとＰＭＯＳトランジスタ２０１あるいは、
２００のどちらか一方がオン状態になり、ＮＭＯＳトラ
ンジスタ２０２あるいは２０３のどちらか一方がオフ状
態になる。したがって出力２０６は“１”レベルとな
る。この動作で判るように入力レベルが“１”か“０”
レベルに決まると電源２０７から設置までに導電パスを
作ることはない。故にＣＭＯＳ回路は低消費電力という
特徴を有している。しかしＭＯＳトランジスタの伝達コ
ンダクタンスがバイポーラトランジスタに比して小さい
ため、負荷容量が大きいとその充放電に時間がかかり、
スピードが遅くなる欠点があった。

【０００４】図２は従来のバイポーラトランジスタのみ
による２入力ＮＡＮＤ回路を示す。この２入力ＮＡＮＤ
回路はマルチエミッタのＮＰＮトランジスタ（以後ＮＰ
Ｎと略す）３００，NPN301，302，303、ダイオード３０
４、それに抵抗３０５，３０６，３０７，３０８から構
成される。入力３０９，３１０が共に“１”レベルの
時、NPN300のベース，エミッタ接合は逆バイアスされる
ので、抵抗３０５に流れるベース電流はNPN301のベース
電流となる。したがってNPN301はオンとなり、抵抗３０
７の非設置側端子電位が上昇しNPN303はオンとなるので
出力３１１は“０”レベルとなる。なお、この時、抵抗
３０６の電源３１２と反対側の端子電位が低下するので
NPN302はオフとなる。一方、入力３０９，３１０のうち
どちらかが“０”レベルの時はNPN300のベース，エミッ
タ接合に順バイアスされ、抵抗３０５を流れるベース電
流は大部分入力３０９または３１０に流れ込むのでNPN3
00は飽和状態となる。したがってNPN301のベースへは入
力３０９または310の“０”レベルがほぼそのまま伝達
され、NPN301はオフとなるので、NPN303がオフとなる。
一方抵抗３０６の電源３１２と反対側の端子の電位が上
昇するのでNPN302がオンになり、NPN302のエミッタ電流
が負荷を充電し、出力３１１は“１”レベルとなる。

【０００５】この様なバイポーラトランジスタ回路で
は、大きな電流を低インビーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点があ
る。集積度に関してもバイポーラトランジスタ回路はＣ
ＭＯＳ回路に比べてかなり劣る。一方スピードは高い伝
達コンダクタンス特性のため速いという特徴を有してい
る。

【０００６】

【発明が解決しようとする課題】以上述べてきたＣＭＯ
Ｓ回路、バイポーラ回路の欠点を補うために、図３に示
すようなインバータ回路が知られている。このインバー
タはＰＭＯＳ５０，NMOS５１，ＮＰＮ５３，ＰＮＰトラ
ンジスタ(以下ＰＮＰと略す)５４から成る。入力５５が
“０”レベルの時、PMOS50はオンとなりNMOS51はオフと
なる。したがってＮＰＮ５３とＰＮＰ５４のベース電位
が上昇し、ＮＰＮ５３はオンとなりPNP54はオフとな
り、出力５６は“１”レベルとなる。入力５６が“１”
レベルの時、PMOS50 はオフとなりNMOS51はオンとな
る。したがってNPN53とＰＮＰ５４のベース電位が低下
し、ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、
出力５６は“０”レベルとなる。

【０００７】しかし、バイポーラトランジスタの１つに
ＰＮＰ５４を用いているため、出力信号５６の立下りが
遅くなるという欠点があった。これは、ＰＮＰはＮＰＮ
よりも、電流増幅率等の性能が落ちるためである。

【０００８】また、IEEE Trans Electron,Devices Vol.
ＥＤ−１６，Ｎo.１１，Nov１９６９，ｐ９４５〜９５
１のFig.８には、図１０図に示す様なインバータ回路が
記載されている。

【０００９】このインバータ回路は、ＰＭＯＳトランジ
スタ４０１，ＮＭＯＳトランジスタ４０２，第１のＮＰ
Ｎトランジスタ５０１，第２のＮＰＮトランジスタ５０
２から構成される。

【００１０】このインバータ回路では第１及び第２のNP
N501，502 がオフになるとき、ベースに蓄積した寄生電
荷を強制的に抜取る手段がないため該NPN501，502 がオ
フに切換わる時間が長くなる。そのため第１，第２のNP
N501，５０２がともにオンとなる状態が長く続き、消費
電力が増加するだけでなくスイッチング時間も遅くな
る。

【００１１】さらに、上記文献のFig.１０には、図１１
に示す様なインバータ回路が記載されている。図１１の
インバータ回路に、ＮＭＯＳトランジスタ４０３及びPM
OSトランジスタ４０４を設けた構成となっている。NMOS
403 は第１のNPN501がオンからオフになるとき、ベース
に蓄積した寄生電荷を強制的に抜取る手段であり、PMOS
404 は第２のＮＰＮ５０２がオンからオフになるとき、
ベースに蓄積した寄生電荷を強制的に抜き取る手段であ
り、これらによって図１０のインバータ回路には、若
干、高速性が得られるが、NMOS403とPMOS404のゲートが
共に入力ＩＮに接続されるので入力容量が大きくなり、
回路の高速性が得られないという問題がある。また、Ｐ
ＭＯＳトランジスタ４０４は、入力レベルが“０”でオ
ン状態になるが、このときPMOS404 のゲート・ソース間
の電位は、第２のNPN502の１Ｖ_BE（例えば、Ｓｉの場合
は約０.７Ｖ）のみであるので、PMOS404 のドレイン電
流ＩＤは殆んど流れず、第２のNPN502のベースに蓄積し
た寄生電荷は、放電されず、回路の高速性が得られない
という問題点も有する。

【００１２】また、米国特許第4,301,383 号には、第１
２図に示す様なバッファ回路が記載されている。PMOS60
1，603，605，NMOS602，604，NPN701，702で構成される
回路であるが、PMOS601，NMOS602で構成される第１のイ
ンバータ回路の後段に、PMOS603，NMOS604で構成される
第２のインバータ回路があり、NPN702は２段のインバー
タ回路を介して駆動されることになり、遅延が生じて、
回路全体としての高速性が得られないという問題点を有
する。

【００１３】本発明の目的は、以上述べてきたＣＭＯＳ
回路，バイポーラトランジスタ回路の欠点を補い、電界
効果トランジスタ及びバイポーラトランジスタからなる
高速で低消費電力の半導体集積回路装置を提供するにあ
る。

【００１４】

【課題を解決するための手段】本発明は、ＣＭＯＳ回路
の低消費電力特性及びバイポーラ回路の高スピード特性
に着目し、両ゲートを組合せた複合回路により高速で低
消費電力の回路を得ようとするものである。

【００１５】上記目的を達成するために、本発明の特徴
は、コレクタとベースとエミッタとを有し、コレクタが
第１の電源端子に接続され、エミッタが出力端子に接続
されている第１のバイポーラトランジスタと、コレクタ
とベースとエミッタとを有し、コレクタが上記出力端子
に接続され、エミッタが第２の電源端子に接続されてい
る第２のバイポーラトランジスタと、少なくとも一つの
入力端子に印加される入力信号に応答して、上記第１の
電源端子から上記第１のバイポーラトランジスタのベー
スへの電流路を形成する少なくとも１つの他方導電型電
界効果トランジスタと、上記入力端子に印加される上記
入力信号に応答して、上記出力端子から上記第２のバイ
ポーラトランジスタのベースへの電流路を形成する少な
くとも一方導電型電界効果トランジスタと、上記第１の
バイポーラトランジスタのベースに接続され、上記第１
のバイポーラトランジスタのベースから蓄積電荷を引き
抜く第１の電荷引き抜き素子と、上記第２のバイポーラ
トランジスタのベースに接続され、上記第２のバイポー
ラトランジスタのベースから蓄積電荷を引き抜く第２の
電荷引抜素子と、上記入力端子と論理信号を出力する少
なくとも１つのCMOS論理回路とからなる信号入力部に、
上記出力端子からの信号を帰還させることを特徴とす
る。

【００１６】

【作用】ＴＴＬゲートで行われているような２個のＮＰ
Ｎトランジスタを電源端子と接地端子間に直列接続した
いわゆるトーテムポール型出力段とＣＭＯＳ回路からな
る論理回路，バイポーラトランジスタを駆動する回路か
ら成り、該駆動回路の相補出力を該出力段のバイポーラ
トランジスタのベースに供給することにより、高入力イ
ンビーダンス，低出力インビーダンス回路を実現する。
この場合、ＭＯＳトランジスタとＮＰＮトランジスタは
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。

【００１７】

【実施例】以下、本発明を詳細に説明する。

【００１８】図４は、トーテムポール出力形インバータ
回路を示す。

【００１９】図４に於いて、１４は、コレクタが電源端
子１に、エミッタが出力端子１７に接続される第１のＮ
ＰＮバイポーラトランジスタ(以下単に第１のＮＰＮと
称す)、１５は、コレクタが出力端子１７に、エミッタ
が設置電位ＧＮＤである固定電位端子に接続される第２
のＮＰＮのバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、１０は、ゲートが入力端子１６に、ソー
ス及びドレインがそれぞれ第１のＮＰＮのコレクタとベ
ースとに接続されるＰ型絶縁ゲート電界効果トランジス
タ（以下単にＰＭＯＳと称す）、１１はゲートが入力端
子１６に、ドレイン及びソースが第２のＮＰＮのコレク
タとベースとに接続されるＮ型絶縁ゲート電界効果トラ
ンジスタ（以下単にNMOSと称す）、１２及び１３は、第
１，第２のＮＰＮのベースとエミッタとの間に設けられ
る抵抗である。

【００２０】表１は本回路の論理動作を示すものであ
る。

【００２１】

【表１】

【００２２】入力１６が“０”レベルの時、PMOS10がオ
ンとなりNMOS11がオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、NMOS11がオフとなるので第２のＮＰＮ
のベース１５への電流の供給が止るとともに、第２のＮ
ＰＮ１５のベース及びＮＭＯＳ１１に蓄積された蓄積電
荷が抵抗１３を介して設置電位ＧＮＤへ抜取られるの
で、第２のＮＰＮ１５は急速にオフになる。

【００２３】したがって、第１のＮＰＮ１４のエミッタ
電流は図示しない容量性負荷を充電し、出力１７は急速
に“１”レベルとなる。

【００２４】入力１６が“１”レベルの時、PMOS10がオ
フとなりNMOS11がオンとなる。このとき、PMOS10がオフ
となるので第１のＮＰＮ１４のベースへの電流の供給が
止まるとともに、第１のＮＰＮ１４のベースＢ及びＰＭ
ＯＳ１０に蓄積された蓄積電荷が抵抗１２，NMOS11，NP
N15 ，抵抗１３を介して設置電位ＧＮＤへ抜取られるの
で、第１のＮＰＮ１４は急速にオフになる。また、NMOS
11がオンとなり、ドレインとソースとの間が短縮される
ので、第２のＮＰＮ１５のベースには出力１７からの電
流と、前述した様な第１のＮＰＮ１４のベース及びPMOS
10に蓄積された蓄積電荷の電流とが共に供給され、第２
のＮＰＮ１５は急速にオンとなる。したがって、出力１
７は急速に“０”レベルとなる。

【００２５】ここで、抵抗１２の働きについて更に述べ
る。前述した様に抵抗１２は、PMOS10及び第１のＮＰＮ
１４がオンからオフに切換るとき、PMOS10及び第１のＮ
ＰＮ１４のベースに蓄積された蓄積電荷を抜取り、第１
のＮＰＮ１４を急速にオフさせる働きと、この抜取った
電荷をオンとなったNMOS11を介して第２のNPNのベース
に供給して、第２のＮＰＮを急速にオンさせる働きとを
もつ。

【００２６】さらに、抵抗１２がPMOS10のドレインとNM
OS11のドレインとの間に設けられているので、電源端子
１と設置電位ＧＮＤとの間に導電パスが生じることな
く、低消費電力が達成できる。つまり、仮に抵抗１２が
PMOS10のドレインとＧＮＤとを接続する様に設けられた
場合、入力１６が“０”レベルのとき、電源端子１とＧ
ＮＤとの間に導電パスが生じ、常に電流が流れ、消費電
力が大きくなるが本実施例では導電パスが生じない。

【００２７】また、本回路に於いては、抵抗１２が出力
端子１７にも接続されていることによって、入力１６が
“０”レベルのとき、ＰＭＯＳ１０と抵抗１２とを介し
て、出力１７の電位を電源端子１の電位まで上昇させる
ことができ、出力のフル振幅化が図れノイズマージンを
十分確保できる。

【００２８】次に抵抗１３の働きについて更に述べる。
前述した様に、抵抗１３はNMOS11及び第２のＮＰＮ１５
がオンからオフに切換るとき、NMOS11及び第２のＮＰＮ
１５のベースに蓄積された蓄積電荷を抜取り、第２のＮ
ＰＮ１５を急速にオフさせる働きを持つ。更に本回路に
於いては、入力１６が“１”レベルのとき抵抗１３とNM
OS11とを介して、出力１７を“０”レベルまで下降させ
ることができ、出力のフル振幅化が図れ、ノイズマージ
ンを十分確保できる。

【００２９】また、本回路に於いては、バイポーラトラ
ンジスタはＮＰＮトランジスタのみを使用するので、ス
イッチング特性を一致させやすい。

【００３０】また、本回路によれば、電流増幅率が低い
ＰＮＰトランジスタを使用していないので、出力信号の
立下りが遅くなることはなくなり、高速動作可能であ
る。

【００３１】図５は、２入力ＮＡＮＤ回路である。

【００３２】図５に於いて、２６は、コレクタが電源端
子１に、エミッタが出力端子２９に接続される第１のＮ
ＰＮ，２７は、コレクタが出力端子２９に、エミッタが
接続電位ＧＮＤである固定電位端子に接続される第２の
ＮＰＮ，２８は２個の入力端子、２０及び２１は、各ゲ
ートがそれぞれ異なる入力端子２８に、各ソース及び各
ドレインが、第１のＮＰＮ２６のコレクタとベースとの
間に並列にそれぞれ接続されるＰＭＯＳ、２２及び２３
は、各ゲートがそれぞれ異なる入力端子２８に、各ドレ
イン及び各ソースが第２のＮＰＮ２７のコレクタとベー
スとの間に直列にそれぞれ接続されるＮＭＯＳ、２４は
PMOS20，２１のドレイン、第１のNPN26のベースとNMOS2
2のドレイン、出力端子とを接続する抵抗、２５は第２
のNPN27のベースとエミッタとを接続する抵抗である。
表２は本回路の論理動作を示すものである。

【００３３】

【表２】

【００３４】まず入力２８のどちらかが“０”レベルの
時、PMOS20，21のどちらかがオンとなり、NMOS22，23の
どちらかがオフとなる。したがって第１のＮＰＮ２６の
ベース電位が上昇し、第１のＮＰＮ２６はオンとなる。
このとき、NMOS22，23のうちどちらかがオフとなるので
第２のＮＰＮ２７のベースへの電流の供給が止るととも
に、第２のＮＰＮ２７のベース及びNMOS22，23に蓄積さ
れた蓄積電荷が抜取られるので、第２のＮＰＮ２７は急
速にオフになる。

【００３５】したがって、第１のＮＰＮ２６のエミッタ
電流は図示しない容量性負荷を充電し出力２９は、急速
に“１”レベルとなる。

【００３６】入力２８の両方が“０”レベルの時、PMOS
20，21の両方がオンとなり、NMOS22，23の両方がオフと
なる。したがって動作は上記と同じで出力２９は“１”
となる。

【００３７】一方入力２８の両方が“１”レベルの時、
PMOS20，21の両方がオフとなり、NMOS22，23の両方がオ
ンとなる。このとき、PMOS20，21が共にオフとなるので
第１のＰＮＰ２６のベースへ電流の供給が止まるととも
に、第１のＮＰＮ２６のベース及びPMOS20，21に蓄積さ
れた蓄積電荷が抜取られるので、第１のＮＰＮ２６は急
速にオフになる。また、NMOS22，23がオンとなり、ドレ
インとソースとの間が短絡されるので、第２のＮＰＮ２
７のベースには出力２９からの電流と、前述した様な第
１のＮＰＮ２６のベース及びＰＭＯＳ２０，２１に蓄積
された蓄積電荷の電流とが共に供給され第２のＮＰＮ２
７は急速にオンとなる。したがって、出力２９は急速に
“０”レベルとなる。

【００３８】尚、本回路では２入力ＮＡＮＤ回路を例に
とって説明したが、３入力ＮＡＮＤ、４入力ＮＡＮＤ等
の一般のｋ入力ＮＡＮＤ回路(ｋ≧２)も構成できる。

【００３９】また、２入力ＮＯＲ回路，３入力ＮＯＲ，
４入力ＮＯＲ等の一般のｋ入力ＮＯＲ回路（ｋ≧２）も
構成できる。

【００４０】（実施例１)図６は本発明の第１の実施例
を示す図である。出力部に図４で示したインバータ回路
を使用したラッチを示す。

【００４１】図７に於いて、４２はラッチパルス４０１
の反転を作るＣＭＯＳインバータ、４０はデータ入力４
００を伝達するトランスファゲート、４３は記憶部を構
成するＣＭＯＳインバータ、４１はトランスファゲート
であり、図４と同一符号は同一物及び相当物を示す。

【００４２】データ入力４００をラッチする際にはラッ
チパルス４０１を“１”にする。するとトランスファゲ
ート４０は、オンとなりトランスファゲート４１はオフ
となりデータが書込まれる。その後ラッチパルス４０１
を“０”にするとトランスファゲート４０はオフとな
り、トランスファゲート４１はオンとなる。したがっ
て、インバータ４３，トーテムポール出力形インバータ
及びトランスファゲート４１でデータを保持する。

【００４３】本実施例によればＣＭＯＳ駆動段とバイポ
ーラ出力段２段の最小構成のラッチ回路が実現でき、バ
ッファ回路を用いずに高速，低消費電力及び高集積のＬ
ＳＩ化が可能となる。

【００４４】本実施例のＢｉＣＭＯＳ複合回路として
は、図４の回路を使用したが後に述べる図７，図８，図
９の様なＢｉＣＭＯＳ複合回路を用いることもできる。
以下、これらの回路について説明する。

【００４５】図７はインバータ回路である。

【００４６】本回路は図４に示す回路に於ける抵抗１２
を第２のＮ型絶縁ゲート電界効果トランジスタ（以下単
に第２のＮＭＯＳと称す、尚以後NMOS11を第１のＮＭＯ
Ｓと称す）９０に置き換えた回路である。第２のNMOS90
のゲートは入力端子１６に、ドレイン及びソースはそれ
ぞれPMOS10のドレイン、第２のＮＰＮ１５のベースとに
接続される。図４と同一符号は同一物及び相当物を示
す。図４とほぼ同じ動作である。

【００４７】図４と異なる点は第１のＮＰＮ１４がオフ
になる時、即ち、入力１６が“１”レベルの時、第２の
ＮＭＯＳ９０がオンになり、第１のＮＰＮ１４及びPMOS
10の蓄積電荷を引き抜く点である。図４では抵抗１２が
この働きをしているが、本回路では第２のNMOS90のソー
スを第２のＮＰＮ１５のベースに接続することにより、
さらにベース電流を増加させて第２のＮＰＮ１５がオフ
からオンになるのを速めている。

【００４８】更に、図４の回路に於いては、PMOS10がオ
フからオンに切換るとき、抵抗１２にも電流が流れ、分
流して、第１のＮＰＮ１４のベース電位の上昇が遅れ、
第１のＮＰＮ１４がオフからオンへの切換えが、若干遅
れるが、本回路に於いては、ＰＭＯＳ１０がオフからオ
ンに切換るとき、第２のＮＭＯＳ９０はオンからオフに
なり、第２のＮＭＯＳのドレインとソースとの間には電
流が流れず分流しないので、第１のＮＰＮ１４のベース
電位が図４より速く上昇し、第１のＮＰＮ１４がオフか
らオンになるのをより速くすることができる。

【００４９】本回路をラッチに用いれば、抵抗１２を第
２のNMOS90で置換したことによって集積度の向上と高速
化が図れ、さらに、第２のNMOS90のソースを第２のNPN1
5 のベースに接続することにより、より高速化が達成で
きる。

【００５０】図８はインバータ回路である。

【００５１】本回路は図７に示す回路に於ける抵抗１３
を第２のＰ型電界効果トランジスタであるＰ型チャンネ
ル接合電界効果トランジスタ(以下ＰＪＥＦＴと略す)１
００に置換した例である。PJFET100のゲートは入力端子
１６にソース及びドレインはそれぞれ第２のＮＰＮのベ
ースとエミッタとに接続される。

【００５２】図８に於いて、図４及び図７と同一符号は
同一物及び相当物を示す。

【００５３】図７の回路と異なる点は第２のＮＰＮ１５
がオンからオフになるとき、第２のＮＰＮ１５がオンか
らオフになる時、即ち入力１６が“１”から“０”レベ
ルになる時、第２のＮＰＮ１５の蓄積電荷を引き抜く時
にはＰＪＦＥＴ１００のオン抵抗が小さくなり、第２の
ＮＰＮ１５を速くオフにする。また、入力１６が“０”
から“１”レベルになる時にはＰＪＦＥＴ１００がオン
からオフになり、第２のＮＰＮ１５へのベース供給電流
が分流されないので第２のＮＰＮ１５が速くオンからオ
フになる。

【００５４】回路をラッチに用いれば、更に高速化の効
果がある。

【００５５】図９はインバータ回路である。

【００５６】本回路は図７に示す回路に於ける抵抗１３
を第３のＮ型絶縁ゲート電界効果トランジスタ（以下単
に第３のＮＭＯＳと称す）１１０に置換した例であり、
図４及び図７と同一符号は同一物及び相当物を示す。第
３のNMOS110 のゲートは第１のＮＰＮ１４のベースに、
ドレイン及びソースはそれぞれ第２のＮＰＮ１５のベー
スとエミッタとに接続される。

【００５７】図７の回路と異なる点は第２のＮＰＮ１５
がオンからオフになる時、即ち入力１６が“１”から
“０”レベルの時、第２のＮＰＮ１５及び第１のNMOS11
の蓄積電荷を第３のNMOS110 を介して抜き取る点であ
る。入力１６が“０”レベルの時には第１のＮＰＮ１４
の高いベース電位が第３のNMOS110 のゲートに加わりこ
のベース信号に応答して第３のNMOS110がオンとなり、N
MOS110のドレイン・ソース間の電流が流れ、第２のＮＰ
Ｎ１５のベース・エミッタ間を短絡し、蓄積電荷をより
高速に抜き取る。

【００５８】本回路をラッチに用いれば、抵抗を使用し
ないので、さらに、高集積化ができる効果がある。

【００５９】また、図１１の従来例と異なり、NMOS110
のゲートが入力に接続されていないので、入力容量が小
さくなり、回路の高速化が図れる。

【００６０】図７，図８，図９では図４の変形例として
インバータ回路について説明したが、図５等の多入力Ｎ
ＡＮＤ多入力ＮＯＲ回路や図６のラッチ回路等への適用
も可能である。

【００６１】

【発明の効果】以上述べた様に本発明によれば、バイポ
ーラトランジスタの高駆動能力と電界効果トランジスタ
の低消費電力特性を兼ね備えた回路を最小段数で構成
し、高速，低消費電力の半導体集積回路装置を得ること
ができる。

【図面の簡単な説明】

【図１】従来のＣＭＯＳ回路図。

【図２】従来のＴＴＬ回路図。

【図３】従来例であるインバータ回路。

【図４】インバータ回路図。

【図５】２入力ＮＡＮＤ回路。

【図６】本発明の第１の実施例であるラッチ回路。

【図７】インバータ回路。

【図８】インバータ回路。

【図９】インバータ回路。

【図１０】従来例のインバータ回路

【図１１】従来例のインバータ回路

【図１２】従来例のインバータ回路。

【符号の説明】

１０…ＰＭＯＳトランジスタ、１１，９０，１１０…Ｎ
ＭＯＳトランジスタ、１２，１３…抵抗、１４，１５…
ＮＰＮトランジスタ、１００…ＰチャンネルＪＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西尾洋二茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者久保木茂雄茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者岩村将弘茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】コレクタとベースとエミッタとを有し、コ
レクタが第１の電源端子に接続され、エミッタが出力端
子に接続されている第１のバイポーラトランジスタと、コレクタとベースとエミッタとを有し、コレクタが上記
出力端子に接続され、エミッタが第２の電源端子に接続
されている第２のバイポーラトランジスタと、少なくとも一つの入力端子に印加される入力信号に応答
して、上記第１の電源端子から上記第１のバイポーラト
ランジスタのベースへの電流路を形成する少なくとも一
つの他方導電型電界効果トランジスタと、上記入力端子に印加される上記入力信号に応答して、上
記出力端子から上記第２のバイポーラトランジスタのベ
ースへの電流路を形成する少なくとも一つの一方導電型
電界効果トランジスタと、上記第１のバイポーラトランジスタのベースに接続さ
れ、上記第１のバイポーラトランジスタのベースから蓄
積電荷を引き抜く第１の電荷引抜素子と、上記第２のバイポーラトランジスタのベースに接続さ
れ、上記第２のバイポーラトランクジスタのベースから
蓄積電荷を引き抜く第２の電荷引抜素子と、上記入力端子と論理信号を出力する少なくとも１つのＣ
ＭＯＳ論理回路とからなる信号入力部に、上記出力端子
からの信号を帰還させることを特徴とする半導体集積回
路装置。