JP2548864B2 - 低スレッショルドＢｉＣＭＯＳ論理回路 - Google Patents
低スレッショルドＢｉＣＭＯＳ論理回路Info
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- JP2548864B2 JP2548864B2 JP4049860A JP4986092A JP2548864B2 JP 2548864 B2 JP2548864 B2 JP 2548864B2 JP 4049860 A JP4049860 A JP 4049860A JP 4986092 A JP4986092 A JP 4986092A JP 2548864 B2 JP2548864 B2 JP 2548864B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【０００１】
【産業上の利用分野】本発明は、広義には集積回路技術
に関し、特に改良された縮小（ｓｃａｌｅｄ）ＢｉＣＭ
ＯＳ回路に関する。
に関し、特に改良された縮小（ｓｃａｌｅｄ）ＢｉＣＭ
ＯＳ回路に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ技術によりより小さい物理
的寸法まで縮小されるにつれて、信頼性のある回路動作
のための最大電源電圧Ｖddも小さくなる。例えば１ミク
ロンのＢｉＣＭＯＳ技術ではＭＯＳデバイスにわたって
５ボルトを供給するが、１／４ミクロンのＢｉＣＭＯＳ
技術回路の電源電圧Ｖddは約２．５ボルトに制限され
る。より低い電源レベルでは、図１に示す従来のＢｉＣ
ＭＯＳ回路の性能は、ＦＥＴデバイス自体によって実現
されうる改良に追従していくことができない。このよう
なことは、バイポーラデバイスの物理的寸法が小さくな
ったがバイポーラトランジスタのＶBEが小さくならない
ために起こる。バイポーラトランジスタのＶBEが大きい
とオーバドライブとして得られる入力信号が小さいの
で、回路の入力駆動を遅らせ、かつ低下させる。
的寸法まで縮小されるにつれて、信頼性のある回路動作
のための最大電源電圧Ｖddも小さくなる。例えば１ミク
ロンのＢｉＣＭＯＳ技術ではＭＯＳデバイスにわたって
５ボルトを供給するが、１／４ミクロンのＢｉＣＭＯＳ
技術回路の電源電圧Ｖddは約２．５ボルトに制限され
る。より低い電源レベルでは、図１に示す従来のＢｉＣ
ＭＯＳ回路の性能は、ＦＥＴデバイス自体によって実現
されうる改良に追従していくことができない。このよう
なことは、バイポーラデバイスの物理的寸法が小さくな
ったがバイポーラトランジスタのＶBEが小さくならない
ために起こる。バイポーラトランジスタのＶBEが大きい
とオーバドライブとして得られる入力信号が小さいの
で、回路の入力駆動を遅らせ、かつ低下させる。
【０００３】さらに、図１に示す従来のＢｉＣＭＯＳ回
路は、出力がハイのとき完全なＶddレベルを提供するこ
とができない。この結果ノイズマージンが劣悪で、同じ
集積回路チップにおいて従来のＣＭＯＳ回路機能と回路
を混合したい場合、該回路の使用を困難に、あるいは不
可能にさえする。
路は、出力がハイのとき完全なＶddレベルを提供するこ
とができない。この結果ノイズマージンが劣悪で、同じ
集積回路チップにおいて従来のＣＭＯＳ回路機能と回路
を混合したい場合、該回路の使用を困難に、あるいは不
可能にさえする。
【０００４】図１に示す回路の限度の中の１つを克服す
る回路が図２に開示されている。この回路は、低電源電
圧において良好な性能を達成するが、ＣＭＯＳとは互換
性がない。この回路は、図１に示す回路のＶddより１Ｖ
BEだけ高い電源から動作させることにより性能利得（ｐ
ｅｒｆｏｒｍａｎｃｅ ｇａｉｎ）を達成する。この構
成では、電源電圧がより高いにもかかわらずＦＥＴデバ
イスのいずれに対しても何ら付加的な電圧強制を課さな
い。出力ラインに結合されたノイズに対して回路を非感
応性とするために出力クランプデバイスを含めた。
る回路が図２に開示されている。この回路は、低電源電
圧において良好な性能を達成するが、ＣＭＯＳとは互換
性がない。この回路は、図１に示す回路のＶddより１Ｖ
BEだけ高い電源から動作させることにより性能利得（ｐ
ｅｒｆｏｒｍａｎｃｅ ｇａｉｎ）を達成する。この構
成では、電源電圧がより高いにもかかわらずＦＥＴデバ
イスのいずれに対しても何ら付加的な電圧強制を課さな
い。出力ラインに結合されたノイズに対して回路を非感
応性とするために出力クランプデバイスを含めた。
【０００５】ダイオード接続バイポーラトランジスタＱ
４は電圧ＶBEだけＦＥＴ電源を上昇させる。標準的な出
力のダウンレベルは接地でなくＶBEであり、出力のアッ
プレベルはＶddからＶBEを差し引いたものである。駆動
レベルが増したため従来の構成よりも回路性能が向上し
ている。
４は電圧ＶBEだけＦＥＴ電源を上昇させる。標準的な出
力のダウンレベルは接地でなくＶBEであり、出力のアッ
プレベルはＶddからＶBEを差し引いたものである。駆動
レベルが増したため従来の構成よりも回路性能が向上し
ている。
【０００６】バイポーラデバイスＱ３はクランプとして
作用し、ダウンレベル出力が出力ラインのノイズにより
高インピーダンス状態へ負に駆動されないようにする。
同様に、バイポーラデバイスＱ５は、ノイズが回路を高
インピーダンス状態へ上方に駆動させた場合出力のアッ
プレベル状態においてＶddからＶBEを差し引いたものに
出力をクランプさせる。そのような偏位（ｅｘｃｕｒｓ
ｉｏｎ）は、さもなければ長時間にわたってＦＥＴデバ
イスのあるものをある動作状態下で過度に圧迫するもの
である。通常の状態においては、回路出力がダウンレベ
ルのときＱ３が軽く導通し、回路出力がアップレベルの
ときＱ５が軽く導通する。導通の程度は、基準電圧ＶＲ
１とＶＲ２の設定によって決まる。ノイズは、クランプ
デバイスを激しく導通させるけれども、クランプデバイ
スはエネルギーを吸収して出力電圧を急速にクランプさ
せる。基準電圧ＶＲ１とＶＲ２とは、従来の回路手段に
より容易に生成することができ、通常チップ上の数個の
回路に共用される。
作用し、ダウンレベル出力が出力ラインのノイズにより
高インピーダンス状態へ負に駆動されないようにする。
同様に、バイポーラデバイスＱ５は、ノイズが回路を高
インピーダンス状態へ上方に駆動させた場合出力のアッ
プレベル状態においてＶddからＶBEを差し引いたものに
出力をクランプさせる。そのような偏位（ｅｘｃｕｒｓ
ｉｏｎ）は、さもなければ長時間にわたってＦＥＴデバ
イスのあるものをある動作状態下で過度に圧迫するもの
である。通常の状態においては、回路出力がダウンレベ
ルのときＱ３が軽く導通し、回路出力がアップレベルの
ときＱ５が軽く導通する。導通の程度は、基準電圧ＶＲ
１とＶＲ２の設定によって決まる。ノイズは、クランプ
デバイスを激しく導通させるけれども、クランプデバイ
スはエネルギーを吸収して出力電圧を急速にクランプさ
せる。基準電圧ＶＲ１とＶＲ２とは、従来の回路手段に
より容易に生成することができ、通常チップ上の数個の
回路に共用される。
【０００７】全てのＢｉＣＭＯＳ回路分野において、こ
の回路は十分合理的に動作するが、同じチップに介在し
うる従来のＣＭＯＳ回路と直接インタフェースしない。
の回路は十分合理的に動作するが、同じチップに介在し
うる従来のＣＭＯＳ回路と直接インタフェースしない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、回路が物理的に小さくされるにつれて回路性能を損
なうことなく電源電圧を低減させることのできる改良Ｂ
ｉＣＭＯＳ回路を提供することにある。
は、回路が物理的に小さくされるにつれて回路性能を損
なうことなく電源電圧を低減させることのできる改良Ｂ
ｉＣＭＯＳ回路を提供することにある。
【０００９】本発明の別の目的は、ＢｉＣＭＯＳ回路を
動作させるに要する電力を最小にすることにある。
動作させるに要する電力を最小にすることにある。
【００１０】さらに別の本発明の目的は、従来のＣＭＯ
Ｓ回路と直接インターフェースしうるＢｉＣＭＯＳ回路
を提供することにある。
Ｓ回路と直接インターフェースしうるＢｉＣＭＯＳ回路
を提供することにある。
【００１１】本発明のさらに別の目的は、増大したノイ
ズマージンでＢｉＣＭＯＳ回路を提供することにある。
ズマージンでＢｉＣＭＯＳ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のこれら、および
その他の目的、特徴および利点は、標準的なスレッショ
ルドｎ−チャンネルＦＥＴトランジスタおよび標準的な
スレッショルドｐ−チャンネルＦＥＴトランジスタと関
連して低スレッショルドｎ−チャンネルＦＥＴトランジ
スタを採用した新規なＢｉＣＭＯＳ ＮＡＮＤ回路によ
って達成される。物理的に小さくしたＦＥＴデバイスに
適応するように、電源電圧が低減されたときも、回路性
能は著しく劣化しない。さらに、全レール対レール（ｒ
ａｉｌ−ｔｏ−ｒａｉｌ）電圧レベルである回路の入力
および出力信号レベルは、標準的なＣＭＯＳ回路と適合
しうる。
その他の目的、特徴および利点は、標準的なスレッショ
ルドｎ−チャンネルＦＥＴトランジスタおよび標準的な
スレッショルドｐ−チャンネルＦＥＴトランジスタと関
連して低スレッショルドｎ−チャンネルＦＥＴトランジ
スタを採用した新規なＢｉＣＭＯＳ ＮＡＮＤ回路によ
って達成される。物理的に小さくしたＦＥＴデバイスに
適応するように、電源電圧が低減されたときも、回路性
能は著しく劣化しない。さらに、全レール対レール（ｒ
ａｉｌ−ｔｏ−ｒａｉｌ）電圧レベルである回路の入力
および出力信号レベルは、標準的なＣＭＯＳ回路と適合
しうる。
【００１３】
【実施例】図３の（Ａ）は本発明による回路の２入力Ｎ
ＡＮＤバージョンを示す。トランジスタＮ１，Ｎ２，Ｎ
６およびＮ７は、約０．４ボルトのスレッショルド電圧
を有する標準的なｎ−チャンネル電界効果型トランジス
タである。トランジスタＰ１，Ｐ２，およびＰ４は、約
０．５ボルトのスレッショルド電圧を有する標準的なｐ
−チャンネル電界効果型トランジスタである。トランジ
スタＮ３，Ｎ４およびＮ５は、スレッショルド電圧が−
０．２５ボルトと＋０．０５ボルトの間である低スレッ
ショルドｎ−チャンネル電界効果型トランジスタであ
る。トランジスタＮ１，Ｎ２，Ｐ１およびＰ２は、従来
のＣＭＯＳの２入力ＮＡＮＤ回路１０を構成する。イン
バータ１６は、一対の標準的なスレッショルドデバイス
を用いる従来のＣＭＯＳ回路である。バイポーラ接合ト
ランジスタＱ１およびＱ２は、一方の状態から他方の状
態へ急速に容量性出力負荷を駆動する能力を提供するプ
ッシュプル出力段１２をなす。
ＡＮＤバージョンを示す。トランジスタＮ１，Ｎ２，Ｎ
６およびＮ７は、約０．４ボルトのスレッショルド電圧
を有する標準的なｎ−チャンネル電界効果型トランジス
タである。トランジスタＰ１，Ｐ２，およびＰ４は、約
０．５ボルトのスレッショルド電圧を有する標準的なｐ
−チャンネル電界効果型トランジスタである。トランジ
スタＮ３，Ｎ４およびＮ５は、スレッショルド電圧が−
０．２５ボルトと＋０．０５ボルトの間である低スレッ
ショルドｎ−チャンネル電界効果型トランジスタであ
る。トランジスタＮ１，Ｎ２，Ｐ１およびＰ２は、従来
のＣＭＯＳの２入力ＮＡＮＤ回路１０を構成する。イン
バータ１６は、一対の標準的なスレッショルドデバイス
を用いる従来のＣＭＯＳ回路である。バイポーラ接合ト
ランジスタＱ１およびＱ２は、一方の状態から他方の状
態へ急速に容量性出力負荷を駆動する能力を提供するプ
ッシュプル出力段１２をなす。
【００１４】ＡあるいはＢのいずれかの入力信号（ある
いは双方の入力信号）が（接地に近い）ダウンレベルで
あるとすれば、トランジスタＱ２のベースはＶddに近づ
き回路出力をハイにさせる。トランジスタＱ２はエミッ
タフォロワとして作用し、大量の電流を流し出力負荷を
急速に充電させることができる。ブリードトランジスタ
Ｎ５は少量の電流を導通し、この電流がトランジスタＱ
１のベースを接地近く引っ張り、バイポーラトランジス
タＱ１をオフとする。低スレッショルドＦＥＴＮ３とＮ
４とは基本的にオフであり、トランジスタＮ６とＮ７と
はこの状態にオフのまま留る。もしトランジスタＰ４が
介在していなかったとすれば、最終の出力電圧レベルは
Ｖdd−ＶBEとなったであろう。しかしながらこの状態に
おいては、インバータ１６は、ダウンレベルの駆動をＰ
４のゲート端子に提供して、Ｐ４をオンにする。このよ
うにして、Ｐ４は、出力電圧を完全にＶddまで急速に充
電する経路を提供する。
いは双方の入力信号）が（接地に近い）ダウンレベルで
あるとすれば、トランジスタＱ２のベースはＶddに近づ
き回路出力をハイにさせる。トランジスタＱ２はエミッ
タフォロワとして作用し、大量の電流を流し出力負荷を
急速に充電させることができる。ブリードトランジスタ
Ｎ５は少量の電流を導通し、この電流がトランジスタＱ
１のベースを接地近く引っ張り、バイポーラトランジス
タＱ１をオフとする。低スレッショルドＦＥＴＮ３とＮ
４とは基本的にオフであり、トランジスタＮ６とＮ７と
はこの状態にオフのまま留る。もしトランジスタＰ４が
介在していなかったとすれば、最終の出力電圧レベルは
Ｖdd−ＶBEとなったであろう。しかしながらこの状態に
おいては、インバータ１６は、ダウンレベルの駆動をＰ
４のゲート端子に提供して、Ｐ４をオンにする。このよ
うにして、Ｐ４は、出力電圧を完全にＶddまで急速に充
電する経路を提供する。
【００１５】もしＡとＢの双方がアップレベル（Ｖddに
近い）であるとすれば、トランジスタＱ２のベースは接
地まで引っ張られ、デバイスは遮断される。低スレッシ
ョルドＦＥＴ Ｎ３とＮ４とは導通し、バイポーラトラ
ンジスタＱ１をオンとし、出力負荷を急速に放電させ
る。ブリードトランジスタＮ５を通る少量の電流が、Ｎ
３−Ｎ４経路により提供され、トランジスタＱ１を遮断
させない。インバータ１６は、Ｐ４のゲート端子にアッ
プレベルの駆動を提供し、Ｐ４をオフとする。もしトラ
ンジスタＮ６およびＮ７が介在していなかったとすれ
ば、最終の出力電圧はゆっくりと接地へドリフトする。
しかしながら、この状態において、トランジスタＮ６と
Ｎ７の双方共導通し、出力電圧を完全に接地まで急速に
放電する経路を提供する。これらのデバイスも、本回路
の出力の降下の遅れの改良に寄与する。
近い）であるとすれば、トランジスタＱ２のベースは接
地まで引っ張られ、デバイスは遮断される。低スレッシ
ョルドＦＥＴ Ｎ３とＮ４とは導通し、バイポーラトラ
ンジスタＱ１をオンとし、出力負荷を急速に放電させ
る。ブリードトランジスタＮ５を通る少量の電流が、Ｎ
３−Ｎ４経路により提供され、トランジスタＱ１を遮断
させない。インバータ１６は、Ｐ４のゲート端子にアッ
プレベルの駆動を提供し、Ｐ４をオフとする。もしトラ
ンジスタＮ６およびＮ７が介在していなかったとすれ
ば、最終の出力電圧はゆっくりと接地へドリフトする。
しかしながら、この状態において、トランジスタＮ６と
Ｎ７の双方共導通し、出力電圧を完全に接地まで急速に
放電する経路を提供する。これらのデバイスも、本回路
の出力の降下の遅れの改良に寄与する。
【００１６】入力信号がローからハイへ遷移すると、ト
ランジスタＮ３とＮ４とは、入力が少なくともＶBEにＮ
３あるいはＮ４のスレッショルド値を加えたものに達す
るまでターンオンを始めることはできない。このことが
出力の降下遷移の開始を遅らせる。本発明の特徴は、Ｎ
３およびＮ４デバイスの低スレッショルド値のため該デ
バイスが従来のデバイスよりも早く導通できるようにな
るので、前記の遅れが最小となることである。
ランジスタＮ３とＮ４とは、入力が少なくともＶBEにＮ
３あるいはＮ４のスレッショルド値を加えたものに達す
るまでターンオンを始めることはできない。このことが
出力の降下遷移の開始を遅らせる。本発明の特徴は、Ｎ
３およびＮ４デバイスの低スレッショルド値のため該デ
バイスが従来のデバイスよりも早く導通できるようにな
るので、前記の遅れが最小となることである。
【００１７】回路の静的な電力散逸は、出力が接地にあ
るとき基本的に零である。出力がハイであるとき、少量
の静的電力は、Ｎ５のブリード電流が電源からＰ４，Ｎ
３およびＮ４を介して引き出されるにつれて散逸する。
この電流は、Ｎ５トランジスタを高インピーダンスにす
ることにより意図的に小さくされている。ブリードトラ
ンジスタＮ５を実施する代替的な方法が数種ある。図３
の（Ｂ）に示すように、トランジスタＮ５のゲートはそ
のドレインに結合されている。図３の（Ｃ）に示すよう
に、標準的なスレッショルドトランジスタのゲートは、
Ｖddに結合されるか、あるいは図３の（Ｄ）に示すよう
に、インバータ１６の出力を用いてトランジスタＮ５の
ゲートを駆動することができる。
るとき基本的に零である。出力がハイであるとき、少量
の静的電力は、Ｎ５のブリード電流が電源からＰ４，Ｎ
３およびＮ４を介して引き出されるにつれて散逸する。
この電流は、Ｎ５トランジスタを高インピーダンスにす
ることにより意図的に小さくされている。ブリードトラ
ンジスタＮ５を実施する代替的な方法が数種ある。図３
の（Ｂ）に示すように、トランジスタＮ５のゲートはそ
のドレインに結合されている。図３の（Ｃ）に示すよう
に、標準的なスレッショルドトランジスタのゲートは、
Ｖddに結合されるか、あるいは図３の（Ｄ）に示すよう
に、インバータ１６の出力を用いてトランジスタＮ５の
ゲートを駆動することができる。
【００１８】本回路は、２．５ボルトの低減した電源レ
ベルにおいて良好な性能を提供する。レールからレール
への信号電圧スイングが、同じチップに配置しうる従来
のＣＭＯＳ回路との完全な信号レベルの適合性を提供す
る。また、完全なＣＭＯＳレベルが、他のＢｉＣＭＯＳ
回路構成にわたってノイズマージンを増大させる。
ベルにおいて良好な性能を提供する。レールからレール
への信号電圧スイングが、同じチップに配置しうる従来
のＣＭＯＳ回路との完全な信号レベルの適合性を提供す
る。また、完全なＣＭＯＳレベルが、他のＢｉＣＭＯＳ
回路構成にわたってノイズマージンを増大させる。
【００１９】図４の（Ａ）は、低スレッショルドトラン
ジスタＮ３，Ｎ４およびＮ５が−０．１５ボルトのスレ
ッショルド値を有するときの入力電圧対出力電圧の関係
を示す。
ジスタＮ３，Ｎ４およびＮ５が−０．１５ボルトのスレ
ッショルド値を有するときの入力電圧対出力電圧の関係
を示す。
【００２０】出力のハイの状態に対する静的な電力レベ
ルが、各種のブリーダトランジスタＮ５（またＮ３およ
びＮ４も）スレッショルド電圧について示されている。
ルが、各種のブリーダトランジスタＮ５（またＮ３およ
びＮ４も）スレッショルド電圧について示されている。
【図１】従来技術を示す２入力ＮＡＮＤの回路図。
【図２】クランプされた出力を有する現状技術の２入力
ＮＡＮＤを示す図。
ＮＡＮＤを示す図。
【図３】（Ａ）は、低スレッショルドのフルスイングＮ
ＡＮＤ回路を示す本発明の回路図であり、（Ｂ）、
（Ｃ）および（Ｄ）は、図３の（Ａ）の回路図のブリー
ドトランジスタに対する代替的構成を示す図。
ＡＮＤ回路を示す本発明の回路図であり、（Ｂ）、
（Ｃ）および（Ｄ）は、図３の（Ａ）の回路図のブリー
ドトランジスタに対する代替的構成を示す図。
【図４】（Ａ）は、図３の（Ａ）に示す回路についての
入力電圧対出力電圧の関係をプロットした図であり、
（Ｂ）は、図３の（Ａ）に示す回路のｎ−チャンネルト
ランジスタにおける静的モードの電力対低スレッショル
ドのスレッショルド電圧の関係をプロットした図。
入力電圧対出力電圧の関係をプロットした図であり、
（Ｂ）は、図３の（Ａ）に示す回路のｎ−チャンネルト
ランジスタにおける静的モードの電力対低スレッショル
ドのスレッショルド電圧の関係をプロットした図。
１０：２入力ＮＡＮＤ回路 １２：プッシュプル出力段 １６：インバータ Ｎ１，Ｎ２，Ｎ６，Ｎ７：ｎ−チャンネル電界効果型ト
ランジスタ Ｎ３，Ｎ４：低スレッショルドＦＥＴ Ｐ１，Ｐ２，Ｐ４：ｐ−チャンネル電界効果型トランジ
スタ Ｑ１，Ｑ２：バイポーラ接合トランジスタ Ｎ５：ブリードトランジスタ
ランジスタ Ｎ３，Ｎ４：低スレッショルドＦＥＴ Ｐ１，Ｐ２，Ｐ４：ｐ−チャンネル電界効果型トランジ
スタ Ｑ１，Ｑ２：バイポーラ接合トランジスタ Ｎ５：ブリードトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイモンド・エイ・シュルツ アメリカ合衆国22111、ヴァージニア州 マナッサス、モーニングサイド・ドラ イブ 8317番地
Claims (4)
- 【請求項１】全レール対レール出力電圧と高速動作とを
提供する改良されたＢｉＣＭＯＳ論理回路において、Ｃ ＭＯＳ ＮＡＮＤ入力段と、 該ＣＭＯＳ ＮＡＮＤ段出力によって駆動される直列接
続の対のバイポーラトランジスタからなるプッシュプル
出力段と、 前記のバイポーラプッシュプル出力段のプルダウントラ
ンジスタのベースとコレクタの端子間に接続され、出力
降下の遅れを改良する直列接続対の低スレッショルドｎ
−チャンネル電界効果型トランジスタと、 入力信号によって駆動され、前記の出力と接地との間に
接続された直列接続対の標準的なスレッショルドｎ−チ
ャンネル電界効果型トランジスタと、 前記の出力に接続された標準的なＣＭＯＳインバータ回
路によって駆動され、前記の出力と電源との間に接続さ
れたｐ−チャンネル電界効果型トランジスタと、 そのゲート端子とソース端子とが接地され、かつそのド
レイン端子が前記のバイポーラプッシュプル出力段の前
記プルダウントランジスタのベース端子に接続されてお
り、ブリードトランジスタとして使用される低スレッシ
ョルドｎ−チャンネル電界効果型トランジスタとを備え
る回路。 - 【請求項２】 そのゲート端子とドレイン端子とを短絡
させ、かつスレッショルド電圧レベルを低減させたブリ
ードトランジスタが、前記のバイポーラプッシュプル出
力段のプルダウントランジスタのベース端子と接地との
間に接続されている請求項１記載の回路。 - 【請求項３】 そのゲート端子を前記電源に接続させ、
標準的なスレッショルド電圧を有するブリードトランジ
スタが、前記バイポーラプッシュプル出力段のプルダウ
ントランジスタのベース端子と前記接地との間に接続さ
れている請求項１記載の回路。 - 【請求項４】 そのゲートが前記ＣＭＯＳインバータ出
力によって駆動され、かつスレッショルド電圧が低減さ
れているブリードトランジスタが、前記のバイポーラプ
ッシュプル出力段のプルダウントランジスタのベース端
子と前記接地との間に接続されている請求項１記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US687341 | 1991-04-18 | ||
| US07/687,341 US5132567A (en) | 1991-04-18 | 1991-04-18 | Low threshold BiCMOS circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346515A JPH04346515A (ja) | 1992-12-02 |
| JP2548864B2 true JP2548864B2 (ja) | 1996-10-30 |
Family
ID=24760072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049860A Expired - Lifetime JP2548864B2 (ja) | 1991-04-18 | 1992-03-06 | 低スレッショルドＢｉＣＭＯＳ論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5132567A (ja) |
| EP (1) | EP0509283B1 (ja) |
| JP (1) | JP2548864B2 (ja) |
| DE (1) | DE69215949D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0653843A3 (en) * | 1993-11-17 | 1996-05-01 | Hewlett Packard Co | CMOS circuits with adaptive voltage threshold. |
| KR100393317B1 (ko) * | 1994-02-15 | 2003-10-23 | 람버스 인코포레이티드 | 지연동기루프 |
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