JP2643840B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2643840B2 JP2643840B2 JP6134317A JP13431794A JP2643840B2 JP 2643840 B2 JP2643840 B2 JP 2643840B2 JP 6134317 A JP6134317 A JP 6134317A JP 13431794 A JP13431794 A JP 13431794A JP 2643840 B2 JP2643840 B2 JP 2643840B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタとＭＯＳトランジスタ
とを同一半導体基板上に集積化したいわゆるｂｉ−ＭＯ
Ｓ型の半導体集積回路装置に関する。
し、特にバイポーラトランジスタとＭＯＳトランジスタ
とを同一半導体基板上に集積化したいわゆるｂｉ−ＭＯ
Ｓ型の半導体集積回路装置に関する。
【０００２】
【従来の技術】ｂｉ−ＭＯＳ型の回路は、バイポーラト
ランジスタの高速性、ＭＯＳトランジスタの低消費電
力，高密度実装等の両者の特徴を生かした回路として、
半導体集積論理回路や半導体集積メモリ等に多く採用さ
れるようになってきた。
ランジスタの高速性、ＭＯＳトランジスタの低消費電
力，高密度実装等の両者の特徴を生かした回路として、
半導体集積論理回路や半導体集積メモリ等に多く採用さ
れるようになってきた。
【０００３】図５はこの種の半導体集積回路装置の一般
的な例（第１の例）を示す回路図である。
的な例（第１の例）を示す回路図である。
【０００４】この半導体集積回路装置は、高電源電位Ｖ
ｃｃ点と低電源電位点（接地電位点ＧＮＤ）との間に設
けられてＰチャネル型のＭＯＳトランジスタＴｍ１及び
Ｎチャネル型のＭＯＳトランジスタＴｍ２で形成され入
力信号ＩＮをレベル反転して第１の駆動信号を出力する
ＣＭＯＳ型のインバータ、ゲートに入力信号ＩＮを受け
ソースから第２の駆動信号を出力するＮチャネル型のＭ
ＯＳトランジスタＴｍ３，及び一端をＭＯＳトランジス
タＴｍ３のソースに多端を接地電位点ＧＮＤにそれぞれ
接続した抵抗素子Ｒ１から成る駆動部１１と、コレクタ
に高電源電位Ｖｃｃを受けベースに上記第１の駆動信号
を受けエミッタから次段駆動信号ＮＤＶｘを出力するＮ
ＰＮ型のバイポーラトランジスタＴｂ１、及びコレクタ
をバイポーラトランジスタＴｂ１のエミッタとＭＯＳト
ランジスタＴｍ３のドレインとに接続しベースに上記第
２の駆動信号を受けエミッタを接地電位点ＧＮＤと接続
するＮＰＮ型のバイポーラトランジスタＴｂ２から成る
出力バッファ部１２とを備えたｂｉ−ＭＯＳ複合回路１
ｘと、ソースに高電源電位Ｖｃｃを受けゲートに次段駆
動信号ＮＤＶｘを受けるＰチャネル型のＭＯＳトランジ
スタＴｍ１１、及びドレインをＭＯＳトランジスタＴｍ
１１のドレインと接続しソースを接地電位点ＧＮＤと接
続しゲートに次段駆動信号ＮＤＶｘを受けるＮチャネル
型のＭＯＳトランジスタＴｍ１２から成るＣＭＯＳ型の
インバータを含む次段回路２とを有する構成となってい
る。
ｃｃ点と低電源電位点（接地電位点ＧＮＤ）との間に設
けられてＰチャネル型のＭＯＳトランジスタＴｍ１及び
Ｎチャネル型のＭＯＳトランジスタＴｍ２で形成され入
力信号ＩＮをレベル反転して第１の駆動信号を出力する
ＣＭＯＳ型のインバータ、ゲートに入力信号ＩＮを受け
ソースから第２の駆動信号を出力するＮチャネル型のＭ
ＯＳトランジスタＴｍ３，及び一端をＭＯＳトランジス
タＴｍ３のソースに多端を接地電位点ＧＮＤにそれぞれ
接続した抵抗素子Ｒ１から成る駆動部１１と、コレクタ
に高電源電位Ｖｃｃを受けベースに上記第１の駆動信号
を受けエミッタから次段駆動信号ＮＤＶｘを出力するＮ
ＰＮ型のバイポーラトランジスタＴｂ１、及びコレクタ
をバイポーラトランジスタＴｂ１のエミッタとＭＯＳト
ランジスタＴｍ３のドレインとに接続しベースに上記第
２の駆動信号を受けエミッタを接地電位点ＧＮＤと接続
するＮＰＮ型のバイポーラトランジスタＴｂ２から成る
出力バッファ部１２とを備えたｂｉ−ＭＯＳ複合回路１
ｘと、ソースに高電源電位Ｖｃｃを受けゲートに次段駆
動信号ＮＤＶｘを受けるＰチャネル型のＭＯＳトランジ
スタＴｍ１１、及びドレインをＭＯＳトランジスタＴｍ
１１のドレインと接続しソースを接地電位点ＧＮＤと接
続しゲートに次段駆動信号ＮＤＶｘを受けるＮチャネル
型のＭＯＳトランジスタＴｍ１２から成るＣＭＯＳ型の
インバータを含む次段回路２とを有する構成となってい
る。
【０００５】次にこの半導体集積回路装置の動作につい
て説明する。
て説明する。
【０００６】まず、入力信号ＩＮのレベルが高レベルか
ら低レベルに移行する過程を説明する。ＭＯＳトランジ
スタＴｍ１，Ｔｍ２で構成されるインバータの出力電
位、すなわちバイポーラトランジスタＴｂ１のベース電
位が上昇する。これにより、次段駆動信号ＮＤＶｘのレ
ベルがバイポーラトランジスタＴｂ１のベース電位から
ベース・エミッタ間電圧ＶＦだけ下がったレベルを維持
して上昇し、その電位が高電源電位Ｖｃｃから上記ＶＦ
だけ下がったレベルでバイポーラトランジスタＴｂ１が
オフし、次段回路２への電流の供給を中止する。従っ
て、次段駆動信号ＮＤＶｘの高レベルは（Ｖｃｃ−Ｖ
Ｆ）と等しい。また、ＭＯＳトランジスタＴｍ３がオフ
し、抵抗Ｒ１がバイポーラトランジスタＴｂ２のベース
を引き下げるので、このバイポーラトランジスタＴｂ２
はオフする。
ら低レベルに移行する過程を説明する。ＭＯＳトランジ
スタＴｍ１，Ｔｍ２で構成されるインバータの出力電
位、すなわちバイポーラトランジスタＴｂ１のベース電
位が上昇する。これにより、次段駆動信号ＮＤＶｘのレ
ベルがバイポーラトランジスタＴｂ１のベース電位から
ベース・エミッタ間電圧ＶＦだけ下がったレベルを維持
して上昇し、その電位が高電源電位Ｖｃｃから上記ＶＦ
だけ下がったレベルでバイポーラトランジスタＴｂ１が
オフし、次段回路２への電流の供給を中止する。従っ
て、次段駆動信号ＮＤＶｘの高レベルは（Ｖｃｃ−Ｖ
Ｆ）と等しい。また、ＭＯＳトランジスタＴｍ３がオフ
し、抵抗Ｒ１がバイポーラトランジスタＴｂ２のベース
を引き下げるので、このバイポーラトランジスタＴｂ２
はオフする。
【０００７】次に、入力信号ＩＮのレベルが低レベルか
ら高レベルに移行する過程を説明する。
ら高レベルに移行する過程を説明する。
【０００８】ＭＯＳトランジスタＴｍ１，Ｔｍ２で構成
されるインバータの出力電位、すなわちバイポーラトラ
ンジスタＴｂ１のベース電位が下降し、バイポーラトラ
ンジスタＴｂ１がオフする。これと同時にＭＯＳトラン
ジスタＴｍ３がオンしてバイポーラトランジスタＴｂ２
にベース電流を供給し、このバイポーラトランジスタＴ
ｂ２をオンさせ、次段駆動信号ＮＤＶｘの電位を引き下
げる。
されるインバータの出力電位、すなわちバイポーラトラ
ンジスタＴｂ１のベース電位が下降し、バイポーラトラ
ンジスタＴｂ１がオフする。これと同時にＭＯＳトラン
ジスタＴｍ３がオンしてバイポーラトランジスタＴｂ２
にベース電流を供給し、このバイポーラトランジスタＴ
ｂ２をオンさせ、次段駆動信号ＮＤＶｘの電位を引き下
げる。
【０００９】このように、Ｂｉ−ＭＯＳ複合回路１ｘは
インバータ動作を行い、次段回路２を駆動する。
インバータ動作を行い、次段回路２を駆動する。
【００１０】このｂｉ−ＭＯＳ複合回路１ｘを変形し、
かつ次段回路を半導体メモリとしたときの半導体集積回
路装置の例（第２の例）を図６に示す。
かつ次段回路を半導体メモリとしたときの半導体集積回
路装置の例（第２の例）を図６に示す。
【００１１】この半導体集積回路装置のｂｉ−ＭＯＳ複
合回路１ｙは、ＭＯＳトランジスタＴｍ１，Ｔｍ２から
成り入力信号ＩＮのレベルを反転するＣＭＯＳ型のイン
バータを含む駆動部１１ａと、コレクタに電源電位Ｖｃ
ｃを受けベースに駆動部１１ａのインバータの出力信号
を受けエミッタから次段駆動信号ＮＤＶｘを出力するＮ
ＰＮ型のバイポーラトランジスタ、及びドレインをバイ
ポーラトランジスタＴｂ１のエミッタにソースを接地電
位点にそれぞれ接続しゲートに入力信号ＩＮを受けるＮ
チャネル型のＭＯＳトランジスタＴｍ６から成る出力バ
ッファ部１２ａとを備えた構成となっており、次段回路
２ａは、次段駆動信号ＮＤＶｘを伝達するワード線ＷＬ
と、互いに対となすビット線ＢＬ１，ＢＬ２と、記憶保
持部を形成する２つのインバータＩＶ１，ＩＶ２、この
記憶保持部とビット線ＢＬ１，ＢＬ２との間に接続され
ゲートにワード線ＷＬに伝達された次段駆動信号ＮＤＶ
ｘを受ける１対のＰチャネル型のＭＯＳトランジスタＴ
ｍ１３，Ｔｍ１４（例えば、特願平５−２００８４７号
参照）から成るメモリセルＭＣと、ビット線ＢＬ１，Ｂ
Ｌ２を高電源電位Ｖｃｃレベルにプリチャージする抵抗
Ｒ１１，Ｒ１２とを備えた構成となっている。
合回路１ｙは、ＭＯＳトランジスタＴｍ１，Ｔｍ２から
成り入力信号ＩＮのレベルを反転するＣＭＯＳ型のイン
バータを含む駆動部１１ａと、コレクタに電源電位Ｖｃ
ｃを受けベースに駆動部１１ａのインバータの出力信号
を受けエミッタから次段駆動信号ＮＤＶｘを出力するＮ
ＰＮ型のバイポーラトランジスタ、及びドレインをバイ
ポーラトランジスタＴｂ１のエミッタにソースを接地電
位点にそれぞれ接続しゲートに入力信号ＩＮを受けるＮ
チャネル型のＭＯＳトランジスタＴｍ６から成る出力バ
ッファ部１２ａとを備えた構成となっており、次段回路
２ａは、次段駆動信号ＮＤＶｘを伝達するワード線ＷＬ
と、互いに対となすビット線ＢＬ１，ＢＬ２と、記憶保
持部を形成する２つのインバータＩＶ１，ＩＶ２、この
記憶保持部とビット線ＢＬ１，ＢＬ２との間に接続され
ゲートにワード線ＷＬに伝達された次段駆動信号ＮＤＶ
ｘを受ける１対のＰチャネル型のＭＯＳトランジスタＴ
ｍ１３，Ｔｍ１４（例えば、特願平５−２００８４７号
参照）から成るメモリセルＭＣと、ビット線ＢＬ１，Ｂ
Ｌ２を高電源電位Ｖｃｃレベルにプリチャージする抵抗
Ｒ１１，Ｒ１２とを備えた構成となっている。
【００１２】次に、この半導体集積回路装置の動作につ
いて説明する。
いて説明する。
【００１３】まず、入力信号ＩＮのレベルが高レベルか
ら低レベルに移行する過程を説明する。ＭＯＳトランジ
スタＴｍ１，Ｔｍ２で構成されるインバータの出力電
位、すなわちバイポーラトランジスタＴｂ１のベース電
位が上昇する。一方、ＭＯＳトランジスタＴｍ６はオフ
する。これにより、次段駆動信号ＮＤＶｘのレベルがバ
イポーラトランジスタＴｂ１のベース電位からベース・
エミッタ間電圧ＶＦだけ下がったレベルを維持して上昇
し、その電位が高電源電位Ｖｃｃから上記ＶＦだけ下が
ったレベルでバイポーラトランジスタＴｂ１がオフし、
次段回路２ａのワード線ＷＬへの充電電流の供給を中止
する。従って、ワード線ＷＬの次段駆動信号ＮＤＶｘの
高レベルは（Ｖｃｃ−ＶＥ）と等しい。このとき、ＭＯ
ＳトランジスタＴｍ１３，Ｔｍ１４はオフし、メモリセ
ルＭＣに対するデータの書込み、読出しは停止する。
ら低レベルに移行する過程を説明する。ＭＯＳトランジ
スタＴｍ１，Ｔｍ２で構成されるインバータの出力電
位、すなわちバイポーラトランジスタＴｂ１のベース電
位が上昇する。一方、ＭＯＳトランジスタＴｍ６はオフ
する。これにより、次段駆動信号ＮＤＶｘのレベルがバ
イポーラトランジスタＴｂ１のベース電位からベース・
エミッタ間電圧ＶＦだけ下がったレベルを維持して上昇
し、その電位が高電源電位Ｖｃｃから上記ＶＦだけ下が
ったレベルでバイポーラトランジスタＴｂ１がオフし、
次段回路２ａのワード線ＷＬへの充電電流の供給を中止
する。従って、ワード線ＷＬの次段駆動信号ＮＤＶｘの
高レベルは（Ｖｃｃ−ＶＥ）と等しい。このとき、ＭＯ
ＳトランジスタＴｍ１３，Ｔｍ１４はオフし、メモリセ
ルＭＣに対するデータの書込み、読出しは停止する。
【００１４】次に、入力信号ＩＮのレベルが低レベルか
ら高レベルに移行する過程を説明する。
ら高レベルに移行する過程を説明する。
【００１５】ＭＯＳトランジスタＴｍ１，Ｔｍ２で構成
されるインバータの出力電位、すなわちバイポーラトラ
ンジスタＴｂ１のベース電位が下降し、このバイポーラ
トランジスタＴｂ１がオフする。これと同時にＭＯＳト
ランジスタＴｍ６がオンし、ワード線ＷＬの次段駆動信
号ＮＤＶｘの電位を引き下げる。
されるインバータの出力電位、すなわちバイポーラトラ
ンジスタＴｂ１のベース電位が下降し、このバイポーラ
トランジスタＴｂ１がオフする。これと同時にＭＯＳト
ランジスタＴｍ６がオンし、ワード線ＷＬの次段駆動信
号ＮＤＶｘの電位を引き下げる。
【００１６】このとき、ＭＯＳトランジスタＴｍ１３、
Ｔｍ１４はオンし、メモリセルＭＣに対するデータの書
込み、読出しが行なわれる。
Ｔｍ１４はオンし、メモリセルＭＣに対するデータの書
込み、読出しが行なわれる。
【００１７】また、ｂｉ−ＭＯＳ複合回路１ｘの他の変
形回路（第３の例）を図７に示す。
形回路（第３の例）を図７に示す。
【００１８】このｂｉ−ＭＯＳ複合回路１ｚの出力バッ
ファ部１２ｂは、ＮＰＮ型のバイポーラトランジスタＴ
ｂ１と、ＰＮＰ型のバイポーラトランジスタＴｂ３とか
ら成るコンプリメンタリ型となっており、駆動部１１ｂ
もこれに伴って変形されている。基本的な動作は第１の
例と同様であるので、その説明は省略する。
ファ部１２ｂは、ＮＰＮ型のバイポーラトランジスタＴ
ｂ１と、ＰＮＰ型のバイポーラトランジスタＴｂ３とか
ら成るコンプリメンタリ型となっており、駆動部１１ｂ
もこれに伴って変形されている。基本的な動作は第１の
例と同様であるので、その説明は省略する。
【００１９】
【発明が解決しようとする課題】これら従来の半導体集
積回路装置は、ｂｉ−ＭＯＳ複合回路１ｘ、１ｙ、１ｚ
から出力される次段駆動信号ＮＤＶｘの高レベルが（Ｖ
ｃｃ−ＶＦ）となっており、この次段駆動信号ＮＤＶｘ
をゲートに受ける次段回路２，２ａのＰチャネル型のＭ
ＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔｍ１４のソー
スには高電源電位Ｖｃｃが供給される構成となっている
ので、バイポーラトランジスタのベース・エミッタ間電
圧ＶＦが半導体（例えばＳｉ）のバンドギャップで決定
されるのに対し、ＭＯＳトランジスタのしきい値電圧は
任意に設定できるため、次段回路２，２ａのＰチャネル
型のＭＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔｍ１４
のしきい値電圧ＶＴＰがベース・エミッタ間電圧ＶＦよ
り小さいと、次段駆動信号ＮＤＶｘの高レベルにはオフ
するはずのＭＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔ
ｍ１４が完全にオフせず、消費電力の増大を招くだけで
なく、誤動作が発生する危険性がある。
積回路装置は、ｂｉ−ＭＯＳ複合回路１ｘ、１ｙ、１ｚ
から出力される次段駆動信号ＮＤＶｘの高レベルが（Ｖ
ｃｃ−ＶＦ）となっており、この次段駆動信号ＮＤＶｘ
をゲートに受ける次段回路２，２ａのＰチャネル型のＭ
ＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔｍ１４のソー
スには高電源電位Ｖｃｃが供給される構成となっている
ので、バイポーラトランジスタのベース・エミッタ間電
圧ＶＦが半導体（例えばＳｉ）のバンドギャップで決定
されるのに対し、ＭＯＳトランジスタのしきい値電圧は
任意に設定できるため、次段回路２，２ａのＰチャネル
型のＭＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔｍ１４
のしきい値電圧ＶＴＰがベース・エミッタ間電圧ＶＦよ
り小さいと、次段駆動信号ＮＤＶｘの高レベルにはオフ
するはずのＭＯＳトランジスタＴｍ１１，Ｔｍ１３，Ｔ
ｍ１４が完全にオフせず、消費電力の増大を招くだけで
なく、誤動作が発生する危険性がある。
【００２０】また、上記問題点を解決するために、ｂｉ
−ＭＯＳ複合回路の出力バッファ部のバイポーラトラン
ジスタと並列に、Ｐチャネル型のＭＯＳトランジスタを
挿入すると、入力容量が増加し、また信号振幅が必要以
上に大きくなるため、高速動作が損なわれ、かつ消費電
力が増大するという問題点がある。
−ＭＯＳ複合回路の出力バッファ部のバイポーラトラン
ジスタと並列に、Ｐチャネル型のＭＯＳトランジスタを
挿入すると、入力容量が増加し、また信号振幅が必要以
上に大きくなるため、高速動作が損なわれ、かつ消費電
力が増大するという問題点がある。
【００２１】本発明の目的は、次段駆動信号の高レベル
によって次段回路のＰチャネル型のＭＯＳトランジスタ
を確実にオフさせ、かつ信号振幅を制限して、高速動作
を維持しつつ消費電力の低減及び誤動作の防止ができる
半導体集積回路装置を提供することにある。
によって次段回路のＰチャネル型のＭＯＳトランジスタ
を確実にオフさせ、かつ信号振幅を制限して、高速動作
を維持しつつ消費電力の低減及び誤動作の防止ができる
半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、入力信号に応答して高レベルが高電源電位のレ
ベルの駆動信号を発生する駆動部、及びコレクタに前記
高電源電位を受けベースに前記駆動信号を受けてエミッ
タから前記駆動信号が高レベルのとき前記高電源電位に
対しベース・エミッタ間電圧だけ低い高レベルの次段駆
動信号を出力するＮＰＮ型のバイポーラトランジスタを
含む出力バッファ部を備えたｂｉ−ＭＯＳ複合回路と、
前記バイポーラトランジスタのベース・エミッタ間電圧
より小さいしきい値電圧をもちソースに前記高電源電位
を受けゲートに前記次段駆動信号を受けるＰチャネル型
の第１のＭＯＳトランジスタを含む次段回路とを有する
半導体集積回路装置において、前記第１のＭＯＳトラン
ジスタと同一レベルのしきい値電圧をもちソースに前記
高電源電位を受けゲートに前記次段駆動信号を受けるＰ
チャネル型の第２のＭＯＳトランジスタを含み前記次段
駆動信号の高レベルを前記高電源電位に対しこの第２の
ＭＯＳトランジスタのしきい値電圧だけ低いレベルに補
正して前記第１のＭＯＳトランジスタのゲートに供給す
る出力電位補正部を設けて構成される。
装置は、入力信号に応答して高レベルが高電源電位のレ
ベルの駆動信号を発生する駆動部、及びコレクタに前記
高電源電位を受けベースに前記駆動信号を受けてエミッ
タから前記駆動信号が高レベルのとき前記高電源電位に
対しベース・エミッタ間電圧だけ低い高レベルの次段駆
動信号を出力するＮＰＮ型のバイポーラトランジスタを
含む出力バッファ部を備えたｂｉ−ＭＯＳ複合回路と、
前記バイポーラトランジスタのベース・エミッタ間電圧
より小さいしきい値電圧をもちソースに前記高電源電位
を受けゲートに前記次段駆動信号を受けるＰチャネル型
の第１のＭＯＳトランジスタを含む次段回路とを有する
半導体集積回路装置において、前記第１のＭＯＳトラン
ジスタと同一レベルのしきい値電圧をもちソースに前記
高電源電位を受けゲートに前記次段駆動信号を受けるＰ
チャネル型の第２のＭＯＳトランジスタを含み前記次段
駆動信号の高レベルを前記高電源電位に対しこの第２の
ＭＯＳトランジスタのしきい値電圧だけ低いレベルに補
正して前記第１のＭＯＳトランジスタのゲートに供給す
る出力電位補正部を設けて構成される。
【００２３】また、出力電位補正部が、出力バッファ部
からの次段駆動信号をレベル反転するインバータと、高
電源電位点と前記出力バッファ部の次段駆動信号出力端
との間に互いに直列接続されてゲートに前記次段駆動信
号及び前記インバータの出力信号をそれぞれ対応して受
けるＰチャネル型の第２及び第３のＭＯＳトランジスタ
とを備えた回路として構成され、更に、出力電位補正部
の第２のＭＯＳトランジスタの基板電位をそのソース電
位とし、第３のＭＯＳトランジスタの基板電位をそのソ
ース電位として構成される。
からの次段駆動信号をレベル反転するインバータと、高
電源電位点と前記出力バッファ部の次段駆動信号出力端
との間に互いに直列接続されてゲートに前記次段駆動信
号及び前記インバータの出力信号をそれぞれ対応して受
けるＰチャネル型の第２及び第３のＭＯＳトランジスタ
とを備えた回路として構成され、更に、出力電位補正部
の第２のＭＯＳトランジスタの基板電位をそのソース電
位とし、第３のＭＯＳトランジスタの基板電位をそのソ
ース電位として構成される。
【００２４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２５】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２６】この実施例が図５に示された従来の半導体
集積回路装置と相違する点は、ｂｉ−ＭＯＳ複合回路１
ｘ内に、ソースに高電源電位Ｖｃｃを受けゲートに出力
バッファ部１２からの次段駆動信号ＮＤＶｘを受けて出
力バッファ部１２のバイポーラトランジスタＴｂ１のベ
ース・エミッタ間電圧ＶＦより小さくかつ次段回路２の
Ｐチャネル型のＭＯＳトランジスタＴｍ１１と同等レベ
ルの（等しい）しきい値電圧ＶＴＰをもつＰチャネル型
のＭＯＳトランジスタＴｍ４と、出力バッファ部１２か
らの次段駆動信号ＮＤＶｘのレベルを反転するインバー
タＩＶ１と、ソースをＭＯＳトランジスタＴｍ４のドレ
インと接続しゲートにインバータＩＶ１の出力信号を受
けソースに次段駆動信号ＮＤＶｘを受けるＰチャネル型
のＭＯＳトランジスタＴｍ５とを備え、このＭＯＳトラ
ンジスタＴｍ５のドレインから、出力バッファ部１２か
らの次段駆動信号ＮＤＶｘの高レベルを高電源電位Ｖｃ
ｃに対しＭＯＳトランジスタＴｍ４のしきい値電圧ＶＴ
Ｐだけ低いレベルに補正して補正された次段駆動信号Ｎ
ＤＶとして出力し、次段回路２のＭＯＳトランジスタＴ
ｍ１１のゲートに供給する出力電位補正部１３を設け、
ｂｉ−ＭＯＳ複合回路１とした点にある。
集積回路装置と相違する点は、ｂｉ−ＭＯＳ複合回路１
ｘ内に、ソースに高電源電位Ｖｃｃを受けゲートに出力
バッファ部１２からの次段駆動信号ＮＤＶｘを受けて出
力バッファ部１２のバイポーラトランジスタＴｂ１のベ
ース・エミッタ間電圧ＶＦより小さくかつ次段回路２の
Ｐチャネル型のＭＯＳトランジスタＴｍ１１と同等レベ
ルの（等しい）しきい値電圧ＶＴＰをもつＰチャネル型
のＭＯＳトランジスタＴｍ４と、出力バッファ部１２か
らの次段駆動信号ＮＤＶｘのレベルを反転するインバー
タＩＶ１と、ソースをＭＯＳトランジスタＴｍ４のドレ
インと接続しゲートにインバータＩＶ１の出力信号を受
けソースに次段駆動信号ＮＤＶｘを受けるＰチャネル型
のＭＯＳトランジスタＴｍ５とを備え、このＭＯＳトラ
ンジスタＴｍ５のドレインから、出力バッファ部１２か
らの次段駆動信号ＮＤＶｘの高レベルを高電源電位Ｖｃ
ｃに対しＭＯＳトランジスタＴｍ４のしきい値電圧ＶＴ
Ｐだけ低いレベルに補正して補正された次段駆動信号Ｎ
ＤＶとして出力し、次段回路２のＭＯＳトランジスタＴ
ｍ１１のゲートに供給する出力電位補正部１３を設け、
ｂｉ−ＭＯＳ複合回路１とした点にある。
【００２７】次にこの実施例の動作について説明する。
ただし、入力信号ＩＮが高レベルから低レベルに移行す
る過程における出力バッファ部１２から（Ｖｃｃ−Ｖ
Ｆ）のレベルの次段駆動信号ＮＤＶｘを出力するまでの
過程、及び入力信号ＩＮが低レベルから高レベルに移行
する過程における駆動部１１、出力バッファ部１２の動
作は、第１の実施例と同一であるので、この部分の説明
は省略する。
ただし、入力信号ＩＮが高レベルから低レベルに移行す
る過程における出力バッファ部１２から（Ｖｃｃ−Ｖ
Ｆ）のレベルの次段駆動信号ＮＤＶｘを出力するまでの
過程、及び入力信号ＩＮが低レベルから高レベルに移行
する過程における駆動部１１、出力バッファ部１２の動
作は、第１の実施例と同一であるので、この部分の説明
は省略する。
【００２８】入力信号ＩＮが高レベルから低レベルに移
行する過程で、次段駆動信号ＮＤＶｘが（Ｖｃｃ−Ｖ
Ｆ）なった時点では、ＭＯＳトランジスタＴｍ４のしき
い値電圧ＶＴＰがバイポーラトランジスタＴｂ１のベー
ス・エミッタ間電圧ＶＦより小さいのでＭＯＳトランジ
スタＴｍ４はオンしており、また、インバータＩＶ１の
出力信号も低レベルとなっているのでＭＯＳトランジス
タＴｍ５もオンしているため、ＭＯＳトランジスタＴｍ
５のドレインの電位、すなわち補正された次段駆動信号
ＮＤＶの電位は更に上昇する。しかし、この補正された
次段駆動信号ＮＤＶはＭＯＳトランジスタＴｍ４のゲー
トにも供給されているので、補正された次段駆動信号Ｎ
ＤＶの電位が（Ｖｃｃ−ＶＴＰ）になるとＭＯＳトラン
ジスタＴｍ４はオフし、次段回路２への充電電流の供給
を中止する。従って、補正された次段駆動信号ＮＤＶの
高レベルは（Ｖｃｃ−ＶＴＰ）となり、ＭＯＳトランジ
スタＴｍ４と同一のしきい値電圧ＶＴＰをもつ次段回路
２のＭＯＳトランジスタＴｍ１１のソース・ゲート間電
圧はそのしきい値電圧と等しくなるので、ＭＯＳトラン
ジスタＴｍ１１はちょうどオフとなる。
行する過程で、次段駆動信号ＮＤＶｘが（Ｖｃｃ−Ｖ
Ｆ）なった時点では、ＭＯＳトランジスタＴｍ４のしき
い値電圧ＶＴＰがバイポーラトランジスタＴｂ１のベー
ス・エミッタ間電圧ＶＦより小さいのでＭＯＳトランジ
スタＴｍ４はオンしており、また、インバータＩＶ１の
出力信号も低レベルとなっているのでＭＯＳトランジス
タＴｍ５もオンしているため、ＭＯＳトランジスタＴｍ
５のドレインの電位、すなわち補正された次段駆動信号
ＮＤＶの電位は更に上昇する。しかし、この補正された
次段駆動信号ＮＤＶはＭＯＳトランジスタＴｍ４のゲー
トにも供給されているので、補正された次段駆動信号Ｎ
ＤＶの電位が（Ｖｃｃ−ＶＴＰ）になるとＭＯＳトラン
ジスタＴｍ４はオフし、次段回路２への充電電流の供給
を中止する。従って、補正された次段駆動信号ＮＤＶの
高レベルは（Ｖｃｃ−ＶＴＰ）となり、ＭＯＳトランジ
スタＴｍ４と同一のしきい値電圧ＶＴＰをもつ次段回路
２のＭＯＳトランジスタＴｍ１１のソース・ゲート間電
圧はそのしきい値電圧と等しくなるので、ＭＯＳトラン
ジスタＴｍ１１はちょうどオフとなる。
【００２９】すなわち、ＭＯＳトランジスタＴｍ１１に
よるリーク電流をなくすだけでなく、次段駆動信号ＮＤ
Ｖの振幅を必要最小限に抑えることができ、従って、高
速動作を維持しつつ、消費電力の低減、誤動作の防止が
できる。このことは、駆動する次段回路を、図６に示さ
れた半導体メモリの次段回路２ａとしても同様である。
よるリーク電流をなくすだけでなく、次段駆動信号ＮＤ
Ｖの振幅を必要最小限に抑えることができ、従って、高
速動作を維持しつつ、消費電力の低減、誤動作の防止が
できる。このことは、駆動する次段回路を、図６に示さ
れた半導体メモリの次段回路２ａとしても同様である。
【００３０】また、入力信号ＩＮが低レベルから高レベ
ルに移行する過程において、駆動信号ＮＤＶｘが所定の
電位より低下すると、インバータＩＶ１の出力信号は高
レベルとなり、ＭＯＳトランジスタＴｍ５はオフとな
る。従って、インバータＩＶ１のしきい値電圧を適正値
とすることにより、この過程における出力電位補正部１
３の影響をなくすことができる。
ルに移行する過程において、駆動信号ＮＤＶｘが所定の
電位より低下すると、インバータＩＶ１の出力信号は高
レベルとなり、ＭＯＳトランジスタＴｍ５はオフとな
る。従って、インバータＩＶ１のしきい値電圧を適正値
とすることにより、この過程における出力電位補正部１
３の影響をなくすことができる。
【００３１】図２は本発明の第２の実施例の出力電位補
正部の回路図である。
正部の回路図である。
【００３２】この実施例では、ソースに高電源電位Ｖｃ
ｃを受けるＭＯＳトランジスタＴｍ４のゲートにインバ
ータＩＶ１の出力信号を供給し、ドレインを補正された
次段駆動信号ＮＤＶの出力端とするＭＯＳトランジスタ
Ｔｍ５のゲートに次段駆動信号ＮＤＶｘを供給するよう
にし、かつこれらＭＯＳトランジスタＴｍ４，Ｔｍ５の
基板電位それぞれを自身のソース電位としている。
ｃを受けるＭＯＳトランジスタＴｍ４のゲートにインバ
ータＩＶ１の出力信号を供給し、ドレインを補正された
次段駆動信号ＮＤＶの出力端とするＭＯＳトランジスタ
Ｔｍ５のゲートに次段駆動信号ＮＤＶｘを供給するよう
にし、かつこれらＭＯＳトランジスタＴｍ４，Ｔｍ５の
基板電位それぞれを自身のソース電位としている。
【００３３】ＭＯＳトランジスタＴｍ４，Ｔｍ５の何れ
のゲートにインバータＩＶ１の出力信号を供給しても、
その作用効果に変りないことは、前述の第１の実施例の
動作説明から明白である。
のゲートにインバータＩＶ１の出力信号を供給しても、
その作用効果に変りないことは、前述の第１の実施例の
動作説明から明白である。
【００３４】また、ＭＯＳトランジスタＴｍ４，Ｔｍ５
の基板電位それぞれを自身のソース電位とすることによ
り、これらＭＯＳトランジスタＴｍ４，Ｔｍ５の基板効
果によるしきい値電圧の増加を防ぎ、安定化させること
ができる。
の基板電位それぞれを自身のソース電位とすることによ
り、これらＭＯＳトランジスタＴｍ４，Ｔｍ５の基板効
果によるしきい値電圧の増加を防ぎ、安定化させること
ができる。
【００３５】図３は本発明の第３の実施例を示す回路図
である。
である。
【００３６】この実施例は、図６に示された従来の半導
体集積回路装置に、図１に示された本発明の第１の実施
例を適用したものであり、ｂｉ−ＭＯＳ複合回路１ｙに
出力電位補正部１３が設けられてｂｉ−ＭＯＳ複合回路
１ａとなっている。
体集積回路装置に、図１に示された本発明の第１の実施
例を適用したものであり、ｂｉ−ＭＯＳ複合回路１ｙに
出力電位補正部１３が設けられてｂｉ−ＭＯＳ複合回路
１ａとなっている。
【００３７】駆動部１１ａ及び出力バッファ部１２ａの
動作は図６の従来例と同じであり、出力電位補正部１３
の動作及びそのバイポーラトランジスタＴｂ１との結合
動作は第１の実施例と同じであるので、この実施例の動
作説明は省略する。また、この実施例の効果は当然、第
１の実施例と同様である。
動作は図６の従来例と同じであり、出力電位補正部１３
の動作及びそのバイポーラトランジスタＴｂ１との結合
動作は第１の実施例と同じであるので、この実施例の動
作説明は省略する。また、この実施例の効果は当然、第
１の実施例と同様である。
【００３８】図４は本発明の第４の実施例を示す回路図
である。
である。
【００３９】この実施例は、図７に示された従来の半導
体集積回路装置に、図１に示された本発明の第１の実施
例を適用したものであり、ｂｉ−ＭＯＳ複合回路１ｚに
出力電位補正部１３が設けられてｂｉ−ＭＯＳ複合回路
１ｂとなっている。
体集積回路装置に、図１に示された本発明の第１の実施
例を適用したものであり、ｂｉ−ＭＯＳ複合回路１ｚに
出力電位補正部１３が設けられてｂｉ−ＭＯＳ複合回路
１ｂとなっている。
【００４０】この実施例の駆動部１１ｂ及び出力バッフ
ァ部１２ｂの動作は図７の従来例と同じであり、出力電
位補正部１３の動作及びそのバイポーラトランジスタＴ
ｂ１との結合動作は第１の実施例と同じであるので、そ
の動作説明は省略する。また、この実施例の効果も、第
１の実施例と同様である。
ァ部１２ｂの動作は図７の従来例と同じであり、出力電
位補正部１３の動作及びそのバイポーラトランジスタＴ
ｂ１との結合動作は第１の実施例と同じであるので、そ
の動作説明は省略する。また、この実施例の効果も、第
１の実施例と同様である。
【００４１】また、これら第３及び第４の実施例におい
て、出力電位補正部１３のＭＯＳトランジスタＴｍ４の
ゲートにインバータＩＶ１の出力信号を与え、Ｔｍ５の
ゲートに次段駆動信号ＮＤＶｘを与えることもできる
し、また、これらＭＯＳトランジスタＴｍ４，Ｔｍ５の
基板電位それぞれを自身のソース電位としてしきい値電
圧の安定化をはかることもできる。
て、出力電位補正部１３のＭＯＳトランジスタＴｍ４の
ゲートにインバータＩＶ１の出力信号を与え、Ｔｍ５の
ゲートに次段駆動信号ＮＤＶｘを与えることもできる
し、また、これらＭＯＳトランジスタＴｍ４，Ｔｍ５の
基板電位それぞれを自身のソース電位としてしきい値電
圧の安定化をはかることもできる。
【００４２】更に、上述した第１〜第４の実施例におい
て、補正された次段駆動信号ＮＤＶによって駆動される
次段回路は、図１，図５に示されたＣＭＯＳインバータ
型の次段回路２、及び図６に示された半導体メモリ型の
次段回路２ａの何れでもよいし、また、他の型の回路で
あっても、これら次段回路２，２ａのＭＯＳトランジス
タＴｍ１１，Ｔｍ１３，Ｔｍ１４相当のＭＯＳトランジ
スタを含む回路であればよい。また、これら実施例で
は、出力電位補正部１３，１３ａをｂｉ−ＭＯＳ複合回
路１，１ａ，１ｂ等に組込んだ構成としたが、これを独
立回路とすることもできる。
て、補正された次段駆動信号ＮＤＶによって駆動される
次段回路は、図１，図５に示されたＣＭＯＳインバータ
型の次段回路２、及び図６に示された半導体メモリ型の
次段回路２ａの何れでもよいし、また、他の型の回路で
あっても、これら次段回路２，２ａのＭＯＳトランジス
タＴｍ１１，Ｔｍ１３，Ｔｍ１４相当のＭＯＳトランジ
スタを含む回路であればよい。また、これら実施例で
は、出力電位補正部１３，１３ａをｂｉ−ＭＯＳ複合回
路１，１ａ，１ｂ等に組込んだ構成としたが、これを独
立回路とすることもできる。
【００４３】
【発明の効果】以上説明したように本発明は、コレクタ
に高電源電位を受けエミッタから次段駆動信号を出力す
る出力バッファ部のＮＰＮ型のバイポーラトランジスタ
のベース・エミッタ間電圧より小さく、かつソースに高
電源電位を受けゲートに上記次段駆動信号を受ける次段
回路のＰチャネル型のＭＯＳトランジスタと同等レベル
のしきい値電圧をもち、ソースに高電源電位を受けゲー
トに上記次段駆動信号を受けるＰチャネル型のＭＯＳト
ランジスタを含み、上記次段駆動信号の高レベルを高電
源電位に対してこのＭＯＳトランジスタのしきい値電圧
だけ低い電位に補正して次段回路に供給する出力電位補
正部を設けた構成とすることにより、次段回路のＰチャ
ネル型のＭＯＳトランジスタを確実にオフさせてこのＭ
ＯＳトランジスタによるリーク電流をなくすと共に次段
駆動信号の振幅を必要最小限に抑えることができるの
で、高速動作を維持しつつ、消費電力を低減し誤動作を
防止することができる効果がある。
に高電源電位を受けエミッタから次段駆動信号を出力す
る出力バッファ部のＮＰＮ型のバイポーラトランジスタ
のベース・エミッタ間電圧より小さく、かつソースに高
電源電位を受けゲートに上記次段駆動信号を受ける次段
回路のＰチャネル型のＭＯＳトランジスタと同等レベル
のしきい値電圧をもち、ソースに高電源電位を受けゲー
トに上記次段駆動信号を受けるＰチャネル型のＭＯＳト
ランジスタを含み、上記次段駆動信号の高レベルを高電
源電位に対してこのＭＯＳトランジスタのしきい値電圧
だけ低い電位に補正して次段回路に供給する出力電位補
正部を設けた構成とすることにより、次段回路のＰチャ
ネル型のＭＯＳトランジスタを確実にオフさせてこのＭ
ＯＳトランジスタによるリーク電流をなくすと共に次段
駆動信号の振幅を必要最小限に抑えることができるの
で、高速動作を維持しつつ、消費電力を低減し誤動作を
防止することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例の出力電位補正部の回路
図である。
図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】従来の半導体集積回路装置の第１の例を示す回
路図である。
路図である。
【図６】従来の半導体集積回路装置の第２の例を示す回
路図である。
路図である。
【図７】従来の半導体集積回路装置の第３の例を示す回
路図である。
路図である。
１，１ａ，１ｂ，１ｘ，１ｙ，１ｚ ｂｉ−ＭＯＳ複
合回路 ２，２ａ 次段回路 １１，１１ａ，１１ｂ 駆動部 １２，１２ａ，１２ｂ 出力バッファ部 １３，１３ａ 出力電位補正部 ＢＬ１，ＢＬ２ ビット線 ＩＶ１，ＩＶ１１，ＩＶ１２ インバータ ＭＣ メモリセル Ｒ１，Ｒ２，Ｒ１１，Ｒ１２ 抵抗 Ｔｂ１〜Ｔｂ３ バイポーラトランジスタ Ｔｍ１〜Ｔｍ６，Ｔｍ１１〜Ｔｍ１４ ＷＬ ワード線
合回路 ２，２ａ 次段回路 １１，１１ａ，１１ｂ 駆動部 １２，１２ａ，１２ｂ 出力バッファ部 １３，１３ａ 出力電位補正部 ＢＬ１，ＢＬ２ ビット線 ＩＶ１，ＩＶ１１，ＩＶ１２ インバータ ＭＣ メモリセル Ｒ１，Ｒ２，Ｒ１１，Ｒ１２ 抵抗 Ｔｂ１〜Ｔｂ３ バイポーラトランジスタ Ｔｍ１〜Ｔｍ６，Ｔｍ１１〜Ｔｍ１４ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−142618（ＪＰ，Ａ) 特開 昭55−17870（ＪＰ，Ａ) 特開 平３−227118（ＪＰ，Ａ) 特開 平５−291934（ＪＰ，Ａ) 特開 昭63−62411（ＪＰ，Ａ) 特開 平４−346515（ＪＰ，Ａ) 山崎 英蔵 外「ＭＯＳ−ＩＣとＦＥ Ｔ」（昭55−５−25）産報出版Ｐ．168 −173
Claims (7)
- 【請求項１】 入力信号に応答して高レベルが高電源電
位のレベルの駆動信号を発生する駆動部、及びコレクタ
に前記高電源電位を受けベースに前記駆動信号を受けて
エミッタから前記駆動信号が高レベルのとき前記高電源
電位に対しベース・エミッタ間電圧だけ低い高レベルの
次段駆動信号を出力するＮＰＮ型のバイポーラトランジ
スタを含む出力バッファ部を備えたｂｉ−ＭＯＳ複合回
路と、前記バイポーラトランジスタのベース・エミッタ
間電圧より小さいしきい値電圧をもちソースに前記高電
源電位を受けゲートに前記次段駆動信号を受けるＰチャ
ネル型の第１のＭＯＳトランジスタを含む次段回路とを
有する半導体集積回路装置において、前記第１のＭＯＳ
トランジスタと同一レベルのしきい値電圧をもちソース
に前記高電源電位を受けゲートに前記次段駆動信号を受
けるＰチャネル型の第２のＭＯＳトランジスタを含み前
記次段駆動信号の高レベルを前記高電源電位に対しこの
第２のＭＯＳトランジスタのしきい値電圧だけ低いレベ
ルに補正して前記第１のＭＯＳトランジスタのゲートに
供給する出力電位補正部を設けたことを特徴とする半導
体集積回路装置。 - 【請求項２】 出力電位補正部を、出力バッファ部から
の次段駆動信号をレベル反転するインバータと、高電源
電位点と前記出力バッファ部の次段駆動信号出力端との
間に互いに直列接続されてゲートに前記次段駆動信号及
び前記インバータの出力信号をそれぞれ対応して受ける
Ｐチャネル型の第２及び第３のＭＯＳトランジスタとを
備えた回路とした請求項１記載の半導体集積回路装置。 - 【請求項３】 出力電位補正部の第２のＭＯＳトランジ
スタの基板電位をそのソース電位とし、第３のＭＯＳト
ランジスタの基板電位をそのソース電位とした請求項２
記載の半導体集積回路装置。 - 【請求項４】 出力バッファ部を、コレクタに高電源電
位を受けベースに駆動信号を受けてエミッタから次段駆
動信号を出力するＮＰＮ型の第１のバイポーラトランジ
スタと、コレクタを前記第１のバイポーラトランジスタ
のエミッタと接続しエミッタを低電源電位点と接続する
ＮＰＮ型の第２のバイポーラトランジスタとを備えた回
路とし、駆動部を、入力信号をレベル反転して前駆駆動
信号とするＣＭＯＳ型のインバータと、ゲートに前記入
力信号を受けソース及びドレインを前記第２のバイポー
ラトランジスタのベース及びコレクタと対応接続するＮ
チャネル型のＭＯＳトランジスタと、前記第２のバイポ
ーラトランジスタのベース，エミッタ間に接続された抵
抗素子とを備えた回路とした請求項１記載の半導体集積
回路装置。 - 【請求項５】 出力バッファ部を、コレクタに高電源電
位を受けベースに駆動信号を受けエミッタから次段駆動
信号を出力するＮＰＮ型のバイポーラトランジスタと、
ゲートに入力信号を受けソースを低電源電位点と接続し
ドレインを前記バイポーラトランジスタのエミッタと接
続するＮチャネル型のＭＯＳトランジスタとを備えた回
路とし、駆動部を前記入力信号をレベル反転して前記駆
動信号とするＣＭＯＳ型のインバータを備えた回路とし
た請求項１記載の半導体集積回路装置。 - 【請求項６】 出力バッファ部を、コレクタに高電源電
位を受けベースに駆動信号を受けエミッタから次段駆動
信号を出力するＮＰＮ型の第１のバイポーラトランジス
タと、コレクタを低電源電位点と接続しエミッタを前記
第１のバイポーラトランジスタのエミッタと接続するＰ
ＮＰ型の第２のバイポーラトランジスタとを備えた回路
とし、駆動部を、入力信号をレベル反転して前記駆動信
号とするＣＭＯＳ型のインバータと、ゲートに前記入力
信号を受けソースを前記低電源電位点と接続しドレイン
を前記第２のバイポーラトランジスタのベースと接続す
るＮチャネル型のＭＯＳトランジスタと、前記第２のバ
イポーラトランジスタのエミッタ，ベース間に接続され
た抵抗とを備えた回路した請求項１記載の半導体集積回
路装置。 - 【請求項７】 次段回路を、記憶保持部と、この記憶保
持部の読出しデータ，書込みデータを伝達するビット線
と、次段駆動信号を伝達するワード線と、ゲートをこの
ワード線と接続しソース，ドレインを前記ビット線及び
記憶保持部の信号入出力端間に接続するアクセス用のＰ
チャネル型の第１のＭＯＳトランジスタとを備えた半導
体メモリとした請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134317A JP2643840B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134317A JP2643840B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088721A JPH088721A (ja) | 1996-01-12 |
| JP2643840B2 true JP2643840B2 (ja) | 1997-08-20 |
Family
ID=15125483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134317A Expired - Lifetime JP2643840B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643840B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100495881C (zh) * | 2005-12-21 | 2009-06-03 | 昂宝电子（上海）有限公司 | 用于驱动双极晶体管的系统和用于控制电源变换器的系统 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480326B1 (ko) * | 1995-03-29 | 2005-04-06 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치 및 마이크로컴퓨터 |
| JP5760406B2 (ja) | 2010-11-29 | 2015-08-12 | セイコーエプソン株式会社 | 検出回路、センサーデバイス及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132567A (en) * | 1991-04-18 | 1992-07-21 | International Business Machines Corporation | Low threshold BiCMOS circuit |
-
1994
- 1994-06-16 JP JP6134317A patent/JP2643840B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 山崎 英蔵 外「ＭＯＳ−ＩＣとＦＥＴ」（昭５５−５−２５）産報出版Ｐ．１６８−１７３ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100495881C (zh) * | 2005-12-21 | 2009-06-03 | 昂宝电子（上海）有限公司 | 用于驱动双极晶体管的系统和用于控制电源变换器的系统 |
| US8330525B2 (en) | 2005-12-21 | 2012-12-11 | On-Bright Electronics (Shanghai) Co., Ltd. | System and method for driving bipolar transistors in switching power conversion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088721A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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