JPH0660672A - Ｓｒａｍ用センス増幅器およびラッチング回路 - Google Patents
Ｓｒａｍ用センス増幅器およびラッチング回路Info
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- JPH0660672A JPH0660672A JP5111213A JP11121393A JPH0660672A JP H0660672 A JPH0660672 A JP H0660672A JP 5111213 A JP5111213 A JP 5111213A JP 11121393 A JP11121393 A JP 11121393A JP H0660672 A JPH0660672 A JP H0660672A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 リード遅れやプッシュ・アップ遅れを生じる
ことのない、ＳＲＡＭ用のセンス増幅器およびラッチン
グ回路を提供する。 【構成】 メモリ回路はセンス増幅器を用いて、メモリ
・セルからの低レベル差動データ信号を、全論理レベル
に増幅する。第１センス増幅器は、低レベル差動データ
信号を、リード・サイクル中、第１及び第２ノードにお
いて、中間差電圧レベルに変換する。第２センス増幅器
は、この中間差電圧レベルを、全論理レベルに変換す
る。これら第１及び第２センス増幅器の供給電力を、セ
ンシングが完了した後に、低下させる。センシングが完
了した時に、ある回路が中間差動データ信号を平衡電圧
レベルに駆動して、第２センス増幅器の電源投入遅れ時
間を減少させ、これによってメモリ回路の動作速度を速
めるようにしている。ラッチング回路を、第１センス増
幅器の電力低下と同期させて、リード・サイクルの終了
時に出力論理レベルをラッチする。
ことのない、ＳＲＡＭ用のセンス増幅器およびラッチン
グ回路を提供する。 【構成】 メモリ回路はセンス増幅器を用いて、メモリ
・セルからの低レベル差動データ信号を、全論理レベル
に増幅する。第１センス増幅器は、低レベル差動データ
信号を、リード・サイクル中、第１及び第２ノードにお
いて、中間差電圧レベルに変換する。第２センス増幅器
は、この中間差電圧レベルを、全論理レベルに変換す
る。これら第１及び第２センス増幅器の供給電力を、セ
ンシングが完了した後に、低下させる。センシングが完
了した時に、ある回路が中間差動データ信号を平衡電圧
レベルに駆動して、第２センス増幅器の電源投入遅れ時
間を減少させ、これによってメモリ回路の動作速度を速
めるようにしている。ラッチング回路を、第１センス増
幅器の電力低下と同期させて、リード・サイクルの終了
時に出力論理レベルをラッチする。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にランダム・ア
クセス・メモリに関し、特に、センス増幅器及びラッチ
ング回路を有するスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
クセス・メモリに関し、特に、センス増幅器及びラッチ
ング回路を有するスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】ＳＲＡＭは、デジタル・データを記憶す
るために一般的に用いられており、アドレス信号に応答
して１つ以上の出力ポートからデジタル・データを引き
出し、ラッチすることができるものである。ＳＲＡＭの
特定のデータ・セルをアドレスすると、例えば１００ミ
リボルト（ｍｖ）の差動データ信号が発生され、これを
他の回路で用いるためには、通常の論理レベルにまで増
幅しなければならない。これは、低レベルの差動データ
信号を増幅するために、データ・セル・コラムに結合さ
れているセンス増幅器を用いて、達成することができ
る。第１センス増幅器は、データ・セルからの１００ｍ
ｖの差動データ信号を４．５ボルト及び１．５ボルトの
中間差動信号に変換し、一方第２センス増幅器はこの中
間差動信号を０．０ボルト及び５．０ボルトの論理レベ
ルに変換する。
るために一般的に用いられており、アドレス信号に応答
して１つ以上の出力ポートからデジタル・データを引き
出し、ラッチすることができるものである。ＳＲＡＭの
特定のデータ・セルをアドレスすると、例えば１００ミ
リボルト（ｍｖ）の差動データ信号が発生され、これを
他の回路で用いるためには、通常の論理レベルにまで増
幅しなければならない。これは、低レベルの差動データ
信号を増幅するために、データ・セル・コラムに結合さ
れているセンス増幅器を用いて、達成することができ
る。第１センス増幅器は、データ・セルからの１００ｍ
ｖの差動データ信号を４．５ボルト及び１．５ボルトの
中間差動信号に変換し、一方第２センス増幅器はこの中
間差動信号を０．０ボルト及び５．０ボルトの論理レベ
ルに変換する。
【０００３】従来技術のＳＲＡＭにおけるセンス増幅器
は、アクティブ時にかなりの量の電力を消費する。電力
消費は、多数のセンス増幅器が同時にアクティブとな
る、ワイド・ワード及びマルチ・ポートの応用では、受
け入れられない程高くなることがある。したがって、消
費電力を低減するために、デジタル・データをＳＲＡＭ
の出力ポートでラッチして、センシング及び増幅が完了
した後はセンス増幅器の消費電力を低下させている。セ
ンス増幅器は、リード・サイクルの約５０％そしてライ
ト・サイクルの１００％の電力が低下される。
は、アクティブ時にかなりの量の電力を消費する。電力
消費は、多数のセンス増幅器が同時にアクティブとな
る、ワイド・ワード及びマルチ・ポートの応用では、受
け入れられない程高くなることがある。したがって、消
費電力を低減するために、デジタル・データをＳＲＡＭ
の出力ポートでラッチして、センシング及び増幅が完了
した後はセンス増幅器の消費電力を低下させている。セ
ンス増幅器は、リード・サイクルの約５０％そしてライ
ト・サイクルの１００％の電力が低下される。
【０００４】
【発明が解決しようとする課題】従来のセンス増幅器の
設計には、電力低下に続くリード・サイクルが遅れを生
じるという問題があり、第１段のセンス増幅器の出力
が、第２段のセンス増幅器と互換性のない電圧レベルと
なってしまう。第１段のセンス増幅器の電力を低下する
と、その出力が、異なる比率で、正電源ＶＤＤに向かっ
て弱く駆動される。したがって、リード・サイクルの開
始時に、第２段のセンス増幅器の入力における中間差信
号の電圧レベルは、わからなくなってしまう。リード・
サイクル中に高レベル（４．５ボルト）になる中間信号
の駆動能力は小さく、低レベル（１．５ボルト）になる
中間信号よりも、定常状態への遷移に必要な時間が長く
なることになる。したがって、データ信号への遷移に、
プッシュ・アウト（ｐｕｓｈｏｕｔ）遅れを生じて、正
になる中間信号が、その開始位置（最悪の場合０．０ボ
ルト）には無関係に、定常状態の高レベル（４．５ボル
ト）に達するための時間を得るようにしている。最悪の
場合の立ち上がり時間を補償するために必要なプッシュ
・アウト遅れにより、ＳＲＡＭの動作速度が遅くなって
しまう。
設計には、電力低下に続くリード・サイクルが遅れを生
じるという問題があり、第１段のセンス増幅器の出力
が、第２段のセンス増幅器と互換性のない電圧レベルと
なってしまう。第１段のセンス増幅器の電力を低下する
と、その出力が、異なる比率で、正電源ＶＤＤに向かっ
て弱く駆動される。したがって、リード・サイクルの開
始時に、第２段のセンス増幅器の入力における中間差信
号の電圧レベルは、わからなくなってしまう。リード・
サイクル中に高レベル（４．５ボルト）になる中間信号
の駆動能力は小さく、低レベル（１．５ボルト）になる
中間信号よりも、定常状態への遷移に必要な時間が長く
なることになる。したがって、データ信号への遷移に、
プッシュ・アウト（ｐｕｓｈｏｕｔ）遅れを生じて、正
になる中間信号が、その開始位置（最悪の場合０．０ボ
ルト）には無関係に、定常状態の高レベル（４．５ボル
ト）に達するための時間を得るようにしている。最悪の
場合の立ち上がり時間を補償するために必要なプッシュ
・アウト遅れにより、ＳＲＡＭの動作速度が遅くなって
しまう。
【０００５】従来技術において、いくつかの種類のラッ
チング回路が用いられているが、各々固有の欠点を有し
ている。あるラッチング回路は、メモリ・セルから差デ
ータ信号が発生して所定時間の後、クロック信号によっ
て活性化されるクロス・カップル・ラッチ（ｃｒｏｓｓ
−ｃｏｕｐｌｅｄ ｌａｔｃｈ）である。このラッチン
グ回路は、クロック信号に対して非常に厳しいタイミン
グを要求する。ラッチが余りに早く活性化されると、ま
だデータが有効になっていない場合があり、不正確なデ
ータがラッチされてしまう。また、ラッチが余りに遅く
活性化されると、リード・アクセス時間が遅れ、このた
めＳＲＡＭの全体の性能が低下することになる。他のタ
イプのラッチング回路は、第２段センス増幅器による過
駆動（ｏｖｅｒ−ｄｒｉｖｅｎ）を必要としており、こ
の結果リード・アクセス時間に遅れが生じる。
チング回路が用いられているが、各々固有の欠点を有し
ている。あるラッチング回路は、メモリ・セルから差デ
ータ信号が発生して所定時間の後、クロック信号によっ
て活性化されるクロス・カップル・ラッチ（ｃｒｏｓｓ
−ｃｏｕｐｌｅｄ ｌａｔｃｈ）である。このラッチン
グ回路は、クロック信号に対して非常に厳しいタイミン
グを要求する。ラッチが余りに早く活性化されると、ま
だデータが有効になっていない場合があり、不正確なデ
ータがラッチされてしまう。また、ラッチが余りに遅く
活性化されると、リード・アクセス時間が遅れ、このた
めＳＲＡＭの全体の性能が低下することになる。他のタ
イプのラッチング回路は、第２段センス増幅器による過
駆動（ｏｖｅｒ−ｄｒｉｖｅｎ）を必要としており、こ
の結果リード・アクセス時間に遅れが生じる。
【０００６】したがって、電力低下後のリード性能を低
下させない第１センス増幅器を備えたＳＲＡＭ、及び非
常に厳しいタイミングでクロックによって活性化する必
要がない、または第２センス増幅器によって過駆動する
必要がなく、リード遅れを結果的に生じることのないラ
ッチング回路が、必要とされている。
下させない第１センス増幅器を備えたＳＲＡＭ、及び非
常に厳しいタイミングでクロックによって活性化する必
要がない、または第２センス増幅器によって過駆動する
必要がなく、リード遅れを結果的に生じることのないラ
ッチング回路が、必要とされている。
【０００７】
【課題を解決するための手段】簡潔に述べると、本発明
は、アドレス信号に応答して差データ信号を検出する、
メモリセルを備えている。増幅器は、差動データ信号を
受け取るように結合された第１及び第２入力と、第１及
び第２ノードに増幅した差動データ信号を供給する第１
及び第２出力とを備えている。第１増幅器は、イネーブ
ル入力に印加される第１クロック信号が第１状態である
間動作する。第１クロック信号の第２状態の間、第１及
び第２ノードにおいて増幅した差動データ信号を平衡電
圧レベルに駆動するための回路が、第１及び第２ノード
に結合されている。差動−シングル・エンド変換器は、
前記第１ノードに結合された第１入力、前記第２ノード
に結合された第２入力、及び前記メモリ回路のデジタル
出力信号を与える出力を、備えている。
は、アドレス信号に応答して差データ信号を検出する、
メモリセルを備えている。増幅器は、差動データ信号を
受け取るように結合された第１及び第２入力と、第１及
び第２ノードに増幅した差動データ信号を供給する第１
及び第２出力とを備えている。第１増幅器は、イネーブ
ル入力に印加される第１クロック信号が第１状態である
間動作する。第１クロック信号の第２状態の間、第１及
び第２ノードにおいて増幅した差動データ信号を平衡電
圧レベルに駆動するための回路が、第１及び第２ノード
に結合されている。差動−シングル・エンド変換器は、
前記第１ノードに結合された第１入力、前記第２ノード
に結合された第２入力、及び前記メモリ回路のデジタル
出力信号を与える出力を、備えている。
【０００８】別の観点では、本発明は、アドレス信号に
応答して差動データ信号を引き出すメモリ回路であり、
差動データ信号を受け取るために結合された第１および
第２入力、並びに第１および第２ノードにおいて増幅さ
れた差動データ信号を与える第１および第２出力を備え
ている。この第１増幅器は、イネーブル端子に印加され
る第１クロック信号が第１状態である間動作する。差動
−シングル・エンド変換器は、前記第１ノードに結合さ
れた第１入力、前記第２ノードに結合された第２入力、
および前記メモリ回路のデジタル出力信号を与える出力
を、備えている。前記第１クロック信号の第２状態に応
答して、前記デジタル・データ信号をラッチするため
に、前記差動−シングル・エンド変換器（ｄｉｆｆｅｒ
ｅｎｔｉａｌ−ｓｉｎｇｌｅ ｅｎｄｅｄ ｃｏｎｖｅ
ｒｔｅｒ）の出力にラッチング回路を結合してある。
応答して差動データ信号を引き出すメモリ回路であり、
差動データ信号を受け取るために結合された第１および
第２入力、並びに第１および第２ノードにおいて増幅さ
れた差動データ信号を与える第１および第２出力を備え
ている。この第１増幅器は、イネーブル端子に印加され
る第１クロック信号が第１状態である間動作する。差動
−シングル・エンド変換器は、前記第１ノードに結合さ
れた第１入力、前記第２ノードに結合された第２入力、
および前記メモリ回路のデジタル出力信号を与える出力
を、備えている。前記第１クロック信号の第２状態に応
答して、前記デジタル・データ信号をラッチするため
に、前記差動−シングル・エンド変換器（ｄｉｆｆｅｒ
ｅｎｔｉａｌ−ｓｉｎｇｌｅ ｅｎｄｅｄ ｃｏｎｖｅ
ｒｔｅｒ）の出力にラッチング回路を結合してある。
【０００９】
【実施例】従来の集積回路プロセスを用いた集積回路と
して製造するのに適したＳＲＡＭ１０を、唯一の図１に
示す。メモリ・セル１２は、１００ｍｖ離れた論理ゼロ
と論理１の、差データ信号ＤＡＴＡ及び反転ＤＡＴＡを
供給する。センス増幅器１４は、１００ｍｖの差のある
信号ＤＡＴＡ及び反転ＤＡＴＡを、ノード１６及び１８
において中間差信号（４．５及び１．５ボルト）に変換
する。センス増幅器２０は、この中間差信号を、出力２
２において０．０から５．０ボルトの論理ＤＡＴＡＯＵ
Ｔ信号に変換する。ラッチング回路２４は、センス増幅
器１４、２０の電力低下の際、クロック信号ＣＬＫ及び
反転ＣＬＫに応答してＤＡＴＡＯＵＴ信号をラッチす
る。クロック信号ＣＬＫ及び反転ＣＬＫは反対位相で動
作する。
して製造するのに適したＳＲＡＭ１０を、唯一の図１に
示す。メモリ・セル１２は、１００ｍｖ離れた論理ゼロ
と論理１の、差データ信号ＤＡＴＡ及び反転ＤＡＴＡを
供給する。センス増幅器１４は、１００ｍｖの差のある
信号ＤＡＴＡ及び反転ＤＡＴＡを、ノード１６及び１８
において中間差信号（４．５及び１．５ボルト）に変換
する。センス増幅器２０は、この中間差信号を、出力２
２において０．０から５．０ボルトの論理ＤＡＴＡＯＵ
Ｔ信号に変換する。ラッチング回路２４は、センス増幅
器１４、２０の電力低下の際、クロック信号ＣＬＫ及び
反転ＣＬＫに応答してＤＡＴＡＯＵＴ信号をラッチす
る。クロック信号ＣＬＫ及び反転ＣＬＫは反対位相で動
作する。
【００１０】リード・サイクルの開始時、アドレス信号
がメモリ・セル１２を活性化して、差信号ＤＡＴＡ及び
反転ＤＡＴＡを発生させる。ＤＡＴＡ信号は、センス増
幅器１４のトランジスタ３０、３２のゲートに印加さ
れ、一方反転ＤＡＴＡ信号は、トランジスタ３４、３６
のゲートに印加される。センス増幅器１４のイネーブル
入力に印加されたＣＬＫクロック信号は、リード・サイ
クルの開始時に高レベルとなり、トランジスタ３０〜３
６の電流源として動作するトランジスタ３８を活性化す
る。トランジスタ３８、５４、５６のソースは、グラウ
ンド・レベルＶＳＳとして動作する電源導体５８に、結
合されている。トランジスタ３４のドレインは、トラン
ジスタ４０のドレイン及びカレント・ミラーとして動作
するトランジスタ４０、４２のゲートに結合され、差信
号ＤＡＴＡ及び反転ＤＡＴＡが、ノード１６においてシ
ングルエンド信号に増幅されるようにしてある。同様
に、差信号ＤＡＴＡ及び反転ＤＡＴＡは、カレント・ミ
ラー・トランジスタ４６、４８によって、センス増幅器
１４の差信号をシングル・エンド信号に変換する変換器
の反対の入力に供給されるので、ノード１８においてシ
ングルエンド信号に増幅される。また、ＤＡＴＡおよび
反転ＤＡＴＡ信号は、センス増幅器１４の差動−シング
ル・エンド変換器の反対の入力に供給されるので、ノー
ド１６、１８における中間信号は、差動的に動作する。
がメモリ・セル１２を活性化して、差信号ＤＡＴＡ及び
反転ＤＡＴＡを発生させる。ＤＡＴＡ信号は、センス増
幅器１４のトランジスタ３０、３２のゲートに印加さ
れ、一方反転ＤＡＴＡ信号は、トランジスタ３４、３６
のゲートに印加される。センス増幅器１４のイネーブル
入力に印加されたＣＬＫクロック信号は、リード・サイ
クルの開始時に高レベルとなり、トランジスタ３０〜３
６の電流源として動作するトランジスタ３８を活性化す
る。トランジスタ３８、５４、５６のソースは、グラウ
ンド・レベルＶＳＳとして動作する電源導体５８に、結
合されている。トランジスタ３４のドレインは、トラン
ジスタ４０のドレイン及びカレント・ミラーとして動作
するトランジスタ４０、４２のゲートに結合され、差信
号ＤＡＴＡ及び反転ＤＡＴＡが、ノード１６においてシ
ングルエンド信号に増幅されるようにしてある。同様
に、差信号ＤＡＴＡ及び反転ＤＡＴＡは、カレント・ミ
ラー・トランジスタ４６、４８によって、センス増幅器
１４の差信号をシングル・エンド信号に変換する変換器
の反対の入力に供給されるので、ノード１８においてシ
ングルエンド信号に増幅される。また、ＤＡＴＡおよび
反転ＤＡＴＡ信号は、センス増幅器１４の差動−シング
ル・エンド変換器の反対の入力に供給されるので、ノー
ド１６、１８における中間信号は、差動的に動作する。
【００１１】例えば、メモリ・セル１２からの反転ＤＡ
ＴＡ信号より１００ｍｖ正方向のＤＡＴＡ信号について
考える。トランジスタ３０は、トランジスタ３４より多
くの電流を導通させ、トランジスタ３４、４０を流れる
同一電流が、トランジスタ４２によって鏡像化（ｍｉｒ
ｒｏｒ）される。トランジスタ３０はノード１６からの
電流を沈め（ｓｉｎｋ）、ノード１６における電位を
１．５ボルトに低下させる。同様に、トランジスタ３２
は、トランジスタ３６より多い電流を導通させ、トラン
ジスタ３２、４６を通る電流がトランジスタ４８によっ
て鏡像化される。トランジスタ３６はトランジスタ４８
が供給した電流全てを沈めることができないので、過剰
電流がノード１８の電位を４．５ボルトに上昇させるこ
とになる。
ＴＡ信号より１００ｍｖ正方向のＤＡＴＡ信号について
考える。トランジスタ３０は、トランジスタ３４より多
くの電流を導通させ、トランジスタ３４、４０を流れる
同一電流が、トランジスタ４２によって鏡像化（ｍｉｒ
ｒｏｒ）される。トランジスタ３０はノード１６からの
電流を沈め（ｓｉｎｋ）、ノード１６における電位を
１．５ボルトに低下させる。同様に、トランジスタ３２
は、トランジスタ３６より多い電流を導通させ、トラン
ジスタ３２、４６を通る電流がトランジスタ４８によっ
て鏡像化される。トランジスタ３６はトランジスタ４８
が供給した電流全てを沈めることができないので、過剰
電流がノード１８の電位を４．５ボルトに上昇させるこ
とになる。
【００１２】ノード１６、１８における中間差信号は、
センス増幅器２０のｐ−チャンネルトランジスタ５０、
５２を駆動するが、これらはカレント・ミラー・トラン
ジスタ５４、５６によって、出力２２においてＤＡＴＡ
ＯＵＴ論理信号（０．０ボルトまたは５．０ボルト）に
増幅される。ノード１６の電位が下がると、トランジス
タ５０をオンにし、ノード１８の電位が上がるとトラン
ジスタ５２をオンにする。トランジスタ５２を流れる電
流は、トランジスタ５４、５６によって、鏡像化され、
そして出力２２におけるＤＡＴＡＯＵＴ信号が、５．０
ボルトの論理１レベルに向かって上昇する。
センス増幅器２０のｐ−チャンネルトランジスタ５０、
５２を駆動するが、これらはカレント・ミラー・トラン
ジスタ５４、５６によって、出力２２においてＤＡＴＡ
ＯＵＴ論理信号（０．０ボルトまたは５．０ボルト）に
増幅される。ノード１６の電位が下がると、トランジス
タ５０をオンにし、ノード１８の電位が上がるとトラン
ジスタ５２をオンにする。トランジスタ５２を流れる電
流は、トランジスタ５４、５６によって、鏡像化され、
そして出力２２におけるＤＡＴＡＯＵＴ信号が、５．０
ボルトの論理１レベルに向かって上昇する。
【００１３】ＣＫＬクロック信号が高レベルで、反転Ｃ
ＬＫ信号が低レベルとなっているリードサイクルの間、
トランジスタ６０、６２で形成されたトランスミッショ
ン・ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）
は、それぞれトランジスタ６４及び６６、並びにトラン
ジスタ６８、７０によって形成された反転器周囲の帰還
路を絶ち、事実上ラッチング回路２４を回路から除去す
る。
ＬＫ信号が低レベルとなっているリードサイクルの間、
トランジスタ６０、６２で形成されたトランスミッショ
ン・ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）
は、それぞれトランジスタ６４及び６６、並びにトラン
ジスタ６８、７０によって形成された反転器周囲の帰還
路を絶ち、事実上ラッチング回路２４を回路から除去す
る。
【００１４】リードサイクルの終了時には、ＣＬＫクロ
ック信号が低レベルになり、電流源トランジスタ３８を
オフにし、これによってセンス増幅器１４をディゼーブ
ルする。同時に、トランジスタ６０、６２が低レベルの
ＣＬＫクロック信号及び高レベルの反転ＣＬＫクロック
信号によってイネーブルされ、反転トランジスタ６８〜
７０の出力と、反転トランジスタ６４〜６６の入力との
間の帰還路を完成させる。このように、ＤＡＴＡＯＵＴ
信号の論理レベルは、ラッチング回路２４において出力
を入力に結合された偶数個の直列反転器によって、出力
２２においてラッチされる。
ック信号が低レベルになり、電流源トランジスタ３８を
オフにし、これによってセンス増幅器１４をディゼーブ
ルする。同時に、トランジスタ６０、６２が低レベルの
ＣＬＫクロック信号及び高レベルの反転ＣＬＫクロック
信号によってイネーブルされ、反転トランジスタ６８〜
７０の出力と、反転トランジスタ６４〜６６の入力との
間の帰還路を完成させる。このように、ＤＡＴＡＯＵＴ
信号の論理レベルは、ラッチング回路２４において出力
を入力に結合された偶数個の直列反転器によって、出力
２２においてラッチされる。
【００１５】本発明の鍵となる特徴は、センス増幅器２
０においてｐ−チャンネル・トランジスタ５０、５２を
使用し、ノード１６、１８をオフ・リード（ｏｆｆ−ｒ
ｅａｄ）サイクルの間、トランジスタ７４、７６を介し
て、共通モードの論理高レベルに設定することである。
論理ゼロのＣＬＫクロック信号がトランジスタ７４、７
６をイネーブルして、ノード１６、１８を正電源電位Ｖ
ＤＤ、例えば５．０ボルトに、電源導体７８から引き上
げる。このようにして、中間差信号を、公知の平衡電圧
レベル（ＶＤＤのノード１６、１８）に設定し、この結
果ゼロ差信号を得る。センス増幅器２０による遅れは、
リード・サイクル開始時におけるノード１６、１８の電
圧レベルによって、部分的に決定される。センス増幅器
１４の電力を低下すると、ノード１６、１８はトランジ
スタ４２、４８によってＶＤＤレベルに向かってドリフ
トする傾向があるが、トランジスタ７４、７６をイネー
ブルすることにより、ノード１６、１８を非常に迅速に
ＶＤＤに駆動することができる。
０においてｐ−チャンネル・トランジスタ５０、５２を
使用し、ノード１６、１８をオフ・リード（ｏｆｆ−ｒ
ｅａｄ）サイクルの間、トランジスタ７４、７６を介し
て、共通モードの論理高レベルに設定することである。
論理ゼロのＣＬＫクロック信号がトランジスタ７４、７
６をイネーブルして、ノード１６、１８を正電源電位Ｖ
ＤＤ、例えば５．０ボルトに、電源導体７８から引き上
げる。このようにして、中間差信号を、公知の平衡電圧
レベル（ＶＤＤのノード１６、１８）に設定し、この結
果ゼロ差信号を得る。センス増幅器２０による遅れは、
リード・サイクル開始時におけるノード１６、１８の電
圧レベルによって、部分的に決定される。センス増幅器
１４の電力を低下すると、ノード１６、１８はトランジ
スタ４２、４８によってＶＤＤレベルに向かってドリフ
トする傾向があるが、トランジスタ７４、７６をイネー
ブルすることにより、ノード１６、１８を非常に迅速に
ＶＤＤに駆動することができる。
【００１６】従来技術では、リード・サイクル中高レベ
ル（４．５ボルト）になる中間信号は、第１センス増幅
器からの駆動能力がより低いので、低レベル（１．５ボ
ルト）になる中間信号よりも、定常状態への遷移に長い
時間が必要となる。トランジスタ３０、３６のようなＮ
ＭＯＳトランジスタは、トランジスタ４２、４８のよう
なＰＭＯＳトランジスタより、大きな利得及び駆動能力
を有する。
ル（４．５ボルト）になる中間信号は、第１センス増幅
器からの駆動能力がより低いので、低レベル（１．５ボ
ルト）になる中間信号よりも、定常状態への遷移に長い
時間が必要となる。トランジスタ３０、３６のようなＮ
ＭＯＳトランジスタは、トランジスタ４２、４８のよう
なＰＭＯＳトランジスタより、大きな利得及び駆動能力
を有する。
【００１７】本発明では、オフ・リードの間、中間差信
号を５．０ボルトに位置決めして、高レベルへの遷移に
必要な時間を短縮しているが、これは、高レベルになる
（４．５ボルト）及び低レベルになる（１．５ボルト）
中間信号は両方とも、より低い方向に進み、そして負に
向かう方向により高い駆動能力があるからである。更
に、中間信号が高レベル（４．５ボルト）に遷移するの
に必要な時間は、５．０ボルトから４．５ボルトに遷移
するのに必要な時間のみである。これによって、従来技
術に見られたプッシュ・アウト遅れの必要性を除去する
ことができる。低レベルになる中間信号の遅れも、より
大きな駆動能力のＮＭＯＳトランジスタ３０、３６によ
る、５．０ボルトから１．５ボルトへの遷移時間として
知られている。最悪の場合の上昇時間を補償するための
プッシュアウト遅れがないので、リード・サイクルを短
縮することができ、これによって、ＳＲＡＭ１０の動作
速度を高めることができる。更に、送信ゲート６０〜６
２がリードサイクル中ディゼーブルされているので、セ
ンス増幅器２０は、ＤＡＴＡＯＵＴ信号を適切な論理レ
ベルに駆動する時、反転トランジスタ６４〜６６、６８
〜７０の帰還を過駆動する必要がなくなる。
号を５．０ボルトに位置決めして、高レベルへの遷移に
必要な時間を短縮しているが、これは、高レベルになる
（４．５ボルト）及び低レベルになる（１．５ボルト）
中間信号は両方とも、より低い方向に進み、そして負に
向かう方向により高い駆動能力があるからである。更
に、中間信号が高レベル（４．５ボルト）に遷移するの
に必要な時間は、５．０ボルトから４．５ボルトに遷移
するのに必要な時間のみである。これによって、従来技
術に見られたプッシュ・アウト遅れの必要性を除去する
ことができる。低レベルになる中間信号の遅れも、より
大きな駆動能力のＮＭＯＳトランジスタ３０、３６によ
る、５．０ボルトから１．５ボルトへの遷移時間として
知られている。最悪の場合の上昇時間を補償するための
プッシュアウト遅れがないので、リード・サイクルを短
縮することができ、これによって、ＳＲＡＭ１０の動作
速度を高めることができる。更に、送信ゲート６０〜６
２がリードサイクル中ディゼーブルされているので、セ
ンス増幅器２０は、ＤＡＴＡＯＵＴ信号を適切な論理レ
ベルに駆動する時、反転トランジスタ６４〜６６、６８
〜７０の帰還を過駆動する必要がなくなる。
【００１８】本発明の具体的な実施例を示しかつ説明し
たが、この他の変更及び改善も当業者には思い浮かぶで
あろう。本発明はここに示した特定の形状に限られるも
のではなく、添付の特許請求の範囲が、本発明の精神及
び範囲を逸脱しない全ての変更を包含することを意図す
ることは、理解できよう。
たが、この他の変更及び改善も当業者には思い浮かぶで
あろう。本発明はここに示した特定の形状に限られるも
のではなく、添付の特許請求の範囲が、本発明の精神及
び範囲を逸脱しない全ての変更を包含することを意図す
ることは、理解できよう。
【図１】ＳＲＡＭのセンス増幅器とラッチング回路を示
す概略図。
す概略図。
１２ メモリセル １４ 増幅器 ７４，７６ トランジスタ ２０ 差動−シングル・エンド変換器 ２４ ラッチング回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・ダブリュー・ニコルス アメリカ合衆国アリゾナ州ギルバート、ノ ース・スィートウォーター・ベイ・ドライ ブ927 (72)発明者 ダグラス・ディー・スミス アメリカ合衆国アリゾナ州メサ、イース ト・ガーネット・サークル4646
Claims (3)
- 【請求項１】メモリ回路であって：アドレス信号に応答
して差動データ信号を引き出すメモリ・セル（１２）；
前記差動データ信号を受け取るように結合された第１及
び第２入力を有し、かつ増幅した差動データ信号を第１
及び第２ノードに供給する第１及び第２出力を有する増
幅器（１４）であって、イネーブル入力に印加された第
１クロック信号の第１状態の間動作する、前記第１増幅
器；前記第１及び第２ノードに結合され、前記第１クロ
ック信号の第２状態の間、前記増幅された差動データ信
号を、前記第１及び第２ノードにおいて平衡電圧レベル
に駆動する、回路手段（７４、７６）；および第１およ
び第２入力、並びに１つの出力を有し、前記第１入力は
前記第１ノードに結合されており、前記第２入力は前記
第２ノードに結合されており、前記出力は前記メモリ回
路のデジタル出力信号を供給する、差動−シングルエン
ド変換器（２０）；から成ることを特徴とするメモリ回
路。 - 【請求項２】アドレス信号に応答して、差動データ信号
を引き出すためのメモリ回路であって：前記差動データ
信号を受け取るように結合された第１及び第２入力を有
し、かつ増幅した差動データ信号を第１及び第２ノード
に供給する第１及び第２出力を有する増幅器（１４）で
あって、イネーブル入力に印加された第１クロック信号
の第１状態の間動作する、前記第１増幅器；第１および
第２入力、並びに１つの出力を有し、前記第１入力は前
記第１ノードに結合されており、前記第２入力は前記第
２ノードに結合されており、前記出力は前記メモリ回路
のデジタル出力信号を供給する、差動−シングル・エン
ド変換器（２０）；および前記差動−シングル・エンド
変換器の前記出力に結合され、前記第１クロック信号の
第２状態に応答して、前記デジタル・データ信号をラッ
チする、ラッチング回路（２４）；から成ることを特徴
とするメモリ回路。 - 【請求項３】請求項２記載のメモリ回路であって、更
に、前記第１及び第２ノードに結合され、前記第１クロ
ック信号の第２状態の間、前記増幅された差動データ信
号を、前記第１及び第２ノードにおいて平衡電圧レベル
に駆動する、回路手段（７４、７６）を備えていること
を特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US870074 | 1992-04-17 | ||
| US07/870,074 US5289415A (en) | 1992-04-17 | 1992-04-17 | Sense amplifier and latching circuit for an SRAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660672A true JPH0660672A (ja) | 1994-03-04 |
| JP3810807B2 JP3810807B2 (ja) | 2006-08-16 |
Family
ID=25354749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11121393A Expired - Lifetime JP3810807B2 (ja) | 1992-04-17 | 1993-04-15 | Ｓｒａｍ用センス増幅器およびラッチング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5289415A (ja) |
| JP (1) | JP3810807B2 (ja) |
| KR (1) | KR100303735B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701257B2 (en) | 2006-10-16 | 2010-04-20 | Samsung Electronics Co., Ltd. | Data receiver and semiconductor device including the data receiver |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
| US5420533A (en) * | 1993-12-28 | 1995-05-30 | Goldstar Electron Co., Ltd. | Pull-down circuit for wide voltage operation |
| DE69426977T2 (de) * | 1994-05-03 | 2001-07-19 | St Microelectronics Srl | Abfühlverstärker mit Hysteresis |
| US6385710B1 (en) * | 1996-02-23 | 2002-05-07 | Sun Microsystems, Inc. | Multiple-mode external cache subsystem |
| US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
| US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
| US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
| US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
| JP3730373B2 (ja) * | 1997-09-02 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
| US6295618B1 (en) | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| US6518798B2 (en) | 2001-06-07 | 2003-02-11 | Atmel Corporation | Sense amplifier with improved latching |
| US20050040856A1 (en) * | 2003-08-22 | 2005-02-24 | Ravindraraj Ramaraju | Domino circuitry compatible static latch |
| JP2007095254A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US7499342B2 (en) * | 2007-01-05 | 2009-03-03 | Freescale Semiconductor, Inc. | Dynamic module output device and method thereof |
| KR100880378B1 (ko) * | 2007-02-22 | 2009-01-23 | 삼성전자주식회사 | 트랜스미션 게이트 스위치, 그것을 이용하는 시스템 및그것의 데이터 입출력 방법 |
| US8588020B2 (en) | 2011-11-16 | 2013-11-19 | United Microelectronics Corporation | Sense amplifier and method for determining values of voltages on bit-line pair |
| US8908449B1 (en) | 2013-09-10 | 2014-12-09 | Freescale Semiconductor, Inc. | Master-slave flip-flop with reduced setup time |
| US20240184730A1 (en) * | 2022-12-01 | 2024-06-06 | Nxp Usa, Inc. | Eusb repeater for passing repeating mode packets between a differential bus and a single-ended bus |
Family Cites Families (7)
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|---|---|---|---|---|
| US4542483A (en) * | 1983-12-02 | 1985-09-17 | At&T Bell Laboratories | Dual stage sense amplifier for dynamic random access memory |
| US4750155A (en) * | 1985-09-19 | 1988-06-07 | Xilinx, Incorporated | 5-Transistor memory cell which can be reliably read and written |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| JP2837682B2 (ja) * | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
-
1992
- 1992-04-17 US US07/870,074 patent/US5289415A/en not_active Expired - Lifetime
-
1993
- 1993-04-07 KR KR1019930005760A patent/KR100303735B1/ko not_active IP Right Cessation
- 1993-04-15 JP JP11121393A patent/JP3810807B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701257B2 (en) | 2006-10-16 | 2010-04-20 | Samsung Electronics Co., Ltd. | Data receiver and semiconductor device including the data receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3810807B2 (ja) | 2006-08-16 |
| US5289415A (en) | 1994-02-22 |
| KR930022374A (ko) | 1993-11-24 |
| KR100303735B1 (ko) | 2001-11-22 |
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