KR930022374A - 메모리 회로 - Google Patents

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KR930022374A
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differential data
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피. 디마코 데입시
더블유. 니콜레스 제임스
디. 스미쓰 더글라스
Original Assignee
빈센트. 비. 인그라시아
모토로라 인코포레이티드
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Abstract

메모리 회로는 메모리 셀로부터의 로우 레벨 차동 데이타 신호를 완전한 논리 레벨로 증폭하기 위해 센스 증폭기를 사용한다. 제1센스 증폭기는 판독 사이클동안 로우 레벨 차동 데이타 신호를 제1 및 제2노드에 중간 자동 전압 레벨로 변환한다. 제2센스 증폭기는 중간 차동 전압 레벨을 완전한 논리 레벨로 변환한다. 제1 및 제2센스 증폭기는 센싱을 완료한후 전력이 저하된다. 제2센스 증폭기의 전력 상승 지연 시간을 감소시키기 위해, 회로는 센싱이 완료될 때 중간 차동 데이타 신호를 균형 전압 레벨로 구동하고, 그것에 의해 메모리회로의 동작 속도가 증가한다. 래치 회로는 판독 사이클의 종료에서 출력 논리 레벨을 래치하기 위해, 제1센스 증폭기의 전력 저하로 동기된다.

Description

메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 SRAM의 센스 증폭기 및 래치 회로를 예시한 개략도이다.

Claims (3)

  1. 어드레스 신호에 응답하여 차동 데이타 신호(a differential data signal)를 검색하는 메모리셀(12), 상기 차동 데이타 신호를 수신하기 위해 연결된 제1 및 제2입력과, 제1 및 제2노드에 증폭된 차동 데이타 신호를 제공하기 위해 연결된 제 1 및 제2출력을 가지며, 인에이블 입력에 인가된 제1클럭 신호의 제1상태동안 동작하는 증폭기(14), 상기 제1 및 제2노드에 연결되어, 상기 제1클럭신호의 제2상태동안 상기 증폭된 차동 데이타 신호를 상기 제1 및 제2노드에 균형 전압 레벨로 구동시키는 회로수단(74,76) 및 상기 제1노드에 연결되는 제1입력 및 상기 제2노드에 연결되는 제2입력과, 메모리 회로의 디지탈 출력 신호를 제공하는 출력을 갖는 차동 대 단일종단 변환기(a differential to single-ended converter; 20)를 포함하는 메모리 회로.
  2. 차동 데이타 신호를 수신하기 위해 연결된 제1및 제2입력과 , 제 1 및 제2노드에 증폭된 차동 데이타 신호를 제공하기 위해 연결된 제1 및 제2출력을 가지며, 인에이블 입력에 인가된 제1클럭 신호의 제1상태동안 동작하는 증폭기(14)2 상기 제1노드에 연결되는 제1입력 및 상기 제2노드에 연결되는 제2입력과, 메모리 회로의 디지탈 출력 신호를 제공하는 출력을 갖는 차동 대 단일종단 변환기(20), 및 상기 차동 대 단일종단 변환기의 상기 출력에 연결되고 상기 제1클럭 신호의 제2상태에 응답하여 상기 디지탈 데이타 신호를 래치하는 래치 수단(24)을 포함하는 어드레스 신호에 응답하여 차동 데이타 신호를 검색하는 메모리 회로.
  3. 차동 데이타 신호를 수신하기 위해 연결된 제1 및 제2입력과, 제1 및 제2노드에 증폭된 차동 데이타 신호를 제공하기 위해 연결된 제1 및 제2출력을 가지며, 인에이블 입력에 인가된 제1클럭 신호의 제1상태동안 동작하는 증폭기(14), 상기 제1 및 제2노드에 연결되어 상기 제1클럭 신호의 제2상태동안 상기 증폭된 차동 데이타 신호를 상기 제1 및 제2노드에 균형 전압 레벨로 구동시키는 회로수단(74,76), 상기 제1노드에 연결되는 제1입력, 상기 제2노드에 연결되는 제2입력 및, 메모리 회로의 디지탈 출력 회로를 제공하는 출력을 갖는 차동 대 단일종단 변환기(20) 및, 상기 차동 대 단일종단 변환기의 상기 출력에 연결되어 상기 제1클럭 신호의 제2상태에 응답해서 상기 디지탈 데이타 신호를 래치하는 래치수단(24)을 포함하는 어드레스 신호에 응답하여 차동 데이타 신호를 검색하는 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930005760A 1992-04-17 1993-04-07 메모리회로 KR100303735B1 (ko)

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