JP2004048757A - 高速動作のためのフリップフロップ - Google Patents
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- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
【課題】ＮＡＮＤゲートを使用しないので、クロック・ツー・出力遅延が減少し、高速動作が可能になるフリップフロップを提供する。
【解決手段】第１ノードと第２ノードとを具備し、クロック信号の状態によって前記第１ノードと前記第２ノードとを電源電圧にプリチャージするか、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードとに出力する感知増幅器と、前記第１ノードと前記第２ノードとに接続され、前記クロック信号の状態と前記差動出力信号とによって前記差動入力信号をそれぞれ検出してラッチするラッチ回路とを具備する。
【選択図】 図２
【解決手段】第１ノードと第２ノードとを具備し、クロック信号の状態によって前記第１ノードと前記第２ノードとを電源電圧にプリチャージするか、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードとに出力する感知増幅器と、前記第１ノードと前記第２ノードとに接続され、前記クロック信号の状態と前記差動出力信号とによって前記差動入力信号をそれぞれ検出してラッチするラッチ回路とを具備する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体チップ上に具現されるフリップフロップに係り、より詳しくはクロック・ツー・出力遅延を減少させて高速動作できるフリップフロップに関する。
【０００２】
【従来の技術】
図１は、一般的なＳＡＦＦの回路図を示す。図１を参照すれば、当業界で一般的に公知のＳＡＦＦ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ−ｂａｓｅｄ Ｆｌｉｐ−Ｆｌｏｐ）１００は、第１段に感知増幅器１０、第２段にＲ−Ｓラッチ２０を具備する。
【０００３】
クロック信号ＣＬＫがローである場合、感知増幅器１０のセットノード／Ｓとリセットノード／Ｒは電源電圧ＶＤＤにそれぞれプリチャージされる。
クロック信号ＣＬＫの上昇エッジで、感知増幅器１０は差動入力信号Ｄ、／Ｄを感知する。セットノード／Ｓとリセットノード／Ｒのうちいずれか１つのノードは単調に電源電圧ＶＤＤからロー（例えば、接地電圧）に遷移し、残りの１つのノードは電源電圧ＶＤＤを維持する。
【０００４】
Ｒ−Ｓラッチ２０は各遷移をキャプチャーし、クロック信号ＣＬＫの次の上昇エッジになるまでキャプチャーした状態を維持する。
セットノード／Ｓがローレベルの場合、出力信号Ｑは電源電圧ＶＤＤになり、出力信号／ＱはＮＡＮＤゲートを通じてローになる。リセットノード／Ｒがローレベルの場合、出力信号／Ｑは電源電圧ＶＤＤになり、出力信号ＱはＮＡＮＤゲートを通じてローになる。
【０００５】
【発明が解決しようとする課題】
したがって、出力信号Ｑ、／Ｑのうちいずれか１つは他の出力信号に比べて常に１つのＮＡＮＤゲートほど遅延する。ハイ・ツー・ロー遷移（ｈｉｇｈ−ｔｏ−ｌｏｗｔｒａｎｓｉｔｉｏｎｓ）の場合、クロック・ツー・出力遅延は３ゲート遅延である。ロー・ツー・ハイ遷移の場合、クロック・ツー・出力遅延は２ゲート遅延である。したがって、ハイ・ツー・ロー遷移は従来のＳＡＦＦの高速動作を制限する。
【０００６】
従って、本発明は、クロック・ツー・出力遅延を減少させて高速動作できるフリップフロップを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の望ましい一形態によるフリップフロップは、第１ノードと第２ノードとを具備し、クロック信号が第１状態にある場合、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記クロック信号が第２状態にある場合、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードに出力するための感知増幅器と、前記第１ノードと前記第２ノードとに接続され、前記クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出してラッチするためのラッチ回路とを具備することを特徴とする。
【０００８】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号及び前記クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号及び前記クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することを具体例とする。
【０００９】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端の間に接続され、ゲートが前記感知増幅器の第１ノードに接続される第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源の間に接続される直列に接続された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、前記電源電圧と前記第２出力端の間に接続され、ゲートが前記感知増幅器の第２ノードに接続される第２ＰＭＯＳトランジスタと、前記第２出力端と接地電源の間に接続される直列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備し、前記クロック信号は前記第１ＮＭＯＳトランジスタのゲート及び前記第３トランジスタのゲートに入力され、前記第２ＮＭＯＳトランジスタのゲートは前記第１ノードに接続され、前記第４ＮＭＯＳトランジスタのゲートは前記第２ノードに接続されることを他の具体例とする。
【００１０】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号に応答して前記第１出力端を前記電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１出力端の信号と前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することをさらに他の具体例とする。
【００１１】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端の間に接続され、ゲートが前記第２ノードに接続される第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源の間に接続され、ゲートが前記第１ノードに接続される第２ＰＭＯＳトランジスタと、前記電源電圧と前記第２出力端の間に接続され、ゲートが前記第１ノードに接続される第３ＰＭＯＳトランジスタと、前記第２出力端と前記接地電源の間に接続され、ゲートが前記第２ノードに接続される第４ＰＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備することをさらに他の具体例とする。
【００１２】
本発明の望ましい他の形態によるフリップフロップは、第１ノードと第２ノードとを具備し、第２クロック信号が第１状態にある時、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記第２クロック信号が第２状態にある時、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードとに出力するための感知増幅器と、前記第１ノードと前記第２ノードとに接続され、第１クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出し、ラッチするためのラッチ回路とを具備することを特徴とする。
【００１３】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号及び前記第１クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号及び前記第１クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することを具体例とする。
【００１４】
本発明の望ましいさらに他の形態によるフリップフロップは、入力対と出力対とを具備し、クロック信号が第１状態にある時、前記出力対を電源電圧にプリチャージし、前記クロック信号が第２状態にある時、前記入力対に入力される差動入力信号を受信して増幅し、差動出力信号を前記出力対に出力するための感知増幅器と、前記出力対に接続され、前記出力対の差動出力信号と前記クロック信号との状態によって前記感知増幅器の入力対に入力された差動入力信号を検出し、これらをそれぞれラッチするためのラッチ回路とを具備することを特徴とする。
【００１５】
本発明の望ましいさらに他の形態によるフリップフロップは、エバリュエーションモードで、第１入力端と第２入力端とに入力される差動入力信号を感知して増幅し、増幅の結果である差動出力信号をそれぞれ第１ノードと第２ノードに出力するための感知増幅器と、前記第１ノードと前記第２ノードとにそれぞれ接続され、前記エバリュエーションモードで、前記差動出力信号の状態によって前記差動入力信号を検出し、ラッチするためのラッチ回路とを具備することを特徴とする。
【００１６】
前記フリップフロップは、プリチャージモードで、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記プリチャージモードで前記ラッチ回路は、前記検出された差動入力信号を次のエバリュエーションモードになるまでラッチすることができる。
【００１７】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路を具備することを具体例とする。
【００１８】
前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端との間に接続され、ゲートが前記第１ノードに接続された第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源との間に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、前記電源電圧と前記第２出力端との間に接続され、ゲートが前記第２ノードに接続された第２ＰＭＯＳトランジスタと、前記第２出力端と前記接地電源との間に接続され、ゲートが前記第２ノードに接続された第２ＮＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータを具備することを他の具体例とする。
【００１９】
【発明の実施の形態】
以下、図面に基づき本発明の望ましい実施形態を説明する。各図に提示された同じ参照符号は同じ部材を示す。
【００２０】
図２は、本発明の第１実施形態によるＳＡＦＦの回路図を示す。図２を参照すれば、ＳＡＦＦ２００は感知増幅器２１０とＲ−Ｓラッチ２３０とを具備する。
【００２１】
感知増幅器２１０は多数のＭＯＳトランジスタ２０１ないし２２１を具備する。各ＰＭＯＳトランジスタ２０１、２０３は電源電圧ＶＤＤと第１ノードＮＤ５との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０１のゲートに入力される。ＰＭＯＳトランジスタ２０３のゲートは第２ノードＮＤ３に接続される。
各ＰＭＯＳトランジスタ２０５、２０７は電源電圧ＶＤＤと第２ノードＮＤ３との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０７のゲートに入力される。ＰＭＯＳトランジスタ２０５のゲートは第１ノードＮＤ５に接続される。
直列に接続されたＮＭＯＳトランジスタ２０９、２１７及びＮＭＯＳトランジスタ２１１は第１ノードＮＤ５と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２０９、２１１のゲートは第２ノードＮＤ３に接続される。ＮＭＯＳトランジスタ２１７のゲートに第１入力信号ＩＮ＿Ｈが入力される。
直列に接続されたＮＭＯＳトランジスタ２１５、２１９及びＮＭＯＳトランジスタ２１３は第２ノードＮＤ３と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２１３、２１５のゲートは第１ノードＮＤ５に接続される。ＮＭＯＳトランジスタ２１９のゲートに第２入力信号ＩＮ＿Ｌが入力される。第１入力信号ＩＮ＿Ｈと第２入力信号ＩＮ＿Ｌとは相補的な信号または差動信号である。
ＮＭＯＳトランジスタ２２１は第３ノードＮＤ１と接地電源ＶＳＳとの間に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ２２１のゲートに入力される。
【００２２】
Ｒ−Ｓラッチ２３０は多数のＭＯＳトランジスタ２３１ないし２４５と２つのインバータ２４７、２４９とを具備する。直列に接続された２つのＮＭＯＳトランジスタ２３１、２３３は第１出力端ＮＤ７と接地電源ＶＳＳの間に接続され、ＰＭＯＳトランジスタ２３５は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続される。
ＰＭＯＳトランジスタ２３５のゲートとＮＭＯＳトランジスタ２３１のゲートとは第１ノードＮＤ５にそれぞれ接続され、ＮＭＯＳトランジスタ２３３のゲートはクロック信号ＣＬＫを受信する。直列に接続された２つのＮＭＯＳトランジスタ２３１、２３３はＳＡＦＦ２００の下降遷移を強化する。
直列に接続された２つのＮＭＯＳトランジスタ２４１、２４３は第２出力端ＮＤ９と接地電源ＶＳＳの間に接続され、ＰＭＯＳトランジスタ２４５は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続される。
ＰＭＯＳトランジスタ２４５のゲートとＮＭＯＳトランジスタ２４１のゲートは第２ノードＮＤ３にそれぞれ接続され、ＮＭＯＳトランジスタ２４３のゲートはクロック信号ＣＬＫを受信する。直列に接続された２つのＮＭＯＳトランジスタ２４１、２４３はＳＡＦＦ２００の下降遷移を強化する。
インバータ２４７の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ２４９の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。第１出力信号ＯＵＴ＿Ｈは第１出力端ＮＤ７の信号であり、第２出力信号ＯＵＴ＿Ｌは第２出力端ＮＤ９の信号である。
第１出力信号ＯＵＴ＿Ｈと第２出力信号ＯＵＴ＿Ｌとは相補的な信号または差動信号である。各インバータ２４７、２４９は第１出力端ＮＤ７の信号と第２出力端ＮＤ９の信号とをそれぞれラッチする。
【００２３】
図２を参照してＳＡＦＦ２００の動作を説明すれば、次の通りである。感知増幅器２１０はクロック信号ＣＬＫが論理ローの区間の間、各ノードＮＤ３、ＮＤ５を電源電圧ＶＤＤレベルにプリチャージする。
これをプリチャージ段階という。そして、プリチャージ段階で各ＮＭＯＳトランジスタ２２１、２３３、２４３はオフされ、各ＰＭＯＳトランジスタ２３５、２４５は対応する各ノードＮＤ３、ＮＤ５の電圧に応答してオフにされる。
クロック信号ＣＬＫが論理ハイの区間の間、感知増幅器２１０は差動入力信号ＩＮ＿Ｌ、ＩＮ＿Ｈを受信して感知し、差動出力信号をＲ−Ｓラッチ２３０に出力する。これをエバリュエーション段階という。
【００２４】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであり、第２入力信号ＩＮ＿Ｌがローである場合の感知増幅器２１０の動作を説明すれば、次の通りである。各ＮＭＯＳトランジスタ２１７、２２１はターンオンされ、ＮＭＯＳトランジスタ２１９はオフにされるので、ＮＭＯＳトランジスタ２０９はターンオンされる。
したがって、第１ノードＮＤ５の電圧はトランジスタ２０９、２１７、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０５は第１ノードＮＤ５の電圧に応答してターンオンされるので、第２ノードＮＤ３の電圧は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ２３０のＰＭＯＳトランジスタ２３５はローレベルを有する第１ノードＮＤ５の電圧に応答してターンオンされ、ＮＭＯＳトランジスタ２３１はターンオフされるので、第１出力端ＮＤ７の電圧は電源電圧ＶＤＤレベルにプルアップされる。
また、ＰＭＯＳトランジスタ２４５はハイレベルを有する第２ノードＮＤ３の電圧に応答してターンオフされ、ＮＭＯＳトランジスタ２４１はターンオンされるので、第２出力端ＮＤ９の電圧は接地電源ＶＳＳレベルにプルダウンされる。したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ２４７、２４９によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイとなり、第２出力信号ＯＵＴ＿Ｌはローとなる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００２５】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであり、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０の第２ノードＮＤ３は電源電圧ＶＤＤからローレベルに遷移し、第１ノードＮＤ５は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ２３０の第１出力端ＮＤ７は各ＮＭＯＳトランジスタ２３１、２３３によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ２４５によって電源電圧ＶＤＤレベルにプルアップされる。したがって、第１出力信号ＯＵＴ＿Ｈはローであり、第２出力信号ＯＵＴ＿Ｌはハイである。
【００２６】
本発明によるＳＡＦＦ２００は、ＮＡＮＤゲートを使用しないので、ロック・ツー・出力遅延が減少する。さらに、直列に接続された２つのＮＭＯＳトランジスタ２３１と２３３、２４１と２４３によって下降遷移が強化される。よって、、図１のＳＡＦＦ１００より高速動作できる効果がある。
【００２７】
図３は、本発明の第２実施形態によるＳＡＦＦの回路図を示す。図３のＳＡＦＦ３００は第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とを使用することを除けば、図２のＳＡＦＦ２００と実質的に同一である。図３のＳＡＦＦ３００は感知増幅器２１０Ａ及びＲ−Ｓラッチ２３０’を具備する。
【００２８】
図３を簡単に説明すれば、次の通りである。第１クロック信号ＣＬＫ１が各ＮＭＯＳトランジスタ２３３、２４３のゲートに入力されることを除き、図３のＲ−Ｓラッチ２３０’の構成は図２のＲ−Ｓラッチ２３０の構成と同一である。
また、第２クロック信号ＣＬＫ２が各ＭＯＳトランジスタ２０１、２０７、２２１のゲートに入力されることを除き、図３の感知増幅器２１０Ａの構成は図２の感知増幅器２１０の構成と同一である。
そして、プリチャージ段階で、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２はローレベルを維持する。また、エバリュエーション段階で第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２はハイレベルを維持する。
【００２９】
図３のＳＡＦＦ３００が差動入力信号ＩＮ＿Ｈ、ＩＮ＿Ｌを感知して増幅し、前記差動入力信号を検出して差動出力信号ＯＵＴ＿Ｈ、ＯＵＴ＿Ｌを出力する動作は図２のＳＡＦＦ２００の動作と同一なので、これについての詳しい説明は省略する。
【００３０】
図４は、本発明の第３実施形態によるＳＡＦＦの回路図を示す。図４を参照すれば、ＳＡＦＦ４００は感知増幅器２１０Ｂ及びＲ−Ｓラッチ４３０を具備する。
【００３１】
感知増幅器２１０Ｂは多数のＭＯＳトランジスタ２０１ないし２２１を具備する。各ＰＭＯＳトランジスタ２０１、２０３は電源電圧ＶＤＤと第１ノードＮＤ５の間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０１のゲートに入力される。ＰＭＯＳトランジスタ２０３のゲートは第２ノードＮＤ３に接続される。
各ＰＭＯＳトランジスタ２０５、２０７は電源電圧ＶＤＤと第２ノードＮＤ３との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０７のゲートに入力される。ＰＭＯＳトランジスタ２０５のゲートは第１ノードＮＤ５に接続される。
直列に接続されたＮＭＯＳトランジスタ２０９、２１７及びＮＭＯＳトランジスタ２１１は第１ノードＮＤ５と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２０９、２１１のゲートは第２ノードＮＤ３に接続される。ＮＭＯＳトランジスタ２１７のゲートに第２入力信号ＩＮ＿Ｌが入力される。
直列に接続されたＮＭＯＳトランジスタ２１５、２１９及びＮＭＯＳトランジスタ２１３は第２ノードＮＤ３と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２１３、２１５のゲートは第１ノードＮＤ５に接続される。ＮＭＯＳトランジスタ２１９のゲートに第１入力信号ＩＮ＿Ｈが入力される。第１入力信号ＩＮ＿Ｈと第２入力信号ＩＮ＿Ｌとは相補的な信号または差動信号である。
ＮＭＯＳトランジスタ２２１は第３ノードＮＤ１と接地電源ＶＳＳとの間に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ２２１のゲートに入力される。
【００３２】
Ｒ−Ｓラッチ４３０は多数のＰＭＯＳトランジスタ４３１、４３３、４３５、４３７を具備する。ＰＭＯＳトランジスタ４３１は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続され、ＰＭＯＳトランジスタ４３１のゲートは第２ノードＮＤ３に接続される。ＰＭＯＳトランジスタ４３３は第１出力端ＮＤ７と接地電源ＶＳＳとの間に接続され、ＰＭＯＳトランジスタ４３３のゲートは第１ノードＮＤ５に接続される。
ＰＭＯＳトランジスタ４３５は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続され、ＰＭＯＳトランジスタ４３５のゲートは第１ノードＮＤ５に接続される。ＰＭＯＳトランジスタ４３７は第２出力端ＮＤ９と接地電源ＶＳＳとの間に接続され、ＰＭＯＳトランジスタ４３７のゲートは第２ノードＮＤ３に接続される。
インバータ４３９の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ４４１の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。インバータ４３９、４４１はラッチを構成する。
【００３３】
図４を参照してＳＡＦＦ４００の動作を簡単に説明すれば、次の通りである。プリチャージ段階で、各ノードＮＤ３、ＮＤ５は電源電圧ＶＤＤにプリチャージされる。
【００３４】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであって、第２入力信号ＩＮ＿Ｌがローである場合、各ＮＭＯＳトランジスタ２１９、２２１はターンオンされ、ＮＭＯＳトランジスタ２１７はオフされるので、ＮＭＯＳトランジスタ２１５はターンオンされる。
したがって、第２ノードＮＤ３の電圧はトランジスタ２１５、２１９、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０３は第２ノードＮＤ３の電圧に応答してターンオンされるので、第１ノードＮＤ５の電圧は電源電圧ＶＤＤを維持する。
ＰＭＯＳトランジスタ４３３、４３５はハイレベルを有する第１ノードＮＤ５の電圧に応答してオフされる。しかし、ＰＭＯＳトランジスタ４３１、４３７はローレベルを有する第２ノードＮＤ３の電圧に応答してターンオンされるので、第１出力端ＮＤ７は電源電圧ＶＤＤにプルアップされ、第２出力端ＮＤ９は接地電源ＶＳＳにプルダウンされる。
したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ４３９、４４１によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイになり、第２出力信号ＯＵＴ＿Ｌはローになる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００３５】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであって、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０Ｂの第２ノードＮＤ３は電源電圧ＶＤＤを維持し、第１ノードＮＤ５は電源電圧ＶＤＤからローレベルに遷移する。
すると、第１出力端ＮＤ７はＰＭＯＳトランジスタ４３３によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ４３５によって電源電圧ＶＤＤレベルにプルアップされる。
【００３６】
本発明によるＳＡＦＦ４００はＲ−Ｓラッチ４３０を４つのＰＭＯＳトランジスタで具現できるので、動作速度がより向上する。また、ＳＡＦＦ４００の全体的なレイアウト面積が狭くなる効果がある。
【００３７】
図５は、本発明の第４実施形態によるＳＡＦＦの回路図を示す。図５を参照すれば、ＳＡＦＦ５００は感知増幅器２１０及びＲ−Ｓラッチ５３０を具備する。図５の感知増幅器２１０の構造と動作は図２の感知増幅器２１０の構造及び動作と同一である。
【００３８】
Ｒ−Ｓラッチ５３０は多数のＭＯＳトランジスタ５３１ないし５４５及び２つのインバータ５４７、５４９を具備する。
ＰＭＯＳトランジスタ５３１は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続され、ＰＭＯＳトランジスタ５３１のゲートは第１ノードＮＤ５に接続される。直列に接続された２つのＮＭＯＳトランジスタ５３３、５３５は第１出力端ＮＤ７と接地電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５３３のゲートは第１ノードＮＤ５に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ５３５のゲートに入力される。
ＰＭＯＳトランジスタ５４１は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続され、ＰＭＯＳトランジスタ５４１のゲートは第２ノードＮＤ３に接続される。直列に接続された２つのＮＭＯＳトランジスタ５４３、５４５は第２出力端ＮＤ９と接地電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５４３のゲートは第２ノードＮＤ３に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ５４５のゲートに入力される。
インバータ５４７の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ５４９の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。
【００３９】
プリチャージ段階で、各ノードＮＤ３、ＮＤ５は電源電圧ＶＤＤにプリチャージされ、Ｒ−Ｓラッチ５３０の各ＮＭＯＳトランジスタ５３５、５４５はオフされる。
【００４０】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであって、第２入力信号ＩＮ＿Ｌがローである場合、第１ノードＮＤ５の電圧はトランジスタ２０９、２１７、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０５は第１ノードＮＤ５の電圧に応答してターンオンされるので、第２ノードＮＤ３の電圧は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ５３０のＰＭＯＳトランジスタ５３１はローレベルを有する第１ノードＮＤ５の電圧に応答してターンオンされ、ＮＭＯＳトランジスタ５３３はターンオフされるので、第１出力端ＮＤ７の電圧は電源電圧ＶＤＤレベルにプルアップされる。
また、ＰＭＯＳトランジスタ５４１はハイレベルを有する第２ノードＮＤ３の電圧に応答してターンオフされ、ＮＭＯＳトランジスタ５４３、５４５はターンオンされるので、第２出力端ＮＤ９の電圧は接地電源ＶＳＳレベルにプルダウンされる。
したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ５４７、５４９によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイになり、第２出力信号ＯＵＴ＿Ｌはローになる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００４１】
また、エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであって、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０の第２ノードＮＤ３は電源電圧ＶＤＤからローレベルに遷移し、第１ノードＮＤ５は電源電圧ＶＤＤを維持する。
すると、Ｒ−Ｓラッチ５３０の第１出力端ＮＤ７はＮＭＯＳトランジスタ５３３、５３５によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ５４１によって電源電圧ＶＤＤレベルにプルアップされる。したがって、第１出力信号ＯＵＴ＿Ｈはローであり、第２出力信号ＯＵＴ＿Ｌはハイである。
【００４２】
以上実施の形態を説明したが、これは例示に過ぎず、本技術分野の当業者ならばこれより種々な変形及び均等な他の実施の形態が可能であることを理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想により定められるべきである。
【００４３】
【発明の効果】
以上述べたように、本発明によるＳＡＦＦはＮＡＮＤゲートを使用しないので、クロック・ツー・出力遅延が減少する。従って、本発明によるＳＡＦＦは高速に動作できる長所がある。また、本発明によるＳＡＦＦのＲ−Ｓラッチは複数のＭＯＳトランジスタで具現できるので、全体的なレイアウト面積が狭まる効果がある。
【図面の簡単な説明】
【図１】一般的なＳＡＦＦの回路図である。
【図２】本発明の第１実施形態によるＳＡＦＦの回路図である。
【図３】本発明の第２実施形態によるＳＡＦＦの回路図である。
【図４】本発明の第３実施形態によるＳＡＦＦの回路図である。
【図５】本発明の第４実施形態によるＳＡＦＦの回路図である。
【符号の説明】
２００ ＳＡＦＦ
２１０ 感知増幅器
２３０ Ｒ−Ｓラッチ
ＮＤ３ 第２ノード
ＮＤ５ 第１ノード
【発明の属する技術分野】
本発明は半導体チップ上に具現されるフリップフロップに係り、より詳しくはクロック・ツー・出力遅延を減少させて高速動作できるフリップフロップに関する。
【０００２】
【従来の技術】
図１は、一般的なＳＡＦＦの回路図を示す。図１を参照すれば、当業界で一般的に公知のＳＡＦＦ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ−ｂａｓｅｄ Ｆｌｉｐ−Ｆｌｏｐ）１００は、第１段に感知増幅器１０、第２段にＲ−Ｓラッチ２０を具備する。
【０００３】
クロック信号ＣＬＫがローである場合、感知増幅器１０のセットノード／Ｓとリセットノード／Ｒは電源電圧ＶＤＤにそれぞれプリチャージされる。
クロック信号ＣＬＫの上昇エッジで、感知増幅器１０は差動入力信号Ｄ、／Ｄを感知する。セットノード／Ｓとリセットノード／Ｒのうちいずれか１つのノードは単調に電源電圧ＶＤＤからロー（例えば、接地電圧）に遷移し、残りの１つのノードは電源電圧ＶＤＤを維持する。
【０００４】
Ｒ−Ｓラッチ２０は各遷移をキャプチャーし、クロック信号ＣＬＫの次の上昇エッジになるまでキャプチャーした状態を維持する。
セットノード／Ｓがローレベルの場合、出力信号Ｑは電源電圧ＶＤＤになり、出力信号／ＱはＮＡＮＤゲートを通じてローになる。リセットノード／Ｒがローレベルの場合、出力信号／Ｑは電源電圧ＶＤＤになり、出力信号ＱはＮＡＮＤゲートを通じてローになる。
【０００５】
【発明が解決しようとする課題】
したがって、出力信号Ｑ、／Ｑのうちいずれか１つは他の出力信号に比べて常に１つのＮＡＮＤゲートほど遅延する。ハイ・ツー・ロー遷移（ｈｉｇｈ−ｔｏ−ｌｏｗｔｒａｎｓｉｔｉｏｎｓ）の場合、クロック・ツー・出力遅延は３ゲート遅延である。ロー・ツー・ハイ遷移の場合、クロック・ツー・出力遅延は２ゲート遅延である。したがって、ハイ・ツー・ロー遷移は従来のＳＡＦＦの高速動作を制限する。
【０００６】
従って、本発明は、クロック・ツー・出力遅延を減少させて高速動作できるフリップフロップを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の望ましい一形態によるフリップフロップは、第１ノードと第２ノードとを具備し、クロック信号が第１状態にある場合、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記クロック信号が第２状態にある場合、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードに出力するための感知増幅器と、前記第１ノードと前記第２ノードとに接続され、前記クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出してラッチするためのラッチ回路とを具備することを特徴とする。
【０００８】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号及び前記クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号及び前記クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することを具体例とする。
【０００９】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端の間に接続され、ゲートが前記感知増幅器の第１ノードに接続される第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源の間に接続される直列に接続された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、前記電源電圧と前記第２出力端の間に接続され、ゲートが前記感知増幅器の第２ノードに接続される第２ＰＭＯＳトランジスタと、前記第２出力端と接地電源の間に接続される直列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備し、前記クロック信号は前記第１ＮＭＯＳトランジスタのゲート及び前記第３トランジスタのゲートに入力され、前記第２ＮＭＯＳトランジスタのゲートは前記第１ノードに接続され、前記第４ＮＭＯＳトランジスタのゲートは前記第２ノードに接続されることを他の具体例とする。
【００１０】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号に応答して前記第１出力端を前記電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１出力端の信号と前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することをさらに他の具体例とする。
【００１１】
さらに前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端の間に接続され、ゲートが前記第２ノードに接続される第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源の間に接続され、ゲートが前記第１ノードに接続される第２ＰＭＯＳトランジスタと、前記電源電圧と前記第２出力端の間に接続され、ゲートが前記第１ノードに接続される第３ＰＭＯＳトランジスタと、前記第２出力端と前記接地電源の間に接続され、ゲートが前記第２ノードに接続される第４ＰＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備することをさらに他の具体例とする。
【００１２】
本発明の望ましい他の形態によるフリップフロップは、第１ノードと第２ノードとを具備し、第２クロック信号が第１状態にある時、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記第２クロック信号が第２状態にある時、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードとに出力するための感知増幅器と、前記第１ノードと前記第２ノードとに接続され、第１クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出し、ラッチするためのラッチ回路とを具備することを特徴とする。
【００１３】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号及び前記第１クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号及び前記第１クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することを具体例とする。
【００１４】
本発明の望ましいさらに他の形態によるフリップフロップは、入力対と出力対とを具備し、クロック信号が第１状態にある時、前記出力対を電源電圧にプリチャージし、前記クロック信号が第２状態にある時、前記入力対に入力される差動入力信号を受信して増幅し、差動出力信号を前記出力対に出力するための感知増幅器と、前記出力対に接続され、前記出力対の差動出力信号と前記クロック信号との状態によって前記感知増幅器の入力対に入力された差動入力信号を検出し、これらをそれぞれラッチするためのラッチ回路とを具備することを特徴とする。
【００１５】
本発明の望ましいさらに他の形態によるフリップフロップは、エバリュエーションモードで、第１入力端と第２入力端とに入力される差動入力信号を感知して増幅し、増幅の結果である差動出力信号をそれぞれ第１ノードと第２ノードに出力するための感知増幅器と、前記第１ノードと前記第２ノードとにそれぞれ接続され、前記エバリュエーションモードで、前記差動出力信号の状態によって前記差動入力信号を検出し、ラッチするためのラッチ回路とを具備することを特徴とする。
【００１６】
前記フリップフロップは、プリチャージモードで、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記プリチャージモードで前記ラッチ回路は、前記検出された差動入力信号を次のエバリュエーションモードになるまでラッチすることができる。
【００１７】
前記ラッチ回路は、第１出力端と、第２出力端と、前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路を具備することを具体例とする。
【００１８】
前記ラッチ回路は、第１出力端と、第２出力端と、前記電源電圧と前記第１出力端との間に接続され、ゲートが前記第１ノードに接続された第１ＰＭＯＳトランジスタと、前記第１出力端と接地電源との間に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、前記電源電圧と前記第２出力端との間に接続され、ゲートが前記第２ノードに接続された第２ＰＭＯＳトランジスタと、前記第２出力端と前記接地電源との間に接続され、ゲートが前記第２ノードに接続された第２ＮＭＯＳトランジスタと、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータを具備することを他の具体例とする。
【００１９】
【発明の実施の形態】
以下、図面に基づき本発明の望ましい実施形態を説明する。各図に提示された同じ参照符号は同じ部材を示す。
【００２０】
図２は、本発明の第１実施形態によるＳＡＦＦの回路図を示す。図２を参照すれば、ＳＡＦＦ２００は感知増幅器２１０とＲ−Ｓラッチ２３０とを具備する。
【００２１】
感知増幅器２１０は多数のＭＯＳトランジスタ２０１ないし２２１を具備する。各ＰＭＯＳトランジスタ２０１、２０３は電源電圧ＶＤＤと第１ノードＮＤ５との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０１のゲートに入力される。ＰＭＯＳトランジスタ２０３のゲートは第２ノードＮＤ３に接続される。
各ＰＭＯＳトランジスタ２０５、２０７は電源電圧ＶＤＤと第２ノードＮＤ３との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０７のゲートに入力される。ＰＭＯＳトランジスタ２０５のゲートは第１ノードＮＤ５に接続される。
直列に接続されたＮＭＯＳトランジスタ２０９、２１７及びＮＭＯＳトランジスタ２１１は第１ノードＮＤ５と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２０９、２１１のゲートは第２ノードＮＤ３に接続される。ＮＭＯＳトランジスタ２１７のゲートに第１入力信号ＩＮ＿Ｈが入力される。
直列に接続されたＮＭＯＳトランジスタ２１５、２１９及びＮＭＯＳトランジスタ２１３は第２ノードＮＤ３と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２１３、２１５のゲートは第１ノードＮＤ５に接続される。ＮＭＯＳトランジスタ２１９のゲートに第２入力信号ＩＮ＿Ｌが入力される。第１入力信号ＩＮ＿Ｈと第２入力信号ＩＮ＿Ｌとは相補的な信号または差動信号である。
ＮＭＯＳトランジスタ２２１は第３ノードＮＤ１と接地電源ＶＳＳとの間に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ２２１のゲートに入力される。
【００２２】
Ｒ−Ｓラッチ２３０は多数のＭＯＳトランジスタ２３１ないし２４５と２つのインバータ２４７、２４９とを具備する。直列に接続された２つのＮＭＯＳトランジスタ２３１、２３３は第１出力端ＮＤ７と接地電源ＶＳＳの間に接続され、ＰＭＯＳトランジスタ２３５は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続される。
ＰＭＯＳトランジスタ２３５のゲートとＮＭＯＳトランジスタ２３１のゲートとは第１ノードＮＤ５にそれぞれ接続され、ＮＭＯＳトランジスタ２３３のゲートはクロック信号ＣＬＫを受信する。直列に接続された２つのＮＭＯＳトランジスタ２３１、２３３はＳＡＦＦ２００の下降遷移を強化する。
直列に接続された２つのＮＭＯＳトランジスタ２４１、２４３は第２出力端ＮＤ９と接地電源ＶＳＳの間に接続され、ＰＭＯＳトランジスタ２４５は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続される。
ＰＭＯＳトランジスタ２４５のゲートとＮＭＯＳトランジスタ２４１のゲートは第２ノードＮＤ３にそれぞれ接続され、ＮＭＯＳトランジスタ２４３のゲートはクロック信号ＣＬＫを受信する。直列に接続された２つのＮＭＯＳトランジスタ２４１、２４３はＳＡＦＦ２００の下降遷移を強化する。
インバータ２４７の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ２４９の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。第１出力信号ＯＵＴ＿Ｈは第１出力端ＮＤ７の信号であり、第２出力信号ＯＵＴ＿Ｌは第２出力端ＮＤ９の信号である。
第１出力信号ＯＵＴ＿Ｈと第２出力信号ＯＵＴ＿Ｌとは相補的な信号または差動信号である。各インバータ２４７、２４９は第１出力端ＮＤ７の信号と第２出力端ＮＤ９の信号とをそれぞれラッチする。
【００２３】
図２を参照してＳＡＦＦ２００の動作を説明すれば、次の通りである。感知増幅器２１０はクロック信号ＣＬＫが論理ローの区間の間、各ノードＮＤ３、ＮＤ５を電源電圧ＶＤＤレベルにプリチャージする。
これをプリチャージ段階という。そして、プリチャージ段階で各ＮＭＯＳトランジスタ２２１、２３３、２４３はオフされ、各ＰＭＯＳトランジスタ２３５、２４５は対応する各ノードＮＤ３、ＮＤ５の電圧に応答してオフにされる。
クロック信号ＣＬＫが論理ハイの区間の間、感知増幅器２１０は差動入力信号ＩＮ＿Ｌ、ＩＮ＿Ｈを受信して感知し、差動出力信号をＲ−Ｓラッチ２３０に出力する。これをエバリュエーション段階という。
【００２４】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであり、第２入力信号ＩＮ＿Ｌがローである場合の感知増幅器２１０の動作を説明すれば、次の通りである。各ＮＭＯＳトランジスタ２１７、２２１はターンオンされ、ＮＭＯＳトランジスタ２１９はオフにされるので、ＮＭＯＳトランジスタ２０９はターンオンされる。
したがって、第１ノードＮＤ５の電圧はトランジスタ２０９、２１７、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０５は第１ノードＮＤ５の電圧に応答してターンオンされるので、第２ノードＮＤ３の電圧は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ２３０のＰＭＯＳトランジスタ２３５はローレベルを有する第１ノードＮＤ５の電圧に応答してターンオンされ、ＮＭＯＳトランジスタ２３１はターンオフされるので、第１出力端ＮＤ７の電圧は電源電圧ＶＤＤレベルにプルアップされる。
また、ＰＭＯＳトランジスタ２４５はハイレベルを有する第２ノードＮＤ３の電圧に応答してターンオフされ、ＮＭＯＳトランジスタ２４１はターンオンされるので、第２出力端ＮＤ９の電圧は接地電源ＶＳＳレベルにプルダウンされる。したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ２４７、２４９によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイとなり、第２出力信号ＯＵＴ＿Ｌはローとなる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００２５】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであり、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０の第２ノードＮＤ３は電源電圧ＶＤＤからローレベルに遷移し、第１ノードＮＤ５は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ２３０の第１出力端ＮＤ７は各ＮＭＯＳトランジスタ２３１、２３３によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ２４５によって電源電圧ＶＤＤレベルにプルアップされる。したがって、第１出力信号ＯＵＴ＿Ｈはローであり、第２出力信号ＯＵＴ＿Ｌはハイである。
【００２６】
本発明によるＳＡＦＦ２００は、ＮＡＮＤゲートを使用しないので、ロック・ツー・出力遅延が減少する。さらに、直列に接続された２つのＮＭＯＳトランジスタ２３１と２３３、２４１と２４３によって下降遷移が強化される。よって、、図１のＳＡＦＦ１００より高速動作できる効果がある。
【００２７】
図３は、本発明の第２実施形態によるＳＡＦＦの回路図を示す。図３のＳＡＦＦ３００は第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とを使用することを除けば、図２のＳＡＦＦ２００と実質的に同一である。図３のＳＡＦＦ３００は感知増幅器２１０Ａ及びＲ−Ｓラッチ２３０’を具備する。
【００２８】
図３を簡単に説明すれば、次の通りである。第１クロック信号ＣＬＫ１が各ＮＭＯＳトランジスタ２３３、２４３のゲートに入力されることを除き、図３のＲ−Ｓラッチ２３０’の構成は図２のＲ−Ｓラッチ２３０の構成と同一である。
また、第２クロック信号ＣＬＫ２が各ＭＯＳトランジスタ２０１、２０７、２２１のゲートに入力されることを除き、図３の感知増幅器２１０Ａの構成は図２の感知増幅器２１０の構成と同一である。
そして、プリチャージ段階で、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２はローレベルを維持する。また、エバリュエーション段階で第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２はハイレベルを維持する。
【００２９】
図３のＳＡＦＦ３００が差動入力信号ＩＮ＿Ｈ、ＩＮ＿Ｌを感知して増幅し、前記差動入力信号を検出して差動出力信号ＯＵＴ＿Ｈ、ＯＵＴ＿Ｌを出力する動作は図２のＳＡＦＦ２００の動作と同一なので、これについての詳しい説明は省略する。
【００３０】
図４は、本発明の第３実施形態によるＳＡＦＦの回路図を示す。図４を参照すれば、ＳＡＦＦ４００は感知増幅器２１０Ｂ及びＲ−Ｓラッチ４３０を具備する。
【００３１】
感知増幅器２１０Ｂは多数のＭＯＳトランジスタ２０１ないし２２１を具備する。各ＰＭＯＳトランジスタ２０１、２０３は電源電圧ＶＤＤと第１ノードＮＤ５の間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０１のゲートに入力される。ＰＭＯＳトランジスタ２０３のゲートは第２ノードＮＤ３に接続される。
各ＰＭＯＳトランジスタ２０５、２０７は電源電圧ＶＤＤと第２ノードＮＤ３との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ２０７のゲートに入力される。ＰＭＯＳトランジスタ２０５のゲートは第１ノードＮＤ５に接続される。
直列に接続されたＮＭＯＳトランジスタ２０９、２１７及びＮＭＯＳトランジスタ２１１は第１ノードＮＤ５と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２０９、２１１のゲートは第２ノードＮＤ３に接続される。ＮＭＯＳトランジスタ２１７のゲートに第２入力信号ＩＮ＿Ｌが入力される。
直列に接続されたＮＭＯＳトランジスタ２１５、２１９及びＮＭＯＳトランジスタ２１３は第２ノードＮＤ３と第３ノードＮＤ１との間にそれぞれ接続され、各ＮＭＯＳトランジスタ２１３、２１５のゲートは第１ノードＮＤ５に接続される。ＮＭＯＳトランジスタ２１９のゲートに第１入力信号ＩＮ＿Ｈが入力される。第１入力信号ＩＮ＿Ｈと第２入力信号ＩＮ＿Ｌとは相補的な信号または差動信号である。
ＮＭＯＳトランジスタ２２１は第３ノードＮＤ１と接地電源ＶＳＳとの間に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ２２１のゲートに入力される。
【００３２】
Ｒ−Ｓラッチ４３０は多数のＰＭＯＳトランジスタ４３１、４３３、４３５、４３７を具備する。ＰＭＯＳトランジスタ４３１は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続され、ＰＭＯＳトランジスタ４３１のゲートは第２ノードＮＤ３に接続される。ＰＭＯＳトランジスタ４３３は第１出力端ＮＤ７と接地電源ＶＳＳとの間に接続され、ＰＭＯＳトランジスタ４３３のゲートは第１ノードＮＤ５に接続される。
ＰＭＯＳトランジスタ４３５は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続され、ＰＭＯＳトランジスタ４３５のゲートは第１ノードＮＤ５に接続される。ＰＭＯＳトランジスタ４３７は第２出力端ＮＤ９と接地電源ＶＳＳとの間に接続され、ＰＭＯＳトランジスタ４３７のゲートは第２ノードＮＤ３に接続される。
インバータ４３９の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ４４１の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。インバータ４３９、４４１はラッチを構成する。
【００３３】
図４を参照してＳＡＦＦ４００の動作を簡単に説明すれば、次の通りである。プリチャージ段階で、各ノードＮＤ３、ＮＤ５は電源電圧ＶＤＤにプリチャージされる。
【００３４】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであって、第２入力信号ＩＮ＿Ｌがローである場合、各ＮＭＯＳトランジスタ２１９、２２１はターンオンされ、ＮＭＯＳトランジスタ２１７はオフされるので、ＮＭＯＳトランジスタ２１５はターンオンされる。
したがって、第２ノードＮＤ３の電圧はトランジスタ２１５、２１９、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０３は第２ノードＮＤ３の電圧に応答してターンオンされるので、第１ノードＮＤ５の電圧は電源電圧ＶＤＤを維持する。
ＰＭＯＳトランジスタ４３３、４３５はハイレベルを有する第１ノードＮＤ５の電圧に応答してオフされる。しかし、ＰＭＯＳトランジスタ４３１、４３７はローレベルを有する第２ノードＮＤ３の電圧に応答してターンオンされるので、第１出力端ＮＤ７は電源電圧ＶＤＤにプルアップされ、第２出力端ＮＤ９は接地電源ＶＳＳにプルダウンされる。
したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ４３９、４４１によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイになり、第２出力信号ＯＵＴ＿Ｌはローになる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００３５】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであって、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０Ｂの第２ノードＮＤ３は電源電圧ＶＤＤを維持し、第１ノードＮＤ５は電源電圧ＶＤＤからローレベルに遷移する。
すると、第１出力端ＮＤ７はＰＭＯＳトランジスタ４３３によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ４３５によって電源電圧ＶＤＤレベルにプルアップされる。
【００３６】
本発明によるＳＡＦＦ４００はＲ−Ｓラッチ４３０を４つのＰＭＯＳトランジスタで具現できるので、動作速度がより向上する。また、ＳＡＦＦ４００の全体的なレイアウト面積が狭くなる効果がある。
【００３７】
図５は、本発明の第４実施形態によるＳＡＦＦの回路図を示す。図５を参照すれば、ＳＡＦＦ５００は感知増幅器２１０及びＲ−Ｓラッチ５３０を具備する。図５の感知増幅器２１０の構造と動作は図２の感知増幅器２１０の構造及び動作と同一である。
【００３８】
Ｒ−Ｓラッチ５３０は多数のＭＯＳトランジスタ５３１ないし５４５及び２つのインバータ５４７、５４９を具備する。
ＰＭＯＳトランジスタ５３１は電源電圧ＶＤＤと第１出力端ＮＤ７との間に接続され、ＰＭＯＳトランジスタ５３１のゲートは第１ノードＮＤ５に接続される。直列に接続された２つのＮＭＯＳトランジスタ５３３、５３５は第１出力端ＮＤ７と接地電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５３３のゲートは第１ノードＮＤ５に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ５３５のゲートに入力される。
ＰＭＯＳトランジスタ５４１は電源電圧ＶＤＤと第２出力端ＮＤ９との間に接続され、ＰＭＯＳトランジスタ５４１のゲートは第２ノードＮＤ３に接続される。直列に接続された２つのＮＭＯＳトランジスタ５４３、５４５は第２出力端ＮＤ９と接地電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５４３のゲートは第２ノードＮＤ３に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ５４５のゲートに入力される。
インバータ５４７の入力端と出力端とは第１出力端ＮＤ７と第２出力端ＮＤ９とにそれぞれ接続され、インバータ５４９の入力端と出力端とは第２出力端ＮＤ９と第１出力端ＮＤ７とにそれぞれ接続される。
【００３９】
プリチャージ段階で、各ノードＮＤ３、ＮＤ５は電源電圧ＶＤＤにプリチャージされ、Ｒ−Ｓラッチ５３０の各ＮＭＯＳトランジスタ５３５、５４５はオフされる。
【００４０】
エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがハイであって、第２入力信号ＩＮ＿Ｌがローである場合、第１ノードＮＤ５の電圧はトランジスタ２０９、２１７、２２１を通じてローレベルにプルダウンされる。この場合、ＰＭＯＳトランジスタ２０５は第１ノードＮＤ５の電圧に応答してターンオンされるので、第２ノードＮＤ３の電圧は電源電圧ＶＤＤを維持する。
Ｒ−Ｓラッチ５３０のＰＭＯＳトランジスタ５３１はローレベルを有する第１ノードＮＤ５の電圧に応答してターンオンされ、ＮＭＯＳトランジスタ５３３はターンオフされるので、第１出力端ＮＤ７の電圧は電源電圧ＶＤＤレベルにプルアップされる。
また、ＰＭＯＳトランジスタ５４１はハイレベルを有する第２ノードＮＤ３の電圧に応答してターンオフされ、ＮＭＯＳトランジスタ５４３、５４５はターンオンされるので、第２出力端ＮＤ９の電圧は接地電源ＶＳＳレベルにプルダウンされる。
したがって、各出力端ＮＤ７、ＮＤ９の電圧は各インバータ５４７、５４９によってラッチされるので、第１出力信号ＯＵＴ＿Ｈはハイになり、第２出力信号ＯＵＴ＿Ｌはローになる。各出力端ＮＤ７、ＮＤ９の電圧は次のエバリュエーション段階になるまで維持される。
【００４１】
また、エバリュエーション段階で、第１入力信号ＩＮ＿Ｈがローであって、第２入力信号ＩＮ＿Ｌがハイである場合、感知増幅器２１０の第２ノードＮＤ３は電源電圧ＶＤＤからローレベルに遷移し、第１ノードＮＤ５は電源電圧ＶＤＤを維持する。
すると、Ｒ−Ｓラッチ５３０の第１出力端ＮＤ７はＮＭＯＳトランジスタ５３３、５３５によって接地電源ＶＳＳレベルにプルダウンされ、第２出力端ＮＤ９はＰＭＯＳトランジスタ５４１によって電源電圧ＶＤＤレベルにプルアップされる。したがって、第１出力信号ＯＵＴ＿Ｈはローであり、第２出力信号ＯＵＴ＿Ｌはハイである。
【００４２】
以上実施の形態を説明したが、これは例示に過ぎず、本技術分野の当業者ならばこれより種々な変形及び均等な他の実施の形態が可能であることを理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想により定められるべきである。
【００４３】
【発明の効果】
以上述べたように、本発明によるＳＡＦＦはＮＡＮＤゲートを使用しないので、クロック・ツー・出力遅延が減少する。従って、本発明によるＳＡＦＦは高速に動作できる長所がある。また、本発明によるＳＡＦＦのＲ−Ｓラッチは複数のＭＯＳトランジスタで具現できるので、全体的なレイアウト面積が狭まる効果がある。
【図面の簡単な説明】
【図１】一般的なＳＡＦＦの回路図である。
【図２】本発明の第１実施形態によるＳＡＦＦの回路図である。
【図３】本発明の第２実施形態によるＳＡＦＦの回路図である。
【図４】本発明の第３実施形態によるＳＡＦＦの回路図である。
【図５】本発明の第４実施形態によるＳＡＦＦの回路図である。
【符号の説明】
２００ ＳＡＦＦ
２１０ 感知増幅器
２３０ Ｒ−Ｓラッチ
ＮＤ３ 第２ノード
ＮＤ５ 第１ノード
Claims (12)
- 第１ノードと第２ノードとを具備し、クロック信号が第１状態にある場合、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記クロック信号が第２状態にある場合、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードに出力するための感知増幅器と、
前記第１ノードと前記第２ノードとに接続され、前記クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出してラッチするためのラッチ回路と、を具備することを特徴とするフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、
前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、
前記第１ノードの信号及び前記クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、
前記第２ノードの信号及び前記クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、
前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路と、を具備することを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記電源電圧と前記第１出力端の間に接続され、ゲートが前記感知増幅器の第１ノードに接続される第１ＰＭＯＳトランジスタと、
前記第１出力端と接地電源の間に接続される直列に接続された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記電源電圧と前記第２出力端の間に接続され、ゲートが前記感知増幅器の第２ノードに接続される第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電源の間に接続される直列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、
入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備し、
前記クロック信号は前記第１ＮＭＯＳトランジスタのゲート及び前記第３トランジスタのゲートに入力され、前記第２ＮＭＯＳトランジスタのゲートは前記第１ノードに接続され、前記第４ＮＭＯＳトランジスタのゲートは前記第２ノードに接続されることを特徴とする請求項１に記載のデータラッチ回路。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、
前記第２ノードの信号に応答して前記第１出力端を前記電源電圧にプルアップするための第１プルアップ回路と、
前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、
前記第１ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、
前記第１出力端の信号と前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路と、を具備することを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記電源電圧と前記第１出力端の間に接続され、ゲートが前記第２ノードに接続される第１ＰＭＯＳトランジスタと、
前記第１出力端と接地電源の間に接続され、ゲートが前記第１ノードに接続される第２ＰＭＯＳトランジスタと、
前記電源電圧と前記第２出力端の間に接続され、ゲートが前記第１ノードに接続される第３ＰＭＯＳトランジスタと、
前記第２出力端と前記接地電源の間に接続され、ゲートが前記第２ノードに接続される第４ＰＭＯＳトランジスタと、
入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、
入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータと、を具備することを特徴とする請求項１に記載のフリップフロップ。 - 第１ノードと第２ノードとを具備し、第２クロック信号が第１状態にある時、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、前記第２クロック信号が第２状態にある時、差動入力信号を受信して増幅し、差動出力信号を前記第１ノードと前記第２ノードとに出力するための感知増幅器と、
前記第１ノードと前記第２ノードとに接続され、第１クロック信号の状態と前記差動出力信号によって前記差動入力信号をそれぞれ検出し、ラッチするためのラッチ回路と、を具備することを特徴とするフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、
前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、
前記第１ノードの信号及び前記第１クロック信号の状態に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、
前記第２ノードの信号及び前記第１クロック信号の状態に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、
前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路と、を具備することを特徴とする請求項６に記載のフリップフロップ。 - 入力対と出力対とを具備し、クロック信号が第１状態にある時、前記出力対を電源電圧にプリチャージし、前記クロック信号が第２状態にある時、前記入力対に入力される差動入力信号を受信して増幅し、差動出力信号を前記出力対に出力するための感知増幅器と、
前記出力対に接続され、前記出力対の差動出力信号と前記クロック信号の状態によって前記感知増幅器の入力対に入力された差動入力信号を検出し、これらをそれぞれラッチするためのラッチ回路と、を具備することを特徴とするフリップフロップ。 - エバリュエーションモードで、第１入力端と第２入力端とに入力される差動入力信号を感知して増幅し、増幅の結果である差動出力信号をそれぞれ第１ノードと第２ノードに出力するための感知増幅器と、
前記第１ノードと前記第２ノードとにそれぞれ接続され、前記エバリュエーションモードで、前記差動出力信号の状態によって前記差動入力信号を検出し、ラッチするためのラッチ回路と、を具備することを特徴とするフリップフロップ。 - プリチャージモードで、前記第１ノードと前記第２ノードとを電源電圧にプリチャージし、
前記プリチャージモードで前記ラッチ回路は、前記検出された差動入力信号を次のエバリュエーションモードになるまでラッチすることを特徴とする請求項９に記載のフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記第１ノードの信号に応答して前記第１出力端を電源電圧にプルアップするための第１プルアップ回路と、
前記第２ノードの信号に応答して前記第２出力端を前記電源電圧にプルアップするための第２プルアップ回路と、
前記第１ノードの信号に応答して前記第１出力端を接地電源にプルダウンするための第１プルダウン回路と、
前記第２ノードの信号に応答して前記第２出力端を前記接地電源にプルダウンするための第２プルダウン回路と、
前記第１出力端の信号及び前記第２出力端の信号をそれぞれラッチするためのデータラッチ回路とを具備することを特徴とする請求項９に記載のフリップフロップ。 - 前記ラッチ回路は、
第１出力端と、
第２出力端と、
前記電源電圧と前記第１出力端との間に接続され、ゲートが前記第１ノードに接続された第１ＰＭＯＳトランジスタと、
前記第１出力端と接地電源との間に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、
前記電源電圧と前記第２出力端との間に接続され、ゲートが前記第２ノードに接続された第２ＰＭＯＳトランジスタと、
前記第２出力端と前記接地電源との間に接続され、ゲートが前記第２ノードに接続された第２ＮＭＯＳトランジスタと、
入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続される第１インバータと、
入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続される第２インバータとを具備することを特徴とする請求項９に記載のフリップフロップ。
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