JP3510507B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチ回路に関
し、特に、クロック信号の変化エッジでデータをラッチ
するラッチ回路に関する。
し、特に、クロック信号の変化エッジでデータをラッチ
するラッチ回路に関する。
【０００２】
【従来の技術】この種のラッチ回路は、クロック信号な
どの制御信号の変化エッジで入力データをラッチするた
め、集積回路または装置の内部の論理回路として広く用
いられている。たとえば、図３は、この従来のラッチ回
路の構成を示すブロック図である。
どの制御信号の変化エッジで入力データをラッチするた
め、集積回路または装置の内部の論理回路として広く用
いられている。たとえば、図３は、この従来のラッチ回
路の構成を示すブロック図である。
【０００３】この従来のラッチ回路は、クロック信号Ｃ
ＬＫを反転し反転クロック信号ｉＣＬＫを出力するイン
バータ５１と、入出力間に縦続接続されクロック信号Ｃ
ＬＫ，反転クロック信号ｉＣＬＫに対応して入出力間信
号伝達をそれぞれ制御するマスタ部５２，スレーブ部５
３とを備える。また、これらマスタ部５２，スレーブ部
５３は、反転クロック信号ｉＣＬＫ，クロック信号ＣＬ
Ｋを制御信号とし入力信号を伝達する入力トランスファ
ゲート５２１，５３１と、伝達された入力信号を増幅す
る２段インバータ５２２〜５２３，５３２〜５３３と、
クロック信号ＣＬＫ，反転クロック信号ｉＣＬＫを制御
信号とし２段インバータ５２２〜５２３，５３２〜５３
３の出力を入力に帰還する帰還トランスファゲート５２
４，５３４とを備えている。
ＬＫを反転し反転クロック信号ｉＣＬＫを出力するイン
バータ５１と、入出力間に縦続接続されクロック信号Ｃ
ＬＫ，反転クロック信号ｉＣＬＫに対応して入出力間信
号伝達をそれぞれ制御するマスタ部５２，スレーブ部５
３とを備える。また、これらマスタ部５２，スレーブ部
５３は、反転クロック信号ｉＣＬＫ，クロック信号ＣＬ
Ｋを制御信号とし入力信号を伝達する入力トランスファ
ゲート５２１，５３１と、伝達された入力信号を増幅す
る２段インバータ５２２〜５２３，５３２〜５３３と、
クロック信号ＣＬＫ，反転クロック信号ｉＣＬＫを制御
信号とし２段インバータ５２２〜５２３，５３２〜５３
３の出力を入力に帰還する帰還トランスファゲート５２
４，５３４とを備えている。
【０００４】この従来のラッチ回路の動作を簡単に説明
すると、たとえば、クロック信号ＣＬＫのロウレベルに
対応して、まず、マスタ部５２が入力信号ＤＩＮを伝達
して取り込み、スレーブ部５３が保持している信号をラ
ッチ出力信号Ｑとして出力する。次に、クロック信号Ｃ
ＬＫがハイレベルに変化し、変化したハイレベルに対応
して、マスタ部５２が取り込んだ入力信号を保持し、同
時に、この保持された信号をスレーブ部５３が伝達して
取り込みラッチ出力信号Ｑとして出力する。従って、ラ
ッチ回路は、クロック信号ＣＬＫのロウレベルからハイ
レベルへの変化に同期して、入力信号ＤＩＮをラッチし
出力信号Ｑとして出力する。
すると、たとえば、クロック信号ＣＬＫのロウレベルに
対応して、まず、マスタ部５２が入力信号ＤＩＮを伝達
して取り込み、スレーブ部５３が保持している信号をラ
ッチ出力信号Ｑとして出力する。次に、クロック信号Ｃ
ＬＫがハイレベルに変化し、変化したハイレベルに対応
して、マスタ部５２が取り込んだ入力信号を保持し、同
時に、この保持された信号をスレーブ部５３が伝達して
取り込みラッチ出力信号Ｑとして出力する。従って、ラ
ッチ回路は、クロック信号ＣＬＫのロウレベルからハイ
レベルへの変化に同期して、入力信号ＤＩＮをラッチし
出力信号Ｑとして出力する。
【０００５】このラッチ回路の動作を保証するため、ク
ロック信号ＣＬＫの変化タイミングを基準して入力信号
ＤＩＮの変化タイミングを規定するスペック値として、
セットアップ時間またはホールド時間が設定されてい
る。セットアップ時間は、クロック信号ＣＬＫ変化の前
に変化した入力信号ＤＩＮがラッチされるために必要な
最小時間であり、ホールド時間は、クロック信号ＣＬＫ
変化の後に入力信号ＤＩＮがラッチされるために必要な
最小時間である。
ロック信号ＣＬＫの変化タイミングを基準して入力信号
ＤＩＮの変化タイミングを規定するスペック値として、
セットアップ時間またはホールド時間が設定されてい
る。セットアップ時間は、クロック信号ＣＬＫ変化の前
に変化した入力信号ＤＩＮがラッチされるために必要な
最小時間であり、ホールド時間は、クロック信号ＣＬＫ
変化の後に入力信号ＤＩＮがラッチされるために必要な
最小時間である。
【０００６】これらセットアップ時間，ホールド時間
は、１つのラッチ回路に対しては、回路定数が固定され
ているため、一般的に、定義により正負が異なる同等の
値となる。複数のラッチ回路に対しては、各ラッチ回路
のクロック信号，入力信号の変化タイミングが外部条件
により異なるため、１節点におけるクロック信号を基準
としたセットアップ時間，ホールド時間はそれぞればら
つき、全体としてのセットアップ時間，ホールド時間
は、それぞれの最悪値になり、各ラッチ回路へのクロッ
ク信号，入力信号の遅延が回路設計の対象になる。
は、１つのラッチ回路に対しては、回路定数が固定され
ているため、一般的に、定義により正負が異なる同等の
値となる。複数のラッチ回路に対しては、各ラッチ回路
のクロック信号，入力信号の変化タイミングが外部条件
により異なるため、１節点におけるクロック信号を基準
としたセットアップ時間，ホールド時間はそれぞればら
つき、全体としてのセットアップ時間，ホールド時間
は、それぞれの最悪値になり、各ラッチ回路へのクロッ
ク信号，入力信号の遅延が回路設計の対象になる。
【０００７】
【発明が解決しようとする課題】この従来のラッチ回路
が使用されるＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭは、
高速動作のため、従来のＤＲＡＭに比べてセットアップ
タイムまたはホールドタイムが厳しいものになってい
る。この高速動作に対応して従来のラッチ回路に要求さ
れるセットアップ時間またはホールド時間を満足するこ
とが困難になってきている。
が使用されるＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭは、
高速動作のため、従来のＤＲＡＭに比べてセットアップ
タイムまたはホールドタイムが厳しいものになってい
る。この高速動作に対応して従来のラッチ回路に要求さ
れるセットアップ時間またはホールド時間を満足するこ
とが困難になってきている。
【０００８】その理由は、クロック信号ＣＬＫ変化の前
に変化した入力信号ＤＩＮがラッチされる最小時間がセ
ットアップ時間であり、入力信号ＣＬＫ変化後、変化し
た入力信号ＤＩＮがマスタ部５２の帰還トランスファゲ
ート５２４まで信号伝搬し、クロック信号ＣＬＫ変化に
対応した帰還トランスファゲート５２４のオンにより保
持データとして確定する最小伝搬時間に相当し、ラッチ
回路の種類によりラッチ回路内部の遅延時間がばらつ
き、設計が難しいためである。また、ホールド時間につ
いても、同様である。
に変化した入力信号ＤＩＮがラッチされる最小時間がセ
ットアップ時間であり、入力信号ＣＬＫ変化後、変化し
た入力信号ＤＩＮがマスタ部５２の帰還トランスファゲ
ート５２４まで信号伝搬し、クロック信号ＣＬＫ変化に
対応した帰還トランスファゲート５２４のオンにより保
持データとして確定する最小伝搬時間に相当し、ラッチ
回路の種類によりラッチ回路内部の遅延時間がばらつ
き、設計が難しいためである。また、ホールド時間につ
いても、同様である。
【０００９】したがって、本発明の目的は、クロック信
号を基準としたセットアップ時間，ホールド時間の絶対
値そのものを最小化し集積回路のタイミング設計を容易
化することにある。
号を基準としたセットアップ時間，ホールド時間の絶対
値そのものを最小化し集積回路のタイミング設計を容易
化することにある。
【００１０】そのため、本発明のラッチ回路は、クロッ
ク信号を反転し遅延時間を持ち反転クロック信号を出力
するインバータと、前記クロック信号の一レベルで２節
点をプリチャージし他レベルで活性化され前記２節点間
の電位差を差動増幅し且つ前記クロック信号および前記
反転クロック信号が共に他レベルであるとき同相および
逆相の差動入力信号対の各電位に対応して前記２節点の
プリチャージ電荷をそれぞれ引き抜き前記２節点間に電
位差を発生させる差動増幅部と、前記２節点の信号に対
応してセットまたはリセットされるフリップフロップと
を備えている。
ク信号を反転し遅延時間を持ち反転クロック信号を出力
するインバータと、前記クロック信号の一レベルで２節
点をプリチャージし他レベルで活性化され前記２節点間
の電位差を差動増幅し且つ前記クロック信号および前記
反転クロック信号が共に他レベルであるとき同相および
逆相の差動入力信号対の各電位に対応して前記２節点の
プリチャージ電荷をそれぞれ引き抜き前記２節点間に電
位差を発生させる差動増幅部と、前記２節点の信号に対
応してセットまたはリセットされるフリップフロップと
を備えている。
【００１１】前記差動増幅部が、前記同相または逆相の
差動入力信号，前記クロック信号，前記反転クロック信
号をそれぞれゲート入力する３トランジスタを前記２節
点と接地端子との間にそれぞれ直列接続している。
差動入力信号，前記クロック信号，前記反転クロック信
号をそれぞれゲート入力する３トランジスタを前記２節
点と接地端子との間にそれぞれ直列接続している。
【００１２】また、前記差動増幅部が、前記クロック信
号をそれぞれゲート入力するトランジスタを前記２節点
と電源端子との間にそれぞれ備えている。
号をそれぞれゲート入力するトランジスタを前記２節点
と電源端子との間にそれぞれ備えている。
【００１３】また、前記差動増幅部が、前記クロック信
号をゲート入力するトランジスタを前記２節点の間に備
えている。
号をゲート入力するトランジスタを前記２節点の間に備
えている。
【００１４】また、前記差動増幅部が、前記２節点の信
号をそれぞれ反転しセット信号，リセット信号を前記フ
リップフロップにそれぞれ出力する出力バッファを備え
ている。
号をそれぞれ反転しセット信号，リセット信号を前記フ
リップフロップにそれぞれ出力する出力バッファを備え
ている。
【００１５】さらに、入力信号を入力し前記差動入力信
号対をそれぞれ出力する入力バッファを備えている。
号対をそれぞれ出力する入力バッファを備えている。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
し説明する。図１は、本発明のラッチ回路の実施形態を
示すブロック図である。
し説明する。図１は、本発明のラッチ回路の実施形態を
示すブロック図である。
【００１７】図１を参照すると、本実施形態のラッチ回
路は、インバータ１と、入力バッファ２１，２２と、差
動増幅部３と、フリップフロップ４とを備えている。
路は、インバータ１と、入力バッファ２１，２２と、差
動増幅部３と、フリップフロップ４とを備えている。
【００１８】インバータ１は、クロック信号ＣＬＫを反
転出力する遅延時間を持ち反転クロック信号ｉＣＬＫを
出力し、入力バッファ２１，２２は、入力信号ＤＩＮを
入力し同相および逆相の差動入力信号対ＤＩ，ｉＤＩを
それぞれ出力する。
転出力する遅延時間を持ち反転クロック信号ｉＣＬＫを
出力し、入力バッファ２１，２２は、入力信号ＤＩＮを
入力し同相および逆相の差動入力信号対ＤＩ，ｉＤＩを
それぞれ出力する。
【００１９】差動増幅部３は、クロック信号ＣＬＫをゲ
ート入力するＮ型トランジスタ３０１を介して活性化時
に接地電位が供給される２インバータ３１０，３２０を
備え、これらインバータ３１０，３２０の入出力を互い
に縦続接続した２節点Ａ，Ｂが不活性化時にプリチャー
ジされ、活性化時に、このプリチャージ電荷をインバー
タ１の遅延時間に差動入力信号対ＤＩ，ｉＤＩの各電位
に対応して引き抜き、２節点Ａ，Ｂ間に発生した電位差
を差動増幅する。
ート入力するＮ型トランジスタ３０１を介して活性化時
に接地電位が供給される２インバータ３１０，３２０を
備え、これらインバータ３１０，３２０の入出力を互い
に縦続接続した２節点Ａ，Ｂが不活性化時にプリチャー
ジされ、活性化時に、このプリチャージ電荷をインバー
タ１の遅延時間に差動入力信号対ＤＩ，ｉＤＩの各電位
に対応して引き抜き、２節点Ａ，Ｂ間に発生した電位差
を差動増幅する。
【００２０】フリップフロップ４は、２節点Ａ，Ｂの信
号に対応してセットまたはリセットされ、本実施形態で
は、２つの２入力ＮＯＲゲートから構成されている。
号に対応してセットまたはリセットされ、本実施形態で
は、２つの２入力ＮＯＲゲートから構成されている。
【００２１】さらに、差動増幅部３は、Ｎ型トランジス
タ３５１〜３５３，３６１〜３６３と、Ｐ型トランジス
タ３０２〜３０４と、出力バッファ３３１，３３２とを
備えている。
タ３５１〜３５３，３６１〜３６３と、Ｐ型トランジス
タ３０２〜３０４と、出力バッファ３３１，３３２とを
備えている。
【００２２】Ｎ型トランジスタ３５１〜３５３は、差動
入力信号ＤＩ，クロック信号ＣＬＫ，反転クロック信号
ｉＣＬＫをそれぞれゲート入力し、節点Ａと接地端子と
の間に直列接続されている。また、Ｎ型トランジスタ３
６１〜３６３は、差動入力信号ｉＤＩ，クロック信号Ｃ
ＬＫ，反転クロック信号ｉＣＬＫをそれぞれゲート入力
し、節点Ｂと接地端子との間に直列接続されている。
入力信号ＤＩ，クロック信号ＣＬＫ，反転クロック信号
ｉＣＬＫをそれぞれゲート入力し、節点Ａと接地端子と
の間に直列接続されている。また、Ｎ型トランジスタ３
６１〜３６３は、差動入力信号ｉＤＩ，クロック信号Ｃ
ＬＫ，反転クロック信号ｉＣＬＫをそれぞれゲート入力
し、節点Ｂと接地端子との間に直列接続されている。
【００２３】Ｐ型トランジスタ３０２，３０３は、クロ
ック信号ＣＬＫをそれぞれゲート入力し、２節点Ａ，Ｂ
と電源端子との間にそれぞれ接続され、２節点Ａ，Ｂを
不活性化時にプリチャージする。また、Ｐ型トランジス
タ３０４は、クロック信号ＣＬＫをゲート入力し、２節
点Ａ，Ｂの間に接続され、２節点Ａ，Ｂの電位を不活性
化時に等電位にする。
ック信号ＣＬＫをそれぞれゲート入力し、２節点Ａ，Ｂ
と電源端子との間にそれぞれ接続され、２節点Ａ，Ｂを
不活性化時にプリチャージする。また、Ｐ型トランジス
タ３０４は、クロック信号ＣＬＫをゲート入力し、２節
点Ａ，Ｂの間に接続され、２節点Ａ，Ｂの電位を不活性
化時に等電位にする。
【００２４】出力バッファ３３１，３３２は、２節点
Ａ，Ｂの信号をそれぞれ反転しセット信号Ｓ，リセット
信号Ｒをフリップフロップ４にそれぞれ出力する。
Ａ，Ｂの信号をそれぞれ反転しセット信号Ｓ，リセット
信号Ｒをフリップフロップ４にそれぞれ出力する。
【００２５】図２は、本実施形態のラッチ回路の動作例
を示す波形図である。図１，２を参照し、本実施形態の
ラッチ回路の動作について説明する。
を示す波形図である。図１，２を参照し、本実施形態の
ラッチ回路の動作について説明する。
【００２６】まず、クロック信号ＣＬＫがロウレベルの
とき、Ｐ型トランジスタ３０２，３０３，３０４はオン
し、２節点Ａ，Ｂはプリチャージされ、イコライズされ
る。このとき、入力信号ＤＩＮがロウレベルからハイレ
ベルに変化し、同相および逆相の差動入力信号対ＤＩ，
ｉＤＩがそれぞれ反転し、Ｎ型トランジスタ２５１がオ
フからオンに反転しても、Ｎ型トランジスタ３０１，３
５２，３６２は共にオフし、２節点Ａ，Ｂにプリチャー
ジされる電荷が引き抜かれることは無い。２節点Ａ，Ｂ
がＶＤＤレベルにプリチャージされている時は、セット
信号Ｓ，リセット信号Ｒはロウレベルであるため、フリ
ップフロップ４はトリガされず、ラッチ出力信号Ｑは変
化しない。
とき、Ｐ型トランジスタ３０２，３０３，３０４はオン
し、２節点Ａ，Ｂはプリチャージされ、イコライズされ
る。このとき、入力信号ＤＩＮがロウレベルからハイレ
ベルに変化し、同相および逆相の差動入力信号対ＤＩ，
ｉＤＩがそれぞれ反転し、Ｎ型トランジスタ２５１がオ
フからオンに反転しても、Ｎ型トランジスタ３０１，３
５２，３６２は共にオフし、２節点Ａ，Ｂにプリチャー
ジされる電荷が引き抜かれることは無い。２節点Ａ，Ｂ
がＶＤＤレベルにプリチャージされている時は、セット
信号Ｓ，リセット信号Ｒはロウレベルであるため、フリ
ップフロップ４はトリガされず、ラッチ出力信号Ｑは変
化しない。
【００２７】次に、クロック信号ＣＬＫがハイレベルに
遷移すると、Ｐ型トランジスタ３０２，３０３，３０４
はオフし、２節点Ａ，Ｂのプリチャージおよびイコライ
ズは終了する。代わって、反転クロック信号ｉＣＬＫが
インバータ１の遅延時間の間ハイレベルであり、Ｎ型ト
ランジスタ３０１，３５２，３５３，３６２，３６３は
共にオンし、Ｎ型トランジスタ３５１，３６１がそれぞ
れオン，オフしているので、節点Ａにプリチャジされ電
荷は引き抜かれ、節点Ｂにプリチャジされ電荷は引き抜
かれず、２節点Ａ，Ｂに電位差が発生する。
遷移すると、Ｐ型トランジスタ３０２，３０３，３０４
はオフし、２節点Ａ，Ｂのプリチャージおよびイコライ
ズは終了する。代わって、反転クロック信号ｉＣＬＫが
インバータ１の遅延時間の間ハイレベルであり、Ｎ型ト
ランジスタ３０１，３５２，３５３，３６２，３６３は
共にオンし、Ｎ型トランジスタ３５１，３６１がそれぞ
れオン，オフしているので、節点Ａにプリチャジされ電
荷は引き抜かれ、節点Ｂにプリチャジされ電荷は引き抜
かれず、２節点Ａ，Ｂに電位差が発生する。
【００２８】同時に、インバータ３１０，３２０はＮ型
トランジスタ３０１により接地電圧が供給されているの
で、２節点Ａ，Ｂに発生した電位差はさらに差動増幅さ
れ、また、反転クロック信号ｉＣＬＫが、インバータ１
の遅延時間の後、ハイレベルからロウレベルに変化し、
Ｎ型トランジスタ３５３，３６３がオフしても、インバ
ータ３１０，３２０はＮ型トランジスタ３０１により接
地電圧が供給されているので、２節点Ａ，Ｂに発生した
電位差の差動増幅が続行される。
トランジスタ３０１により接地電圧が供給されているの
で、２節点Ａ，Ｂに発生した電位差はさらに差動増幅さ
れ、また、反転クロック信号ｉＣＬＫが、インバータ１
の遅延時間の後、ハイレベルからロウレベルに変化し、
Ｎ型トランジスタ３５３，３６３がオフしても、インバ
ータ３１０，３２０はＮ型トランジスタ３０１により接
地電圧が供給されているので、２節点Ａ，Ｂに発生した
電位差の差動増幅が続行される。
【００２９】この差動増幅の結果、２節点Ａ，Ｂに対応
したセット信号Ｓ，リセット信号Ｒの中、セット信号Ｓ
のみが、ロウレベルからハイレベルに変化し、フリップ
フロップ４がセットされ、ラッチ出力信号Ｑはハイレベ
ルを出力する。
したセット信号Ｓ，リセット信号Ｒの中、セット信号Ｓ
のみが、ロウレベルからハイレベルに変化し、フリップ
フロップ４がセットされ、ラッチ出力信号Ｑはハイレベ
ルを出力する。
【００３０】次に、クロック信号ＣＬＫがハイレベルか
らロウレベルに変化すると、Ｐ型トランジスタ３０２，
３０３，３０４はオンし、２節点Ａ，Ｂはプリチャージ
され、イコライズされる。このとき、入力信号ＤＩＮが
ハイレベルからロウレベルに変化し、同相および逆相の
差動入力信号対ＤＩ，ｉＤＩがそれぞれ反転し、Ｎ型ト
ランジスタ３６１がオフからオンに反転しても、Ｎ型ト
ランジスタ３０１，３５２，３６２は共にオフし、２節
点Ａ，Ｂにプリチャージされる電荷が引き抜かれること
は無い。２節点Ａ，ＢがＶＤＤレベルにプリチャージさ
れている時は、セット信号Ｓ，リセット信号Ｒはロウレ
ベルであるため、フリップフロップ４はトリガされず、
ラッチ出力信号Ｑは変化しない。
らロウレベルに変化すると、Ｐ型トランジスタ３０２，
３０３，３０４はオンし、２節点Ａ，Ｂはプリチャージ
され、イコライズされる。このとき、入力信号ＤＩＮが
ハイレベルからロウレベルに変化し、同相および逆相の
差動入力信号対ＤＩ，ｉＤＩがそれぞれ反転し、Ｎ型ト
ランジスタ３６１がオフからオンに反転しても、Ｎ型ト
ランジスタ３０１，３５２，３６２は共にオフし、２節
点Ａ，Ｂにプリチャージされる電荷が引き抜かれること
は無い。２節点Ａ，ＢがＶＤＤレベルにプリチャージさ
れている時は、セット信号Ｓ，リセット信号Ｒはロウレ
ベルであるため、フリップフロップ４はトリガされず、
ラッチ出力信号Ｑは変化しない。
【００３１】次に、クロック信号ＣＬＫがハイレベルに
遷移すると、Ｐ型トランジスタ３０２，３０３，３０４
はオフし、２節点Ａ，Ｂのプリチャージおよびイコライ
ズは終了する。代わって、反転クロック信号ｉＣＬＫが
インバータ１の遅延時間の間ハイレベルであり、Ｎ型ト
ランジスタ３０１，３５２，３５３，３６２，３６３は
共にオンし、Ｎ型トランジスタ３５１，３６１がそれぞ
れオフ，オンしているので、節点Ａにプリチャジされ電
荷は引き抜かれず、節点Ｂにプリチャジされ電荷は引き
抜かれ、２節点Ａ，Ｂに電位差が発生する。
遷移すると、Ｐ型トランジスタ３０２，３０３，３０４
はオフし、２節点Ａ，Ｂのプリチャージおよびイコライ
ズは終了する。代わって、反転クロック信号ｉＣＬＫが
インバータ１の遅延時間の間ハイレベルであり、Ｎ型ト
ランジスタ３０１，３５２，３５３，３６２，３６３は
共にオンし、Ｎ型トランジスタ３５１，３６１がそれぞ
れオフ，オンしているので、節点Ａにプリチャジされ電
荷は引き抜かれず、節点Ｂにプリチャジされ電荷は引き
抜かれ、２節点Ａ，Ｂに電位差が発生する。
【００３２】同時に、インバータ３１０，３２０はＮ型
トランジスタ３０１により接地電圧が供給されているの
で、２節点Ａ，Ｂに発生した電位差はさらに差動増幅さ
れ、また、反転クロック信号ｉＣＬＫが、インバータ１
の遅延時間の後、ハイレベルからロウレベルに変化し、
Ｎ型トランジスタ３５３，３６３がオフしても、インバ
ータ３１０，３２０はＮ型トランジスタ３０１により接
地電圧が供給されているので、２節点Ａ，Ｂに発生した
電位差の差動増幅が続行される。
トランジスタ３０１により接地電圧が供給されているの
で、２節点Ａ，Ｂに発生した電位差はさらに差動増幅さ
れ、また、反転クロック信号ｉＣＬＫが、インバータ１
の遅延時間の後、ハイレベルからロウレベルに変化し、
Ｎ型トランジスタ３５３，３６３がオフしても、インバ
ータ３１０，３２０はＮ型トランジスタ３０１により接
地電圧が供給されているので、２節点Ａ，Ｂに発生した
電位差の差動増幅が続行される。
【００３３】この差動増幅の結果、２節点Ａ，Ｂに対応
したセット信号Ｓ，リセット信号Ｒの中、リセット信号
Ｒのみが、ロウレベルからハイレベルに変化し、フリッ
プフロップ４がリセットされ、ラッチ出力信号Ｑはロウ
レベルを出力する。
したセット信号Ｓ，リセット信号Ｒの中、リセット信号
Ｒのみが、ロウレベルからハイレベルに変化し、フリッ
プフロップ４がリセットされ、ラッチ出力信号Ｑはロウ
レベルを出力する。
【００３４】上述したように、本実施形態のラッチ回路
のラッチ出力信号Ｑは、クロック信号ＣＬＫの立ち上が
りエッジから次の立ち上がりエッジまで入力信号ＤＩＮ
をラッチした動作波形となる。
のラッチ出力信号Ｑは、クロック信号ＣＬＫの立ち上が
りエッジから次の立ち上がりエッジまで入力信号ＤＩＮ
をラッチした動作波形となる。
【００３５】本実施形態のラッチ回路において、これら
各クロック信号ＣＬＫの立ち上がり時の２節点Ａ，Ｂ間
の微少な電位差の発生が、同相および逆相の差動入力信
号対ＤＩ，ｉＤＩの電位差すなわち入力信号ＤＩＮのレ
ベルに対応した保持データの確定になるので、クロック
信号ＣＬＫの立ち上がりエッジに対する入力信号ＤＩＮ
のセットアップ時間またはホールド時間が、従来のラッ
チ回路に比較して著しく小さくなり、ゼロ値に近づき、
集積回路のタイミング設計が容易になる。
各クロック信号ＣＬＫの立ち上がり時の２節点Ａ，Ｂ間
の微少な電位差の発生が、同相および逆相の差動入力信
号対ＤＩ，ｉＤＩの電位差すなわち入力信号ＤＩＮのレ
ベルに対応した保持データの確定になるので、クロック
信号ＣＬＫの立ち上がりエッジに対する入力信号ＤＩＮ
のセットアップ時間またはホールド時間が、従来のラッ
チ回路に比較して著しく小さくなり、ゼロ値に近づき、
集積回路のタイミング設計が容易になる。
【００３６】また、高速動作が要求されるＳＤＲＡＭま
たはＤＤＲ−ＳＤＲＡＭの場合、センス回路が多数用い
られている。これら多数のセンス回路は、本実施形態の
ラッチ回路の差動増幅部と同様に差動増幅を行い、同等
のタイミング特性を電源電圧または温度に対して持つ。
このため、ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭに本実
施形態のラッチ回路が用いられた場合、多数のセンス回
路およびラッチ回路に対し、同じタイミング設計を適用
でき、ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭのタイミン
グ設計が容易になる。
たはＤＤＲ−ＳＤＲＡＭの場合、センス回路が多数用い
られている。これら多数のセンス回路は、本実施形態の
ラッチ回路の差動増幅部と同様に差動増幅を行い、同等
のタイミング特性を電源電圧または温度に対して持つ。
このため、ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭに本実
施形態のラッチ回路が用いられた場合、多数のセンス回
路およびラッチ回路に対し、同じタイミング設計を適用
でき、ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭのタイミン
グ設計が容易になる。
【００３７】なお、本実施形態として、クロック信号の
立ち上がりエッジにおいて、入力信号をラッチする回路
について説明したが、本実施形態の変形例として、ＳＤ
ＲＡＭなどの回路使用に基づいて、クロック信号の立ち
下がりエッジで入力信号をラッチする回路を構成でき、
さらには、これら２つの回路を並列接続することによ
り、立ち上がりエッジおよび立ち下がりエッジの双方で
入力信号をラッチする回路を構成できることは明らかで
ある。
立ち上がりエッジにおいて、入力信号をラッチする回路
について説明したが、本実施形態の変形例として、ＳＤ
ＲＡＭなどの回路使用に基づいて、クロック信号の立ち
下がりエッジで入力信号をラッチする回路を構成でき、
さらには、これら２つの回路を並列接続することによ
り、立ち上がりエッジおよび立ち下がりエッジの双方で
入力信号をラッチする回路を構成できることは明らかで
ある。
【００３８】
【発明の効果】以上説明したように、本発明によるラッ
チ回路は、セットアップ時間またはホールド時間が従来
のラッチ回路に比較して著しく小さくなり、ゼロ値に近
づき、集積回路のタイミング設計が容易になる。
チ回路は、セットアップ時間またはホールド時間が従来
のラッチ回路に比較して著しく小さくなり、ゼロ値に近
づき、集積回路のタイミング設計が容易になる。
【００３９】また、ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡ
Ｍに用いられた場合、多数のセンス回路およびラッチ回
路が、同等のタイミング特性を電源電圧または温度に対
して持ち、同じタイミング設計を適用でき、ＳＤＲＡＭ
またはＤＤＲ−ＳＤＲＡＭのタイミング設計が容易にな
るなどの効果がある。
Ｍに用いられた場合、多数のセンス回路およびラッチ回
路が、同等のタイミング特性を電源電圧または温度に対
して持ち、同じタイミング設計を適用でき、ＳＤＲＡＭ
またはＤＤＲ−ＳＤＲＡＭのタイミング設計が容易にな
るなどの効果がある。
【図１】本発明のラッチ回路の実施形態を示すブロック
図である。
図である。
【図２】図１のラッチ回路の動作例を示す波形図であ
る。
る。
【図３】従来のラッチ回路の構成を示すブロック図であ
る。
る。
１，２１，２２，５１，５２２，５２３，５３２，５３
３ インバータ ２１，２２ 入力バッファ ３ 差動増幅部 ３０１，３５１〜３５３，３６１〜３６３ Ｎ型トラ
ンジスタ ３０２〜３０４ Ｐ型トランジスタ ３１０，３２０ インバータ ３３１，３３２ 出力バッファ ４ フリップフロップ ５２１，５３１ 入力トランスファゲート ５２４，５３４ 帰還トランスファゲート
３ インバータ ２１，２２ 入力バッファ ３ 差動増幅部 ３０１，３５１〜３５３，３６１〜３６３ Ｎ型トラ
ンジスタ ３０２〜３０４ Ｐ型トランジスタ ３１０，３２０ インバータ ３３１，３３２ 出力バッファ ４ フリップフロップ ５２１，５３１ 入力トランスファゲート ５２４，５３４ 帰還トランスファゲート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/0233
H03K 3/3562
Claims (3)
- 【請求項１】 入力されるクロック信号を反転し所定の
遅延時間を持つ反転クロック信号を出力するインバータ
と、 同相および逆相の差動入力信号対を受ける第１及び第２
の２節点を備える差動増幅部であって、前記クロック信
号の一レベルで前記第１及び第２の２節点を前記電源端
子に接続することによりプリチャージする第１のトラン
ジスタと、前記クロック信号の他レベルで活性化される
と共に前記第１及び第２の２節点間の電位差を差動増幅
し且つ前記クロック信号および前記反転クロック信号が
共に他レベルであるとき前記同相および逆相の差動入力
信号対の各電位に対応して前記第１及び第２の２節点の
プリチャージ電荷を接地端子に接続することによりそれ
ぞれ引き抜き前記第１及び第２の２節点間に電位差を発
生させるために、前記第１の節点と前記接地端子との間
に直列に設けられ前記同相の差動入力信号、前記クロッ
ク信号、前記反転クロック信号をそれぞれゲート入力と
する第２、第３、第４のトランジスタと、前記第２の節
点と前記接地端子との間に直列に設けられ前記逆層の差
動入力信号、前記クロック信号、前記反転クロック信号
をそれぞれゲート入力とする第５、第６、第７のトラン
ジスタと備える差動増幅部と、前記前記第１及び第２の
２節点の信号に対応してセットまたはリセットされるフ
リップフロップとを備えるラッチ回路。 - 【請求項２】 前記差動増幅部が、前記２節点の信号を
それぞれ反転しセット信号，リセット信号を前記フリッ
プフロップにそれぞれ出力する出力バッファを備える、
請求項１記載のラッチ回路。 - 【請求項３】 入力信号を受け、前記差動入力信号対を
それぞれ出力する入力バッファを備える、請求項１また
は２記載のラッチ回路。
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| JP33671498A JP3510507B2 (ja) | 1998-11-27 | 1998-11-27 | ラッチ回路 |
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|---|---|
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