TW449972B - Latch circuit - Google Patents

Description

449972 五、發明說明（1) 號邊路’尤其是使用於在時脈訊

， 在如時脈訊號之類的控制訊號之邊緣閂鎖住輸入資料 的7鎖電路，已被視為單一邏輯而廣泛地使用於積體電路 或半導體裝置中。例如，圖3即為一電路方塊圖顯示 閂鎖電路的架構， ^ 傳統閂鎖電路包含：一反相器5 1，可將時脈訊號c l κ反 相以輪出—反相之時脈訊號iCLK ;及一主要部份52與一從 屬部份53。在輸入端與輸出端之間，該主要部份52與該從 屬部份53串接在-起，並且分別對應於時脈訊號CLK與反 相時脈訊號iCLK ’該主要部份52與該從屬部份53可用以控 制輸入端與輸出端之間的訊號傳輸。

該主要部份52受時脈訊號CLK與反相時脈訊號1(：1^之 控制。該主要部份52包含一受反相時脈訊號丨CLK控制之輸 入傳輸閘521用以傳遞輸入訊號、兩級式之反相器522與 5 2 3將輸入訊號予以放大傳遞、以及一受時脈訊號C L K控制 之回饋傳輸閘524將反相器523之輸出饋回輸入端。該從屬 部份53擁有與該主要部份5 2相同的架構並且包含一受時脈 訊號CLK控制之輸入傳輸閘531用以傳遞輸入訊號、兩級式

第5頁 449972 五、發明說明（2) 之反相器532與533將輸入訊號予以放大傳遞、以及一反相 受時脈訊號iCLK控制之回饋傳輸閘534將反相器533之輪出 饋回輸入端》 該傳統問鎖電路之操作將予以簡短地描述。當時脈訊 號CLK為低位準時，該主要部份52接收輸入訊號DIN並且將 儲存在從屬部份53之訊號輸出做為閂鎖電路之輸出訊號 Q 〇 接著，當時脈訊號CLK變成高位準時，先前由該主要 ，份52所接收之輸入訊號便儲存於其中，同時，該輸入訊 號由從屬部份53所接收並且之後將其輸出做為閂鎖電路之 輸出訊號Q。 因此，在時脈訊號CLK之位準由低變高之變化的 U閃鎖電路將輪入訊細鎖住並且將其輸出做為輸 為了確保，閃鎖電路之操作，需指定一段 (setup time)或一段維持時間（h〇ld ^託） :訊刪改變時所需之微量時間。該 ，少時間用以在時脈訊號CLK改變之前閃鎖住之 DIN，並且該維持時間為所需之最少時間：以，：訊▲ CLK改變之後閂鎖住輪入訊號MN。 在時脈訊號 在使用許多閃鎖電路的情況下，每個問鎖電 ^ #u與輸入訊號改變之時序將視當時的外了 此，每個Γ-1鎖電路參考時脈訊號所訂之建立二二二^ 間將有所變動’並且整^ 維持時 蹩體之閂鎖電路的建立時間與維持時

v 449972 五、發明說明¢3) 間變成以所有閂鎖電路中最差的微量值為其值。 ’ 使用傳統Μ鎖電路之SDRAM或DDR-SDRAM的建立時間與 維持時間較之傳統DRAM需嚴格地加以限制，因為SDRAM或 DDR-SDRAM須於高速下操作。然而，傳統閂鎖電路之建立 時間或維持時間將變得很難滿足如此高速操作之需求。 以建立時間為例說明此一情形’該建立時間為在時脈 訊號CLK改變之前用以閂鎖位準改變後的輪入訊號din所需 之最少時間，該最少時間對應於一最短之傳遞時〜間，該傳 遞時間自位準改變後的輪入訊號D IN傳遞至主要部份Μ的 回饋傳輪閘524時算起至以位準改變後的時脈訊號clk將回 饋傳輸閘524導通後將輪出資料維持住時為止。然而，、 3 Ϊ:延ί時間將隨著閂鎖電路的種類而有所改變，使 -、 變得難以設計。同樣的情況亦發生於維持時間。 螢i ^簡沭 本發明的目的之—+ 電路時序之設計使复 協助以時脈訊號為參考時之積體 間之值。Π Π 八擁有極短且絕對的建立時間或維持時 根據本.發明 定之延遲時間後 時脈訊號位於第 二節點預先充電 1頌電路包含一延 將N·脈訊號反相輪出、 — 邏輯位準時，將該閂鎖電路之第—與 預定之電位、第一放大器電路當時^

預先充電電路 4499 7 2

五、發明說明（4) 號與延遲反相電路之輸出訊號位於第二邏輯位準時，依輪 入訊號而提供第一與第二節點之間的電位差、第二放大器 電珞當時脈訊號位於第二邏輯位準時’放大第一與第二節 點之間的電位差、以及一正反器根據第一與第二節點的電 位進行設定與重置。 阍式.之簡單説明 上述關於本發明之目的、特徵與優點，配合所附之圖 示與下面本發明之詳細說明，將可獲得下面更清楚之說 明，其中： 圖1是一電路方塊圊該圖所示為一根據本發明之閂鎖 電路， 圖2示出波形圖用以解說圖1之閂鎖電路的操作；以及 圖3是一電路方塊圖該圖所示為—傳統閂鎖電路。 符號說明 CLK〜時脈訊號 iCLK~反相之時脈訊號 DI N〜輸入訊號

Di，iDI~差動輸入訊號 S**設定訊號 R ~重置訊號 Q ~輸出訊號 1， 51， 310， 320， 522， 523， 532， 533〜反相器

第8頁 449972 五、發明說明（5) 3〜差動放大器部份 4〜正反器 21，22〜輸入缓衝器 52〜主要部份 53〜從屬部份 302， 303， 304〜P型電晶體 301， 351, 352， 353， 361, 362， 363〜N 型電晶體 331， 332〜輸出缓衝器 521，531~輸入傳輸閘 524，534〜回饋傳輸閘 本發明之詳細說明 接下來，將參照附圖說明本發明，其中圖1是一電路 方塊圖該圖所示為一根據本發明之閂鎖電路。 參考圖1，根據本發明之實施例的閂鎖電路包含反相 器1、輸入缓衝器21與2 2、差動放大器部份3以及正反器 4 〇 該反相器1擁有預定之延遲時間（约〇. 2ns )用以反相時 脈訊號CLK並輸出反相時脈訊號iCLK。該反相器1可由單一 通用CMOS反相器組成。該延遲時間最好在〇 . ins〜〇. 3ns之 間。該輸入緩衝器2丨與22分別接收輸入訊號D ! N並輸出成 對之同相與反相的差動訊號D丨與i D I。 差動放大器部份3的N型電晶體3〇 1之閘極接收時脈訊 號CLK且若時脈活化時則電晶體導通，也就是說，在時脈

第9頁 449972 五、發明說明（6) ' ----- 訊號為高位準時之第二時段。目此，在N型電晶體 時，反相器310與32 0處於操作狀態。差動放大器部份3的 即點A連接至反相器31〇的輸出端與反相器32〇的輪入胩 且差，放大器部份3的節點B連接至反相器31〇的輪入端與 反相器320的輸出端。因此，當反相器31〇與32〇操作時，、 位於郎點A與B之間的電位差將予以放大。 ‘ 當N型電晶體30 1非活化時，也就是說，當時脈訊號為 低位準時’經由電晶體3〇2、3〇3與3〇4；，節點a與b將預先 充電至電源電壓VDD。 位於節點A與接地之間，n型電晶體351、352與353連 接成並且位於節點B與接地之間，N型電晶體3 61、3 6 2 與3 6 3連接成串。差動輸入訊號對j) I與i D I分別接至電晶體 351與361之閘極。 此時重要的是，只有在因時脈訊號CLK與反相時脈訊 號i CLK之間的時差所導致之延遲時間中，也就是說，當這 些時脈訊號均為高位準時，電晶體352、353、362與363才 會導通。在該延遲時間中（第一時段），依據差動輸入訊號 DI與iDl，節點A與B之電荷將會撤出而導致節點A與B之間 的電位差。 根據節點A與B之電位，正反器4將予以設定或重置。 在本實施例中’該正反器4由兩個雙端輸入的NOR閘組成。 然而，本發明並不侷限於此一實施例，並且只要該正反器 可由差動放大器3之輸出訊號加以設定或重置，該正反器 可擁有其他之架構。 第10頁 4499 72 五、發明說明（7) 進一步地’該差動放大器部份3包含輸出緩衝器331與 3 3 2 ’該緩衝器分別以節點A與B之電位為輸入訊號。 P型電晶體3 02與3 03之閘極均接至時脈訊號CLK並且分 別連接於電源端至節點A與B之間。當P型電晶體3 〇 2與3 0 3 導通時’其分別對節點A與B進行充電。進一步地，將p型 電晶體304之閘極接至時脈訊號CLK且連接於節點A與β之 間’當Ρ型電晶體3 0 4導通時用以等化節點a與Β之電位。 現在’參考圖1與圖2 ’說明根據本實施例之閂鎖電路 的操作。 首先’當時脈訊號CLK為低位準時，該ρ型電晶體 302、303與304導通，故將節點a與β預先充電至VDD且將其 電位等化。在此時須注意的是，當輸入訊號D丨N由低位準 變成高位準時，將使該同相與反相之差動輸入訊號D丨與 iDI分別反相，並且N型電晶體351導通，因N型電晶體 301、 352與362關閉，位於預先充電過的節點A與B上之電 荷將不會撤出。當將節點A與B預先充電至VD])位準後，該 設疋況號S與该重置訊號R均為低位準。因此，將不會觸發 正反器4並且閂鎖電路之輸出訊號Q不變。 然後，當時脈訊號CLK變成高位準時，ρ型電晶體 302、 303與304關閉並且完成了節點A與8的預先充電盥電 位等化之動作。 ~

在第一時段中，也就是說，反相時脈訊號i cu的延遲 時間内，時脈訊號CLK與反相時脈訊號1(：1^均為高位 因此，N型電晶體301、352、35 3、362與363均導通並且N

449972 五、發明說明（8) 髮電晶體351與361各為導通與關閉。因此，位於預先充電 過的節點A之電荷將會撤出並且位於預先充電過的節點B之 電荷將不會撤出’因而導致節點A與B之間的電位差。 因為反相器310與320同時經由N型電晶體301接至地， 故位於節點A與B之間的電位差將予以差動地放大、進一步 地，即使在經過第一時段後反相時脈訊號i CLK由高位準變 成低位準使得N型電晶體353與363關閉，但因N型電晶體 301導通，反相器310與320依然處於操作狀態中。因此， 由節點A與B之電位差所產生之差動放大效應將於第二時段 中繼續進行。 經此差動放大效應，在對應於節點A與B之設定訊號s 與重置訊號R中，僅設定訊號S由低位準變成高位準，故正 反器4將予以設定並且輸出—高位準之閂鎖輸出訊號Q。 然後，當時脈訊號CLK由高位準變成低位準時，p型電 晶體302、303與304導通並且對節點A與B預先充電且將其 電位等化。此時，當輸入訊號D IN由高位準變成低位準 時’將使該同相與反相之差動輸入訊號])I與i D I分別地反 相，並且N型電晶體361導通’因N型電晶.體301、352與362 關閉’位於預先充電過的節點A與B上之電荷將不會撤出。 當將節點A與β預先充電至VDD位準後，該設定訊號S與該重 置訊號R均為低位準。因此，將不會觸發正反器4並且閃鎖 電路之輸出訊號q不變。 然後，當時脈訊號CLK變成高位準時，Ρ型電晶體 302、303與304關閉並且完成了節點a與Β的預先充電與電

第頁 449972 五、發明說明（9) 位等化之動作。 在第一時段中’也就是說’反相時脈訊號丨CLK的延遲 時間内’時脈訊號CLK與反相時脈訊號iCLK均為高位準。

因此’ N型電晶體301、352、353、362與363均導通並且N 型電晶體351與361各為關閉與導通。因此，位於預先充電

過的節點A之電荷將不會撤出並且位於預先充電過的節點B 之電荷將會撤出，因而導致節點A與3之間的電位差。 .同時’反相器310與320同時經由n型電晶體接至 地。因此，位於節點A與8之間的電位差將進一 予以差 動放大。 經此差動放大效應，在對應於節點A與^之設定訊號s 與^置訊號R中，僅重置訊號R由低位準變成高位準，故正 反器4將予以重置並且輸出一低位準之閂鎖輸出訊號q。 如上所述，如圖2之閂鎖輸出訊號Q的波型所示，由時 ^訊號CLK的-±升邊緣至下—時脈訊號的上升邊緣之 曰’该問鎖電路閂鎖住輸入訊號D丨Ν β 緣的睡π & &實施例之閂鎖電路中，時脈訊號CLK上升邊 同相罢二II · f住資料的瞬間一致’而該維持住之資料與 差一 汛號DI與反相差動輸入訊號iDl之間的電位 了二1是說，在時脈訊號CU上升邊緣的瞬間確定 邊以1 N之位準。.因此，對應於時脈訊號CLK之上升 閃ί電I ί Γ號DIN之建立時間或維持時間相較於傳統之 地減短且其值接近零，因此有助於積體電

449972 五、發明說明（ίο) 此外，對 使用了許多的 測電路均進行 之差動放大部 時序特性。因 閂鎖電路時， 路與閂鎖電路 計。 儘管在所 閂鎖住輸入訊 設計一於時脈 外，藉由將這 與下降邊緣閂 雖然在說 這樣的說明並 熟悉本技術之 明之範疇内之 例0 需於高速下操作的SDRAM或DDR-SDRAM而言， 偵測電路。在某供給電源與溫度下，每一偵 差動放大之動作，類似於本發明的閂鎖電路 份，並且擁有類似本發明之差動放大部份之 此，當於SDRAM或DDR-SDRAM中使用了多個本 可將相同的時序設計應用於該複數個偵測電 上，進而有助於SDRAM或DDR-SDRAM之時序設 舉的範例中描述了一於時脈訊號之上升邊緣 號的電路，但是當使用於SDRAM中時，可以 訊號之下降邊緣閃鎖住輸入訊號的電路。此 些電路並聯，可以設計一於時脈訊號之上升 鎖住輸入訊號的電路。 明本發明時參考了某些特定之實施例，然而 不意味著僅侷限於此。參考本發明，對於一 人可對前述之實施例進行各種修改。在本發 ，所宣稱之專利將涵蓋其任何修改與實施

第14頁 4 49 9 72 圖式簡單說明 圖2 1〜差動放大器之操作 2〜預先充電 3~差動放大（第二時段） 4〜電荷撤出（第一時段） 5〜預先充電 6〜差動放大 7〜預先充電

8〜電荷撤出時段T

9〜時脈訊號CLK

10〜反相之時脈訊號iCLK

11~輸入訊號DIN

12~差動訊號DI

13〜差動訊號iDI 14〜在節點A上之信號 15~在節點B上之信號

16~設定訊號S

17〜重置訊號R 18〜問鎖輸出訊號

第15頁

Claims (1)

1. 449972 六、 申請專利範圍 1. 一種閂鎖電路，包含： 預先充電電路，當時脈訊號位於第一邏輯位準時之時 段内’用以將該閂鎖電路之第一與第二節點充電至預定之 電位； 第一放大器，在時脈訊號由一位準變成另一相反之位 準後的第一時段中’用以回應輪入訊號並提供該第—與第 二節點間之電位差；

   第二放大器，在時脈訊號由一位準變成另一相反之位 準後的第二時段中’用以放大該第一與第二節點間之電位 差；以及 一正反器電路，可依第一與第二節點間之電位對其加 以設定與重置。 2. 如申請專利範圍第1項之閂鎖電路，其中，第—時段 比第二時段短。 、 3. 如申請專利範圍第1項之閃鎖電路，其中，第—時段 等於時脈訊號與延遲之反相時脈訊號+ 、 υ之間的時間差0 4. 如申請專利範圍第2項之閂鎖電败 T J + 段中，該第-放大器改變第-節點，其中，在第一時 應輸入訊號。 $第二節點之電位以回 5, 一種問鎖電路包含： 一延遲反相器，在一段預定之站 =. 遲時間後將時脈訊號 一預先充電電路，當時脈訊號彳立 _ 時段内，用以將該閂鎖電路之第一第一邏輯位準％之 /、第二節點充電至預定

   第16頁 449972 六、申請專利範圍 之電乜； 第一放大器， 均為第二邏輯位準 第一與第二節點間 第二放大器， 段中，用以放大該 器電路 在時脈訊號與該延遲反相器之輸出訊號 之時段中，用以回應輸入訊號並提供該 之電位差； ~正反 加以設定與 6_ 衫申請 器電路包含 第一電 號連接、第 電晶體其閘 第一節點與 體連接成串 第二電 輸入訊號連 第六顆電晶 且在該第二 顆電晶體連 7. 如申請 器電路包含 在時脈訊號為第二邏輯位準時的第二時 第一與第二節點間之電位差；以及 ，可依第一與第二節點間之電位，對其 重置》 專利範圍第5項之閂鎖電路，其中該第一放大 晶體群 一顆電 極與該 供給電 ;以及 晶體群 接、第 體其開 節點與 接成串 專利範 組，包含第一顆電晶體其閘極與輸入訊 晶體其閘極與時脈訊號連接以及第三顆 延遲反相器電路之輸出連接，並且在該 源之間該第一顆、第二顆與第三顆電晶 '组，包含第四顆電晶體其閘極與反相之 五顆電晶體其閘極與時脈訊號連接以及 極與該延遲反相器電路之輸出連接，並 供給電源之間該第四顆、第五顆盘第六 〇 圍第6項之閂鎖電路，其中該第二放大 第一反相器電路’其輸入端接至該第二節點，且輸出 端接至該第一節點.；

   449972

   第18頁