KR20010029660A - 반도체 집적 회로 - Google Patents

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Abstract

본 발명은 클록 신호에 동기하여 직렬 데이터를 취입하여, 병렬 데이터로서 메모리 셀에 기록하는 반도체 집적 회로에 관한 것으로, 기록 동작을 고속으로 행하는 것을 목적으로 한다.
메모리 셀과, 메모리 셀에 접속되는 비트선과, 비트선을 소정의 전위에 리셋하는 리셋 회로와, 비트선에 전달된 데이터를 증폭하는 센스 증폭기와, 비트선에 데이터를 전달하는 칼럼 스위치와, 리셋 회로를 활성화하는 비트선 제어 신호, 메모리 셀과 비트선과의 접속을 제어하는 워드선 신호, 센스 증폭기를 활성화하는 센스 증폭기 활성화 신호 및 칼럼 스위치를 활성화하는 칼럼선 신호를 생성하는 제어 신호 생성부를 구비하고, 기록 동작시에 제어 신호 생성부는 각 신호중 소정의 신호를 기록 동작의 개시시에 활성화하며, 나머지 신호를 기록 데이터의 취입 후에 활성화하는 것을 특징으로 한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 클록 신호에 동기하여 직렬 데이터를 취입하고, 병렬 데이터로서 메모리 셀에 기록하는 반도체 집적 회로에 관한 것으로, 특히, 기록 동작을 고속으로 행하는 기술에 관한 것이다.
이러한 종류의 반도체 집적 회로로서, FCRAM(Fast Cycle RAM)이 개발되고 있다. FCRAM에는 단상의 클록 신호의 상승에 동기하여 데이터를 취입하는 SDRAM(Synchronous DRAM)형 인터페이스를 갖는 타입과, 상보의 클록 신호의 상승에 각각 동기하여(또는 단상의 클록 신호의 상승, 하강의 양쪽에 동기하여) 직렬 데이터를 취입하는 DDR(Double Data Rate) 인터페이스를 갖는 타입이 있다. FCRAM의 개요는 닛케이 일렉트로닉스의 1998년 6월15일호(닛케이 BP사)에 기재되어 있다.
도 18은 SDRAM형 인터페이스를 가진 FCRAM에 있어서의 기록 동작에 관계하는 주요부의 구성을 나타내고 있다. FCRAM은 기록 동작에 관계하는 회로로서, 입력 제어부(1), 코어 타이밍 제어부(2), 코어 제어 신호 발생부(3) 및 메모리 코어부(4)를 구비하고 있다.
입력 제어부(1)는 클록 버퍼(5)와 입력 버퍼(6), 커맨드 디코더(7), RASZ 발생 회로(8), 직렬 병렬 제어 회로(9), DQ 버퍼(10), 직렬 병렬 변환 회로(11)를 구비하여 구성되어 있다.
클록 버퍼(5)는 외부로부터 클록 신호(CLK)를 수신하여 내부 클록 신호(ICLKZ)를 출력하고 있다. 입력 버퍼(6)는 내부 클록 신호(ICLKZ)에 동기하여 커맨드 신호(CMD)를 취입하고, 취입한 신호를 내부 커맨드 신호(ICMD)로서 출력하고 있다. 커맨드 디코더(7)는 내부 커맨드 신호(ICMD)를 수신하여 커맨드의 해석을 행하고, 커맨드 활성화 신호(ACTZ)를 출력하고 있다. RASZ 발생 회로(8)는 커맨드 활성화 신호(ACTZ) 및 셀프 프리차지 신호(SPRZ)를 수신하여 행 액세스계의 기간 신호(BRASZ)를 출력하고 있다. 직렬 병렬 제어 회로(9)는 내부 클록 신호(ICLKZ)를 수신하여 라이트 스위치 신호(WSWZ)를 출력하고 있다. DQ 버퍼(10)는 내부 클록 신호(ICLKZ)에 동기하여 직렬의 데이터 신호(DQ)를 순차적으로 수신하여 내부 데이터 신호(DI0, DI1)로서 출력하고 있다. 직렬 병렬 변환 회로(11)는 라이트 스위치 신호(WSWZ)에 동기하여 내부 데이터 신호(DI0, DI1)를 취입하여 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력하고 있다.
코어 타이밍 제어부(2)는 BLT 활성화 타이밍 생성 회로(12)와, 워드선 활성화 타이밍 생성 회로(13), SA 활성화 타이밍 생성 회로(14), CL 활성화 타이밍 생성 회로(15)를 구비하여 구성되어 있다.
BLT 활성화 타이밍 생성 회로(12)는 기간 신호(BRASZ), 라이트 스위치 신호(WSWZ) 및 워드선 비활성화 신호(WLRZ)를 수신하여 비트선 활성화 신호(BLSZ) 및 비트선 비활성화 신호(BLRZ)를 출력하고 있다. 워드선 활성화 타이밍 생성 회로(13)는 비트선 활성화 신호(BLSZ) 및 기간 신호(BRASZ)를 수신하여 워드선 활성화 신호(WLSZ) 및 워드선 비활성화 신호(WLRZ)를 출력하고 있다. SA 활성화 타이밍 생성 회로(14)는 워드선 활성화 신호(WLSZ) 및 워드선 비활성화 신호(WLRZ)를 수신하여, 센스 증폭기 활성화 타이밍 신호(BLEZ)를 출력하고 있다. CL 활성화 타이밍 생성 회로(15)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 칼럼선 활성화 신호(BCLZ) 및 셀프 프리차지 신호(SPRZ)를 출력하고 있다.
코어 제어 신호 발생부(3)는 BLT 발생 회로(16)와 주 워드 디코더(17), 센스 증폭기 제어 회로(18), 칼럼 디코더(19)를 구비하여 구성되어 있다.
BLT 발생 회로(16)는 비트선 활성화 신호(BLSZ), 비트선 활성화 신호(BLRZ)를 수신하여 비트선 제어 신호(BLTX, BLTZ) 및 비트선(BL, /BL)을 프리차지하는 비트선 제어 신호(BRSX)를 출력하고 있다. 주 워드 디코더(17)는 워드선 활성화 신호(WLSZ), 워드선 비활성화 신호(WLRZ)를 수신하여 워드선 신호(WLZ)를 출력하고 있다. 센스 증폭기 제어 회로(18)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 센스 증폭기 활성화 신호(LEX, LEZ)를 출력하고 있다. 칼럼 디코더(19)는 칼럼선 활성화 신호(BCLZ)를 수신하여, 칼럼선 신호(CLZ)를 출력하고 있다.
메모리 코어부(4)는 센스 증폭기(20) 및 메모리 셀(21) 등을 구비하여 구성되어 있다. 메모리 코어부(4)에는 비트선 제어 신호(BLTX, BLTZ, BRSX), 워드선 신호(WLZ), 센스 증폭기 활성화 신호(LEX, LEZ), 칼럼선 신호(CLZ) 및 공통 데이터 신호(CDB0Z, CDB1Z)가 공급되어 있다.
상기 신호중, 마지막에 "Z"가 붙은 신호는 정논리(正論理)의 신호이고, 마지막에 "X"가 붙은 신호는 부논리(負論理)의 신호이다. 또, 도 18에서는, 어드레스 신호를 생략하고 있다. 실제의 회로에서는, 어드레스 신호에 따라 상기 회로가 활성화되어 소정의 메모리 셀이 선택된다.
도 19는 메모리 코어부(4)의 주요부를 나타내고 있다.
메모리 코어부(4)에는 상보의 비트선(BL, /BL)이 복수조 형성되어 있다. 비트선(BL)은 nMOS(4a, 4b)를 통해 서로 접속되어 있다. 비트선(/BL)은 nMOS(4c, 4d)를 통해 서로 접속되어 있다. 비트선(BL, /BL)에 이퀄라이즈용 nMOS(4e, 4f)와 프리차지용 nMOS(4g, 4h), nMOS로 이루어지는 칼럼 스위치(4i, 4j), 센스 증폭기(20), 메모리 셀(21)이 접속되어 있다.
nMOS(4a, 4c)의 게이트에는 비트선 제어 신호(BLTX)가 공급되어 있다. nMOS(4b, 4d)의 게이트에는 비트선 제어 신호(BLTZ)가 공급되어 있다. nMOS(4e)의 게이트에는 비트선 제어 신호(BLTZ)가 공급되고, nMOS(4f)의 게이트에는 비트선 제어 신호(BLTX)가 공급되어 있다.
nMOS(4g, 4h)의 소스·드레인의 한쪽에는 각각 비트선(BL, /BL)이 접속되고, 다른쪽에는 프리차지선(VPR)이 접속되어 있다. nMOS(4g, 4h)의 게이트에는 비트선 제어 신호(BRSX)가 공급되어 있다.
칼럼 스위치(4i, 4j)의 소스·드레인의 한쪽에는 각각 비트선(BL, /BL)이 접속되고, 다른쪽에는 각각 데이터 신호(LDBX, LDBZ)가 접속되어 있다. 칼럼 스위치(4i, 4j)의 게이트에는 칼럼선 신호(CLZ)가 공급되어 있다. 데이터 신호(LDBX, LDBZ)는 상보의 신호이다. 데이터 신호(LDBZ) 및 데이터 신호(LDBX)에는 공통 데이터 신호(CDB0Z)와 동일한 논리 및 반전 논리가 전달된다. 도시하지 않은 별도의 데이터 신호(LDBZ) 및 데이터 신호(LDBX)에는 공통 데이터 신호(CDB1Z)와 동일한 논리 및 반전 논리가 전달된다.
센스 증폭기(20)는 pMOS(20a), nMOS(20b)로 이루어지는 CMOS 인버터와, pMOS(20c), nMOS(20d)로 이루어지는 CMOS 인버터와, 각 CMOS 인버터의 소스에 접속된 전원 공급용 pMOS(20e), nMOS(20f)로 구성되어 있다. 각 CMOS 인버터의 입력과 출력은 서로 접속되어 있고, 각 출력은 각각 비트선(/BL, BL)에 접속되어 있다. pMOS(20e)의 소스·드레인의 한쪽에는 각각 pMOS(20a), pMOS(20c)의 소스가 접속되고, 다른쪽에는 전원선(VII)이 접속되어 있다. pMOS(20e)의 게이트에는 센스 증폭기 활성화 신호(LEX)가 공급되어 있다. nMOS(20f)의 소스·드레인의 한쪽에는 각각 nMOS(20b), nMOS(20d)의 소스가 접속되고, 다른쪽에는 접지선(VSS)이 접속되어 있다. nMOS(20f)의 게이트에는 센스 증폭기 활성화 신호(LEZ)가 공급되어 있다.
메모리 셀(21)은 데이터 전송용 nMOS(21a)와 커패시터(21b)로 구성되어 있다. nMOS(21a)의 게이트에는 워드선 신호(WLZ)가 공급되어 있다.
다음에, 상술한 FCRAM의 동작에 대해서 설명한다.
도 20은 기록 동작이 연속하여 행해질 때의 타이밍을 나타내고 있다.
이 예에서는, 2 비트의 직렬 데이터가 연속하여 기록된다.
기록 동작을 개시하는 경우, 외부로부터 기록 커맨드(WR)가 공급된다. 도 18에 도시된 입력 버퍼(6)는 내부 클록 신호(ICLKZ)의 상승에 동기하여 커맨드 신호(CMD: 기록 커맨드(WR))를 취입한다. 커맨드 디코더(7)는 내부 커맨드 신호(ICMD)를 수신하여 커맨드 활성화 신호(ACTZ)를 활성화한다(도 20의 (a)). RASZ 발생 회로(8)는 커맨드 활성화 신호(ACTZ)를 수신하여 기간 신호(BRASZ)를 활성화한다(도 20의 (b)). DQ 버퍼(10)는 내부 클록 신호(ICLKZ)의 상승에 동기하여 데이터 신호(DQ)를 순차적으로 취입하여 각각 내부 데이터 신호(DI0, DI1)로서 출력한다(도 20의 (c)).
직렬 병렬 변환 회로(9)는 기록 커맨드(WR)를 수신한 후의 내부 클록 신호(ICLKZ)의 상승 엣지를 검출하여 라이트 스위치 신호(WSWZ)를 활성화한다(도 20의 (d)). 직렬 병렬 변환 회로(11)는 라이트 스위치 신호(WSWZ)에 동기하여 내부 데이터 신호(DI0, DI1)를 취입하고, 직렬 병렬 변환하여 각각 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력한다(도 20의 (e)).
BLT 활성화 타이밍 생성 회로(12)는 라이트 스위치 신호(WSWZ)의 활성화를 수신하여 비트선 활성화 신호(BLSZ)를 소정 기간 활성화한다(도 20의 (f)). BLT 발생 회로(16)는 비트선 활성화 신호(BLSZ)를 수신하여 비트선 제어 신호(BLTX) 및 비트선 제어 신호(BRSX)를 비활성화한다(도 20의 (g)). 비트선 제어 신호(BLTX)의 비활성화, 비트선 제어 신호(BLTZ)의 활성화에 의해, 도 19에 도시된 메모리 셀(21)측의 비트선(BL, /BL)은 이퀄라이즈가 해제되어 센스 증폭기(20)에 접속된다. 메모리 셀(21)과 반대측의 비트선(BL, /BL)은 이퀄라이즈되어 센스 증폭기(20)와의 접속이 해제된다. 비트선 제어 신호(BRSX)의 비활성화에 의해, 비트선(BL, /BL)의 프리차지 동작이 리셋된다.
도 18에 도시된 워드선 활성화 타이밍 생성 회로(13)는 비트선 활성화 신호(BLSZ)를 수신하여 워드선 활성화 신호(WLSZ)를 소정 기간 활성화한다(도 20의 (h)). 주 워드 디코더(17)는 워드선 활성화 신호(WLSZ)를 수신하여 워드선 신호(WLZ)를 활성화한다(도 20의 (i)). 워드선 신호(WLZ)의 활성화에 의해, 메모리 셀(21)에 유지되어 있는 데이터가 미소 신호로서 비트선(BL, /BL)에 출력된다(도 20의 (j)).
SA 활성화 타이밍 생성 회로(14)는 워드선 활성화 신호(WLSZ)를 수신하여 센스 증폭기 활성화 타이밍 신호(BLEZ)를 활성화한다(도 20의 (k)). 센스 증폭기 제어 회로(18)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 센스 증폭기 활성화 신호(LEX, LEZ)를 활성화한다(도 20의 (1)). 센스 증폭기(20)는 센스 증폭기 활성화 신호(LEX, LEZ)를 수신하여 활성화되고, 비트선(BL, /BL)에 출력된 미소 신호를 증폭한다.
CL 활성화 타이밍 생성 회로(15)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 칼럼선 활성화 신호(BCLZ)를 소정 기간 활성화한다(도 20의 (m)). 칼럼 디코더(19)는 칼럼선 활성화 신호(BCLZ)를 수신하여 칼럼선 신호(CLZ)를 소정 기간 활성화한다(도 20의 (n)). 칼럼선 신호(CLZ)의 활성화에 의해, 공통 데이터 신호(CDB0Z)가 상보의 데이터 신호(LDBX, LDBZ)를 통해 비트선(BL, /BL)에 공급되고, 메모리 셀(21)에의 기록이 행해진다(도 20의 (o)). 또한, 공통 데이터 신호(CDB1Z)가 상보의 데이터 신호(LDBX, LDBZ)를 통해 별도의 비트선(BL, /BL)에 공급되고, 별도의 메모리 셀(21)에의 기록이 행해진다. 즉, 직렬 입력된 데이터 신호(DQ)가 병렬 데이터로서 메모리 셀(21)에 기록된다. 이 때, 메모리 셀(21)로부터 출력된 미소 신호와 데이터 신호(LDBX, LDBZ)와의 논리가 역인 경우에는 신호의 반전 동작이 필요하게 된다.
또, 기록 커맨드(WR)를 수신한 후의 7번째 클록 신호(CLK)에 동기하여 다음 커맨드 신호(기록 커맨드(WR))가 취입된다. 즉, 이 예에서는, 1회의 기록 동작에 필요한 클록수는 7 클록이다(레이턴시=7).
RASZ 발생 회로(8)는 CL 활성화 타이밍 생성 회로(15)가 출력하는 셀프 프리차지 신호(SPRZ: 도시하지 않음)를 수신하여 기간 신호(BRASZ)를 비활성화한다(도 20의 (p)). 워드선 활성화 타이밍 생성 회로(13)는 기간 신호(BRASZ)를 수신하여 워드선 비활성화 신호(WLRZ)를 소정 기간 활성화한다(도 20의 (q)). 주 워드 디코더(17)는 워드선 비활성화 신호(WLRZ)를 수신하여 워드선 신호(WLZ)를 비활성화한다(도 20의 (r)). 워드선 신호(WLZ)의 비활성화에 의해, 메모리 셀(21)이 폐쇄되어 기록된 데이터가 유지된다.
SA 활성화 타이밍 생성 회로(14)는 워드선 비활성화 신호(WLRZ)를 수신하여 센스 증폭기 활성화 타이밍 신호(BLEZ)를 비활성화한다(도 20의 (s)). 센스 증폭기 제어 회로(18)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 센스 증폭기 활성화 신호(LEX, LEZ)를 비활성화한다(도 20의 (t)). 센스 증폭기 활성화 신호(LEX, LEZ)의 비활성화에 의해, 센스 증폭기(20)는 증폭 동작을 정지한다.
BLT 활성화 타이밍 생성 회로(12)는 워드선 비활성화 신호(WLRZ)를 수신하여 비트선 비활성화 신호(BLRZ)를 소정 기간 활성화한다(도 20의 (u)). BLT 발생 회로(16)는 비트선 비활성화 신호(BLRZ)를 수신하여 비트선 제어 신호(BLTX)를 활성화하고, 비트선 제어 신호(BRSX)를 활성화한다(도 20의 (v)). 비트선 제어 신호(BLTX)의 활성화에 의해, 도 19에 도시된 메모리 셀(21)측의 비트선(BL, /BL)은 이퀄라이즈된다. 메모리 셀(21)과 반대측의 비트선(BL, /BL)은 이퀄라이즈가 해제되어 센스 증폭기(20)에 접속된다. 비트선 제어 신호(BRSX)의 활성화에 의해, 비트선(BL, /BL)이 프리차지된다.
그리고, 상술한 동작을 반복함으로써 기록 동작이 연속하여 실행된다.
도 21은 기록 동작후에 판독 동작을 행하는 경우의 타이밍을 나타내고 있다. 기록 동작시의 회로 동작은 상술한 도 20과 동일한 타이밍으로 행해진다. 그러나, 기록 동작에 있어서는, 데이터 신호(DQ)의 취입에 맞춰 메모리 코어부(4)를 동작시킬 필요가 있다. 이 때문에, 메모리 코어부(4)의 동작은 2 비트의 데이터 신호(DQ)를 내부 데이터 신호(DI0, DI1)로서 취입한 후, 라이트 스위치 신호(WSWZ)의 활성화에 동기하여 비트선 활성화 신호(BLSZ), 워드선 활성화 신호(WLSZ) 등을 활성화함으로써 행해진다. 즉, 기록 동작에 있어서는, 판독 동작에 비하여 메모리 코어부(4)의 동작 개시가 지연된다. 따라서, 이 예에서는, 메모리 코어부(4)의 제어가 기록 동작과 판독 동작에서 중복되지 않도록 하기 위해서, 판독 동작전의 기록 동작에는 10 클록이 필요하게 된다. 또, 각 동작에 필요한 클록수(레이턴시)는 클록 신호의 주파수에 의해 변화된다.
기록 동작후, 판독 동작에서는, 도 18에 도시된 입력 버퍼(6)는, 내부 클록 신호(ICLKZ)의 상승으로 판독 커맨드(RD)를 취입한다. 커맨드 디코더(7)는 내부 커맨드 신호(ICMD)를 수신하여 커맨드 활성화 신호(ACTZ)를 활성화한다(도 21의 (a)). RASZ 발생 회로(8)는 커맨드 활성화 신호(ACTZ)를 수신하여 기간 신호(BRASZ)를 활성화한다(도 21의 (b)). BLT 활성화 타이밍 생성 회로(12)는 기간 신호(BRASZ)를 수신하여 비트선 활성화 신호(BLSZ)를 활성화한다(도 21의 (c)).
이 후, 기록 동작과 동일한 타이밍으로, 비트선 제어 신호(BLTX, BLTZ), 비트선 제어 신호(BRSX), 워드선 신호(WLZ), 센스 증폭기 활성화 신호(LEX, LEZ) 및 칼럼선 신호(CLZ)의 활성화·비활성화가 행해지고, 판독 동작이 행해진다.
판독 동작의 경우, 워드선 신호(WLZ)의 활성화에 의해 메모리 셀(21)로부터 비트선(BL, /BL)에 출력된 미소 신호가 그대로 판독 데이터로서 증폭된다. 이 때문에, 판독 동작중에 데이터가 반전하는 일은 없다.
증폭된 신호는 공통 데이터 신호(CDB0Z)에 전송된다(도 21의 (d)). 전송된 신호는 판독 커맨드(RD)의 취입으로부터 7번째의 클록 신호(CLK)에 동기하여 데이터 신호(DQ)로서 출력된다(도 21의 (e)). 마찬가지로, 별도의 비트선(BL, /BL) 상에서 증폭된 신호는 공통 데이터 신호(CDB1Z)에 전송되고, 판독 커맨드(RD)의 취입으로부터 8번째의 클록 신호(CLK)에 동기하여 데이터 신호(DQ)로서 출력된다.
상술한 바와 같이, 기록 동작을 판독 동작전에 행하는 경우에는, 통상보다 3클록 많은 10클록이 필요하다.
이 결과, 예컨대, FCRAM을 탑재한 시스템에 있어서, 기록 동작과 판독 동작을 교대로 반복하는 것이 빈번히 행해지는 경우에는, 시스템 전체의 처리 시간이 증대한다고 하는 문제가 있었다.
또한, 메모리 코어부(4)의 제어 타이밍은 기록 동작과 판독 동작에서 동일하다. 이 때문에, 기록 동작에 있어서는, 기록 데이터를 비트선(BL, /BL)에 부여하기 전에 메모리 셀(21)로부터 출력된 미소 신호가 센스 증폭기(20)에 의해 증폭된다. 이 때문에, 데이터의 반전 동작이 필요하게 되고, 기록 시간이 길어진다는 문제가 있었다.
한편, 증폭 시간을 단축하기 위해서, 센스 증폭기(20) 대신에 도 22에 도시된 센스 증폭기(22)가 제안되고 있다.
이 센스 증폭기(22)는 각 CMOS 인버터의 pMOS(22a, 22b)의 소스에 전원선(VII)을 접속하는 pMOS(22c)와, 전원선(VDD)을 접속하는 pMOS(22d)가 접속되어 있다. 전원선(VDD)은 전원선(VII)보다 높은 전위를 갖고 있다. pMOS(22d)의 게이트에는 센스 증폭기 활성화 신호(LEPX)가 공급되어 있다. 센스 증폭기 활성화 신호(LEX, LEZ, LEPX)는 센스 증폭기 제어 회로(도시하지 않음)에 의해 생성되는 신호이다. 다른 회로 구성은 상술한 센스 증폭기(20)와 동일하다.
도 23은 이 센스 증폭기(22)의 판독시의 증폭 동작을 나타내고 있다.
우선, 워드선 신호(WLZ)가 활성화되고, 비트선(BL, /BL)에 메모리 셀로부터의 판독 데이터인 미소 신호가 출력된다. 다음에, 센스 증폭기 제어 회로(도시하지 않음)는 센스 증폭기 활성화 신호(LEZ, LEPX)를 활성화한다. 센스 증폭기 활성화 신호(LEZ, LEPX)의 활성화에 의해, 비트선(BL, /BL)의 미소 신호는 L 레벨측이 접지 전압(VSS)을 향해 증폭되고, H 레벨측이 전원 전압(VDD)을 향해 증폭된다(오버드라이브 기간). 다음에, 센스 증폭기 제어 회로는 센스 증폭기 활성화 신호(LEPX)를 비활성화하고, 센스 증폭기 활성화 신호(LEX)를 활성화한다. 도 22에 도시된 pMOS(22c)의 온(ON)에 의해, H 레벨측의 전위는 전원 전압(VII)까지 저하한다. H 레벨측의 전위가 전원 전압(VDD)으로 상승하기 때문에, 판독 동작시의 증폭은 통상의 센스 증폭기의 증폭(도면 중 일점쇄선)에 비하여 빠르게 행해진다.
도 24는 이 센스 증폭기(22)의 기록시의 증폭 동작을 나타내고 있다.
우선, 워드선 신호(WLZ)가 활성화되고, 메모리 셀로부터 기록 데이터와는 무관한 미소 신호가 출력된다. 다음에, 센스 증폭기 제어 회로(도시하지 않음)는 센스 증폭기 활성화 신호(LEZ, LEPX)를 활성화한다. 센스 증폭기 활성화 신호(LEZ, LEPX)의 활성화에 의해, 비트선(BL, /BL)의 미소 신호는 L 레벨측이 접지 전압(VSS)을 향해 증폭되고, H 레벨측이 전원 전압(VDD)을 향해 증폭된 이 후, 칼럼선 신호(CLZ)의 활성화에 의해, 기록 데이터가 비트선(BL, /BL)에 공급되고, 증폭된 미소 신호가 반전된다. 미소 신호의 증폭 레벨은 통상의 센스 증폭기의 증폭 레벨(도면 중 일점쇄선)보다 커지기 때문에, 데이터를 반전하기 위한 시간이 증대한다. 이 결과, 기록 시간이 증대한다고 하는 문제가 있었다.
본 발명의 목적은 메모리 셀에의 데이터의 기록 시간을 단축할 수 있는 반도체 집적 회로를 제공하는 데에 있다.
도 1은 청구범위 제1항 내지 청구범위 제5항에 기재한 발명의 기본 원리를 도시한 블록도.
도 2는 제1 실시 형태에 있어서의 기록 동작에 관계하는 회로를 도시한 블록도.
도 3은 도 2의 직렬 병렬 제어 회로를 도시한 회로도.
도 4는 도 2의 직렬 병렬 변환 회로를 도시한 회로도.
도 5는 도 2의 워드선 활성화 타이밍 생성 회로의 주요부를 도시한 회로도.
도 6은 직렬 병렬 제어 회로 및 직렬 병렬 변환 회로의 동작을 도시한 타이밍도.
도 7은 워드선 활성화 타이밍 생성 회로의 동작을 도시한 타이밍도.
도 8은 제1 실시 형태에 있어서의 기록 동작후에 판독 동작을 행하는 경우의 타이밍도.
도 9는 제2 실시 형태에 있어서의 기록 동작에 관계하는 회로를 도시한 블록도.
도 10은 도 9의 SA 활성화 타이밍 생성 회로를 도시한 회로도.
도 11은 제2 실시 형태에 있어서의 기록 동작후에 판독 동작을 행하는 경우의 타이밍도.
도 12는 제3 실시 형태에 있어서의 기록 동작에 관계하는 회로를 도시한 블록도.
도 13은 도 12의 CL 활성화 타이밍 생성 회로 및 SA 활성화 타이밍 생성 회로를 도시한 회로도.
도 14는 제3 실시 형태에 있어서의 기록 동작후에 판독 동작을 행하는 경우의 타이밍도.
도 15는 제4 실시 형태에 있어서의 기록 동작에 관계하는 회로를 도시한 블록도.
도 16은 제4 실시 형태에 있어서의 CL 활성화 타이밍 생성 회로 및 SA 활성화 타이밍 생성 회로를 도시한 회로도.
도 17은 제4 실시 형태에 있어서의 기록 동작시의 타이밍도.
도 18은 종래의 FCRAM에 있어서의 기록 동작에 관계하는 회로를 도시한 블록도.
도 19는 도 18의 메모리 코어부의 주요부를 도시한 회로도.
도 20은 종래의 FCRAM에 있어서, 기록 동작이 연속하여 행해질 때의 타이밍도.
도 21은 종래의 FCRAM에 있어서, 기록 동작후에 판독 동작을 행하는 경우의 타이밍도.
도 22는 종래 제안되어 있는 증폭 시간을 단축하기 위한 센스 증폭기를 도시한 회로도.
도 23은 도 22의 센스 증폭기에 있어서의 판독시의 증폭 동작을 도시한 타이밍도.
도 24는 도 22의 센스 증폭기에 있어서의 기록시의 증폭 동작을 도시한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
3 : 코어 제어 신호 발생부
4 : 메모리 코어부
5 : 클록 버퍼
6 : 입력 버퍼
8 : RASZ 발생 회로
10 : DQ 버퍼
12 : BLT 활성화 타이밍 생성 회로
14 : SA 활성화 타이밍 생성 회로
15 : CL 활성화 타이밍 생성 회로
16 : BLT 발생 회로
17 : 주 워드 디코더
18 : 센스 증폭기 제어 회로
19 : 칼럼 디코더
20 : 센스 증폭기
21 : 메모리 셀
30 : 입력 제어부
32 : 코어 타이밍 제어부
34 : 커맨드 디코더
36 : 직렬 병렬 제어 회로
38 : 직렬 병렬 변환 회로
39 : BLT 활성화 타이밍 생성 회로
40 : 워드선 활성화 타이밍 생성 회로
52 : 라이트 데이터 모니터부
54 : 논리 합성부
62 : SA 활성화 타이밍 생성 회로
64 : CL 활성화 타이밍 생성 회로
66 : SA 활성화 타이밍 생성 회로
68 : CL 활성화 타이밍 생성 회로
70 : 코어 제어 신호 발생부
72 : 센스 증폭기 제어 회로
ACTZ : 커맨드 활성화 신호
BCLZ : 칼럼선 활성화 신호
BLEZ : 센스 증폭기 활성화 타이밍 신호
BLSZ : 비트선 활성화 신호
BLRZ : 비트선 비활성화 신호
BLTX : 비트선 제어 신호
BLTZ : 비트선 제어 신호
BRASZ : 기간 신호
BRSX : 비트선 제어 신호
CDB0Z, CDB1Z : 공통 데이터 신호
CLKZ : 클록 신호
CLZ : 칼럼선 신호
CMD : 커맨드 신호
DI0, DI1 : 내부 데이터 신호
DQ : 데이터 신호
ICLKZ : 내부 클록 신호
ICMD : 내부 커맨드 신호
LEX, LEZ, LEPX : 센스 증폭기 활성화 신호
SPRZ : 셀프 프리차지 신호
WLRZ : 워드선 비활성화 신호
WLSZ : 워드선 활성화 신호
WLZ : 워드선 신호
WSWZ : 라이트 스위치 신호
도 1은 청구범위 제1항 내지 청구범위 제5항에 기재한 발명의 기본 원리를 나타내는 블록도이다.
청구범위 제1항의 반도체 집적 회로에서는, 제어 신호 생성부(22)는 비트선 제어 신호(BLTZ, BLTX, BRSX), 워드선 신호(WLZ), 센스 증폭기 활성화 신호(LEZ, LEX) 및 칼럼선 신호(CLZ)를 생성한다.
비트선 제어 신호(BLTZ, BLTX, BRSX)는 비트선(BL, /BL)을 리셋하는 리셋 회로(25)를 활성화한다. 워드선 신호(WLZ)는 메모리 셀(23)에 데이터를 전하는 비트선(BL, /BL)과 메모리 셀(23)과의 접속을 제어한다. 센스 증폭기 활성화 신호(LEZ, LEX)는 비트선(BL, /BL)에 전달된 데이터를 증폭하는 센스 증폭기(24)를 활성화한0다. 칼럼선 신호(CLZ)는 비트선(BL, /BL)에 데이터를 전달하는 칼럼 스위치(26)를 활성화한다.
제어 신호 생성부(22)는 워드선 신호(WLZ), 센스 증폭기 활성화 신호(LEZ, LEX), 비트선 제어 신호(BLTZ, BLTX, BRSX) 및 칼럼선 신호(CLZ) 중 소정의 신호를 기록 동작의 개시시에 활성화한다. 제어 신호 생성부(22)는 나머지 신호를 기록 데이터(DI0, DI1)의 취입후에 활성화한다.
소정 신호의 활성화가 기록 데이터(DI0, DI1)의 취입을 대기하지 않고서 행해지기 때문에, 나머지 신호의 활성화 타이밍을 빠르게 할 수 있게 된다. 이 결과, 기록 동작에 필요한 시간이 단축된다.
청구범위 제2항의 반도체 집적 회로에서는, 직렬 병렬 변환 회로(27)는 메모리 셀(23)에 기록하는 데이터(DI0, DI1)를 직렬 데이터로서 취입하여 병렬 데이터(CDB0Z, CDB1Z)로 변환한다. 제어 신호 생성부(22)는 직렬 병렬 변환 회로(27)의 취입 신호(WSWZ)에 동기하여 상기 나머지 신호를 활성화한다. 이 때문에, 새롭게 제어 신호를 생성하지 않고, 나머지 신호의 활성화가 확실하게 행해진다.
청구범위 제3항의 반도체 집적 회로에서는, 제어 신호 생성부(22)의 제1 제어 회로(22a)는 기록 동작시에 취입 신호에 동기하여 제1 활성화 신호(ACT1)를 활성화한다. 제어 신호 생성부(22)의 제1 제어 회로(22a)는 판독 동작시에는 항상 제1 활성화 신호(ACT1)를 활성화한다. 또한, 제어 신호 생성부(22)의 제2 제어 회로(22b)는 기록 동작의 개시시 및 판독 동작의 개시시에 동기하여 제2 활성화 신호(ACT2)를 생성한다. 논리 합성부(22c)는 제1 활성화 신호(ACT1)와 제2 활성화 신호(ACT2)와의 AND 논리를 취한다. 그리고, 제어 신호 생성부(22)는 논리 합성부(22c)의 연산 결과를 사용하여 상기 나머지 신호를 생성한다.
이 때문에, 기록 동작시와, 판독 동작시에 다른 나머지 신호의 생성 타이밍을 용이하게 생성할 수 있다.
청구범위 제4항의 반도체 집적 회로에서는, 기록 동작시에는, 칼럼 스위치(26)가 판독 동작시에 비하여 빠르게 활성화된다. 이 때문에, 메모리 셀(23)로부터 출력되는 미소 신호의 증폭전 또는 증폭 직후에, 비트선(BL, /BL)에 기록 데이터(CDB0Z, CDB1Z)를 부여할 수 있게 된다. 미소 신호가 기록 데이터(CDB0Z, CDB1Z)와 다른 경우에는 데이터를 반전해야 한다. 그러나, 전술한 바와 같이 미소 신호의 증폭이 최소한으로 되기 때문에, 반전 동작에 필요한 시간은 저감된다. 따라서, 기록 동작에 필요한 시간이 단축된다.
청구범위 제5항의 반도체 집적 회로에서는, 센스 증폭기(24)는 증폭 개시시의 소정 기간에 고전압을 사용하는 오버드라이브 기능(24a)을 갖고 있다. 기록 동작시에는, 칼럼 스위치(26)의 활성화 개시는 오버드라이브의 개시전에 행해진다. 이 때문에, 오버드라이브 기능(24a)에 의한 미소 신호의 증폭전에 비트선(BL, /BL)에 기록 데이터가 부여된다. 따라서, 오버드라이브 기능(24a)에 의한 기록 데이터(CDB0Z, CDB1Z)와 무관한 미소 신호의 증폭이 최소한으로 된다. 이 결과, 판독 동작시에는 오버드라이브를 충분히 기능시키고, 기록 동작시에는 오버드라이브를 행하지 않도록 할 수 있게 된다. 이 결과, 판독 동작 시간을 증대시키지 않고, 기록 동작에 필요한 시간이 단축된다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 또, 종래 기술에서 설명한 회로와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 대해서는 상세한 설명을 생략한다. 또한, 종래 기술에서 설명한 신호와 동일한 신호에 대해서는 동일한 부호를 붙이고 있다.
도 2는 본 발명의 반도체 집적 회로의 제1 실시 형태에 있어서의 기록 동작에 관계하는 주요부의 구성을 나타내고 있다. 이 실시 형태는 청구범위 제1항 내지 청구범위 제3항에 대응하고 있다.
이 실시 형태의 반도체 집적 회로는 실리콘 기판상에 CMOS 프로세스 기술을 사용하고, 예컨대, 64 M 비트의 FCRAM으로서 형성되어 있다.
FCRAM은 기록 동작에 관계하는 회로로서, 입력 제어부(30), 코어 타이밍 제어부(32), 코어 제어 신호 발생부(3), 메모리 코어부(4)를 구비하고 있다. 코어 타이밍 제어부(32), 코어 제어 신호 발생부(3)는 도 1에 도시된 제어 신호 생성부(22)에 대응하고 있다.
입력 제어부(30)는 클록 버퍼(5)와 입력 버퍼(6), 커맨드 디코더(34), RASZ 발생 회로(8), 직렬 병렬 제어 회로(36), DQ 버퍼(10), 직렬 병렬 변환 회로(38)를 구비하여 구성되어 있다.
클록 버퍼(5)는 외부로부터 클록 신호(CLK)를 수신하여 내부 클록 신호(ICLKZ)를 출력하고 있다. 입력 버퍼(6)는 내부 클록 신호(ICLKZ)에 동기하여 커맨드 신호(CMD)를 취입하고, 취입된 신호를 내부 커맨드 신호(ICMD)로서 출력하고 있다. 커맨드 디코더(34)는 내부 커맨드 신호(ICMD)를 수신하여 커맨드의 해석을 행하고, 커맨드 활성화 신호(ACTZ) 및 기록 커맨드 신호(WRBPZ, WRTZ)를 출력하고 있다. RASZ 발생 회로(8)는 커맨드 활성화 신호(ACTZ) 및 셀프 프리차지 신호(SPRZ)를 수신하여 행 액세스계의 기간 신호(BRASZ)를 출력하고 있다. 직렬 병렬 제어 회로(36)는 내부 클록 신호(ICLKZ) 및 기록 커맨드 신호(WRBPZ)를 수신하여 라이트 스위치 신호(WSWZ) 등을 출력하고 있다. DQ 버퍼(10)는 내부 클록 신호(ICLKZ)에 동기하여 직렬의 데이터 신호(DQ)를 순차적으로 수신하여 내부 데이터 신호(DI0, DI1)로서 출력하고 있다. 직렬 병렬 변환 회로(38)는, 라이트 스위치 신호(WSWZ)에 동기하여 내부 데이터 신호(DI0, DI1)를 취입하고, 병렬 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력하고 있다.
코어 타이밍 제어부(32)는 BLT 활성화 타이밍 생성 회로(39)와 워드선 활성화 타이밍 생성 회로(40), SA 활성화 타이밍 생성 회로(14), CL 활성화 타이밍 생성 회로(15)를 구비하여 구성되어 있다.
BLT 활성화 타이밍 생성 회로(39)는 기간 신호(BRASZ) 및 워드선 활성화 신호(WLSZ)를 수신하여 비트선 활성화 신호(BLSZ) 및 비트선 비활성화 신호(BLRZ)를 출력하고 있다.
워드선 활성화 타이밍 생성 회로(40)는 비트선 활성화 신호(BLSZ), 기간 신호(BRASZ), 기록 커맨드 신호(WRBPZ) 및 라이트 스위치 신호(WSWZ)를 수신하여 워드선 활성화 신호(WLSZ) 및 워드선 비활성화 신호(WLRZ)를 출력하고 있다. SA 활성화 타이밍 생성 회로(14)는 워드선 활성화 신호(WLSZ) 및 워드선 비활성화 신호(WLRZ)를 수신하여 센스 증폭기 활성화 타이밍 신호(BLEZ)를 출력하고 있다. CL 활성화 타이밍 생성 회로(15)는 센스 증폭기 활성화 타이밍 신호(BLEZ)를 수신하여 칼럼선 활성화 신호(BCLZ) 및 셀프 프리차지 신호(SPRZ)를 출력하고 있다.
코어 제어 신호 발생부(3) 및 메모리 코어부(4)의 회로 구성 및 신호의 접속관계는 종래와 동일하며, 메모리 코어부(4)의 주요부는 도 19에 도시된 회로와 동일하다. 즉, 메모리 코어부(4)에는 비트선(BL, /BL)을 제어하는 비트선 제어 신호(BLTX, BLTZ, BRSX), 메모리 셀(21)을 제어하는 워드선 신호(WLZ), 센스 증폭기(20)를 제어하는 센스 증폭기 활성화 신호(LEX, LEZ) 및 도 19에 도시된 칼럼 스위치(4i, 4j)를 제어하는 칼럼선 신호(CLZ)가 공급되어 있다. 도 19에 도시된 바와 같이, 비트선(BL)은 nMOS(4a, 4b)를 통해 상호 접속되어 있다. 비트선(/BL)은 nMOS(4c, 4d)를 통해 상호 접속되어 있다. 비트선(BL, /BL)에는 이퀄라이즈용 nMOS(4e, 4f)와 프리차지용 nMOS(4g, 4h), nMOS로 이루어지는 칼럼 스위치(4i, 4j), 센스 증폭기(20), 메모리 셀(21)이 접속되어 있다. nMOS(4e, 4f, 4g, 4h)는 리셋 회로에 대응하고 있다.
또, 도 2에서는 어드레스 신호를 생략하고 있다. 실제의 회로에서는, 어드레스 신호에 따라 상기 회로가 활성화되고, 소정의 메모리 셀이 선택된다.
도 3은 직렬 병렬 제어 회로(36)를 나타내고 있다.
직렬 병렬 제어 회로(36)는 지연 회로(42)와, 2 입력의 NAND 게이트(44a, 44b) 및 인버터(44c)로 이루어지는 플립플롭 회로(44), 지연 회로(46), 2 입력의 AND 게이트(36a), 2개의 인버터로 이루어지는 버퍼(36b), 인버터(36c), 분주 회로(36d)로 구성되어 있다.
분주 회로(分周回路)(36d)는 내부 클록 신호(ICLKZ)를 수신하여 주파수를 1/2로 한 신호를 인버터(36c)에 출력하고 있다. 인버터(36c)는 받은 신호를 반전하여 노드(N0)에 출력하고 있다. 지연 회로(42)는 종속 접속된 3개의 인버터(42a) 사이에 2개의 CR 시정수 회로(42b)를 배치하여, 구성되어 있다. CR 시정수 회로(42b)는 예컨대, 확산 저항과 nMOS의 소스와 드레인을 접지선(VSS)에 접속한 MOS 용량으로 구성되어 있다. 지연 회로(42)는 노드(N0)의 신호를 수신하여 반전한 신호를 노드(N1)로 출력하고 있다. 지연 회로(46)는 지연 회로(42)와 동일한 논리의 회로이다. 지연 회로(46)는 AND 게이트(36a)의 출력을 수신하여 지연한 신호를 노드(N3)로 출력하고 있다.
플립플롭 회로(44)의 NAND 게이트(44a)의 입력에는 인버터(44c)를 통해 기록 커맨드 신호(WRBPZ)가 공급되어 있다. NAND 게이트(44b)의 입력에는 노드(N3)가 접속되어 있다. 플립플롭 회로(44)의 출력은 노드(N2)에 접속되어 있다.
AND 게이트(36a)의 입력은 노드(N1) 및 노드(N2)에 접속되어 있다. AND 게이트(46a)의 출력은 인버터(36b)를 통해 라이트 스위치 신호(WSWZ)로서 출력되어 있다.
도 4는 직렬 병렬 변환 회로(38)를 나타내고 있다.
직렬 병렬 변환 회로(38)는 nMOS 및 pMOS의 소스·드레인을 서로 접속하여 형성한 MOS 스위치(48a, 48b, 48c, 48d)와 인버터의 입력·출력을 서로 접속한 래치(50a, 50b, 50c, 50d), 인버터(52)로 구성되어 있다.
MOS 스위치(48a)는 내부 데이터 신호(DI0)를 수신하여 이 신호를 래치(50a)에 출력하고 있다. 래치(50a)는 내부 데이터 신호(DI0)의 반전 논리를 MOS 스위치(48b)에 출력하고 있다. MOS 스위치(48b)는 받은 신호를 래치(50b)에 출력하고 있다. 래치(50b)는 받은 신호를 반전하여 공통 데이터 신호(CDB0Z)로서 출력하고 있다. MOS 스위치(48c)는 내부 데이터 신호(DI1)를 수신하여 이 신호를 래치(50c)에 출력하고 있다. 래치(50c)는 내부 데이터 신호(DI1)의 반전 논리를 MOS 스위치(48d)에 출력하고 있다. MOS 스위치(48d)는 받은 신호를 래치(50d)에 출력하고 있다. 래치(50d)는 받은 신호를 반전하여 공통 데이터 신호(CDB1Z)로서 출력하고 있다.
MOS 스위치(48a, 48c)의 pMOS의 게이트 및 MOS 스위치(48b, 48d)의 nMOS의 게이트에는 라이트 스위치 신호(WSWZ)가 공급되어 있다. MOS 스위치(48a, 48c)의 nMOS의 게이트 및 MOS 스위치(48b, 48d)의 pMOS의 게이트에는 인버터(52)를 통해 라이트 스위치 신호(WSWZ)의 반전 신호가 공급되어 있다.
직렬 병렬 변환 회로(38)는 라이트 스위치 신호(WSWZ)의 L 레벨 기간에 내부 데이터 신호(DI0, DI1)를 취입하고, 라이트 스위치 신호(WSWZ)의 H 레벨 기간에 취입한 데이터를 래치하여 병렬 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력하는 회로이다.
도 5는 워드선 활성화 타이밍 생성 회로(40)의 주요부를 나타내고 있다.
워드선 활성화 타이밍 생성 회로(40)는 라이트 데이터 모니터부(52)와 2 입력 NOR 게이트로 이루어지는 논리 합성부(54), 플립플롭 회로(56), 지연 회로(58a, 58b), 인버터(60a, 60b, 60c)를 구비하여 구성되어 있다. 라이트 데이터 모니터부(52)는 제1 제어 회로에 대응하고 있다. 라이트 데이터 모니터부(52)의 출력 신호(노드(N4))는 제1 활성화 신호에 대응하고 있다. 플립플롭 회로(56)는 제2 제어 회로에 대응하고 있다. 플립플롭 회로(56)의 출력 신호(노드(N5))는 제2 활성화 신호에 대응하고 있다.
플립플롭 회로(56)는 도 3에 도시된 플립플롭 회로(44)와 동일한 회로이다. 지연 회로(58a, 58b)는 도 3에 도시된 지연 회로(42)와 동일한 논리를 갖는 회로이다. 지연 회로(58a, 58b)의 지연 시간은 CR 시정수 회로의 저항치, 용량치에 의해 정해져 있다.
라이트 데이터 모니터부(52)는 플립플롭 회로(52a)와 2 입력의 NOR 게이트(52b), 인버터(52c, 52d)로 구성되어 있다. 플립플롭 회로(52a)는 플립플롭 회로(56)와 동일한 회로이다. 플립플롭 회로(52a)의 한쪽 입력에는 인버터(52c)를 통해 라이트 스위치 신호(WSWZ)의 반전 신호가 공급되어 있다. 플립플롭 회로(52a)의 다른쪽 입력은 노드(N7)에 접속되어 있다. NOR 게이트(52b)의 입력에는 인버터(52d)를 통해 기록 커맨드 신호(WRTZ)의 반전 논리와, 플립플롭 회로(52)의 출력이 접속되어 있다. NOR 게이트(52b)의 출력은 노드(N4)에 접속되어 있다. 라이트 데이터 모니터부(52)는 라이트 스위치 신호(WSWZ) 및 라이트 커맨드 신호(WRTZ)의 활성화시, 즉 기록 동작시에 워드선 활성화 신호(WLSZ)의 활성화를 소정 시간 지연시키는 회로이다.
논리 합성부(54)의 입력에는 각각 라이트 데이터 모니터부(52)의 출력인 노드(N4)와, 인버터(60b)를 통해 플립플롭 회로(56)의 반전 논리인 노드(N5)가 접속되어 있다. 논리 합성부(54)의 출력인 노드(N6)는 인버터(60c) 및 지연 회로(58a)의 입력에 접속되어 있다. 논리 합성부(54)는 부논리의 AND 논리를 연산하는 회로이다. 즉, 논리 합성부(54)는 노드(N4)의 신호 레벨과 노드(N5)의 신호 레벨이 모두 L 레벨일 때에 H 레벨을 출력한다.
플립플롭 회로(56)의 한쪽 입력에는 인버터(60a)를 통해 비트선 활성화 신호(BLSZ)의 반전 논리가 접속되어 있다. 플립플롭 회로(56)의 다른쪽 입력에는 지연 회로(58a)의 출력인 노드(N7)가 접속되어 있다. 지연 회로(58b)는 인버터(60c)의 출력을 수신하여 워드선 활성화 신호(WLSZ)를 출력하고 있다.
워드선 활성화 타이밍 생성 회로(40)는 도 5에 도시된 회로 이외에 기간 신호(BRASZ)를 수신하여 워드선 비활성화 신호(WLRZ)를 생성하는 회로를 갖고 있다.
다음에, 상술한 FCRAM의 동작에 대해서 설명한다.
도 6은 직렬 병렬 제어 회로(36) 및 직렬 병렬 변환 회로(38)의 동작 타이밍을 나타내고 있다.
도 3에 도시된 분주 회로(36d)는 내부 클록 신호(ICLKZ)를 수신하여 분주한 신호를 노드(N0)에 출력하고 있다(도 6의 (a)). 지연 회로(42)는 노드(N0)의 신호를 소정 시간 지연시킨 신호를 반전하여 노드(N1)에 출력한다(도 6의 (b)). 도 2에 도시된 클록 버퍼(6)는 내부 클록 신호(ICLKZ)의 상승에 동기하여 커맨드 신호(CMD)를 취입한다. 커맨드 디코더(34)는 받은 커맨드가 기록 커맨드(WR)인 것을 해석하여 기록 커맨드 신호(WRBPZ)를 출력한다(도 6의 (c)).
도 3에 도시된 플립플롭 회로(44)는 기록 커맨드 신호(WRBPZ)를 수신하여 노드(N2)를 H 레벨로 한다(도 6의 (d)). 또한, 도 2에 도시된 DQ 버퍼(10)는 내부 클록(ICLKZ)의 상승에 동기하여 기록 데이터를 순차적으로 내부 데이터 신호(DI0, DI1)로서 취입한다(도 6의 (e), (f)).
노드(N1)의 H 레벨에 의해, 라이트 스위치 신호(WSWZ)는 활성화된다(도 6의 (g)). 도 4에 도시된 직렬 병렬 변환 회로(38)는 라이트 스위치 신호(WSWZ)의 상승에 동기하여 내부 데이터 신호(DI0, DI1)를 래치하고, 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력한다. 즉, 직렬 데이터로서 입력된 기록 데이터는 병렬 데이터가 된다. 여기서, 직렬 병렬 변환 회로(38)에 내부 데이터 신호(DI1)가 공급된 후, 라이트 스위치 신호(WSWZ)의 활성화까지의 타이밍 여유(T1)는 지연 회로(42)의 지연 시간에 의해 확보된다.
노드(N1)의 H 레벨로부터 지연 회로(46)의 지연 시간후에 노드(N3)는 L 레벨이 된다(도 6의 (h)). 노드(N3)의 L 레벨에 의해, 플립플롭 회로(44)는 리셋되고, 노드(N2)는 L 레벨이 되며, 라이트 스위치 신호(WSWZ)는 비활성화된다(도 6의 (j)). 여기서, 직렬 병렬 변환 회로(38)의 공통 데이터 신호(CDB0Z, CDB1Z)의 출력으로부터 라이트 스위치 신호(WSWZ)의 비활성화까지의 타이밍 여유(T2)는 지연 회로(46)의 지연 시간에 의해 확보된다. 라이트 스위치 신호(WSWZ)의 비활성화에 의해, 노드(N3)은 H 레벨이 된다(도 6의 (k)).
직렬 병렬 제어 회로(36)는 지연 회로(42) 및 지연 회로(46)를 사용하여 라이트 스위치 신호(WSWZ)를 생성하고 있다. 이 때문에, 지연량의 조정에 의해, 내부 데이터 신호(DI0, DI1) 및 공통 데이터 신호(CDB0Z, CDB1Z)에 대한 라이트 스위치 신호(WSWZ)의 타이밍 여유를 용이하게 확보할 수 있다.
도 7은 기록 동작시 및 판독 동작시에서의 워드선 활성화 타이밍 생성 회로(40)의 동작 타이밍을 나타내고 있다.
기록 동작시에 있어서, 도 5에 도시된 라이트 데이터 모니터부(52)는 기록 커맨드(WR)의 취입에 동기한 기록 커맨드 신호(WRTZ)의 H 레벨을 수신하여 노드(N4)를 H 레벨로 한다(도 7의 (a)). 또한, 플립플롭 회로(56)는 비트선 활성화 신호(BLSZ)의 H 레벨을 수신하여 셋트되고, 노드(N5)를 L 레벨로 한다(도 7의 (b)).
다음에, 라이트 데이터 모니터부(52)는 라이트 스위치 신호(WSWZ)의 H 레벨을 수신하여 플립플롭 회로(52a)를 셋트하고, 노드(N4)를 L 레벨로 한다(도 7의 (c)). 논리 합성부(54)는 노드(N4)의 L 레벨을 수신하여 노드(N6)를 H 레벨로 한다(도 7의 (d)).
노드(N6)의 H 레벨에 의해, 워드선 활성화 신호(WLSZ)가 활성화된다(도 7의 (e)). 즉, 워드선 활성화 신호(WLSZ)는 라이트 스위치 신호(WSWZ)에 동기하여 활성화된다. 또한, 노드(N6)의 H 레벨에 의해, 노드(N7)가 L 레벨이 된다(도 7의 (f)).
플립플롭 회로(52a)는 노드(N7)의 L 레벨을 수신하여 리셋되고, 노드(N4)를 H 레벨로 한다. 플립플롭 회로(56)는 노드(N7)의 L 레벨을 수신하여 리셋되고, 노드(N5)를 H 레벨로 한다(도 7의 (g)). 논리 합성부(54)는 노드(N4, N5)의 H 레벨을 수신하여 노드(N6)를 L 레벨로 한다(도 7의 (h)).
노드(N6)의 L 레벨에 의해, 워드선 활성화 신호(WLSZ)가 비활성화된다(도 7의 (i)). 또한, 노드(N6)의 L 레벨에 의해, 노드(N7)가 H 레벨이 된다(도 7의 (j)).
한편, 판독 동작시에 있어서는, 기록 커맨드 신호(WRTZ)가 활성화되지 않기 때문에, 노드(N4)는 L 레벨을 유지한다.
플립플롭 회로(56)는 비트선 활성화 신호(BLSZ)의 H 레벨을 수신하여 셋트되고, 노드(N5)를 L 레벨로 한다(도 7의 (k)). 논리 합성부(54)는 노드(N5)의 L 레벨을 수신하여 노드(N6)를 H 레벨로 한다(도 7의 (l)). 즉, 노드(N6)는 비트선 활성화 신호(BLSZ)에 동기하여 H 레벨이 된다. 이 후, 기록 동작시와 같이, 워드선 활성화 신호(WLSZ)가 소정의 타이밍으로 활성화된다(도 7의 (m)).
상술한 바와 같이, 워드선 활성화 신호(WLSZ)는 기록 동작시에 라이트 스위치 신호(WSWZ)에 동기하여 활성화되고, 판독 동작시에는 비트선 활성화 신호(BLSZ)에 동기하여 활성화된다. 이것은, 논리 합성부(54)에 의해, 기록 동작시에는 노드(N4)의 논리가 노드(N6)로 전해지고, 판독 동작시에는 노드(N5)의 논리가 노드(N6)로 전해지기 때문이다.
도 8은 기록 동작후에 판독 동작을 행하는 경우의 타이밍을 나타내고 있다. 이 예에서는, 2 비트의 직렬 데이터가 연속하여 기록된다.
우선, 도 2에 도시된 입력 버퍼(6)는 내부 클록 신호(ICLKZ)의 상승에 동기하여 커맨드 신호(기록 커맨드(WR))를 취입한다. 커맨드 디코더(34)는 내부 커맨드 신호(ICMD)를 수신하여 커맨드 활성화 신호(ACTZ)를 활성화한다(도 8의 (a)). 또한, 커맨드 디코더(34)는 기록 커맨드 신호(WRBPZ, WRTZ)를 활성화한다(도시하지 않음). RASZ 발생 회로(8)는 커맨드 활성화 신호(ACTZ)를 수신하여 기간 신호(BRASZ)를 활성화한다(도 8의 (b)). DQ 버퍼(10)는 내부 클록 신호(ICLKZ)의 상승에 동기하여 데이터 신호(DQ)를 순차적으로 취입하여 각각 내부 데이터 신호(DI0, DI1)로서 출력한다(도 8의 (c)).
BLT 활성화 타이밍 생성 회로(39)는 기간 신호(BRASZ)의 활성화를 수신하여 비트선 활성화 신호(BLSZ)를 소정 기간 활성화한다(도 8의 (d)). 즉, 비트선 활성화 신호(BLSZ)는 종래에 비하여 빠르게 활성화된다. BLT 발생 회로(16)는 비트선 활성화 신호(BLSZ)를 수신하여 비트선 제어 신호(BLTX) 및 비트선 제어 신호(BRSX)를 비활성화한다(도 8의 (e)). 비트선 제어 신호(BLTX)의 비활성화에 의해, 비트선(BL, /BL)의 이퀄라이즈 및 프리차지 동작이 해제된다.
도 2에 도시된 직렬 병렬 변환 회로(36)는 기록 커맨드(WR)를 받은 후의 내부 클록 신호(ICLKZ)의 상승 엣지를 검출하여 라이트 스위치 신호(WSWZ)를 활성화한다(도 8의 (f)).
직렬 병렬 변환 회로(38)는 라이트 스위치 신호(WSWZ)에 동기하여 내부 데이터 신호(DI0, DI1)를 취입하고, 직렬 병렬 변환하여 각각 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력한다(도 8의 (g)).
워드선 활성화 타이밍 생성 회로(40)는 라이트 스위치 신호(WSWZ)를 수신하여 워드선 활성화 신호(WLSZ)를 소정 기간 활성화한다(도 8의 (h)). 여기서, 비트선 제어 신호(BLT)가 이미 비활성화되어 있기 때문에, 라이트 스위치 신호(WSWZ)에 의해, 워드선 활성화 신호(WLSZ)를 직접 활성화할 수 있게 된다. 이 때문에, 워드선 활성화 신호(WLSZ)의 활성화 타이밍은 종래에 비하여 약 1클록 빨라진다.
주 워드 디코더(17)는 워드선 활성화 신호(WLSZ)를 수신하여 워드선 신호(WLZ)를 활성화한다(도 8의 (i)). 워드선 신호(WLZ)의 활성화에 의해, 메모리 셀(21)에 유지되어 있는 데이터가 미소 신호로서 비트선(BL, /BL)에 출력된다(도 8의 (j)).
이 후, 종래와 동일한 타이밍으로 센스 증폭기 활성화 신호(LEX, LEZ), 칼럼선 신호(CLZ)의 활성화·비활성화 및 비트선 제어 신호(BLTX, BLTZ, BRSX), 워드선 신호(WLZ)의 비활성화가 행해지고, 기록 동작이 행해진다. 상술한 바와 같이, 워드선 활성화 신호(WLSZ)의 활성화 타이밍이 약 1클록분 빨라지기 때문에, 1회의 기록 동작에 필요한 클록수는 종래보다 1클록 적은 9클록이 된다(레이턴시=9).
다음에, 종래와 동일한 타이밍으로, 비트선 제어 신호(BLTX, BLTZ, BRSX), 워드선 신호(WLZ), 센스 증폭기 활성화 신호(LEX, LEZ) 및 칼럼선 신호(CLZ)의 활성화·비활성화가 행해지고, 판독 동작이 행해진다.
이상과 같이 구성된 반도체 집적 회로에서는, 메모리 코어부(4)의 제어 신호인 비트선 활성화 신호(BLSZ)를 기록 커맨드(WR)의 취입에 동기하여 활성화하였다. 이 때문에, 메모리 코어부(4)의 별도의 제어 신호인 워드선 활성화 신호(WLSZ)를 직접 라이트 스위치 신호(WSWZ)로 활성화할 수 있다. 따라서, 워드선 활성화 신호(WLSZ), 센스 증폭기 활성화 타이밍 신호(BLEZ) 및 칼럼선 신호(CLZ)의 활성화 타이밍을 약 1클록 빠르게 할 수 있다. 이 결과, 판독 동작전의 기록 동작에 필요한 클록수를 종래보다 1클록 적은 9클록으로 할 수 있다.
워드선 활성화 신호(WLSZ), 센스 증폭기 활성화 타이밍 신호(BLEZ) 및 칼럼선 신호(CLZ)를 데이터의 취입 신호(WSWZ)를 사용하여 순차적으로 활성화하였다. 이 때문에, 새로운 제어 신호를 생성하지 않고, 이들 제어 신호(WLSZ, BLEZ, CLZ)를 확실하게 활성화할 수 있다.
라이트 데이터 모니터부(52)의 출력 노드(N4)와, 플립플롭 회로(56)의 출력의 반전 노드(N5)를 논리 합성부(54)에서 논리 연산하여 워드선 활성화 신호(WLSZ)를 생성하였다. 이 때문에, 기록 동작시와 판독 동작시에 각각 타이밍이 다른 워드선 활성화 신호(WLSZ)를 용이하게 생성할 수 있다.
도 9는 본 발명의 반도체 집적 회로의 제2 실시 형태에 있어서의 기록 동작에 관계하는 주요부의 구성을 나타내고 있다. 이 실시 형태는 청구범위 제1항 내지 청구범위 제3항에 대응하고 있다.
이 실시 형태의 FCRAM에서, 커맨드 디코더(34)로부터 출력된 기록 커맨드 신호(WRTZ) 및 직렬 병렬 제어 회로(36)로부터 출력된 라이트 스위치 신호(WSWZ)는 SA 활성화 타이밍 생성 회로(62)에 공급되어 있다. SA 활성화 타이밍 생성 회로(62) 및 워드선 활성화 타이밍 생성 회로(13) 이외의 회로 구성, 신호의 접속 관계는 제1 실시 형태와 동일하다. 코어 타이밍 제어부(32a)는 도 1에 도시된 제어 신호 생성부(22)에 대응하고 있다.
도 10은 SA 활성화 타이밍 생성 회로(62)를 나타내고 있다.
SA 활성화 타이밍 생성 회로(62)는 도 5에 도시된 워드선 활성화 타이밍 생성 회로(40)와 거의 동일한 회로 구성을 이루고 있다. 즉, SA 활성화 타이밍 생성 회로(62)는 라이트 데이터 모니터부(52)와 논리 합성부(54), 플립플롭 회로(56), 지연 회로(58b), 인버터(60a, 60b, 60c, 60d)로 구성되어 있다.
라이트 데이터 모니터부(52)에는 기록 커맨드 신호(WRTZ), 라이트 스위치 신호(WSWZ) 및 인버터(60d)를 통해 워드선 비활성화 신호(WLRZ)가 공급되어 있다. 플립플롭 회로(56)의 한쪽 입력에는 인버터(60a)를 통해 워드선 활성화 신호(WLSZ)가 공급되어 있다. 플립플롭 회로(56)의 다른쪽 입력에는 인버터(60d)를 통해 워드선 비활성화 신호(WLRZ)가 공급되어 있다. 지연 회로(58b)로부터는 센스 증폭기 활성화 타이밍 신호(BLEZ)가 출력되어 있다.
SA 활성화 타이밍 생성 회로(62)는 기록 동작시에 라이트 데이터 모니터부(52)를 기능시켜 센스 증폭기 활성화 타이밍 신호(BLEZ)의 활성화를 소정 시간 지연시키는 회로이다.
다음에, 상술한 FCRAM의 동작에 대해서 설명한다.
도 11은 기록 동작후에 판독 동작을 행하는 경우의 타이밍을 나타내고 있다. 이 예에서는 2 비트의 직렬 데이터가 연속하여 기록된다.
우선, 도 8과 같이, 커맨드 활성화 신호(ACTZ), 기간 신호(BRASZ), 비트선 활성화 신호(BLSZ), 비트선 제어 신호(BLTX, BRSX)의 비활성화가 행해진다.
다음에, 도 9에 도시된 워드선 활성화 타이밍 생성 회로(13)는 비트선 활성화 신호(BLSZ)를 수신하여 워드선 활성화 신호(WLSZ)를 활성화한다(도 11의 (a)). 즉, 비트선 활성화 신호(BLSZ) 및 워드선 활성화 신호(WLSZ)는 종래에 비하여 빠르게 활성화된다. 주 워드 디코더(17)는 워드선 활성화 신호(WLSZ)를 수신하여 워드선 신호(WLZ)를 활성화한다(도 11의 (b)).
도 9에 도시된 직렬 병렬 변환 회로(36)는, 기록 커맨드(WR)를 받은 후의 내부 클록 신호(ICLKZ)의 상승 엣지를 검출하여 라이트 스위치 신호(WSWZ)를 활성화한다(도 11의 (c)). 직렬 병렬 변환 회로(38)는 라이트 스위치 신호(WSWZ)에 동기하여 내부 데이터 신호(DI0, DI1)를 취입하고, 직렬 병렬 변환하여 각각 공통 데이터 신호(CDB0Z, CDB1Z)로서 출력한다(도 11의 (d)). SA 활성화 타이밍 생성 회로(62)는 라이트 스위치 신호(WSWZ)를 수신하여 센스 증폭기 활성화 타이밍 신호(BLEZ)를 활성화한다(도 11의 (e)). 여기서, 비트선 활성화 신호(BLSZ) 및 워드선 활성화 신호(WLSZ)가 이미 활성화되어 있기 때문에, 라이트 스위치 신호(WSWZ)에 의해, 센스 증폭기 활성화 타이밍 신호(BLEZ)를 직접 활성화할 수 있게 된다. 이 때문에, 센스 증폭기 활성화 타이밍 신호(BLEZ)의 활성화 타이밍은 종래에 비하여 약 2 클록 빨라진다.
이 후, 제1 실시 형태와 같이, 센스 증폭기 활성화 신호(LEX, LEZ)가 활성화되고, 칼럼선 신호(CLZ)가 활성화되어 기록 동작이 행해진다. 다음에, 종래와 동일한 타이밍으로 판독 동작이 행해진다.
이상과 같이 구성된 반도체 집적 회로에 있어서도 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 본 실시 형태에서는, 비트선 활성화 신호(BLSZ) 및 워드선 활성화 신호(WLSZ)를 기록 커맨드(WR)의 취입에 동기하여 순차적으로 활성화하였다. 이 때문에, 센스 증폭기 활성화 타이밍 신호(BLEZ)를 직접 라이트 스위치 신호(WSWZ)로 활성화할 수 있고, 그 활성화 타이밍을 약 2 클록 빠르게 할 수 있다. 따라서, 판독 동작전의 기록 동작에 필요한 클록수를 종래보다 2 클록 적은 8 클록으로 할 수 있다.
도 12는 본 발명의 반도체 집적 회로의 제3 실시 형태에 있어서의 기록 동작에 관계하는 주요부의 구성을 나타내고 있다. 이 실시 형태는 청구범위 제1항 내지 청구범위 제3항에 대응하고 있다.
이 실시 형태의 FCRAM에서는, 커맨드 디코더(34)로부터 출력된 기록 커맨드 신호(WRTZ) 및 직렬 병렬 제어 회로(36)로부터 출력된 라이트 스위치 신호(WSWZ)는 CL 활성화 타이밍 생성 회로(64)에 공급되어 있다. 또한, SA 활성화 타이밍 생성 회로(66)의 회로 구성이 제1 실시 형태와 다르다. SA 활성화 타이밍 생성 회로(66), CL 활성화 타이밍 생성 회로(64) 이외의 회로 구성, 신호의 접속 관계는 제1 실시 형태와 동일하다. 코어 타이밍 제어부(32b) 및 코어 제어 신호 발생부(3)는 도 1에 도시된 제어 신호 생성부(22)에 대응하고 있다.
도 13은 CL 활성화 타이밍 생성 회로(64) 및 SA 활성화 타이밍 생성 회로(66)를 나타내고 있다.
CL 활성화 타이밍 생성 회로(64)는 라이트 데이터 모니터부(52)와 논리 합성부(54), 지연 회로(64a, 64b)로 구성되어 있다. 지연 회로(64a, 64b)는 도 3에 도시된 지연 회로(42)와 동일한 논리의 회로이다. 라이트 데이터 모니터부(52)에는 기록 커맨드 신호(WRTZ), 라이트 스위치 신호(WSWZ) 및 지연 회로(64b)를 통해 셀프 프리차지 신호(SPRZ)가 공급되어 있다. 라이트 데이터 모니터부(52)의 출력은 논리 합성부(54)의 한쪽 입력에 접속되어 있다. 논리 합성부(54)의 다른쪽 입력에는 센스 증폭기 활성화 타이밍 신호(BLE0Z)가 공급되어 있다. 센스 증폭기 활성화 타이밍 신호(BLE0X)는 제2 활성화 신호에 대응하고 있다. 지연 회로(64a)는 논리 합성부(54)의 출력을 수신하여 반전한 신호를 칼럼선 활성화 신호(BCLZ)로서 출력하고 있다.
SA 활성화 타이밍 생성 회로(66)는 지연 회로(66a, 66b)와 플립플롭 회로(66d), 인버터(66e, 66f)로 구성되어 있다. 플립플롭 회로(66d)는 제2 제어 회로에 대응하고 있다. 지연 회로(66a, 66b)는 도 3에 도시된 지연 회로(42)와 동일한 논리의 회로이다.
플립플롭 회로(66d)의 한쪽 입력에는 지연 회로(66a)를 통해 워드선 활성화 신호(WLSZ)가 공급되어 있다. 플립플롭 회로(66d)의 다른쪽 입력에는 인버터(66f)를 통해 워드선 비활성화 신호(WLRZ)가 공급되어 있다. 인버터(66e)는 플립플롭 회로(66d)의 출력을 수신하여 센스 증폭기 활성화 타이밍 신호(BLE0X)를 출력하고 있다. 지연 회로(66c)는 센스 증폭기 활성화 타이밍 신호(BLE0X)를 수신하여 반전한 신호를 센스 증폭기 활성화 타이밍 신호(BLEZ)로서 출력하고 있다.
다음에, 상술한 FCRAM의 동작에 대해서 설명한다.
도 14는 기록 동작후에 판독 동작을 행하는 경우의 타이밍을 나타내고 있다. 이 예에서는, 2 비트의 직렬 데이터가 연속하여 기록된다.
우선, 도 11과 같이, 워드선 활성화 신호(WLSZ)의 활성화까지가 행해진다. 다음에, 도 13에 도시된 SA 활성화 타이밍 생성 회로(66)는 워드선 활성화 신호(WLSZ)를 수신하여 센스 증폭기 활성화 타이밍 신호(BLEZ)를 활성화한다(도 14의 (a)).
도 12에 도시된 직렬 병렬 변환 회로(36)는 기록 커맨드(WR)를 받은 후의 내부 클록 신호(ICLKZ)의 상승 엣지를 검출하여 라이트 스위치 신호(WSWZ)를 활성화한다(도 14의 (b)).
CL 활성화 타이밍 생성 회로(64)는 라이트 스위치 신호(WSWZ)를 수신하여 칼럼선 활성화 신호(BCLZ)를 활성화한다(도 14의 (c)). 여기서, 비트선 활성화 신호(BLSZ), 워드선 활성화 신호(WLSZ) 및 센스 증폭기 활성화 타이밍 신호(BLEZ)가 이미 활성화되어 있기 때문에, 라이트 스위치 신호(WSWZ)에 의해, 칼럼선 활성화 신호(BCLZ)를 직접 활성화할 수 있게 된다. 이 때문에, 칼럼선 활성화 신호(BCLZ)의 활성화 타이밍은 종래에 비하여 약 3 클록 빨라진다.
이 후, 제1 실시 형태와 같이, 칼럼선 신호(CLZ)가 활성화되어 기록 동작이 행해진다. 다음에, 종래와 동일한 타이밍으로 판독 동작이 행해진다.
이상과 같이 구성된 반도체 집적 회로에 있어서도 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 더욱이, 본 실시 형태에서는, 비트선 활성화 신호(BLSZ), 워드선 활성화 신호(WLSZ) 및 센스 증폭기 활성화 타이밍 신호(BLEZ)를 기록 커맨드(WR)의 취입에 동기하여 순차적으로 활성화하였다. 이 때문에, 칼럼선 활성화 신호(BCLZ)를 직접 라이트 스위치 신호(WSWZ)로 활성화할 수 있고, 그 활성화 타이밍을 약 3 클록 빠르게 할 수 있다. 따라서, 판독 동작전의 기록 동작에 필요한 클록수를 종래보다 3 클록 적은 7 클록으로 할 수 있다. 즉, 랜덤 액세스시의 기록 동작을 항상 판독 동작과 동일한 클록수로 행할 수 있다.
도 15는 본 발명의 반도체 집적 회로의 제4 실시 형태에 있어서의 기록 동작에 관계하는 주요부의 구성을 나타내고 있다. 이 실시 형태는 청구범위 제4항 및 청구범위 제5항에 대응하고 있다.
이 실시 형태의 FCRAM에서는, CL 활성화 타이밍 생성 회로(68)는 칼럼선 활성화 신호(BCLZ) 이외에 센스 증폭기 활성화 타이밍 신호(BLEPZ)를 출력하고 있다. 또한, 코어 제어 신호 발생부(70)의 센스 증폭기 제어 회로(72)는 센스 증폭기 활성화 신호(LEX, LEZ) 이외에 센스 증폭기 활성화 신호(LEPX)를 출력하고 있다. 센스 증폭기는 도 22에 도시된 센스 증폭기(22)와 동일한 것이 사용되고 있다. CL 활성화 타이밍 생성 회로(68), 센스 증폭기 제어 회로(72) 및 센스 증폭기(22) 이외의 회로 구성, 신호의 접속 관계는 제3 실시 형태와 동일하다. 코어 타이밍 제어부(32c) 및 코어 제어 신호 발생부(70)는 도 1에 도시된 제어 신호 생성부(22)에 대응하고 있다.
도 16은 CL 활성화 타이밍 생성 회로(68) 및 SA 활성화 타이밍 생성 회로(66)를 나타내고 있다.
CL 활성화 타이밍 생성 회로(68)는 라이트 데이터 모니터부(52)와 논리 합성부(54), 지연 회로(68a, 74a, 74b, 74c, 74d), MOS 스위치(76a, 76b, 76c, 76d), 인버터(78)로 구성되어 있다.
라이트 데이터 모니터부(52)에는 기록 커맨드 신호(WRTZ), 라이트 스위치 신호(WSWZ) 및 지연 회로(68a)를 통해 논리 합성부(54)의 출력 신호인 셀프 프리차지 신호(SPRZ)가 공급되어 있다. 라이트 데이터 모니터부(52)의 출력은 논리 합성부(54)의 한쪽 입력에 접속되어 있다. 논리 합성부(54)의 다른쪽 입력에는 센스 증폭기 활성화 타이밍 신호(BLE0X)가 공급되어 있다. 지연 회로(74a, 74b, 74c, 74d)는 논리 합성부(54)의 출력 신호인 셀프 프리차지 신호(SPRZ)를 수신하여 각각 반전한 신호를 MOS 스위치(76a, 76b, 76c, 76d)에 출력하고 있다.
MOS 스위치(76a, 76b)로부터는 칼럼선 활성화 신호(BCLZ)가 출력되어 있다. MOS 스위치(76c, 76d)로부터는 센스 증폭기 활성화 타이밍 신호(BLEPZ)가 출력되어 있다. MOS 스위치(76a, 76c)의 pMOS의 게이트, MOS 스위치(76b, 76d)의 nMOS의 게이트에는 기록 커맨드 신호(WRTZ)가 공급되어 있다. MOS 스위치(76a, 76c)의 nMOS의 게이트, MOS 스위치(76b, 76d)의 pMOS의 게이트에는 인버터(78)를 통해 기록 커맨드 신호(WRTZ)의 반전 신호가 공급되어 있다.
지연 회로(68a, 74a, 74b, 74c, 74d)는 도 3에 도시된 지연 회로(42)와 동일한 논리의 회로이다. 지연 회로(74a, 74d)는 지연 시간이 상대적으로 길게 설정되고(도면 중에 첨자 "L"을 기재), 지연 회로(74b, 74c)는 지연 시간이 상대적으로 짧게 설정되어 있다(도면 중에 첨자 "S"를 기재). 이 때문에, 기록 동작시에는 칼럼선 활성화 신호(BCLZ)의 활성화 타이밍이 빨라지고, 센스 증폭기 활성화 타이밍 신호(BLEPZ)의 활성화 타이밍이 지연된다. 이 결과, 칼럼선 신호(CLZ)의 활성화가 빠르게 행해지고, 센스 증폭기의 오버드라이브를 행하는 센스 증폭기 활성화 신호(LEPX)의 활성화가 지연된다.
도 17은 기록 동작을 행하는 경우의 타이밍을 나타내고 있다.
우선, 제3 실시 형태와 같이, 비트선 제어 신호(BLTX)가 비활성화되고, 다음에 워드선 신호(WLZ)가 활성화된다.
다음에, 센스 증폭기 활성화 타이밍 신호(BLEZ)의 활성화에 의해 센스 증폭기 활성화 신호(LEZ)가 활성화되고, 비트선(BL, /BL)의 미소 신호의 증폭이 개시된다(도 17의 (a)). 다음에, 칼럼선 활성화 신호(BCLZ)를 수신하여 칼럼선 신호(CLZ)가 활성화되어 비트선(BL, /BL)에 기록 데이터가 부여된다(도 17의 (b)). 여기서, 칼럼선 신호(CLZ)의 활성화는 도 16에 도시된 CL 활성화 타이밍 생성 회로(68)의 지연 회로(74b)에 의해, 종래(도면 중 일점쇄선)보다 빠르게 행해진다. 칼럼선 신호(CLZ)의 활성화시에 오버드라이브는 행해지지 않는다. 따라서, 기록 데이터가 도달하지 않는 상태로 비트선(BL, /BL)의 미소 신호가 오버드라이브에 의해 증폭되지 않고, 데이터의 반전은 단시간에 행해진다.
다음에, 센스 증폭기 활성화 타이밍 신호(BLEPZ)의 활성화에 의해, 센스 증폭기 활성화 신호(LEPX)가 활성화되어 기록 데이터의 증폭(오버드라이브)이 행해진다(도 17의 (c)). 여기서, 센스 증폭기 활성화 타이밍 신호(BLEPZ)의 활성화는 도 16에 도시된 CL 활성화 타이밍 생성 회로(68)의 지연 회로(74d)에 의해, 종래(도면 중 일점쇄선)보다 느리게 행해진다. 이 때문에, 센스 증폭기 활성화 신호(LEPX)의 활성화는 종래(도면 중 일점쇄선)보다 느리게 행해진다.
다음에, 센스 증폭기 활성화 타이밍 신호(BLEPZ)의 비활성화에 의해, 센스 증폭기 활성화 신호(LEPX)가 비활성화되어 오버드라이브가 종료한다(도 17의 (d)). 동시에, 센스 증폭기 활성화 신호(LEX)가 활성화되어 H 레벨측의 전위는 전원 전압(VII)까지 저하한다.
이 결과, 오버드라이브 기간은 종래에 비하여 느림에도 불구하고, 데이터의 메모리 셀로의 기록 동작은 종래에 비하여 시간 T3만큼 빨라진다.
이 후, 센스 증폭기 활성화 타이밍 신호(BLEZ)의 비활성화에 의해, 센스 증폭기 활성화 신호(LEX, LEZ)가 비활성화되어 센스 증폭기의 증폭 동작이 종료한다.
이 실시 형태의 반도체 집적 회로에 있어서도 상술한 제3 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 기록 동작시의 칼럼 스위치(4i, 4j)의 활성화를 판독 동작시에 비하여 빠르게 하였다. 이 때문에, 기록 데이터와 무관한 미소 신호의 증폭 기간을 최소한으로 할 수 있다. 이 결과, 비트선(BL, /BL)의 데이터의 반전을 단시간에 행할 수 있고, 기록 동작에 필요한 시간을 단축할 수 있다.
또한, 센스 증폭기의 오버드라이브 기간보다 전에 칼럼 스위치(4i, 4j)를 온으로 하고, 비트선(BL, /BL)에 기록 데이터를 부여하였다. 이 때문에, 기록 동작시에는 기록 데이터와 무관한 미소 신호의 증폭이 오버드라이브에 의해 행해지는 것을 방지할 수 있다. 따라서, 판독 동작에 필요한 시간을 증대시키지 않고, 기록 동작에 필요한 시간을 단축할 수 있다.
또, 상술한 실시 형태에서는, 본 발명을 FCRAM에 적용한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, DDR-FCRAM, 혹은 FCRAM의 메모리 코어 및 주변 회로를 탑재한 시스템 LSI에 적용하여도 좋다.
또한, 상술한 실시 형태에서는, 논리 합성부(54)를 NOR 게이트로 구성하고, 부논리의 AND 논리를 연산한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 논리 합성부를 NAND 게이트로 구성하고, 부논리의 OR 논리를 연산하여도 좋다. 이 때에는 논리 합성부의 각 입력에는 기록 동작시에 취입 신호에 동기하여 L 레벨이 되는 신호와, 판독 동작의 개시시에 L 레벨이 되는 신호가 각각 공급된다.
이상의 실시 형태에 있어서 설명한 발명을 정리하여 이하의 항을 개시한다.
(1) 청구범위 제1항에 기재한 반도체 집적 회로에 있어서, 제어 신호 생성부는 기록 동작의 개시에 동기하여 비트선 제어 신호를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
(2) 청구범위 제1항에 기재한 반도체 집적 회로에 있어서, 제어 신호 생성부는 기록 동작의 개시에 동기하여 비트선 제어 신호 및 워드선 신호를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
(3) 청구범위 제1항에 기재한 반도체 집적 회로에 있어서, 제어 신호 생성부는 기록 동작의 개시에 동기하여 비트선 제어 신호, 워드선 신호 및 센스 증폭기 활성화 신호를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
상기 (1) 내지 (3)의 반도체 집적 회로에서는, 소정 신호의 활성화가 기록 데이터의 취입을 대기하지 않고서 행해지고, 나머지 신호의 활성화 타이밍을 빠르게 할 수 있게 된다. 이 결과, 기록 동작에 필요한 시간이 단축된다.
(4) 청구범위 제2항에 기재한 반도체 집적 회로에 있어서, 상기 제어 신호 생성부는 기록 동작시에 상기 취입 신호에 동기하여 활성화되는 제1 활성화 신호를 생성하는 제1 제어 회로와, 판독 동작의 개시시에 동기하여 활성화되는 제2 활성화 신호를 생성하는 제2 제어 회로와, 상기 제1 활성화 신호와 상기 제2 활성화 신호와의 OR 논리를 취하는 논리 합성부를 구비하고, 상기 나머지 신호는 상기 논리 합성부의 출력을 사용하여 생성되는 것을 특징으로 하는 반도체 집적 회로.
이 반도체 집적 회로에서는, 도 1에 도시된 제어 신호 생성부(22)의 제1 제어 회로(22a)는 기록 동작시에 취입 신호에 동기하여 제1 활성화 신호(ACT1)를 활성화한다. 판독 동작시에 제어 신호 생성부(22)의 제2 제어 회로(22b)는 판독 동작의 개시시에 동기하여 제2 활성화 신호(ACT2)를 활성화한다. 논리 합성부(22c)는 제1 활성화 신호(ACT1)와 제2 활성화 신호(ACT2)와의 OR 논리를 취한다. 그리고, 제어 신호 생성부(22)는 논리 합성부(22c)의 연산 결과를 사용하여 상기 나머지 신호를 생성한다.
이 때문에, 기록 동작시와, 판독 동작시에 다른 나머지 신호의 생성 타이밍을 용이하게 생성할 수 있다.
청구범위 제1항의 반도체 집적 회로에서는, 소정 신호의 활성화를 기록 데이터의 취입을 대기하지 않고서 행할 수 있고, 나머지 신호의 활성화 타이밍을 빠르게 할 수 있다. 이 결과, 기록 동작에 필요한 시간을 단축할 수 있다.
청구범위 제2항의 반도체 집적 회로에서는, 취입 신호에 동기하여 나머지 신호를 활성화함으로써, 새롭게 제어 신호를 생성하지 않고, 나머지 신호의 활성화를 확실하게 행할 수 있다.
청구범위 제3항의 반도체 집적 회로에서는, 기록 동작시와 판독 동작시에 다른 나머지 신호의 생성 타이밍을 제1 및 제2 제어 회로와 논리 합성부에 의해 용이하게 생성할 수 있다.
청구범위 제4항의 반도체 집적 회로에서는, 기록 데이터와 무관한 미소 신호의 증폭 기간을 최소한으로 할 수 있다. 이 때문에, 비트선의 데이터의 반전에 필요한 시간을 저감할 수 있고, 기록 동작에 필요한 시간을 단축할 수 있다.
청구범위 제5항의 반도체 집적 회로에서는, 판독 동작시에는 오버드라이브를 충분히 기능시키고, 기록 동작시에는 기록 데이터와 무관한 미소 신호의 오버드라이브를 행하지 않도록 할 수 있다. 따라서, 판독 동작 시간을 증대시키지 않고, 기록 동작에 필요한 시간을 단축할 수 있다.

Claims (5)

  1. 메모리 셀과,
    상기 메모리 셀에 접속되는 비트선과,
    상기 비트선을 소정의 전위에 리셋하는 리셋 회로와,
    상기 비트선에 전달된 데이터를 증폭하는 센스 증폭기와,
    상기 비트선에 데이터를 전달하는 칼럼 스위치와,
    상기 리셋 회로를 활성화하는 비트선 제어 신호, 상기 메모리 셀과 상기 비트선과의 접속을 제어하는 워드선 신호, 상기 센스 증폭기를 활성화하는 센스 증폭기 활성화 신호 및 상기 칼럼 스위치를 활성화하는 칼럼선 신호를 생성하는 제어 신호 생성부를 구비하고,
    기록 동작시에 상기 제어 신호 생성부는 상기 각 신호중 소정의 신호를 그 기록 동작의 개시시에 활성화하며, 나머지 신호를 기록 데이터의 취입후에 활성화하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 메모리 셀에 기록하는 데이터를 직렬 데이터로서 취입하여, 병렬 데이터로 변환하는 직렬 병렬 변환 회로를 구비하고,
    상기 제어 신호 생성부는 상기 직렬 병렬 변환 회로의 취입 신호에 동기하여 상기 나머지 신호를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 제어 신호 생성부는 기록 동작시에 상기 취입 신호에 동기하여 활성화되고, 판독 동작시에 항상 활성화되는 제1 활성화 신호를 생성하는 제1 제어 회로와,
    기록 동작의 개시시 및 판독 동작의 개시시에 각각 동기하여 활성화되는 제2 활성화 신호를 생성하는 제2 제어 회로와,
    상기 제1 활성화 신호와 상기 제2 활성화 신호와의 AND 논리를 취하는 논리 합성부를 구비하고,
    상기 나머지 신호는 상기 논리 합성부의 출력을 사용하여 생성되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 제어 신호 생성부는 상기 기록 동작시에 상기 칼럼선 신호를 판독 동작시에 비하여 빠르게 활성화하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 센스 증폭기는 증폭 개시시의 소정 기간에 고전압을 사용하는 오버드라이브 기능을 가지며,
    상기 제어 신호 생성부는 상기 기록 동작시에 상기 칼럼선 신호를 오버 드라이브 기간보다 전에 활성화하는 것을 특징으로 하는 반도체 집적 회로.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1174881A1 (en) * 2000-06-22 2002-01-23 STMicroelectronics S.r.l. Integrated circuit for memory card and memory card using the circuit
US6636939B1 (en) * 2000-06-29 2003-10-21 Intel Corporation Method and apparatus for processor bypass path to system memory
JP3553027B2 (ja) 2001-04-13 2004-08-11 松下電器産業株式会社 半導体記憶装置
JP2003331578A (ja) * 2002-05-14 2003-11-21 Toshiba Corp メモリシステム及びそのデータ書き込み方法
JP4459527B2 (ja) * 2002-12-18 2010-04-28 パナソニック株式会社 半導体記憶装置
KR100550632B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치
JP5710947B2 (ja) * 2010-11-26 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその制御方法
KR20120098105A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 데이터 전송 회로 및 이를 포함하는 메모리 장치
JP2022163688A (ja) * 2021-04-14 2022-10-26 ▲ゆ▼創科技股▲ふん▼有限公司 持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
JP3979690B2 (ja) * 1996-12-27 2007-09-19 富士通株式会社 半導体記憶装置システム及び半導体記憶装置

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