JP4220621B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、特に、書き込み動作を高速に行う技術に関する。
【０００２】
【従来の技術】
この種の半導体集積回路として、FCRAM（Fast Cycle RAM）が開発されている。FCRAMには、単相のクロック信号の立ち上がりに同期してデータを取り込むSDRAM（Synchronous DRAM）型インタフェースを持つタイプと、相補のクロック信号の立ち上がりにそれぞれ同期して（あるいは、単相のクロック信号の立ち上がり、立ち下がりの両方に同期して）直列データを取り込むDDR（Double Data Rate）インタフェースを持つタイプとがある。FCRAMの概要は、日経エレクトロニクス１９９８年６月１５日号（日経ＢＰ社）に記載されている。
【０００３】
図１８は、SDRAM型インタフェースを持ったFCRAMにおける書き込み動作に関係する主要部の構成を示している。FCRAMは、書き込み動作に関係する回路として、入力制御部１、コアタイミング制御部２、コア制御信号発生部３、およびメモリコア部４を備えている。
入力制御部１は、クロックバッファ５と、入力バッファ６と、コマンドデコーダ７と、RASZ発生回路８と、直列並列制御回路９と、DQバッファ１０と、直列並列変換回路１１とを備えて構成されている。
【０００４】
クロックバッファ５は、外部からクロック信号CLKを受け、内部クロック信号ICLKZを出力している。入力バッファ６は、内部クロック信号ICLKZに同期してコマンド信号CMDを取り込み、取り込んだ信号を内部コマンド信号ICMDとして出力している。コマンドデコーダ７は、内部コマンド信号ICMDを受け、コマンドの解析を行い、コマンド活性化信号ACTZを出力している。RASZ発生回路８は、コマンド活性化信号ACTZおよびセルフプリチャージ信号SPRZを受け、行アクセス系の基幹信号BRASZを出力している。直列並列制御回路９は、内部クロック信号ICLKZを受け、ライトスイッチ信号WSWZを出力している。DQバッファ１０は、内部クロック信号ICLKZに同期して直列のデータ信号DQを順次受け、内部データ信号DI0、DI1として出力している。直列並列変換回路１１は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、コモンデータ信号CDB0Z、CDB1Zとして出力している。
【０００５】
コアタイミング制御部２は、BLT活性化タイミング生成回路１２と、ワード線活性化タイミング生成回路１３と、SA活性化タイミング生成回路１４と、CL活性化タイミング生成回路１５とを備えて構成されている。
BLT活性化タイミング生成回路１２は、基幹信号BRASZ、ライトスイッチ信号WSWZ、およびワード線非活性化信号WLRZを受け、ビット線活性化信号BLSZおよびビット線非活性化信号BLRZを出力している。ワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZおよび基幹信号BRASZを受け、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを出力している。SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを出力している。CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZおよびセルフプリチャージ信号SPRZを出力している。
【０００６】
コア制御信号発生部３は、BLT発生回路１６と、主ワードデコーダ１７と、センスアンプ制御回路１８と、コラムデコーダ１９とを備えて構成されている。
BLT発生回路１６は、ビット線活性化信号BLSZ、ビット線活性化信号BLRZを受け、ビット線制御信号BLTX、BLTZ、およびビット線BL、/BLをプリチャージするビット線制御信号BRSXを出力している。主ワードデコーダ１７は、ワード線活性化信号WLSZ、ワード線非活性化信号WLRZを受け、ワード線信号WLZを出力している。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを出力している。コラムデコーダ１９は、コラム線活性化信号BCLZ受け、コラム線信号CLZを出力している。
【０００７】
メモリコア部４は、センスアンプ２０およびメモリセル２１等を備えて構成されている。メモリコア部４には、ビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、コラム線信号CLZ、およびコモンデータ信号CDB0Z、CDB1Zが供給されている。
上記の信号のうち、最後に”Ｚ”の付く信号は、正論理の信号であり、最後に”Ｘ”の付く信号は、負論理の信号である。なお、図１８では、アドレス信号を省略している。実際の回路では、アドレス信号に応じて上記回路が活性化され、所定のメモリセルが選択される。
【０００８】
図１９は、メモリコア部４の主要部を示している。
メモリコア部４には、相補のビット線BL、/BLが複数組形成されている。ビット線BLは、nMOS４ａ、４ｂを介して相互に接続されている。ビット線/BLは、nMOS４ｃ、４ｄを介して相互に接続されている。ビット線BL、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが接続されている。
【０００９】
nMOS４ａ、４ｃのゲートには、ビット線制御信号BLTXが供給されている。nMOS４ｂ、４ｄのゲートには、ビット線制御信号BLTZが供給されている。nMOS４ｅのゲートには、ビット線制御信号BLTZが供給され、nMOS４ｆのゲートには、ビット線制御信号BLTXが供給されている。
【００１０】
nMOS４ｇ、４ｈのソース・ドレインの一方には、それぞれビット線BL、/BLが接続され、他方には、プリチャージ線VPRが接続されている。nMOS４ｇ、４ｈのゲートには、ビット線制御信号BRSXが供給されている。
コラムスイッチ４ｉ、４ｊのソース・ドレインの一方には、それぞれビット線BL、/BLが接続され、他方には、それぞれデータ信号LDBX、LDBZが接続されている。コラムスイッチ４ｉ、４ｊのゲートには、コラム線信号CLZが供給されている。データ信号LDBX、LDBZは、相補の信号である。データ信号LDBZおよびデータ信号LDBXには、コモンデータ信号CDB0Zと同一の論理および反転論理が伝達される。図示しない別のデータ信号LDBZおよびデータ信号LDBXには、コモンデータ信号CDB1Zと同一の論理および反転論理が伝達される。
【００１１】
センスアンプ２０は、pMOS２０ａ、nMOS２０ｂからなるCMOSインバータと、pMOS２０ｃ、nMOS２０ｄからなるCMOSインバータと、各CMOSインバータのソースに接続された電源供給用のpMOS２０ｅ、nMOS２０ｆとで構成されている。各CMOSインバータの入力と出力とは、互いに接続されており、各出力は、それぞれビット線/BL、BLに接続されている。pMOS２０ｅのソース・ドレインの一方には、それぞれpMOS２０ａ、pMOS２０ｃのソースが接続され、他方には、電源線VIIが接続されている。pMOS２０ｅのゲートには、センスアンプ活性化信号LEXが供給されている。nMOS２０ｆのソース・ドレインの一方には、それぞれnMOS２０ｂ、nMOS２０ｄのソースが接続され、他方には、接地線VSSが接続されている。nMOS２０ｆのゲートには、センスアンプ活性化信号LEZが供給されている。
【００１２】
メモリセル２１は、データ転送用のnMOS２１ａとキャパシタ２１ｂとで構成されている。nMOS２１ａのゲートには、ワード線信号WLZが供給されている。
次に、上述したFCRAMの動作について説明する。
図２０は、書き込み動作が連続して行われるときのタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
【００１３】
書き込み動作を開始する場合、外部から書き込みコマンドWRが供給される。図１８に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号CMD（書き込みコマンドWR）を取り込む。コマンドデコーダ７は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図２０(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図２０(b)）。DQバッファ１０は、内部クロック信号ICLKZの立ち上がりに同期して、データ信号DQを順次取り込み、それぞれ内部データ信号DI0、DI1として出力する（図２０(c)）。
【００１４】
直列並列変換回路９は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図２０(d)）。直列並列変換回路１１は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図２０(e)）。
【００１５】
BLT活性化タイミング生成回路１２は、ライトスイッチ信号WSWZの活性化を受け、ビット線活性化信号BLSZを所定の期間活性化する（図２０(f)）。BLT発生回路１６は、ビット線活性化信号BLSZを受け、ビット線制御信号BLTXおよびビット線制御信号BRSXを非活性化する（図２０(g)）。ビット線制御信号BLTXの非活性化、ビット線制御信号BLTZの活性化により、図１９に示したメモリセル２１側のビット線BL、/BLは、イコライズが解除され、センスアンプ２０に接続される。メモリセル２１と反対側のビット線BL、/BLは、イコライズされ、センスアンプ２０との接続が解除される。ビット線制御信号BRSXの非活性化により、ビット線BL、/BLのプリチャージ動作がリセットされる。
【００１６】
図１８に示したワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZを受け、ワード線活性化信号WLSZを所定の期間活性化する（図２０(h)）。主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図２０(i)）。ワード線信号WLZの活性化により、メモリセル２１に保持されているデータが微少信号としてビット線BL、/BLに出力される（図２０(j)）。
【００１７】
SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZを受け、センスアンプ活性化タイミング信号BLEZを活性化する（図２０(k)）。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを活性化する（図２０(l)）。センスアンプ２０は、センスアンプ活性化信号LEX、LEZを受けて活性化され、ビット線BL、/BLに出力された微少信号を増幅する。
【００１８】
CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZを所定の期間活性化する（図２０(m)）。コラムデコーダ１９は、コラム線活性化信号BCLZを受け、コラム線信号CLZを所定の期間活性化する（図２０(n)）。コラム線信号CLZの活性化により、コモンデータ信号CDB0Zが、相補のデータ信号LDBX、LDBZを介してビット線BL、/BLに供給され、メモリセル２１への書き込みが行われる（図２０(o)）。また、コモンデータ信号CDB1Zが、相補のデータ信号LDBX、LDBZを介して別のビット線BL、/BLに供給され、別のメモリセル２１への書き込みが行われる。すなわち、直列入力されたデータ信号DQが並列データとしてメモリセル２１に書き込まれる。このとき、メモリセル２１から出力された微少信号とデータ信号LDBX、LDBZとの論理が逆の場合には、信号の反転動作が必要になる。
【００１９】
なお、書き込みコマンドWRを受けた後の７番目のクロック信号CLKに同期して、次のコマンド信号（書き込みコマンドWR）が取り込まれる。すなわち、この例では、１回の書き込み動作に必要なクロック数は、７クロックである（レイテンシ＝７）。
RASZ発生回路８は、CL活性化タイミング生成回路１５が出力するセルフプリチャージ信号SPRZ（図示せず）を受け、基幹信号BRASZを非活性化する（図２０(p)）。ワード線活性化タイミング生成回路１３は、基幹信号BRASZを受け、ワード線非活性化信号WLRZを所定の期間活性化する（図２０(q)）。主ワードデコーダ１７は、ワード線非活性化信号WLRZを受けて、ワード線信号WLZを非活性化する（図２０(r)）。ワード線信号WLZの非活性化により、メモリセル２１が閉じ、書き込まれたデータが保持される。
【００２０】
SA活性化タイミング生成回路１４は、ワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを非活性化する（図２０(s)）。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを非活性化する（図２０(t)）。センスアンプ活性化信号LEX、LEZの非活性化により、センスアンプ２０は、増幅動作を停止する。
【００２１】
BLT活性化タイミング生成回路１２は、ワード線非活性化信号WLRZを受け、ビット線非活性化信号BLRZを所定の期間活性化する（図２０(u)）。BLT発生回路１６は、ビット線非活性化信号BLRZを受け、ビット線制御信号BLTXを活性化し、ビット線制御信号BRSXを活性化する（図２０(v)）。ビット線制御信号BLTXの活性化により、図１９に示したメモリセル２１側のビット線BL、/BLは、イコライズされる。メモリセル２１と反対側のビット線BL、/BLは、イコライズが解除され、センスアンプ２０に接続される。ビット線制御信号BRSXの活性化により、ビット線BL、/BLがプリチャージされる。
【００２２】
そして、上述した動作を繰り返すことで、書き込み動作が連続して実行される。
図２１は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。書き込み動作時の回路動作は、上述した図２０と同一のタイミングで行われる。しかし、書き込み動作においては、データ信号DQの取り込みに合わせてメモリコア部４を動作させる必要がある。このため、メモリコア部４の動作は、２ビットのデータ信号DQを内部データ信号DI0、DI1として取り込んだ後、ライトスイッチ信号WSWZの活性化に同期してビット線活性化信号BLSZ、ワード線活性化信号WLSZ等を活性化することで行われる。すなわち、書き込み動作においては、読み出し動作に比べ、メモリコア部４の動作の開始が遅れる。したがって、この例では、メモリコア部４の制御が書き込み動作と読み出し動作とで重ならないようにするために、読み出し動作の前の書き込み動作には、１０クロックが必要になる。なお、各動作に必要なクロック数（レイテンシ）は、クロック信号の周波数により変化する。
【００２３】
書き込み動作の後、読み出し動作では、図１８に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりで読み出しコマンドRDを取り込む。コマンドデコーダ７は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図２１(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図２１(b)）。BLT活性化タイミング生成回路１２は、基幹信号BRASZを受けて、ビット線活性化信号BLSZを活性化する（図２１(c)）。
【００２４】
この後、書き込み動作と同じタイミングで、ビット線制御信号BLTX、BLTZ、ビット線制御信号BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、およびコラム線信号CLZの活性化・非活性化が行われ、読み出し動作が行われる。読み出し動作の場合、ワード線信号WLZの活性化によりメモリセル２１からビット線BL、/BLに出力された微少信号が、そのまま読み出しデータとして増幅される。このため、読み出し動作中にデータが反転することはない。
【００２５】
増幅された信号は、コモンデータ信号CDB0Zに転送される（図２１(d)）。転送された信号は、読み出しコマンドRDの取り込みから７番目のクロック信号CLKに同期してデータ信号DQとして出力される（図２１(e)）。同様に、別のビット線BL、/BL上で増幅された信号は、コモンデータ信号CDB1Zに転送され、読み出しコマンドRDの取り込みから８番目のクロック信号CLKに同期してデータ信号DQとして出力される。
【００２６】
【発明が解決しようとする課題】
上述したように、書き込み動作を読み出し動作の前に行う場合には、通常より３クロック多い１０クロックが必要である。
【００２７】
この結果、例えば、FCRAMを搭載したシステムにおいて、書き込み動作と読み出し動作とを交互に繰り返すことが頻繁に行われる場合には、システム全体の処理時間が増大するという問題があった。
また、メモリコア部４の制御タイミングは、書き込み動作と読み出し動作とで同一である。このため、書き込み動作においては、書き込みデータをビット線BL、/BLに与える前に、メモリセル２１から出力された微少信号がセンスアンプ２０により増幅される。このため、データの反転動作が必要になり、書き込み時間が長くなるという問題があった。
【００２８】
一方、増幅時間を短縮するために、センスアンプ２０に代えて、図２２に示すセンスアンプ２２が提案されている。
このセンスアンプ２２では、各CMOSインバータのpMOS２２ａ、２２ｂのソースに、電源線VIIを接続するpMOS２２ｃと、電源線VDDを接続するpMOS２２ｄとが接続されている。電源線VDDは、電源線VIIより高い電位を有している。pMOS２２ｄのゲートには、センスアンプ活性化信号LEPXが供給されている。センスアンプ活性化信号LEX、LEZ、LEPXは、センスアンプ制御回路（図示せず）により生成される信号である。他の回路構成は、上述したセンスアンプ２０と同一である。
【００２９】
図２３は、このセンスアンプ２２の読み出し時の増幅動作を示している。
まず、ワード線信号WLZが活性化され、ビット線BL、/BLにメモリセルからの読み出しデータである微少信号が出力される。次に、センスアンプ制御回路（図示せず）は、センスアンプ活性化信号LEZ、LEPXを活性化する。センスアンプ活性化信号LEZ、LEPXの活性化により、ビット線BL、/BLの微少信号は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電源電圧VDDに向けて増幅される（オーバードライブ期間）。次に、センスアンプ制御回路は、センスアンプ活性化信号LEPXを非活性化し、センスアンプ活性化信号LEXを活性化する。図２２に示したpMOS２２ｃのオンにより、Ｈレベル側の電位は、電源電圧VIIまで低下する。Ｈレベル側の電位が電源電圧VDDに向けて引き上げられるため、読み出し動作時の増幅は、通常のセンスアンプの増幅（図の一点鎖線）に比べ早く行われる。
【００３０】
図２４は、このセンスアンプ２２の書き込み時の増幅動作を示している。
まず、ワード線信号WLZが活性化され、メモリセルから書き込みデータとは関係のないの微少信号が出力される。次に、センスアンプ制御回路（図示せず）は、センスアンプ活性化信号LEZ、LEPXを活性化する。センスアンプ活性化信号LEZ、LEPXの活性化により、ビット線BL、/BLの微少信号は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電源電圧VDDに向けて増幅されるこの後、コラム線信号CLZの活性化により、書き込みデータがビット線BL、/BLに供給され、増幅された微少信号が反転される。微少信号の増幅レベルは、通常のセンスアンプの増幅レベル（図の一点鎖線）より大きくなるため、データを反転するための時間が増大する。この結果、書き込み時間が増大するという問題があった。
【００３１】
本発明の目的は、メモリセルへのデータの書き込み時間を短縮することができる半導体集積回路を提供することにある。
【００３２】
【課題を解決するための手段】
図１は、本発明の基本原理を示すブロック図である。
【００３３】
代表的な実施例による半導体集積回路では、制御信号生成部２２は、ビット線制御信号BLTZ、BLTX、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEZ、LEX、およびコラム線信号CLZを生成する。
ビット線制御信号BLTZ、BLTX、BRSXは、ビット線BL、/BLをリセットするリセット回路２５を活性化する。ワード線信号WLZは、メモリセル２３にデータを伝えるビット線BL、/BLとメモリセル２３との接続を制御する。センスアンプ活性化信号LEZ、LEXは、ビット線BL、/BLに伝達されたデータを増幅するセンスアンプ２４を活性化する。コラム線信号CLZは、ビット線BL、/BLにデータを伝達するコラムスイッチ２６を活性化する。
【００３４】
制御信号生成部２２は、ワード線信号WLZ、センスアンプ活性化信号LEZ、LEX、ビット線制御信号BLTZ、BLTX、BRSX、およびコラム線信号CLZのうち所定の信号を書き込み動作の開始時に活性化する。制御信号生成部２２は、残りの信号を書き込みデータDI0、DI1の取り込み後に活性化する。
所定の信号の活性化が、書き込みデータDI0、DI1の取り込みを待たずに行われるため、残りの信号の活性化タイミングを早くすることが可能になる。この結果、書き込み動作に必要な時間が短縮される。
【００３５】
別の実施例による半導体集積回路では、直列並列変換回路２７は、メモリセル２３に書き込むデータDI0、DI1を直列データとして取り込み、並列データCDB0Z、CDB1Zに変換する。制御信号生成部２２は、直列並列変換回路２７の取り込み信号WSWZに同期して上記残りの信号を活性化する。このため、新たに制御信号を生成することなく、残りの信号の活性化が確実に行われる。
【００３６】
別の実施例による半導体集積回路では、制御信号生成部２２の第１の制御回路２２ａは、書き込み動作時に、取り込み信号に同期して第１の活性化信号ACT1を活性化する。制御信号生成部２２の第１の制御回路２２ａは、読み出し動作時には、常に第１の活性化信号ACT1を活性化する。また、制御信号生成部２２の第２の制御回路２２ｂは、書き込み動作の開始時および読み出し動作の開始時に同期して、第２の活性化信号ACT2を生成する。論理合成部２２ｃは、第１の活性化信号ACT1と第２の活性化信号ACT2とのアンド論理をとる。そして、制御信号生成部２２は、論理合成部２２ｃの演算結果を使用して上記残りの信号を生成する。
【００３７】
このため、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを容易に生成することができる。
別の実施例による半導体集積回路では、書き込み動作時には、コラムスイッチ２６が読み出し動作時に比べ早く活性化さる。このため、メモリセル２３から出力される微少信号の増幅前または増幅直後に、ビット線BL、/BLに書き込みデータCDB0Z、CDB1Zを与えることが可能になる。微少信号が書き込みデータCDB0Z、CDB1Zと異なる場合には、データを反転する必要がある。しかし、上記のように微少信号の増幅が最小限にされるため、反転動作に必要な時間は低減される。したがって、書き込み動作に必要な時間が短縮される。
【００３８】
別の実施例による半導体集積回路では、センスアンプ２４は、増幅開始時の所定の期間に高電圧を使用するオーバードライブ機能２４ａを有している。書き込み動作時には、コラムスイッチ２６の活性化の開始は、オーバードライブの開始前に行われる。このため、オーバードライブ機能２４ａによる微少信号の増幅前にビット線BL、/BLに書き込みデータが与えられる。したがって、オーバードライブ機能２４ａによる書き込みデータCDB0Z、CDB1Zと関係のない微少信号の増幅が最小限にされる。この結果、読み出し動作時には、オーバードライブを十分機能させ、書き込み動作時には、オーバードライブを行わないようにすることが可能になる。この結果、読み出し動作時間を増大することなく、書き込み動作に必要な時間が短縮される。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。また、従来技術で説明した信号と同一の信号については、同一の符号を付している。
【００４０】
図２は、本発明の半導体集積回路の第１の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、６４ＭビットのFCRAMとして形成されている。
【００４１】
FCRAMは、書き込み動作に関係する回路として、入力制御部３０、コアタイミング制御部３２、コア制御信号発生部３、メモリコア部４を備えている。コアタイミング制御部３２、コア制御信号発生部３は図１に示した制御信号生成部２２に対応している。
入力制御部３０は、クロックバッファ５と、入力バッファ６と、コマンドデコーダ３４と、RASZ発生回路８と、直列並列制御回路３６と、DQバッファ１０と、直列並列変換回路３８とを備えて構成されている。
【００４２】
クロックバッファ５は、外部からクロック信号CLKを受け、内部クロック信号ICLKZを出力している。入力バッファ６は、内部クロック信号ICLKZに同期してコマンド信号CMDを取り込み、取り込んだ信号を内部コマンド信号ICMDとして出力している。コマンドデコーダ３４は、内部コマンド信号ICMDを受け、コマンドの解析を行い、コマンド活性化信号ACTZ、および書き込みコマンド信号WRBPZ、WRTZを出力している。RASZ発生回路８は、コマンド活性化信号ACTZおよびセルフプリチャージ信号SPRZを受け、行アクセス系の基幹信号BRASZを出力している。直列並列制御回路３６は、内部クロック信号ICLKZおよび書き込みコマンド信号WRBPZを受け、ライトスイッチ信号WSWZ等を出力している。DQバッファ１０は、内部クロック信号ICLKZに同期して直列のデータ信号DQを順次受け、内部データ信号DI0、DI1として出力している。直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、並列のコモンデータ信号CDB0Z、CDB1Zとして出力している。
【００４３】
コアタイミング制御部３２は、BLT活性化タイミング生成回路３９と、ワード線活性化タイミング生成回路４０と、SA活性化タイミング生成回路１４と、CL活性化タイミング生成回路１５とを備えて構成されている。
BLT活性化タイミング生成回路３９は、基幹信号BRASZおよびワード線活性化信号WLSZを受け、ビット線活性化信号BLSZおよびビット線非活性化信号BLRZを出力している。
【００４４】
ワード線活性化タイミング生成回路４０は、ビット線活性化信号BLSZ、基幹信号BRASZ、書き込みコマンド信号WRBPZ、およびライトスイッチ信号WSWZを受け、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを出力している。SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを出力している。CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZおよびセルフプリチャージ信号SPRZを出力している。
【００４５】
コア制御信号発生部３およびメモリコア部４の回路構成および信号の接続関係は、従来と同一であり、メモリコア部４の主要部は、図１９に示した回路と同一である。すなわち、メモリコア部４には、ビット線BL、/BLを制御するビット線制御信号BLTX、BLTZ、BRSX、メモリセル２１を制御するワード線信号WLZ、センスアンプ２０を制御するセンスアンプ活性化信号LEX、LEZ、および図１９に示したコラムスイッチ４ｉ、４ｊを制御するコラム線信号CLZが供給されている。図１９に示したように、ビット線BLは、nMOS４ａ、４ｂを介して相互に接続されている。ビット線/BLは、nMOS４ｃ、４ｄを介して相互に接続されている。ビット線BL、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが接続されている。nMOS４ｅ、４ｆ、４ｇ、４ｈは、リセット回路に対応している。
【００４６】
なお、図２では、アドレス信号を省略している。実際の回路では、アドレス信号に応じて上記回路が活性化され、所定のメモリセルが選択される。
図３は、直列並列制御回路３６を示している。
直列並列制御回路３６は、遅延回路４２と、２入力のNANDゲート４４ａ、４４ｂおよびインバータ４４ｃからなるフリップフロップ回路４４と、遅延回路４６と、２入力のANDゲート３６ａと、２つのインバータからなるバッファ３６ｂと、インバータ３６ｃと、分周回路３６ｄとで構成されている。
【００４７】
分周回路３６ｄは、内部クロック信号ICLKZを信号を受け、周波数を２分の１にした信号をインバータ３６ｃに出力している。インバータ３６ｃは、受けた信号を反転しノードN0に出力している。遅延回路４２は、縦属接続された３つのインバータ４２ａの間に２つのCR時定数回路４２ｂを配置して構成されている。CR時定数回路４２ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路４２は、ノードN0の信号を受け、反転した信号をノードN1に出力している。遅延回路４６は、遅延回路４２と同一の論理の回路である。遅延回路４６は、ANDゲート３６ａの出力を受け、遅延した信号をノードN3に出力している。
【００４８】
フリップフロップ回路４４のNANDゲート４４ａの入力には、インバータ４４ｃを介して書き込みコマンド信号WRBPZが供給されている。NANDゲート４４ｂの入力には、ノードN3が接続されている。フリップフロップ回路４４の出力は、ノードN2に接続されている。
ANDゲート３６ａの入力は、ノードN1およびノードN2に接続されている。ANDゲート４６ａの出力は、インバータ３６ｂを介してライトスイッチ信号WSWZとして出力されている。
【００４９】
図４は、直列並列変換回路３８を示している。
直列並列変換回路３８は、nMOSおよびpMOSのソース・ドレインを互いに接続して形成したMOSスイッチ４８ａ、４８ｂ、４８ｃ、４８ｄと、インバータの入力・出力とを互いに接続したラッチ５０ａ、５０ｂ、５０ｃ、５０ｄと、インバータ５２とで構成されている。
【００５０】
MOSスイッチ４８ａは、内部データ信号DI0を受け、この信号をラッチ５０ａに出力している。ラッチ５０ａは、内部データ信号DI0の反転論理をMOSスイッチ４８ｂに出力している。MOSスイッチ４８ｂは、受けた信号をラッチ５０ｂに出力している。ラッチ５０ｂは、受けた信号を反転し、コモンデータ信号CDB0Zとして出力している。MOSスイッチ４８ｃは、内部データ信号DI1を受け、この信号をラッチ５０ｃに出力している。ラッチ５０ｃは、内部データ信号DI1の反転論理をMOSスイッチ４８ｄに出力している。MOSスイッチ４８ｄは、受けた信号をラッチ５０ｄに出力している。ラッチ５０ｄは、受けた信号を反転し、コモンデータ信号CDB1Zとして出力している。
【００５１】
MOSスイッチ４８ａ、４８ｃのpMOSのゲートおよびMOSスイッチ４８ｂ、４８ｄのnMOSのゲートには、ライトスイッチ信号WSWZが供給されている。MOSスイッチ４８ａ、４８ｃのnMOSのゲートおよびMOSスイッチ４８ｂ、４８ｄのpMOSのゲートには、インバータ５２を介してライトスイッチ信号WSWZの反転信号が供給されている。
【００５２】
直列並列変換回路３８は、ライトスイッチ信号WSWZのＬレベル期間に内部データ信号DI0、DI1を取り込み、ライトスイッチ信号WSWZのＨレベル期間に取り込んだデータをラッチし、並列のコモンデータ信号CDB0Z、CDB1Zとして出力する回路である。
図５は、ワード線活性化タイミング生成回路４０の要部を示している。
【００５３】
ワード線活性化タイミング生成回路４０は、ライトデータモニタ部５２と、２入力のNORゲートからなる論理合成部５４と、フリップフロップ回路５６と、遅延回路５８ａ、５８ｂと、インバータ６０ａ、６０ｂ、６０ｃとを備えて構成されている。ライトデータモニタ部５２は、第１の制御回路に対応している。ライトデータモニタ部５２の出力信号（ノードN4）は、第１の活性化信号に対応している。フリップフロップ回路５６は、第２の制御回路に対応している。フリップフロップ回路５６の出力信号（ノードN5）は、第２の活性化信号に対応している。
【００５４】
フリップフロップ回路５６は、図３に示したフリップフロップ回路４４と同一の回路である。遅延回路５８ａ、５８ｂは、図３に示した遅延回路４２と同一の論理を有する回路である。遅延回路５８ａ、５８ｂの遅延時間は、CR時定数回路の抵抗値、容量値により決められている。
【００５５】
ライトデータモニタ部５２は、フリップフロップ回路５２ａと、２入力のNORゲート５２ｂと、インバータ５２ｃ、５２ｄとで構成されている。フリップフロップ回路５２ａは、フリップフロップ回路５６と同一の回路である。フリップフロップ回路５２ａの一方の入力には、インバータ５２ｃを介してライトスイッチ信号WSWZの反転信号が供給されている。フリップフロップ回路５２ａの他方の入力は、ノードN7に接続されている。NORゲート５２ｂの入力には、インバータ５２ｄを介して書き込みコマンド信号WRTZの反転論理と、フリップフロップ回路５２の出力とが接続されている。NORゲート５２ｂの出力は、ノードN4に接続されている。ライトデータモニタ部５２は、ライトスイッチ信号WSWZおよびライトコマンド信号WRTZの活性化時、すなわち書き込み動作時に、ワード線活性化信号WLSZの活性化を所定時間遅延させる回路である。
【００５６】
論理合成部５４の入力には、それぞれライトデータモニタ部５２の出力であるノードN4と、インバータ６０ｂを介してフリップフロップ回路５６の反転論理であるノードN5が接続されている。論理合成部５４の出力であるノードN6は、インバータ６０ｃおよび遅延回路５８ａの入力に接続されている。論理合成部５４は、否定論理和（ＮＯＲ論理）を演算する回路である。すなわち、論理合成部５４は、ノードN4の信号レベルとノードN5の信号レベルとが、ともにＬレベルのときに、Ｈレベルを出力する。
【００５７】
フリップフロップ回路５６の一方の入力には、インバータ６０ａを介してビット線活性化信号BLSZの反転論理が接続されている。フリップフロップ回路５６の他方の入力には、遅延回路５８ａの出力であるノードN7が接続されている。遅延回路５８ｂは、インバータ６０ｃの出力を受け、ワード線活性化信号WLSZを出力している。
【００５８】
ワード線活性化タイミング生成回路４０は、図５に示した回路以外に、基幹信号BRASZを受けてワード線非活性化信号WLRZを生成する回路を有している。
次に、上述したFCRAMの動作について説明する。
【００５９】
図６は、直列並列制御回路３６および直列並列変換回路３８の動作タイミングを示している。
図３に示した分周回路３６ｄは、内部クロック信号ICLKZを受け、分周した信号をノードN0に出力している（図６(a)）。遅延回路４２は、ノードN0の信号を所定時間遅らせた信号を反転しノードN1に出力する（図６(b)）。図２に示したクロックバッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号CMDを取り込む。コマンドデコーダ３４は、受けたコマンドが書き込みコマンドWRであることを解析し、書き込みコマンド信号WRBPZを出力する（図６(c)）。
【００６０】
図３に示したフリップフロップ４４は、書き込みコマンド信号WRBPZを受けて、ノードN2をＨレベルにする（図６(d)）。また、図２に示したDQバッファ１０は、内部クロックICLKZの立ち上がりに同期して、書き込みデータを順次内部データ信号DI0、DI1として取り込む（図６(e)、(f)）。
ノードN1のＨレベルにより、ライトスイッチ信号WSWZは活性化される（図６(g)）。図４に示した直列並列変換回路３８は、ライトスイッチ信号WSWZの立ち上がりに同期して内部データ信号DI0、DI1をラッチし、コモンデータ信号CDB0Z、CDB1Zとして出力する。すなわち、直列データとして入力された書き込みデータは、並列データになる。ここで、直列並列変換回路３８に内部データ信号DI1が供給された後、ライトスイッチ信号WSWZの活性化までのタイミング余裕T1は、遅延回路４２の遅延時間により確保される。
【００６１】
ノードN1のＨレベルから遅延回路４６の遅延時間後にノードN3はＬレベルになる（図６(h)）。ノードN3のＬレベルにより、フリップフロップ回路４４はリセットされ、ノードN2はＬレベルになり、ライトスイッチ信号WSWZは非活性化される（図６(j)）。ここで、直列並列変換回路３８のコモンデータ信号CDB0Z、CDB1Zの出力からライトスイッチ信号WSWZの非活性化までのタイミング余裕T2は、遅延回路４６の遅延時間により確保される。ライトスイッチ信号WSWZの非活性化により、ノードN3はＨレベルになる（図６(k)）。
【００６２】
直列並列制御回路３６は、遅延回路４２および遅延回路４６を使用してライトスイッチ信号WSWZを生成している。このため、遅延量の調整により、内部データ信号DI0、DI1およびコモンデータ信号CDB0Z、CDB1Zに対するライトスイッチ信号WSWZのタイミング余裕を容易に確保することができる。
図７は、書き込み動作時および読み出し動作時におけるワード線活性化タイミング生成回路４０の動作タイミングを示している。
【００６３】
書き込み動作時において、図５に示したライトデータモニタ部５２は、書き込みコマンドWRの取り込みに同期した書き込みコマンド信号WRTZのＨレベルを受け、ノードN4をＨレベルにする（図７(a)）。また、フリップフロップ回路５６は、ビット線活性化信号BLSZのＨレベルを受けてセットされ、ノードN5をＬレベルにする（図７(b)）。
【００６４】
次に、ライトデータモニタ部５２は、ライトスイッチ信号WSWZのＨレベルを受け、フリップフロップ５２ａをセットし、ノードN4をＬレベルにする（図７(c)）。論理合成部５４は、ノードN4のＬレベルを受け、ノードN6をＨレベルにする（図７(d)）。
ノードN6のＨレベルにより、ワード線活性化信号WLSZが活性化される（図７(e)）。すなわち、ワード線活性化信号WLSZは、ライトスイッチ信号WSWZに同期して活性化される。また、ノードN6のＨレベルにより、ノードN7がＬレベルになる（図７(f)）。
【００６５】
フリップフロップ５２ａは、ノードN7のＬレベルを受けてリセットされ、ノードN4をＨレベルにする。フリップフロップ５６は、ノードN7のＬレベルを受けてリセットされ、ノードN5をＨレベルにする（図７(g)）。論理合成部５４は、ノードN4、N5のＨレベルを受け、ノードN6をＬレベルにする（図７(h)）。
ノードN6のＬレベルにより、ワード線活性化信号WLSZが非活性化される（図７(i)）。また、ノードN6のＬレベルにより、ノードN7がＨレベルになる（図７(j)）。
【００６６】
一方、読み出し動作時においては、書き込みコマンド信号WRTZが活性化されないため、ノードN4は、Ｌレベルを保持する。
フリップフロップ回路５６は、ビット線活性化信号BLSZのＨレベルを受けてセットされ、ノードN5をＬレベルにする（図７(k)）。論理合成部５４は、ノードN5のＬレベルを受け、ノードN6をＨレベルにする（図７(l)）。すなわち、ノードN6は、ビット線活性化信号BLSZに同期してＨレベルになる。この後、書き込み動作時と同様に、ワード線活性化信号WLSZが所定のタイミングで活性化される（図７(m)）。
【００６７】
上述したように、ワード線活性化信号WLSZは、書き込み動作時にライトスイッチ信号WSWZに同期して活性化され、読み出し動作時には、ビット線活性化信号BLSZに同期して活性化される。これは、論理合成部５４により、書き込み動作時には、ノードN4の論理がノードN6に伝えられ、読み出し動作時には、ノードN5の論理がノードN6に伝えられるためである。
【００６８】
図８は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。
この例では、２ビットの直列データが連続して書き込まれる。
まず、図２に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号（書き込みコマンドWR）を取り込む。コマンドデコーダ３４は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図８(a)）。また、コマンドデコーダ３４は、書き込みコマンド信号WRBPZ、WRTZを活性化する（図示せず）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図８(b)）。DQバッファ１０は、内部クロック信号ICLKZの立ち上がりに同期して、データ信号DQを順次取り込み、それぞれ内部データ信号DI0、DI1として出力する（図８(c)）。
【００６９】
BLT活性化タイミング生成回路３９は、基幹信号BRASZの活性化を受け、ビット線活性化信号BLSZを所定の期間活性化する（図８(d)）。すなわち、ビット線活性化信号BLSZは、従来に比べ早く活性化される。BLT発生回路１６は、ビット線活性化信号BLSZを受け、ビット線制御信号BLTXおよびビット線制御信号BRSXを非活性化する（図８(e)）。ビット線制御信号BLTXの非活性化により、ビット線BL、/BLのイコライズおよびプリチャージ動作が解除される。
【００７０】
図２に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図８(f)）。
直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図８(g)）。
【００７１】
ワード線活性化タイミング生成回路４０は、ライトスイッチ信号WSWZを受け、ワード線活性化信号WLSZを所定の期間活性化する（図８(h)）。ここで、ビット線制御信号BLTが既に非活性化されているため、ライトスイッチ信号WSWZにより、ワード線活性化信号WLSZを直接活性化することが可能になる。このため、ワード線活性化信号WLSZの活性化タイミングは、従来に比べ約１クロック早くなる。
【００７２】
主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図８(i)）。ワード線信号WLZの活性化により、メモリセル２１に保持されているデータが微少信号としてビット線BL、/BLに出力される（図８(j)）。
この後、従来と同じタイミングで、センスアンプ活性化信号LEX、LEZ、コラム線信号CLZの活性化・非活性化、およびビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZの非活性化が行われ、書き込み動作が行われる。上述したように、ワード線活性化信号WLSZの活性化タイミングが約１クロック分早くなるため、１回の書き込み動作に必要なクロック数は、従来より１クロック少ない９クロックになる（レイテンシ＝９）。
【００７３】
次に、従来と同じタイミングで、ビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、およびコラム線信号CLZの活性化・非活性化が行われ、読み出し動作が行われる。
以上のように構成された半導体集積回路では、メモリコア部４の制御信号であるビット線活性化信号BLSZを書き込みコマンドWRの取り込みに同期して活性化した。このため、メモリコア部４の別の制御信号であるワード線活性化信号WLSZを、直接ライトスイッチ信号WSWZで活性化することができる。したがって、ワード線活性化信号WLSZ、センスアンプ活性化タイミング信号BLEZ、およびコラム線信号CLZの活性化タイミングを、約１クロック早くすることができる。この結果、読み出し動作の前の書き込み動作に必要なクロック数を、従来より１クロック少ない９クロックにすることができる。
【００７４】
ワード線活性化信号WLSZ、センスアンプ活性化タイミング信号BLEZ、およびコラム線信号CLZを、データの取り込み信号WSWZを使用して順次活性化した。このため、新たな制御信号を生成することなく、これ等制御信号WLSZ、BLEZ、CLZを確実に活性化することができる。
ライトデータモニタ部５２の出力ノードN4と、フリップフロップ回路５６の出力の反転ノードN5とを論理合成部５４で論理演算し、ワード線活性化信号WLSZを生成した。このため、書き込み動作時と読み出し動作時とでそれぞれタイミングの異なるワード線活性化信号WLSZを容易に生成することができる。
【００７５】
図９は、本発明の半導体集積回路の第２の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
この実施形態のFCRAMでは、コマンドデコーダ３４から出力された書き込みコマンド信号WRTZおよび直列並列制御回路３６から出力されたライトスイッチ信号WSWZは、SA活性化タイミング生成回路６２に供給されている。SA活性化タイミング生成回路６２およびワード線活性化タイミング生成回路１３以外の回路構成、信号の接続関係は第１の実施形態と同一である。コアタイミング制御部３２ａは、図１に示した制御信号生成部２２に対応している。
【００７６】
図１０は、SA活性化タイミング生成回路６２を示している。
SA活性化タイミング生成回路６２は、図５に示したワード線活性化タイミング生成回路４０とほぼ同一の回路構成をしている。すなわち、SA活性化タイミング生成回路６２は、ライトデータモニタ部５２と、論理合成部５４と、フリップフロップ回路５６と、遅延回路５８ｂと、インバータ６０ａ、６０ｂ、６０ｃ、６０ｄとで構成されている。
【００７７】
ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、およびインバータ６０ｄを介してワード線非活性化信号WLRZが供給されている。フリップフロップ回路５６の一方の入力には、インバータ６０ａを介してワード線活性化信号WLSZが供給されている。フリップフロップ回路５６の他方の入力には、インバータ６０ｄを介してワード線非活性化信号WLRZが供給されている。遅延回路５８ｂからはセンスアンプ活性化タイミング信号BLEZが出力されている。
【００７８】
SA活性化タイミング生成回路６２は、書き込み動作時に、ライトデータモニタ部５２を機能させてセンスアンプ活性化タイミング信号BLEZの活性化を所定時間遅らせる回路である。
次に、上述したFCRAMの動作について説明する。
図１１は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
【００７９】
まず、図８と同様に、コマンド活性化信号ACTZ、基幹信号BRASZ、ビット線活性化信号BLSZ、ビット線制御信号BLTX、BRSXの非活性化が行われる。
次に、図９に示したワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZを受け、ワード線活性化信号WLSZを活性化する（図１１(a)）。すなわち、ビット線活性化信号BLSZおよびワード線活性化信号WLSZは、従来に比べ早く活性化される。主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図１１(b)）
図９に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図１１(c)）。直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図１１(d)）。SA活性化タイミング生成回路６２は、ライトスイッチ信号WSWZを受けて、センスアンプ活性化タイミング信号BLEZを活性化する（図１１(e)）。ここで、ビット線活性化信号BLSZおよびワード線活性化信号WLSZが既に活性化されているため、ライトスイッチ信号WSWZにより、センスアンプ活性化タイミング信号BLEZを直接活性化することが可能になる。このため、センスアンプ活性化タイミング信号BLEZの活性化タイミングは、従来に比べ約２クロック早くなる。
【００８０】
この後、第１の実施形態と同様に、センスアンプ活性化信号LEX、LEZが活性化され、コラム線信号CLZが活性化され、書き込み動作が行われる。次に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ビット線活性化信号BLSZおよびワード線活性化信号WLSZを書き込みコマンドWRの取り込みに同期して順次活性化した。このため、センスアンプ活性化タイミング信号BLEZを直接ライトスイッチ信号WSWZで活性化することができ、その活性化タイミングを、約２クロック早くすることができる。したがって、読み出し動作の前の書き込み動作に必要なクロック数を、従来より２クロック少ない８クロックにすることができる。
【００８１】
図１２は、本発明の半導体集積回路の第３の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
【００８２】
この実施形態のFCRAMでは、コマンドデコーダ３４から出力された書き込みコマンド信号WRTZおよび直列並列制御回路３６から出力されたライトスイッチ信号WSWZは、CL活性化タイミング生成回路６４に供給されている。また、SA活性化タイミング生成回路６６の回路構成が第１の実施形態と異なっている。SA活性化タイミング生成回路６６、CL活性化タイミング生成回路６４以外の回路構成、信号の接続関係は第１の実施形態と同一である。コアタイミング制御部３２ｂおよびコア制御信号発生部３は、図１に示した制御信号生成部２２に対応している。
【００８３】
図１３は、CL活性化タイミング生成回路６４およびSA活性化タイミング生成回路６６を示している。
CL活性化タイミング生成回路６４は、ライトデータモニタ部５２と、論理合成部５４と、遅延回路６４ａ、６４ｂとで構成されている。遅延回路６４ａ、６４ｂは、図３に示した遅延回路４２と同一の論理の回路である。ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６４ｂを介してセルフプリチャージ信号SPRZが供給されている。ライトデータモニタ部５２の出力は、論理合成部５４の一方の入力に接続されている。論理合成部５４の他方の入力には、センスアンプ活性化タイミング信号BLE0Zが供給されている。センスアンプ活性化タイミング信号BLE0Xは、第２の活性化信号に対応している。遅延回路６４ａは、論理合成部５４の出力を受け、反転した信号をコラム線活性化信号BCLZとして出力している。
【００８４】
SA活性化タイミング生成回路６６は、遅延回路６６ａ、６６ｂとフリップフロップ回路６６ｄと、インバータ６６ｅ、６６ｆとで構成されている。フリップフロップ回路６６ｄは、第２の制御回路に対応している。遅延回路６６ａ、６６ｂは、図３に示した遅延回路４２と同一の論理の回路である。
フリップフロップ回路６６ｄの一方の入力には、遅延回路６６ａを介してワード線活性化信号WLSZが供給されている。フリップフロップ回路６６ｄの他方の入力には、インバータ６６ｆを介してワード線非活性化信号WLRZが供給されている。インバータ６６ｅは、フリップフロップ回路６６ｄの出力を受け、センスアンプ活性化タイミング信号BLE0Xを出力している。遅延回路６６ｃは、センスアンプ活性化タイミング信号BLE0Xを受け、反転した信号をセンスアンプ活性化タイミング信号BLEZとして出力している。
【００８５】
次に、上述したFCRAMの動作について説明する。
図１４は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
まず、図１１と同様に、ワード線活性化信号WLSZの活性化までが行われる。次に、図１３に示したSA活性化タイミング生成回路６６は、ワード線活性化信号WLSZを受け、センスアンプ活性化タイミング信号BLEZを活性化する（図１４(a)）。
【００８６】
図１２に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図１４(b)）。
CL活性化タイミング生成回路６４は、ライトスイッチ信号WSWZを受けて、コラム線活性化信号BCLZを活性化する（図１４(c)）。ここで、ビット線活性化信号BLSZ、ワード線活性化信号WLSZ、およびセンスアンプ活性化タイミング信号BLEZが既に活性化されているため、ライトスイッチ信号WSWZにより、コラム線活性化信号BCLZを直接活性化することが可能になる。このため、コラム線活性化信号BCLZの活性化タイミングは、従来に比べ約３クロック早くなる。
【００８７】
この後、第１の実施形態と同様に、コラム線信号CLZが活性化され、書き込み動作が行われる。次に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ビット線活性化信号BLSZ、ワード線活性化信号WLSZ、およびセンスアンプ活性化タイミング信号BLEZを書き込みコマンドWRの取り込みに同期して順次活性化した。このため、コラム線活性化信号BCLZを直接ライトスイッチ信号WSWZで活性化することができ、その活性化タイミングを、約３クロック早くすることができる。したがって、読み出し動作の前の書き込み動作に必要なクロック数を、従来より３クロック少ない７クロックにすることができる。すなわち、ランダムアクセス時の書き込み動作を、常に読み出し動作と同じクロック数で行うことができる。
【００８８】
図１５は、本発明の半導体集積回路の第４の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項４および請求項５に対応している。
この実施形態のFCRAMでは、CL活性化タイミング生成回路６８は、コラム線活性化信号BCLZの他に、センスアンプ活性化タイミング信号BLEPZを出力している。また、コア制御信号発生部７０のセンスアンプ制御回路７２は、センスアンプ活性化信号LEX、LEZの他に、センスアンプ活性化信号LEPXを出力している。センスアンプは、図２２に示したセンスアンプ２２と同一のものが使用されている。CL活性化タイミング生成回路６８、センスアンプ制御回路７２、およびセンスアンプ２２以外の回路構成、信号の接続関係は第３の実施形態と同一である。コアタイミング制御部３２ｃおよびコア制御信号発生部７０は、図１に示した制御信号生成部２２に対応している。
【００８９】
図１６は、CL活性化タイミング生成回路６８およびSA活性化タイミング生成回路６６を示している。
CL活性化タイミング生成回路６８は、ライトデータモニタ部５２と、論理合成部５４と、遅延回路６８ａ、７４ａ、７４ｂ、７４ｃ、７４ｄと、MOSスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄとインバータ７８とで構成されている。
【００９０】
ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６８ａを介して論理合成部５４の出力信号であるセルフプリチャージ信号SPRZが供給されている。ライトデータモニタ部５２の出力は、論理合成部５４の一方の入力に接続されている。論理合成部５４の他方の入力には、センスアンプ活性化タイミング信号BLE0Xが供給されている。遅延回路７４ａ、７４ｂ、７４ｃ、７４ｄは、論理合成部５４の出力信号であるセルフプリチャージ信号SPRZを受け、それぞれ反転した信号をMOSスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄに出力している。
【００９１】
MOSスイッチ７６ａ、７６ｂからはコラム線活性化信号BCLZが出力されている。MOSスイッチ７６ｃ、７６ｄからはセンスアンプ活性化タイミング信号BLEPZが出力されている。MOSスイッチ７６ａ、７６ｃのpMOSのゲート、MOSスイッチ７６ｂ、７６ｄのnMOSのゲートには、書き込みコマンド信号WRTZが供給されている。MOSスイッチ７６ａ、７６ｃのnMOSのゲート、MOSスイッチ７６ｂ、７６ｄのpMOSのゲートには、インバータ７８を介して、書き込みコマンド信号WRTZの反転信号が供給されている。
【００９２】
遅延回路６８ａ、７４ａ、７４ｂ、７４ｃ、７４ｄは、図３に示した遅延回路４２と同一の論理の回路である。遅延回路７４ａ、７４ｄは、遅延時間が相対的に長く設定され（図中に添え字“Ｌ”を記載）、遅延回路７４ｂ、７４ｃは、遅延時間が相対的に短く設定されている（図中に添え字“Ｓ”を記載）。このため、書き込み動作時には、コラム線活性化信号BCLZの活性化タイミングが早くなり、センスアンプ活性化タイミング信号BLEPZの活性化タイミングが遅くなる。この結果、コラム線信号CLZの活性化が早く行われ、センスアンプのオーバードライブを行うセンスアンプ活性化信号LEPXの活性化が遅延される。
【００９３】
図１７は、書き込み動作を行う場合のタイミングを示している。
まず、第３の実施形態と同様に、ビット線制御信号BLTXが非活性化され、次にワード線信号WLZが活性化される。
次に、センスアンプ活性化タイミング信号BLEZの活性化により、センスアンプ活性化信号LEZが活性化され、ビット線BL、/BLの微少信号の増幅が始まる（図１７(a)）。次に、コラム線活性化信号BCLZを受けてコラム線信号CLZが活性化され、ビット線BL、/BLに書き込みデータが与えられる（図１７(b)）。ここで、コラム線信号CLZの活性化は、図１６に示したCL活性化タイミング生成回路６８の遅延回路７４ｂにより、従来（図の一点鎖線）より早く行われる。コラム線信号CLZの活性化時にオーバードライブは行われていない。したがって、書き込みデータが到達していない状態でビット線BL、/BLの微少信号がオーバードライブにより増幅されることはなく、データの反転は短時間に行われる。
【００９４】
次に、センスアンプ活性化タイミング信号BLEPZの活性化により、センスアンプ活性化信号LEPXが活性化され、書き込みデータの増幅（オーバードライブ）が行われる（図１７(c)）。ここで、センスアンプ活性化タイミング信号BLEPZの活性化は、図１６に示したCL活性化タイミング生成回路６８の遅延回路７４ｄにより、従来（図の一点鎖線）より遅く行われる。このため、センスアンプ活性化信号LEPXの活性化は、従来（図の一点鎖線）より遅く行われる。
【００９５】
次に、センスアンプ活性化タイミング信号BLEPZの非活性化により、センスアンプ活性化信号LEPXが非活性化され、オーバードライブが終了する（図１７(d)）。同時に、センスアンプ活性化信号LEXが活性化され、Ｈレベル側の電位は、電源電圧VIIまで低下する。
この結果、オーバードライブ期間は、従来に比べて遅いにもかかわらず、データのメモリセルへの書き込み動作は、従来に比べて時間T3だけ早くなる。
【００９６】
この後、センスアンプ活性化タイミング信号BLEZの非活性化により、センスアンプ活性化信号LEX、LEZが非活性化され、センスアンプの増幅動作が終了する。この実施形態の半導体集積回路においても上述した第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み動作時のコラムスイッチ４ｉ、４ｊの活性化を、読み出し動作時に比べ早くした。このため、書き込みデータと関係のない微少信号の増幅期間を最小限にすることができる。この結果、ビット線BL、/BLのデータの反転を短時間に行うことができ、書き込み動作に必要な時間を短縮することができる。
【００９７】
また、センスアンプのオーバードライブ期間より前に、コラムスイッチ４ｉ、４ｊをオンにし、ビット線BL、/BLに書き込みデータを与えた。このため、書き込み動作時には、書き込みデータと関係のない微少信号の増幅がオーバードライブにより行われることを防止することができる。したがって、読み出し動作に必要な時間を増大することなく、書き込み動作に必要な時間を短縮することができる。
【００９８】
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、DDR-FCRAM、あるいはFCRAMのメモリコアおよび周辺回路を搭載したシステムLSIに適用してもよい。
また、上述した実施形態では、論理合成部５４をNORゲートで構成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、論理合成部をNANDゲートで構成してもよい。このときには、論理合成部の各入力には、書き込み動作時に取込信号に同期してＬレベルになる信号と、読み出し動作の開始時にＬレベルになる信号とがそれぞれ供給される。
【００９９】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号を活性化することを特徴とする半導体集積回路。
（２）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号およびワード線信号を活性化することを特徴とする半導体集積回路。
【０１００】
（３）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号、ワード線信号およびセンスアンプ活性化信号を活性化することを特徴とする半導体集積回路。
上記（１）ないし（３）の半導体集積回路では、所定の信号の活性化が、書き込みデータの取り込みを待たずに行われ、残りの信号の活性化タイミングを早くすることが可能になる。この結果、書き込み動作に必要な時間が短縮される。
【０１０１】
（４）請求項２記載の半導体集積回路において、前記制御信号生成部は、書き込み動作時に前記取り込み信号に同期して活性化される第１の活性化信号を生成する第１の制御回路と、読み出し動作の開始時に同期して活性化される第２の活性化信号を生成する第２の制御回路と、前記第１の活性化信号と前記第２の活性化信号とのオア論理をとる論理合成部とを備え、前記残りの信号は、前記論理合成部の出力を使用して生成されることを特徴とする半導体集積回路。
【０１０２】
この半導体集積回路では、図１に示した制御信号生成部２２の第１の制御回路２２ａは、書き込み動作時に、取り込み信号に同期して第１の活性化信号ACT1を活性化する。読み出し動作時に、制御信号生成部２２の第２の制御回路２２ｂは、読み出し動作の開始時に同期して第２の活性化信号ACT2を活性化する。論理合成部２２ｃは、第１の活性化信号ACT1と第２の活性化信号ACT2とのオア論理をとる。そして、制御信号生成部２２は、論理合成部２２ｃの演算結果を使用して上記残りの信号を生成する。
【０１０３】
このため、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを容易に生成することができる。
【０１０４】
【発明の効果】
代表的な実施例による半導体集積回路では、所定の信号の活性化を書き込みデータの取り込みを待たずに行うことができ、残りの信号の活性化タイミングを早くすることができる。この結果、書き込み動作に必要な時間を短縮することができる。
【０１０５】
別の実施例による半導体集積回路では、取り込み信号に同期して残りの信号を活性化することで、新たに制御信号を生成することなく、残りの信号の活性化を確実に行うことができる。
別の実施例による半導体集積回路では、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを第１および第２の制御回路と論理合成部とにより容易に生成することができる。
【０１０６】
別の実施例による半導体集積回路では、書き込みデータと関係のない微少信号の増幅期間を最小限にすることができる。このため、ビット線のデータの反転に必要な時間を低減することができ、書き込み動作に必要な時間を短縮することができる。
別の実施例による半導体集積回路では、読み出し動作時には、オーバードライブを十分機能させ、書き込み動作時には、書き込みデータと関係のない微少信号のオーバードライブを行わないようにすることができる。したがって、読み出し動作時間を増大することなく、書き込み動作に必要な時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すブロック図である。
【図２】 第１の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図３】 図２の直列並列制御回路を示す回路図である。
【図４】 図２の直列並列変換回路を示す回路図である。
【図５】 図２のワード線活性化タイミング生成回路の要部を示す回路図である。
【図６】 直列並列制御回路および直列並列変換回路の動作を示すタイミング図である。
【図７】 ワード線活性化タイミング生成回路の動作を示すタイミング図である。
【図８】 第１の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図９】 第２の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１０】 図９のSA活性化タイミング生成回路を示す回路図である。
【図１１】 第２の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図１２】 第３の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１３】 図１２のCL活性化タイミング生成回路およびSA活性化タイミング生成回路を示す回路図である。
【図１４】 第３の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図１５】 第４の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１６】 第４の実施形態におけるCL活性化タイミング生成回路およびSA活性化タイミング生成回路を示す回路図である。
【図１７】 第４の実施形態における書き込み動作時のタイミング図である。
【図１８】 従来のFCRAMにおける書き込み動作に関係する回路を示すブロック図である。
【図１９】 図１８のメモリコア部の主要部を示す回路図である。
【図２０】 従来のFCRAMにおいて、書き込み動作が連続して行われるときのタイミング図である。
【図２１】 従来のFCRAMにおいて、書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図２２】 従来提案されている増幅時間を短縮するためのセンスアンプを示す回路図である。
【図２３】 図２２のセンスアンプにおける読み出し時の増幅動作を示すタイミング図である。
【図２４】 図２２のセンスアンプにおける書き込み時の増幅動作を示すタイミング図である。
【発明の属する技術分野】
本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、特に、書き込み動作を高速に行う技術に関する。
【０００２】
【従来の技術】
この種の半導体集積回路として、FCRAM（Fast Cycle RAM）が開発されている。FCRAMには、単相のクロック信号の立ち上がりに同期してデータを取り込むSDRAM（Synchronous DRAM）型インタフェースを持つタイプと、相補のクロック信号の立ち上がりにそれぞれ同期して（あるいは、単相のクロック信号の立ち上がり、立ち下がりの両方に同期して）直列データを取り込むDDR（Double Data Rate）インタフェースを持つタイプとがある。FCRAMの概要は、日経エレクトロニクス１９９８年６月１５日号（日経ＢＰ社）に記載されている。
【０００３】
図１８は、SDRAM型インタフェースを持ったFCRAMにおける書き込み動作に関係する主要部の構成を示している。FCRAMは、書き込み動作に関係する回路として、入力制御部１、コアタイミング制御部２、コア制御信号発生部３、およびメモリコア部４を備えている。
入力制御部１は、クロックバッファ５と、入力バッファ６と、コマンドデコーダ７と、RASZ発生回路８と、直列並列制御回路９と、DQバッファ１０と、直列並列変換回路１１とを備えて構成されている。
【０００４】
クロックバッファ５は、外部からクロック信号CLKを受け、内部クロック信号ICLKZを出力している。入力バッファ６は、内部クロック信号ICLKZに同期してコマンド信号CMDを取り込み、取り込んだ信号を内部コマンド信号ICMDとして出力している。コマンドデコーダ７は、内部コマンド信号ICMDを受け、コマンドの解析を行い、コマンド活性化信号ACTZを出力している。RASZ発生回路８は、コマンド活性化信号ACTZおよびセルフプリチャージ信号SPRZを受け、行アクセス系の基幹信号BRASZを出力している。直列並列制御回路９は、内部クロック信号ICLKZを受け、ライトスイッチ信号WSWZを出力している。DQバッファ１０は、内部クロック信号ICLKZに同期して直列のデータ信号DQを順次受け、内部データ信号DI0、DI1として出力している。直列並列変換回路１１は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、コモンデータ信号CDB0Z、CDB1Zとして出力している。
【０００５】
コアタイミング制御部２は、BLT活性化タイミング生成回路１２と、ワード線活性化タイミング生成回路１３と、SA活性化タイミング生成回路１４と、CL活性化タイミング生成回路１５とを備えて構成されている。
BLT活性化タイミング生成回路１２は、基幹信号BRASZ、ライトスイッチ信号WSWZ、およびワード線非活性化信号WLRZを受け、ビット線活性化信号BLSZおよびビット線非活性化信号BLRZを出力している。ワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZおよび基幹信号BRASZを受け、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを出力している。SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを出力している。CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZおよびセルフプリチャージ信号SPRZを出力している。
【０００６】
コア制御信号発生部３は、BLT発生回路１６と、主ワードデコーダ１７と、センスアンプ制御回路１８と、コラムデコーダ１９とを備えて構成されている。
BLT発生回路１６は、ビット線活性化信号BLSZ、ビット線活性化信号BLRZを受け、ビット線制御信号BLTX、BLTZ、およびビット線BL、/BLをプリチャージするビット線制御信号BRSXを出力している。主ワードデコーダ１７は、ワード線活性化信号WLSZ、ワード線非活性化信号WLRZを受け、ワード線信号WLZを出力している。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを出力している。コラムデコーダ１９は、コラム線活性化信号BCLZ受け、コラム線信号CLZを出力している。
【０００７】
メモリコア部４は、センスアンプ２０およびメモリセル２１等を備えて構成されている。メモリコア部４には、ビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、コラム線信号CLZ、およびコモンデータ信号CDB0Z、CDB1Zが供給されている。
上記の信号のうち、最後に”Ｚ”の付く信号は、正論理の信号であり、最後に”Ｘ”の付く信号は、負論理の信号である。なお、図１８では、アドレス信号を省略している。実際の回路では、アドレス信号に応じて上記回路が活性化され、所定のメモリセルが選択される。
【０００８】
図１９は、メモリコア部４の主要部を示している。
メモリコア部４には、相補のビット線BL、/BLが複数組形成されている。ビット線BLは、nMOS４ａ、４ｂを介して相互に接続されている。ビット線/BLは、nMOS４ｃ、４ｄを介して相互に接続されている。ビット線BL、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが接続されている。
【０００９】
nMOS４ａ、４ｃのゲートには、ビット線制御信号BLTXが供給されている。nMOS４ｂ、４ｄのゲートには、ビット線制御信号BLTZが供給されている。nMOS４ｅのゲートには、ビット線制御信号BLTZが供給され、nMOS４ｆのゲートには、ビット線制御信号BLTXが供給されている。
【００１０】
nMOS４ｇ、４ｈのソース・ドレインの一方には、それぞれビット線BL、/BLが接続され、他方には、プリチャージ線VPRが接続されている。nMOS４ｇ、４ｈのゲートには、ビット線制御信号BRSXが供給されている。
コラムスイッチ４ｉ、４ｊのソース・ドレインの一方には、それぞれビット線BL、/BLが接続され、他方には、それぞれデータ信号LDBX、LDBZが接続されている。コラムスイッチ４ｉ、４ｊのゲートには、コラム線信号CLZが供給されている。データ信号LDBX、LDBZは、相補の信号である。データ信号LDBZおよびデータ信号LDBXには、コモンデータ信号CDB0Zと同一の論理および反転論理が伝達される。図示しない別のデータ信号LDBZおよびデータ信号LDBXには、コモンデータ信号CDB1Zと同一の論理および反転論理が伝達される。
【００１１】
センスアンプ２０は、pMOS２０ａ、nMOS２０ｂからなるCMOSインバータと、pMOS２０ｃ、nMOS２０ｄからなるCMOSインバータと、各CMOSインバータのソースに接続された電源供給用のpMOS２０ｅ、nMOS２０ｆとで構成されている。各CMOSインバータの入力と出力とは、互いに接続されており、各出力は、それぞれビット線/BL、BLに接続されている。pMOS２０ｅのソース・ドレインの一方には、それぞれpMOS２０ａ、pMOS２０ｃのソースが接続され、他方には、電源線VIIが接続されている。pMOS２０ｅのゲートには、センスアンプ活性化信号LEXが供給されている。nMOS２０ｆのソース・ドレインの一方には、それぞれnMOS２０ｂ、nMOS２０ｄのソースが接続され、他方には、接地線VSSが接続されている。nMOS２０ｆのゲートには、センスアンプ活性化信号LEZが供給されている。
【００１２】
メモリセル２１は、データ転送用のnMOS２１ａとキャパシタ２１ｂとで構成されている。nMOS２１ａのゲートには、ワード線信号WLZが供給されている。
次に、上述したFCRAMの動作について説明する。
図２０は、書き込み動作が連続して行われるときのタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
【００１３】
書き込み動作を開始する場合、外部から書き込みコマンドWRが供給される。図１８に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号CMD（書き込みコマンドWR）を取り込む。コマンドデコーダ７は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図２０(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図２０(b)）。DQバッファ１０は、内部クロック信号ICLKZの立ち上がりに同期して、データ信号DQを順次取り込み、それぞれ内部データ信号DI0、DI1として出力する（図２０(c)）。
【００１４】
直列並列変換回路９は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図２０(d)）。直列並列変換回路１１は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図２０(e)）。
【００１５】
BLT活性化タイミング生成回路１２は、ライトスイッチ信号WSWZの活性化を受け、ビット線活性化信号BLSZを所定の期間活性化する（図２０(f)）。BLT発生回路１６は、ビット線活性化信号BLSZを受け、ビット線制御信号BLTXおよびビット線制御信号BRSXを非活性化する（図２０(g)）。ビット線制御信号BLTXの非活性化、ビット線制御信号BLTZの活性化により、図１９に示したメモリセル２１側のビット線BL、/BLは、イコライズが解除され、センスアンプ２０に接続される。メモリセル２１と反対側のビット線BL、/BLは、イコライズされ、センスアンプ２０との接続が解除される。ビット線制御信号BRSXの非活性化により、ビット線BL、/BLのプリチャージ動作がリセットされる。
【００１６】
図１８に示したワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZを受け、ワード線活性化信号WLSZを所定の期間活性化する（図２０(h)）。主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図２０(i)）。ワード線信号WLZの活性化により、メモリセル２１に保持されているデータが微少信号としてビット線BL、/BLに出力される（図２０(j)）。
【００１７】
SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZを受け、センスアンプ活性化タイミング信号BLEZを活性化する（図２０(k)）。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを活性化する（図２０(l)）。センスアンプ２０は、センスアンプ活性化信号LEX、LEZを受けて活性化され、ビット線BL、/BLに出力された微少信号を増幅する。
【００１８】
CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZを所定の期間活性化する（図２０(m)）。コラムデコーダ１９は、コラム線活性化信号BCLZを受け、コラム線信号CLZを所定の期間活性化する（図２０(n)）。コラム線信号CLZの活性化により、コモンデータ信号CDB0Zが、相補のデータ信号LDBX、LDBZを介してビット線BL、/BLに供給され、メモリセル２１への書き込みが行われる（図２０(o)）。また、コモンデータ信号CDB1Zが、相補のデータ信号LDBX、LDBZを介して別のビット線BL、/BLに供給され、別のメモリセル２１への書き込みが行われる。すなわち、直列入力されたデータ信号DQが並列データとしてメモリセル２１に書き込まれる。このとき、メモリセル２１から出力された微少信号とデータ信号LDBX、LDBZとの論理が逆の場合には、信号の反転動作が必要になる。
【００１９】
なお、書き込みコマンドWRを受けた後の７番目のクロック信号CLKに同期して、次のコマンド信号（書き込みコマンドWR）が取り込まれる。すなわち、この例では、１回の書き込み動作に必要なクロック数は、７クロックである（レイテンシ＝７）。
RASZ発生回路８は、CL活性化タイミング生成回路１５が出力するセルフプリチャージ信号SPRZ（図示せず）を受け、基幹信号BRASZを非活性化する（図２０(p)）。ワード線活性化タイミング生成回路１３は、基幹信号BRASZを受け、ワード線非活性化信号WLRZを所定の期間活性化する（図２０(q)）。主ワードデコーダ１７は、ワード線非活性化信号WLRZを受けて、ワード線信号WLZを非活性化する（図２０(r)）。ワード線信号WLZの非活性化により、メモリセル２１が閉じ、書き込まれたデータが保持される。
【００２０】
SA活性化タイミング生成回路１４は、ワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを非活性化する（図２０(s)）。センスアンプ制御回路１８は、センスアンプ活性化タイミング信号BLEZを受け、センスアンプ活性化信号LEX、LEZを非活性化する（図２０(t)）。センスアンプ活性化信号LEX、LEZの非活性化により、センスアンプ２０は、増幅動作を停止する。
【００２１】
BLT活性化タイミング生成回路１２は、ワード線非活性化信号WLRZを受け、ビット線非活性化信号BLRZを所定の期間活性化する（図２０(u)）。BLT発生回路１６は、ビット線非活性化信号BLRZを受け、ビット線制御信号BLTXを活性化し、ビット線制御信号BRSXを活性化する（図２０(v)）。ビット線制御信号BLTXの活性化により、図１９に示したメモリセル２１側のビット線BL、/BLは、イコライズされる。メモリセル２１と反対側のビット線BL、/BLは、イコライズが解除され、センスアンプ２０に接続される。ビット線制御信号BRSXの活性化により、ビット線BL、/BLがプリチャージされる。
【００２２】
そして、上述した動作を繰り返すことで、書き込み動作が連続して実行される。
図２１は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。書き込み動作時の回路動作は、上述した図２０と同一のタイミングで行われる。しかし、書き込み動作においては、データ信号DQの取り込みに合わせてメモリコア部４を動作させる必要がある。このため、メモリコア部４の動作は、２ビットのデータ信号DQを内部データ信号DI0、DI1として取り込んだ後、ライトスイッチ信号WSWZの活性化に同期してビット線活性化信号BLSZ、ワード線活性化信号WLSZ等を活性化することで行われる。すなわち、書き込み動作においては、読み出し動作に比べ、メモリコア部４の動作の開始が遅れる。したがって、この例では、メモリコア部４の制御が書き込み動作と読み出し動作とで重ならないようにするために、読み出し動作の前の書き込み動作には、１０クロックが必要になる。なお、各動作に必要なクロック数（レイテンシ）は、クロック信号の周波数により変化する。
【００２３】
書き込み動作の後、読み出し動作では、図１８に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりで読み出しコマンドRDを取り込む。コマンドデコーダ７は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図２１(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図２１(b)）。BLT活性化タイミング生成回路１２は、基幹信号BRASZを受けて、ビット線活性化信号BLSZを活性化する（図２１(c)）。
【００２４】
この後、書き込み動作と同じタイミングで、ビット線制御信号BLTX、BLTZ、ビット線制御信号BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、およびコラム線信号CLZの活性化・非活性化が行われ、読み出し動作が行われる。読み出し動作の場合、ワード線信号WLZの活性化によりメモリセル２１からビット線BL、/BLに出力された微少信号が、そのまま読み出しデータとして増幅される。このため、読み出し動作中にデータが反転することはない。
【００２５】
増幅された信号は、コモンデータ信号CDB0Zに転送される（図２１(d)）。転送された信号は、読み出しコマンドRDの取り込みから７番目のクロック信号CLKに同期してデータ信号DQとして出力される（図２１(e)）。同様に、別のビット線BL、/BL上で増幅された信号は、コモンデータ信号CDB1Zに転送され、読み出しコマンドRDの取り込みから８番目のクロック信号CLKに同期してデータ信号DQとして出力される。
【００２６】
【発明が解決しようとする課題】
上述したように、書き込み動作を読み出し動作の前に行う場合には、通常より３クロック多い１０クロックが必要である。
【００２７】
この結果、例えば、FCRAMを搭載したシステムにおいて、書き込み動作と読み出し動作とを交互に繰り返すことが頻繁に行われる場合には、システム全体の処理時間が増大するという問題があった。
また、メモリコア部４の制御タイミングは、書き込み動作と読み出し動作とで同一である。このため、書き込み動作においては、書き込みデータをビット線BL、/BLに与える前に、メモリセル２１から出力された微少信号がセンスアンプ２０により増幅される。このため、データの反転動作が必要になり、書き込み時間が長くなるという問題があった。
【００２８】
一方、増幅時間を短縮するために、センスアンプ２０に代えて、図２２に示すセンスアンプ２２が提案されている。
このセンスアンプ２２では、各CMOSインバータのpMOS２２ａ、２２ｂのソースに、電源線VIIを接続するpMOS２２ｃと、電源線VDDを接続するpMOS２２ｄとが接続されている。電源線VDDは、電源線VIIより高い電位を有している。pMOS２２ｄのゲートには、センスアンプ活性化信号LEPXが供給されている。センスアンプ活性化信号LEX、LEZ、LEPXは、センスアンプ制御回路（図示せず）により生成される信号である。他の回路構成は、上述したセンスアンプ２０と同一である。
【００２９】
図２３は、このセンスアンプ２２の読み出し時の増幅動作を示している。
まず、ワード線信号WLZが活性化され、ビット線BL、/BLにメモリセルからの読み出しデータである微少信号が出力される。次に、センスアンプ制御回路（図示せず）は、センスアンプ活性化信号LEZ、LEPXを活性化する。センスアンプ活性化信号LEZ、LEPXの活性化により、ビット線BL、/BLの微少信号は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電源電圧VDDに向けて増幅される（オーバードライブ期間）。次に、センスアンプ制御回路は、センスアンプ活性化信号LEPXを非活性化し、センスアンプ活性化信号LEXを活性化する。図２２に示したpMOS２２ｃのオンにより、Ｈレベル側の電位は、電源電圧VIIまで低下する。Ｈレベル側の電位が電源電圧VDDに向けて引き上げられるため、読み出し動作時の増幅は、通常のセンスアンプの増幅（図の一点鎖線）に比べ早く行われる。
【００３０】
図２４は、このセンスアンプ２２の書き込み時の増幅動作を示している。
まず、ワード線信号WLZが活性化され、メモリセルから書き込みデータとは関係のないの微少信号が出力される。次に、センスアンプ制御回路（図示せず）は、センスアンプ活性化信号LEZ、LEPXを活性化する。センスアンプ活性化信号LEZ、LEPXの活性化により、ビット線BL、/BLの微少信号は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電源電圧VDDに向けて増幅されるこの後、コラム線信号CLZの活性化により、書き込みデータがビット線BL、/BLに供給され、増幅された微少信号が反転される。微少信号の増幅レベルは、通常のセンスアンプの増幅レベル（図の一点鎖線）より大きくなるため、データを反転するための時間が増大する。この結果、書き込み時間が増大するという問題があった。
【００３１】
本発明の目的は、メモリセルへのデータの書き込み時間を短縮することができる半導体集積回路を提供することにある。
【００３２】
【課題を解決するための手段】
図１は、本発明の基本原理を示すブロック図である。
【００３３】
代表的な実施例による半導体集積回路では、制御信号生成部２２は、ビット線制御信号BLTZ、BLTX、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEZ、LEX、およびコラム線信号CLZを生成する。
ビット線制御信号BLTZ、BLTX、BRSXは、ビット線BL、/BLをリセットするリセット回路２５を活性化する。ワード線信号WLZは、メモリセル２３にデータを伝えるビット線BL、/BLとメモリセル２３との接続を制御する。センスアンプ活性化信号LEZ、LEXは、ビット線BL、/BLに伝達されたデータを増幅するセンスアンプ２４を活性化する。コラム線信号CLZは、ビット線BL、/BLにデータを伝達するコラムスイッチ２６を活性化する。
【００３４】
制御信号生成部２２は、ワード線信号WLZ、センスアンプ活性化信号LEZ、LEX、ビット線制御信号BLTZ、BLTX、BRSX、およびコラム線信号CLZのうち所定の信号を書き込み動作の開始時に活性化する。制御信号生成部２２は、残りの信号を書き込みデータDI0、DI1の取り込み後に活性化する。
所定の信号の活性化が、書き込みデータDI0、DI1の取り込みを待たずに行われるため、残りの信号の活性化タイミングを早くすることが可能になる。この結果、書き込み動作に必要な時間が短縮される。
【００３５】
別の実施例による半導体集積回路では、直列並列変換回路２７は、メモリセル２３に書き込むデータDI0、DI1を直列データとして取り込み、並列データCDB0Z、CDB1Zに変換する。制御信号生成部２２は、直列並列変換回路２７の取り込み信号WSWZに同期して上記残りの信号を活性化する。このため、新たに制御信号を生成することなく、残りの信号の活性化が確実に行われる。
【００３６】
別の実施例による半導体集積回路では、制御信号生成部２２の第１の制御回路２２ａは、書き込み動作時に、取り込み信号に同期して第１の活性化信号ACT1を活性化する。制御信号生成部２２の第１の制御回路２２ａは、読み出し動作時には、常に第１の活性化信号ACT1を活性化する。また、制御信号生成部２２の第２の制御回路２２ｂは、書き込み動作の開始時および読み出し動作の開始時に同期して、第２の活性化信号ACT2を生成する。論理合成部２２ｃは、第１の活性化信号ACT1と第２の活性化信号ACT2とのアンド論理をとる。そして、制御信号生成部２２は、論理合成部２２ｃの演算結果を使用して上記残りの信号を生成する。
【００３７】
このため、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを容易に生成することができる。
別の実施例による半導体集積回路では、書き込み動作時には、コラムスイッチ２６が読み出し動作時に比べ早く活性化さる。このため、メモリセル２３から出力される微少信号の増幅前または増幅直後に、ビット線BL、/BLに書き込みデータCDB0Z、CDB1Zを与えることが可能になる。微少信号が書き込みデータCDB0Z、CDB1Zと異なる場合には、データを反転する必要がある。しかし、上記のように微少信号の増幅が最小限にされるため、反転動作に必要な時間は低減される。したがって、書き込み動作に必要な時間が短縮される。
【００３８】
別の実施例による半導体集積回路では、センスアンプ２４は、増幅開始時の所定の期間に高電圧を使用するオーバードライブ機能２４ａを有している。書き込み動作時には、コラムスイッチ２６の活性化の開始は、オーバードライブの開始前に行われる。このため、オーバードライブ機能２４ａによる微少信号の増幅前にビット線BL、/BLに書き込みデータが与えられる。したがって、オーバードライブ機能２４ａによる書き込みデータCDB0Z、CDB1Zと関係のない微少信号の増幅が最小限にされる。この結果、読み出し動作時には、オーバードライブを十分機能させ、書き込み動作時には、オーバードライブを行わないようにすることが可能になる。この結果、読み出し動作時間を増大することなく、書き込み動作に必要な時間が短縮される。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。また、従来技術で説明した信号と同一の信号については、同一の符号を付している。
【００４０】
図２は、本発明の半導体集積回路の第１の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、６４ＭビットのFCRAMとして形成されている。
【００４１】
FCRAMは、書き込み動作に関係する回路として、入力制御部３０、コアタイミング制御部３２、コア制御信号発生部３、メモリコア部４を備えている。コアタイミング制御部３２、コア制御信号発生部３は図１に示した制御信号生成部２２に対応している。
入力制御部３０は、クロックバッファ５と、入力バッファ６と、コマンドデコーダ３４と、RASZ発生回路８と、直列並列制御回路３６と、DQバッファ１０と、直列並列変換回路３８とを備えて構成されている。
【００４２】
クロックバッファ５は、外部からクロック信号CLKを受け、内部クロック信号ICLKZを出力している。入力バッファ６は、内部クロック信号ICLKZに同期してコマンド信号CMDを取り込み、取り込んだ信号を内部コマンド信号ICMDとして出力している。コマンドデコーダ３４は、内部コマンド信号ICMDを受け、コマンドの解析を行い、コマンド活性化信号ACTZ、および書き込みコマンド信号WRBPZ、WRTZを出力している。RASZ発生回路８は、コマンド活性化信号ACTZおよびセルフプリチャージ信号SPRZを受け、行アクセス系の基幹信号BRASZを出力している。直列並列制御回路３６は、内部クロック信号ICLKZおよび書き込みコマンド信号WRBPZを受け、ライトスイッチ信号WSWZ等を出力している。DQバッファ１０は、内部クロック信号ICLKZに同期して直列のデータ信号DQを順次受け、内部データ信号DI0、DI1として出力している。直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、並列のコモンデータ信号CDB0Z、CDB1Zとして出力している。
【００４３】
コアタイミング制御部３２は、BLT活性化タイミング生成回路３９と、ワード線活性化タイミング生成回路４０と、SA活性化タイミング生成回路１４と、CL活性化タイミング生成回路１５とを備えて構成されている。
BLT活性化タイミング生成回路３９は、基幹信号BRASZおよびワード線活性化信号WLSZを受け、ビット線活性化信号BLSZおよびビット線非活性化信号BLRZを出力している。
【００４４】
ワード線活性化タイミング生成回路４０は、ビット線活性化信号BLSZ、基幹信号BRASZ、書き込みコマンド信号WRBPZ、およびライトスイッチ信号WSWZを受け、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを出力している。SA活性化タイミング生成回路１４は、ワード線活性化信号WLSZおよびワード線非活性化信号WLRZを受け、センスアンプ活性化タイミング信号BLEZを出力している。CL活性化タイミング生成回路１５は、センスアンプ活性化タイミング信号BLEZを受け、コラム線活性化信号BCLZおよびセルフプリチャージ信号SPRZを出力している。
【００４５】
コア制御信号発生部３およびメモリコア部４の回路構成および信号の接続関係は、従来と同一であり、メモリコア部４の主要部は、図１９に示した回路と同一である。すなわち、メモリコア部４には、ビット線BL、/BLを制御するビット線制御信号BLTX、BLTZ、BRSX、メモリセル２１を制御するワード線信号WLZ、センスアンプ２０を制御するセンスアンプ活性化信号LEX、LEZ、および図１９に示したコラムスイッチ４ｉ、４ｊを制御するコラム線信号CLZが供給されている。図１９に示したように、ビット線BLは、nMOS４ａ、４ｂを介して相互に接続されている。ビット線/BLは、nMOS４ｃ、４ｄを介して相互に接続されている。ビット線BL、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが接続されている。nMOS４ｅ、４ｆ、４ｇ、４ｈは、リセット回路に対応している。
【００４６】
なお、図２では、アドレス信号を省略している。実際の回路では、アドレス信号に応じて上記回路が活性化され、所定のメモリセルが選択される。
図３は、直列並列制御回路３６を示している。
直列並列制御回路３６は、遅延回路４２と、２入力のNANDゲート４４ａ、４４ｂおよびインバータ４４ｃからなるフリップフロップ回路４４と、遅延回路４６と、２入力のANDゲート３６ａと、２つのインバータからなるバッファ３６ｂと、インバータ３６ｃと、分周回路３６ｄとで構成されている。
【００４７】
分周回路３６ｄは、内部クロック信号ICLKZを信号を受け、周波数を２分の１にした信号をインバータ３６ｃに出力している。インバータ３６ｃは、受けた信号を反転しノードN0に出力している。遅延回路４２は、縦属接続された３つのインバータ４２ａの間に２つのCR時定数回路４２ｂを配置して構成されている。CR時定数回路４２ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路４２は、ノードN0の信号を受け、反転した信号をノードN1に出力している。遅延回路４６は、遅延回路４２と同一の論理の回路である。遅延回路４６は、ANDゲート３６ａの出力を受け、遅延した信号をノードN3に出力している。
【００４８】
フリップフロップ回路４４のNANDゲート４４ａの入力には、インバータ４４ｃを介して書き込みコマンド信号WRBPZが供給されている。NANDゲート４４ｂの入力には、ノードN3が接続されている。フリップフロップ回路４４の出力は、ノードN2に接続されている。
ANDゲート３６ａの入力は、ノードN1およびノードN2に接続されている。ANDゲート４６ａの出力は、インバータ３６ｂを介してライトスイッチ信号WSWZとして出力されている。
【００４９】
図４は、直列並列変換回路３８を示している。
直列並列変換回路３８は、nMOSおよびpMOSのソース・ドレインを互いに接続して形成したMOSスイッチ４８ａ、４８ｂ、４８ｃ、４８ｄと、インバータの入力・出力とを互いに接続したラッチ５０ａ、５０ｂ、５０ｃ、５０ｄと、インバータ５２とで構成されている。
【００５０】
MOSスイッチ４８ａは、内部データ信号DI0を受け、この信号をラッチ５０ａに出力している。ラッチ５０ａは、内部データ信号DI0の反転論理をMOSスイッチ４８ｂに出力している。MOSスイッチ４８ｂは、受けた信号をラッチ５０ｂに出力している。ラッチ５０ｂは、受けた信号を反転し、コモンデータ信号CDB0Zとして出力している。MOSスイッチ４８ｃは、内部データ信号DI1を受け、この信号をラッチ５０ｃに出力している。ラッチ５０ｃは、内部データ信号DI1の反転論理をMOSスイッチ４８ｄに出力している。MOSスイッチ４８ｄは、受けた信号をラッチ５０ｄに出力している。ラッチ５０ｄは、受けた信号を反転し、コモンデータ信号CDB1Zとして出力している。
【００５１】
MOSスイッチ４８ａ、４８ｃのpMOSのゲートおよびMOSスイッチ４８ｂ、４８ｄのnMOSのゲートには、ライトスイッチ信号WSWZが供給されている。MOSスイッチ４８ａ、４８ｃのnMOSのゲートおよびMOSスイッチ４８ｂ、４８ｄのpMOSのゲートには、インバータ５２を介してライトスイッチ信号WSWZの反転信号が供給されている。
【００５２】
直列並列変換回路３８は、ライトスイッチ信号WSWZのＬレベル期間に内部データ信号DI0、DI1を取り込み、ライトスイッチ信号WSWZのＨレベル期間に取り込んだデータをラッチし、並列のコモンデータ信号CDB0Z、CDB1Zとして出力する回路である。
図５は、ワード線活性化タイミング生成回路４０の要部を示している。
【００５３】
ワード線活性化タイミング生成回路４０は、ライトデータモニタ部５２と、２入力のNORゲートからなる論理合成部５４と、フリップフロップ回路５６と、遅延回路５８ａ、５８ｂと、インバータ６０ａ、６０ｂ、６０ｃとを備えて構成されている。ライトデータモニタ部５２は、第１の制御回路に対応している。ライトデータモニタ部５２の出力信号（ノードN4）は、第１の活性化信号に対応している。フリップフロップ回路５６は、第２の制御回路に対応している。フリップフロップ回路５６の出力信号（ノードN5）は、第２の活性化信号に対応している。
【００５４】
フリップフロップ回路５６は、図３に示したフリップフロップ回路４４と同一の回路である。遅延回路５８ａ、５８ｂは、図３に示した遅延回路４２と同一の論理を有する回路である。遅延回路５８ａ、５８ｂの遅延時間は、CR時定数回路の抵抗値、容量値により決められている。
【００５５】
ライトデータモニタ部５２は、フリップフロップ回路５２ａと、２入力のNORゲート５２ｂと、インバータ５２ｃ、５２ｄとで構成されている。フリップフロップ回路５２ａは、フリップフロップ回路５６と同一の回路である。フリップフロップ回路５２ａの一方の入力には、インバータ５２ｃを介してライトスイッチ信号WSWZの反転信号が供給されている。フリップフロップ回路５２ａの他方の入力は、ノードN7に接続されている。NORゲート５２ｂの入力には、インバータ５２ｄを介して書き込みコマンド信号WRTZの反転論理と、フリップフロップ回路５２の出力とが接続されている。NORゲート５２ｂの出力は、ノードN4に接続されている。ライトデータモニタ部５２は、ライトスイッチ信号WSWZおよびライトコマンド信号WRTZの活性化時、すなわち書き込み動作時に、ワード線活性化信号WLSZの活性化を所定時間遅延させる回路である。
【００５６】
論理合成部５４の入力には、それぞれライトデータモニタ部５２の出力であるノードN4と、インバータ６０ｂを介してフリップフロップ回路５６の反転論理であるノードN5が接続されている。論理合成部５４の出力であるノードN6は、インバータ６０ｃおよび遅延回路５８ａの入力に接続されている。論理合成部５４は、否定論理和（ＮＯＲ論理）を演算する回路である。すなわち、論理合成部５４は、ノードN4の信号レベルとノードN5の信号レベルとが、ともにＬレベルのときに、Ｈレベルを出力する。
【００５７】
フリップフロップ回路５６の一方の入力には、インバータ６０ａを介してビット線活性化信号BLSZの反転論理が接続されている。フリップフロップ回路５６の他方の入力には、遅延回路５８ａの出力であるノードN7が接続されている。遅延回路５８ｂは、インバータ６０ｃの出力を受け、ワード線活性化信号WLSZを出力している。
【００５８】
ワード線活性化タイミング生成回路４０は、図５に示した回路以外に、基幹信号BRASZを受けてワード線非活性化信号WLRZを生成する回路を有している。
次に、上述したFCRAMの動作について説明する。
【００５９】
図６は、直列並列制御回路３６および直列並列変換回路３８の動作タイミングを示している。
図３に示した分周回路３６ｄは、内部クロック信号ICLKZを受け、分周した信号をノードN0に出力している（図６(a)）。遅延回路４２は、ノードN0の信号を所定時間遅らせた信号を反転しノードN1に出力する（図６(b)）。図２に示したクロックバッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号CMDを取り込む。コマンドデコーダ３４は、受けたコマンドが書き込みコマンドWRであることを解析し、書き込みコマンド信号WRBPZを出力する（図６(c)）。
【００６０】
図３に示したフリップフロップ４４は、書き込みコマンド信号WRBPZを受けて、ノードN2をＨレベルにする（図６(d)）。また、図２に示したDQバッファ１０は、内部クロックICLKZの立ち上がりに同期して、書き込みデータを順次内部データ信号DI0、DI1として取り込む（図６(e)、(f)）。
ノードN1のＨレベルにより、ライトスイッチ信号WSWZは活性化される（図６(g)）。図４に示した直列並列変換回路３８は、ライトスイッチ信号WSWZの立ち上がりに同期して内部データ信号DI0、DI1をラッチし、コモンデータ信号CDB0Z、CDB1Zとして出力する。すなわち、直列データとして入力された書き込みデータは、並列データになる。ここで、直列並列変換回路３８に内部データ信号DI1が供給された後、ライトスイッチ信号WSWZの活性化までのタイミング余裕T1は、遅延回路４２の遅延時間により確保される。
【００６１】
ノードN1のＨレベルから遅延回路４６の遅延時間後にノードN3はＬレベルになる（図６(h)）。ノードN3のＬレベルにより、フリップフロップ回路４４はリセットされ、ノードN2はＬレベルになり、ライトスイッチ信号WSWZは非活性化される（図６(j)）。ここで、直列並列変換回路３８のコモンデータ信号CDB0Z、CDB1Zの出力からライトスイッチ信号WSWZの非活性化までのタイミング余裕T2は、遅延回路４６の遅延時間により確保される。ライトスイッチ信号WSWZの非活性化により、ノードN3はＨレベルになる（図６(k)）。
【００６２】
直列並列制御回路３６は、遅延回路４２および遅延回路４６を使用してライトスイッチ信号WSWZを生成している。このため、遅延量の調整により、内部データ信号DI0、DI1およびコモンデータ信号CDB0Z、CDB1Zに対するライトスイッチ信号WSWZのタイミング余裕を容易に確保することができる。
図７は、書き込み動作時および読み出し動作時におけるワード線活性化タイミング生成回路４０の動作タイミングを示している。
【００６３】
書き込み動作時において、図５に示したライトデータモニタ部５２は、書き込みコマンドWRの取り込みに同期した書き込みコマンド信号WRTZのＨレベルを受け、ノードN4をＨレベルにする（図７(a)）。また、フリップフロップ回路５６は、ビット線活性化信号BLSZのＨレベルを受けてセットされ、ノードN5をＬレベルにする（図７(b)）。
【００６４】
次に、ライトデータモニタ部５２は、ライトスイッチ信号WSWZのＨレベルを受け、フリップフロップ５２ａをセットし、ノードN4をＬレベルにする（図７(c)）。論理合成部５４は、ノードN4のＬレベルを受け、ノードN6をＨレベルにする（図７(d)）。
ノードN6のＨレベルにより、ワード線活性化信号WLSZが活性化される（図７(e)）。すなわち、ワード線活性化信号WLSZは、ライトスイッチ信号WSWZに同期して活性化される。また、ノードN6のＨレベルにより、ノードN7がＬレベルになる（図７(f)）。
【００６５】
フリップフロップ５２ａは、ノードN7のＬレベルを受けてリセットされ、ノードN4をＨレベルにする。フリップフロップ５６は、ノードN7のＬレベルを受けてリセットされ、ノードN5をＨレベルにする（図７(g)）。論理合成部５４は、ノードN4、N5のＨレベルを受け、ノードN6をＬレベルにする（図７(h)）。
ノードN6のＬレベルにより、ワード線活性化信号WLSZが非活性化される（図７(i)）。また、ノードN6のＬレベルにより、ノードN7がＨレベルになる（図７(j)）。
【００６６】
一方、読み出し動作時においては、書き込みコマンド信号WRTZが活性化されないため、ノードN4は、Ｌレベルを保持する。
フリップフロップ回路５６は、ビット線活性化信号BLSZのＨレベルを受けてセットされ、ノードN5をＬレベルにする（図７(k)）。論理合成部５４は、ノードN5のＬレベルを受け、ノードN6をＨレベルにする（図７(l)）。すなわち、ノードN6は、ビット線活性化信号BLSZに同期してＨレベルになる。この後、書き込み動作時と同様に、ワード線活性化信号WLSZが所定のタイミングで活性化される（図７(m)）。
【００６７】
上述したように、ワード線活性化信号WLSZは、書き込み動作時にライトスイッチ信号WSWZに同期して活性化され、読み出し動作時には、ビット線活性化信号BLSZに同期して活性化される。これは、論理合成部５４により、書き込み動作時には、ノードN4の論理がノードN6に伝えられ、読み出し動作時には、ノードN5の論理がノードN6に伝えられるためである。
【００６８】
図８は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。
この例では、２ビットの直列データが連続して書き込まれる。
まず、図２に示した入力バッファ６は、内部クロック信号ICLKZの立ち上がりに同期してコマンド信号（書き込みコマンドWR）を取り込む。コマンドデコーダ３４は、内部コマンド信号ICMDを受けて、コマンド活性化信号ACTZを活性化する（図８(a)）。また、コマンドデコーダ３４は、書き込みコマンド信号WRBPZ、WRTZを活性化する（図示せず）。RASZ発生回路８は、コマンド活性化信号ACTZを受けて基幹信号BRASZを活性化する（図８(b)）。DQバッファ１０は、内部クロック信号ICLKZの立ち上がりに同期して、データ信号DQを順次取り込み、それぞれ内部データ信号DI0、DI1として出力する（図８(c)）。
【００６９】
BLT活性化タイミング生成回路３９は、基幹信号BRASZの活性化を受け、ビット線活性化信号BLSZを所定の期間活性化する（図８(d)）。すなわち、ビット線活性化信号BLSZは、従来に比べ早く活性化される。BLT発生回路１６は、ビット線活性化信号BLSZを受け、ビット線制御信号BLTXおよびビット線制御信号BRSXを非活性化する（図８(e)）。ビット線制御信号BLTXの非活性化により、ビット線BL、/BLのイコライズおよびプリチャージ動作が解除される。
【００７０】
図２に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図８(f)）。
直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図８(g)）。
【００７１】
ワード線活性化タイミング生成回路４０は、ライトスイッチ信号WSWZを受け、ワード線活性化信号WLSZを所定の期間活性化する（図８(h)）。ここで、ビット線制御信号BLTが既に非活性化されているため、ライトスイッチ信号WSWZにより、ワード線活性化信号WLSZを直接活性化することが可能になる。このため、ワード線活性化信号WLSZの活性化タイミングは、従来に比べ約１クロック早くなる。
【００７２】
主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図８(i)）。ワード線信号WLZの活性化により、メモリセル２１に保持されているデータが微少信号としてビット線BL、/BLに出力される（図８(j)）。
この後、従来と同じタイミングで、センスアンプ活性化信号LEX、LEZ、コラム線信号CLZの活性化・非活性化、およびビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZの非活性化が行われ、書き込み動作が行われる。上述したように、ワード線活性化信号WLSZの活性化タイミングが約１クロック分早くなるため、１回の書き込み動作に必要なクロック数は、従来より１クロック少ない９クロックになる（レイテンシ＝９）。
【００７３】
次に、従来と同じタイミングで、ビット線制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センスアンプ活性化信号LEX、LEZ、およびコラム線信号CLZの活性化・非活性化が行われ、読み出し動作が行われる。
以上のように構成された半導体集積回路では、メモリコア部４の制御信号であるビット線活性化信号BLSZを書き込みコマンドWRの取り込みに同期して活性化した。このため、メモリコア部４の別の制御信号であるワード線活性化信号WLSZを、直接ライトスイッチ信号WSWZで活性化することができる。したがって、ワード線活性化信号WLSZ、センスアンプ活性化タイミング信号BLEZ、およびコラム線信号CLZの活性化タイミングを、約１クロック早くすることができる。この結果、読み出し動作の前の書き込み動作に必要なクロック数を、従来より１クロック少ない９クロックにすることができる。
【００７４】
ワード線活性化信号WLSZ、センスアンプ活性化タイミング信号BLEZ、およびコラム線信号CLZを、データの取り込み信号WSWZを使用して順次活性化した。このため、新たな制御信号を生成することなく、これ等制御信号WLSZ、BLEZ、CLZを確実に活性化することができる。
ライトデータモニタ部５２の出力ノードN4と、フリップフロップ回路５６の出力の反転ノードN5とを論理合成部５４で論理演算し、ワード線活性化信号WLSZを生成した。このため、書き込み動作時と読み出し動作時とでそれぞれタイミングの異なるワード線活性化信号WLSZを容易に生成することができる。
【００７５】
図９は、本発明の半導体集積回路の第２の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
この実施形態のFCRAMでは、コマンドデコーダ３４から出力された書き込みコマンド信号WRTZおよび直列並列制御回路３６から出力されたライトスイッチ信号WSWZは、SA活性化タイミング生成回路６２に供給されている。SA活性化タイミング生成回路６２およびワード線活性化タイミング生成回路１３以外の回路構成、信号の接続関係は第１の実施形態と同一である。コアタイミング制御部３２ａは、図１に示した制御信号生成部２２に対応している。
【００７６】
図１０は、SA活性化タイミング生成回路６２を示している。
SA活性化タイミング生成回路６２は、図５に示したワード線活性化タイミング生成回路４０とほぼ同一の回路構成をしている。すなわち、SA活性化タイミング生成回路６２は、ライトデータモニタ部５２と、論理合成部５４と、フリップフロップ回路５６と、遅延回路５８ｂと、インバータ６０ａ、６０ｂ、６０ｃ、６０ｄとで構成されている。
【００７７】
ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、およびインバータ６０ｄを介してワード線非活性化信号WLRZが供給されている。フリップフロップ回路５６の一方の入力には、インバータ６０ａを介してワード線活性化信号WLSZが供給されている。フリップフロップ回路５６の他方の入力には、インバータ６０ｄを介してワード線非活性化信号WLRZが供給されている。遅延回路５８ｂからはセンスアンプ活性化タイミング信号BLEZが出力されている。
【００７８】
SA活性化タイミング生成回路６２は、書き込み動作時に、ライトデータモニタ部５２を機能させてセンスアンプ活性化タイミング信号BLEZの活性化を所定時間遅らせる回路である。
次に、上述したFCRAMの動作について説明する。
図１１は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
【００７９】
まず、図８と同様に、コマンド活性化信号ACTZ、基幹信号BRASZ、ビット線活性化信号BLSZ、ビット線制御信号BLTX、BRSXの非活性化が行われる。
次に、図９に示したワード線活性化タイミング生成回路１３は、ビット線活性化信号BLSZを受け、ワード線活性化信号WLSZを活性化する（図１１(a)）。すなわち、ビット線活性化信号BLSZおよびワード線活性化信号WLSZは、従来に比べ早く活性化される。主ワードデコーダ１７は、ワード線活性化信号WLSZを受け、ワード線信号WLZを活性化する（図１１(b)）
図９に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図１１(c)）。直列並列変換回路３８は、ライトスイッチ信号WSWZに同期して内部データ信号DI0、DI1を取り込み、直列並列変換し、それぞれコモンデータ信号CDB0Z、CDB1Zとして出力する（図１１(d)）。SA活性化タイミング生成回路６２は、ライトスイッチ信号WSWZを受けて、センスアンプ活性化タイミング信号BLEZを活性化する（図１１(e)）。ここで、ビット線活性化信号BLSZおよびワード線活性化信号WLSZが既に活性化されているため、ライトスイッチ信号WSWZにより、センスアンプ活性化タイミング信号BLEZを直接活性化することが可能になる。このため、センスアンプ活性化タイミング信号BLEZの活性化タイミングは、従来に比べ約２クロック早くなる。
【００８０】
この後、第１の実施形態と同様に、センスアンプ活性化信号LEX、LEZが活性化され、コラム線信号CLZが活性化され、書き込み動作が行われる。次に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ビット線活性化信号BLSZおよびワード線活性化信号WLSZを書き込みコマンドWRの取り込みに同期して順次活性化した。このため、センスアンプ活性化タイミング信号BLEZを直接ライトスイッチ信号WSWZで活性化することができ、その活性化タイミングを、約２クロック早くすることができる。したがって、読み出し動作の前の書き込み動作に必要なクロック数を、従来より２クロック少ない８クロックにすることができる。
【００８１】
図１２は、本発明の半導体集積回路の第３の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項１ないし請求項３に対応している。
【００８２】
この実施形態のFCRAMでは、コマンドデコーダ３４から出力された書き込みコマンド信号WRTZおよび直列並列制御回路３６から出力されたライトスイッチ信号WSWZは、CL活性化タイミング生成回路６４に供給されている。また、SA活性化タイミング生成回路６６の回路構成が第１の実施形態と異なっている。SA活性化タイミング生成回路６６、CL活性化タイミング生成回路６４以外の回路構成、信号の接続関係は第１の実施形態と同一である。コアタイミング制御部３２ｂおよびコア制御信号発生部３は、図１に示した制御信号生成部２２に対応している。
【００８３】
図１３は、CL活性化タイミング生成回路６４およびSA活性化タイミング生成回路６６を示している。
CL活性化タイミング生成回路６４は、ライトデータモニタ部５２と、論理合成部５４と、遅延回路６４ａ、６４ｂとで構成されている。遅延回路６４ａ、６４ｂは、図３に示した遅延回路４２と同一の論理の回路である。ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６４ｂを介してセルフプリチャージ信号SPRZが供給されている。ライトデータモニタ部５２の出力は、論理合成部５４の一方の入力に接続されている。論理合成部５４の他方の入力には、センスアンプ活性化タイミング信号BLE0Zが供給されている。センスアンプ活性化タイミング信号BLE0Xは、第２の活性化信号に対応している。遅延回路６４ａは、論理合成部５４の出力を受け、反転した信号をコラム線活性化信号BCLZとして出力している。
【００８４】
SA活性化タイミング生成回路６６は、遅延回路６６ａ、６６ｂとフリップフロップ回路６６ｄと、インバータ６６ｅ、６６ｆとで構成されている。フリップフロップ回路６６ｄは、第２の制御回路に対応している。遅延回路６６ａ、６６ｂは、図３に示した遅延回路４２と同一の論理の回路である。
フリップフロップ回路６６ｄの一方の入力には、遅延回路６６ａを介してワード線活性化信号WLSZが供給されている。フリップフロップ回路６６ｄの他方の入力には、インバータ６６ｆを介してワード線非活性化信号WLRZが供給されている。インバータ６６ｅは、フリップフロップ回路６６ｄの出力を受け、センスアンプ活性化タイミング信号BLE0Xを出力している。遅延回路６６ｃは、センスアンプ活性化タイミング信号BLE0Xを受け、反転した信号をセンスアンプ活性化タイミング信号BLEZとして出力している。
【００８５】
次に、上述したFCRAMの動作について説明する。
図１４は、書き込み動作後に読み出し動作を行う場合のタイミングを示している。この例では、２ビットの直列データが連続して書き込まれる。
まず、図１１と同様に、ワード線活性化信号WLSZの活性化までが行われる。次に、図１３に示したSA活性化タイミング生成回路６６は、ワード線活性化信号WLSZを受け、センスアンプ活性化タイミング信号BLEZを活性化する（図１４(a)）。
【００８６】
図１２に示した直列並列変換回路３６は、書き込みコマンドWRを受けた後の内部クロック信号ICLKZの立ち上がりエッジを検出してライトスイッチ信号WSWZを活性化する（図１４(b)）。
CL活性化タイミング生成回路６４は、ライトスイッチ信号WSWZを受けて、コラム線活性化信号BCLZを活性化する（図１４(c)）。ここで、ビット線活性化信号BLSZ、ワード線活性化信号WLSZ、およびセンスアンプ活性化タイミング信号BLEZが既に活性化されているため、ライトスイッチ信号WSWZにより、コラム線活性化信号BCLZを直接活性化することが可能になる。このため、コラム線活性化信号BCLZの活性化タイミングは、従来に比べ約３クロック早くなる。
【００８７】
この後、第１の実施形態と同様に、コラム線信号CLZが活性化され、書き込み動作が行われる。次に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ビット線活性化信号BLSZ、ワード線活性化信号WLSZ、およびセンスアンプ活性化タイミング信号BLEZを書き込みコマンドWRの取り込みに同期して順次活性化した。このため、コラム線活性化信号BCLZを直接ライトスイッチ信号WSWZで活性化することができ、その活性化タイミングを、約３クロック早くすることができる。したがって、読み出し動作の前の書き込み動作に必要なクロック数を、従来より３クロック少ない７クロックにすることができる。すなわち、ランダムアクセス時の書き込み動作を、常に読み出し動作と同じクロック数で行うことができる。
【００８８】
図１５は、本発明の半導体集積回路の第４の実施形態における書き込み動作に関係する主要部の構成を示している。この実施形態は、請求項４および請求項５に対応している。
この実施形態のFCRAMでは、CL活性化タイミング生成回路６８は、コラム線活性化信号BCLZの他に、センスアンプ活性化タイミング信号BLEPZを出力している。また、コア制御信号発生部７０のセンスアンプ制御回路７２は、センスアンプ活性化信号LEX、LEZの他に、センスアンプ活性化信号LEPXを出力している。センスアンプは、図２２に示したセンスアンプ２２と同一のものが使用されている。CL活性化タイミング生成回路６８、センスアンプ制御回路７２、およびセンスアンプ２２以外の回路構成、信号の接続関係は第３の実施形態と同一である。コアタイミング制御部３２ｃおよびコア制御信号発生部７０は、図１に示した制御信号生成部２２に対応している。
【００８９】
図１６は、CL活性化タイミング生成回路６８およびSA活性化タイミング生成回路６６を示している。
CL活性化タイミング生成回路６８は、ライトデータモニタ部５２と、論理合成部５４と、遅延回路６８ａ、７４ａ、７４ｂ、７４ｃ、７４ｄと、MOSスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄとインバータ７８とで構成されている。
【００９０】
ライトデータモニタ部５２には、書き込みコマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６８ａを介して論理合成部５４の出力信号であるセルフプリチャージ信号SPRZが供給されている。ライトデータモニタ部５２の出力は、論理合成部５４の一方の入力に接続されている。論理合成部５４の他方の入力には、センスアンプ活性化タイミング信号BLE0Xが供給されている。遅延回路７４ａ、７４ｂ、７４ｃ、７４ｄは、論理合成部５４の出力信号であるセルフプリチャージ信号SPRZを受け、それぞれ反転した信号をMOSスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄに出力している。
【００９１】
MOSスイッチ７６ａ、７６ｂからはコラム線活性化信号BCLZが出力されている。MOSスイッチ７６ｃ、７６ｄからはセンスアンプ活性化タイミング信号BLEPZが出力されている。MOSスイッチ７６ａ、７６ｃのpMOSのゲート、MOSスイッチ７６ｂ、７６ｄのnMOSのゲートには、書き込みコマンド信号WRTZが供給されている。MOSスイッチ７６ａ、７６ｃのnMOSのゲート、MOSスイッチ７６ｂ、７６ｄのpMOSのゲートには、インバータ７８を介して、書き込みコマンド信号WRTZの反転信号が供給されている。
【００９２】
遅延回路６８ａ、７４ａ、７４ｂ、７４ｃ、７４ｄは、図３に示した遅延回路４２と同一の論理の回路である。遅延回路７４ａ、７４ｄは、遅延時間が相対的に長く設定され（図中に添え字“Ｌ”を記載）、遅延回路７４ｂ、７４ｃは、遅延時間が相対的に短く設定されている（図中に添え字“Ｓ”を記載）。このため、書き込み動作時には、コラム線活性化信号BCLZの活性化タイミングが早くなり、センスアンプ活性化タイミング信号BLEPZの活性化タイミングが遅くなる。この結果、コラム線信号CLZの活性化が早く行われ、センスアンプのオーバードライブを行うセンスアンプ活性化信号LEPXの活性化が遅延される。
【００９３】
図１７は、書き込み動作を行う場合のタイミングを示している。
まず、第３の実施形態と同様に、ビット線制御信号BLTXが非活性化され、次にワード線信号WLZが活性化される。
次に、センスアンプ活性化タイミング信号BLEZの活性化により、センスアンプ活性化信号LEZが活性化され、ビット線BL、/BLの微少信号の増幅が始まる（図１７(a)）。次に、コラム線活性化信号BCLZを受けてコラム線信号CLZが活性化され、ビット線BL、/BLに書き込みデータが与えられる（図１７(b)）。ここで、コラム線信号CLZの活性化は、図１６に示したCL活性化タイミング生成回路６８の遅延回路７４ｂにより、従来（図の一点鎖線）より早く行われる。コラム線信号CLZの活性化時にオーバードライブは行われていない。したがって、書き込みデータが到達していない状態でビット線BL、/BLの微少信号がオーバードライブにより増幅されることはなく、データの反転は短時間に行われる。
【００９４】
次に、センスアンプ活性化タイミング信号BLEPZの活性化により、センスアンプ活性化信号LEPXが活性化され、書き込みデータの増幅（オーバードライブ）が行われる（図１７(c)）。ここで、センスアンプ活性化タイミング信号BLEPZの活性化は、図１６に示したCL活性化タイミング生成回路６８の遅延回路７４ｄにより、従来（図の一点鎖線）より遅く行われる。このため、センスアンプ活性化信号LEPXの活性化は、従来（図の一点鎖線）より遅く行われる。
【００９５】
次に、センスアンプ活性化タイミング信号BLEPZの非活性化により、センスアンプ活性化信号LEPXが非活性化され、オーバードライブが終了する（図１７(d)）。同時に、センスアンプ活性化信号LEXが活性化され、Ｈレベル側の電位は、電源電圧VIIまで低下する。
この結果、オーバードライブ期間は、従来に比べて遅いにもかかわらず、データのメモリセルへの書き込み動作は、従来に比べて時間T3だけ早くなる。
【００９６】
この後、センスアンプ活性化タイミング信号BLEZの非活性化により、センスアンプ活性化信号LEX、LEZが非活性化され、センスアンプの増幅動作が終了する。この実施形態の半導体集積回路においても上述した第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み動作時のコラムスイッチ４ｉ、４ｊの活性化を、読み出し動作時に比べ早くした。このため、書き込みデータと関係のない微少信号の増幅期間を最小限にすることができる。この結果、ビット線BL、/BLのデータの反転を短時間に行うことができ、書き込み動作に必要な時間を短縮することができる。
【００９７】
また、センスアンプのオーバードライブ期間より前に、コラムスイッチ４ｉ、４ｊをオンにし、ビット線BL、/BLに書き込みデータを与えた。このため、書き込み動作時には、書き込みデータと関係のない微少信号の増幅がオーバードライブにより行われることを防止することができる。したがって、読み出し動作に必要な時間を増大することなく、書き込み動作に必要な時間を短縮することができる。
【００９８】
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、DDR-FCRAM、あるいはFCRAMのメモリコアおよび周辺回路を搭載したシステムLSIに適用してもよい。
また、上述した実施形態では、論理合成部５４をNORゲートで構成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、論理合成部をNANDゲートで構成してもよい。このときには、論理合成部の各入力には、書き込み動作時に取込信号に同期してＬレベルになる信号と、読み出し動作の開始時にＬレベルになる信号とがそれぞれ供給される。
【００９９】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号を活性化することを特徴とする半導体集積回路。
（２）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号およびワード線信号を活性化することを特徴とする半導体集積回路。
【０１００】
（３）請求項１記載の半導体集積回路において、制御信号生成部は、書き込み動作の開始に同期して、ビット線制御信号、ワード線信号およびセンスアンプ活性化信号を活性化することを特徴とする半導体集積回路。
上記（１）ないし（３）の半導体集積回路では、所定の信号の活性化が、書き込みデータの取り込みを待たずに行われ、残りの信号の活性化タイミングを早くすることが可能になる。この結果、書き込み動作に必要な時間が短縮される。
【０１０１】
（４）請求項２記載の半導体集積回路において、前記制御信号生成部は、書き込み動作時に前記取り込み信号に同期して活性化される第１の活性化信号を生成する第１の制御回路と、読み出し動作の開始時に同期して活性化される第２の活性化信号を生成する第２の制御回路と、前記第１の活性化信号と前記第２の活性化信号とのオア論理をとる論理合成部とを備え、前記残りの信号は、前記論理合成部の出力を使用して生成されることを特徴とする半導体集積回路。
【０１０２】
この半導体集積回路では、図１に示した制御信号生成部２２の第１の制御回路２２ａは、書き込み動作時に、取り込み信号に同期して第１の活性化信号ACT1を活性化する。読み出し動作時に、制御信号生成部２２の第２の制御回路２２ｂは、読み出し動作の開始時に同期して第２の活性化信号ACT2を活性化する。論理合成部２２ｃは、第１の活性化信号ACT1と第２の活性化信号ACT2とのオア論理をとる。そして、制御信号生成部２２は、論理合成部２２ｃの演算結果を使用して上記残りの信号を生成する。
【０１０３】
このため、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを容易に生成することができる。
【０１０４】
【発明の効果】
代表的な実施例による半導体集積回路では、所定の信号の活性化を書き込みデータの取り込みを待たずに行うことができ、残りの信号の活性化タイミングを早くすることができる。この結果、書き込み動作に必要な時間を短縮することができる。
【０１０５】
別の実施例による半導体集積回路では、取り込み信号に同期して残りの信号を活性化することで、新たに制御信号を生成することなく、残りの信号の活性化を確実に行うことができる。
別の実施例による半導体集積回路では、書き込み動作時と、読み出し動作時とで異なる残りの信号の生成タイミングを第１および第２の制御回路と論理合成部とにより容易に生成することができる。
【０１０６】
別の実施例による半導体集積回路では、書き込みデータと関係のない微少信号の増幅期間を最小限にすることができる。このため、ビット線のデータの反転に必要な時間を低減することができ、書き込み動作に必要な時間を短縮することができる。
別の実施例による半導体集積回路では、読み出し動作時には、オーバードライブを十分機能させ、書き込み動作時には、書き込みデータと関係のない微少信号のオーバードライブを行わないようにすることができる。したがって、読み出し動作時間を増大することなく、書き込み動作に必要な時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すブロック図である。
【図２】 第１の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図３】 図２の直列並列制御回路を示す回路図である。
【図４】 図２の直列並列変換回路を示す回路図である。
【図５】 図２のワード線活性化タイミング生成回路の要部を示す回路図である。
【図６】 直列並列制御回路および直列並列変換回路の動作を示すタイミング図である。
【図７】 ワード線活性化タイミング生成回路の動作を示すタイミング図である。
【図８】 第１の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図９】 第２の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１０】 図９のSA活性化タイミング生成回路を示す回路図である。
【図１１】 第２の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図１２】 第３の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１３】 図１２のCL活性化タイミング生成回路およびSA活性化タイミング生成回路を示す回路図である。
【図１４】 第３の実施形態における書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図１５】 第４の実施形態における書き込み動作に関係する回路を示すブロック図である。
【図１６】 第４の実施形態におけるCL活性化タイミング生成回路およびSA活性化タイミング生成回路を示す回路図である。
【図１７】 第４の実施形態における書き込み動作時のタイミング図である。
【図１８】 従来のFCRAMにおける書き込み動作に関係する回路を示すブロック図である。
【図１９】 図１８のメモリコア部の主要部を示す回路図である。
【図２０】 従来のFCRAMにおいて、書き込み動作が連続して行われるときのタイミング図である。
【図２１】 従来のFCRAMにおいて、書き込み動作後に読み出し動作を行う場合のタイミング図である。
【図２２】 従来提案されている増幅時間を短縮するためのセンスアンプを示す回路図である。
【図２３】 図２２のセンスアンプにおける読み出し時の増幅動作を示すタイミング図である。
【図２４】 図２２のセンスアンプにおける書き込み時の増幅動作を示すタイミング図である。
Claims (11)
- ワード線と、ビット線と、前記ワード線によって選択され、前記ビット線からのデータを記憶するメモリセルと、前記ビット線上のデータを増幅するセンスアンプと、前記ビット線とデータバスとの間に配置されるコラムスイッチとを有するメモリコア部と、
前記ビット線をリセットするためのビット線制御信号、前記メモリセルと前記ビット線との接続を制御するワード線信号、前記センスアンプを活性化するセンスアンプ活性化信号および前記コラムスイッチをオンするためのコラム線信号をそれぞれ活性化するコア制御信号発生部と、
前記ビット線制御信号を活性化するためのビット線活性化信号を前記コア制御信号発生部に出力するビット線活性化タイミング生成回路と、前記ワード線信号を活性化するためのワード線活性化信号を前記コア制御信号発生部に出力するワード線活性化タイミング生成回路と、前記センスアンプ活性化信号を活性化するためのセンスアンプ活性化タイミング信号を前記コア制御信号発生部に出力するセンスアンプ活性化タイミング生成回路と、前記コラム線信号を活性化するためのコラム線活性化信号を前記コア制御信号発生部に出力するコラムスイッチ活性化タイミング生成回路とを有するコアタイミング制御部と、
前記コアタイミング制御部を制御する基幹信号を生成する基幹信号生成回路とを備え、
前記ビット線活性化タイミング生成回路、前記ワード線活性化タイミング生成回路、前記センスアンプ活性化タイミング生成回路の少なくとも１つは、前記基幹信号に応答して動作を開始し、
前記コラムスイッチ活性化タイミング生成回路は、前記センスアンプ活性化タイミング生成回路の出力信号を受け、かつ、書き込みデータの取り込み信号に同期して動作することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記メモリセルに書き込むデータを直列データとして取り込み、前記直列データを並列データに変換し、変換した前記並列データを前記取り込み信号に同期して前記メモリコア部に供給する直列並列変換回路を備え、
書き込み動作時に、前記コア制御信号発生部は、前記ビット線制御信号、前記ワード線信号および前記センスアンプ活性化信号のうち少なくとも前記ビット線制御信号を、前記基幹信号に応答して活性化し、残りの信号および前記コラム線信号を前記取り込み信号に同期して活性化することを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記コアタイミング制御部は、
書き込み動作時に前記取り込み信号に同期して活性化され、読み出し動作時に常に活性化される第１の活性化信号を生成する第１の制御回路と、
書き込み動作の開始時および読み出し動作の開始時にそれぞれ同期して活性化される第２の活性化信号を生成する第２の制御回路と、
前記第１および第２の活性化信号の両方が活性化されたときに第１レベルを出力し、前記第１および第２の活性化信号の少なくとも一方が非活性化されたときに第２レベルを出力する論理合成部とを備え、
前記残りの信号および前記コラム線信号は、前記論理合成部の出力を使用して生成されることを特徴とする半導体集積回路。 - メモリセルと、前記メモリセルに接続されるビット線と、前記ビット線を所定の電位にリセットするリセット回路と、前記ビット線に伝達されたデータを増幅するセンスアンプと、前記ビット線にデータを伝達するコラムスイッチとを有するメモリコア部と、
前記リセット回路を活性化するビット線制御信号を、前記メモリコア部が書き込みデータを受ける前に活性化し、前記メモリセルと前記ビット線との接続を制御するワード線信号、前記センスアンプを活性化するセンスアンプ活性化信号、および前記コラムスイッチを活性化するコラム線信号を、前記メモリコア部が書き込みデータを受けた後に活性化す る制御信号生成部とを備えていることを特徴とする半導体集積回路。 - メモリセルと、前記メモリセルに接続されるビット線と、前記ビット線を所定の電位にリセットするリセット回路と、前記ビット線に伝達されたデータを増幅するセンスアンプと、前記ビット線にデータを伝達するコラムスイッチとを有するメモリコア部と、
前記リセット回路を活性化するビット線制御信号、および前記メモリセルと前記ビット線との接続を制御するワード線信号を、前記メモリコア部が書き込みデータを受ける前に活性化し、前記センスアンプを活性化するセンスアンプ活性化信号、および前記コラムスイッチを活性化するコラム線信号を、前記メモリコア部が書き込みデータを受けた後に活性化する制御信号生成部とを備えていることを特徴とする半導体集積回路。 - メモリセルと、
前記メモリセルに接続されるビット線と、
第１電源電圧あるいは前記第１電源電圧より高い第２電源電圧を用いて、前記ビット線上のデータを増幅するセンスアンプと、
データバスと、
前記ビット線と前記データバスとの間に配置されるコラムスイッチと、
書き込み動作モード時に、前記第２電源電圧を前記ビット線に供給するためのオーバードライブ信号を読み出し動作時に比べて遅く活性化し、かつ、前記コラムスイッチをオンするためのコラム線信号を読み出し動作時に比べて早く活性化することにより、前記オーバードライブ信号が活性化される前に、前記コラム線信号を活性化する制御信号生成部とを備えていることを特徴とする半導体集積回路。 - メモリセルと、
前記メモリセルに接続されるビット線と、
第１電源電圧あるいは前記第１電源電圧より高い第２電源電圧を用いて、前記ビット線上のデータを増幅するセンスアンプと、
データバスと、
前記ビット線と前記データバスとの間に配置されるコラムスイッチと、
書き込み動作モード時に、前記第２電源電圧を前記ビット線に供給するためのオーバードライブ信号を読み出し動作時に比べて遅く活性化し、かつ、前記コラムスイッチをオンするためのコラム線信号を読み出し動作時に比べて早く活性化する制御信号生成部と、
前記ビット線を所定の電位にリセットするリセット回路と、
前記制御信号生成部を制御する基幹信号を生成する基幹信号生成回路とを備え、
前記センスアンプは、接地電圧を前記ビット線に供給するための第１センスアンプ活性化信号と、前記第１電源電圧を前記ビット線に供給するための第２センスアンプ活性化信号と、前記オーバードライブ信号とを受けて動作し、
書き込み動作時に、前記制御信号生成部は、前記リセット回路を活性化するビット線制御信号、前記メモリセルと前記ビット線との接続を制御するワード線信号および前記第１センスアンプ活性化信号を前記基幹信号に応答して活性化し、前記コラムスイッチを活性化するコラム線信号、前記第２センスアンプ活性化信号および前記オーバードライブ信号を書き込みデータの取り込み信号に応答して活性化し、かつ、前記オーバードライブ信号が活性化される前に、前記コラム線信号を活性化することを特徴とする半導体集積回路。 - ワード線と、ビット線と、前記ワード線によって選択され、前記ビット線からのデータを記憶するメモリセルと、前記ビット線上のデータを増幅するセンスアンプと、前記ビット線とデータバスとの間に配置されるコラムスイッチとを有するメモリコア部と、
前記メモリセルに書き込むデータを直列データとして取り込み、前記直列データを並列データに変換し、書き込みデータの取り込み信号に応答して、前記並列データを前記メモリコア部に供給する直列並列変換回路と、
前記メモリセルと前記ビット線との接続を制御するワード線信号、前記センスアンプを活性化するセンスアンプ活性化信号および前記コラムスイッチをオンするためのコラム線信号をそれぞれ活性化するコア制御信号発生部と、
前記ワード線信号を活性化するためのワード線活性化信号を前記コア制御信号発生部に出力するワード線活性化タイミング生成回路と、
前記センスアンプ活性化信号を活性化するためのセンスアンプ活性化タイミング信号を前記コア制御信号発生部に出力するセンスアンプ活性化タイミング生成回路と、
前記コラム線信号を活性化するためのコラム線活性化信号を前記コア制御信号発生部に出力するコラムスイッチ活性化タイミング生成回路とを備え、
前記ワード線活性化タイミング生成回路、前記センスアンプ活性化タイミング生成回路の少なくとも１つは、前記取り込み信号が活性化される前に動作を開始し、動作を開始し た該活性化タイミング生成回路の出力信号を前記取り込み信号により活性化することを特徴とする半導体集積回路。 - メモリセルと、
前記メモリセルに接続されるビット線と、
前記ビット線を所定の電位にリセットするリセット回路と、
前記ビット線に伝達されたデータを増幅するセンスアンプと、
前記ビット線にデータを伝達するコラムスイッチと、
前記リセット回路を活性化するビット線制御信号、前記メモリセルと前記ビット線との接続を制御するワード線信号、前記センスアンプを活性化するセンスアンプ活性化信号、および前記コラムスイッチを活性化するコラム線信号を生成する制御信号生成部と、
前記制御信号生成部を制御する基幹信号を生成する基幹信号生成回路とを備え、
書き込み動作時に、前記制御信号生成部は、前記ビット線制御信号および前記ワード線信号のうち少なくとも前記ビット線制御信号を、前記基幹信号に応答して活性化し、残りの信号、前記センスアンプ活性化信号および前記コラム線信号を書き込みデータの取り込み信号に同期して活性化することを特徴とする半導体集積回路。 - 請求項９記載の半導体集積回路において、
前記メモリセルに書き込むデータを直列データとして取り込み、並列データに変換する直列並列変換回路を備え、
前記制御信号生成部は、前記直列並列変換回路の取り込み信号に同期して前記残りの信号、前記センスアンプ活性化信号および前記コラム線信号を活性化することを特徴とする半導体集積回路。 - 請求項１０記載の半導体集積回路において、
前記直列並列変換回路は、前記取り込み信号に同期して、前記並列データを前記コラムスイッチに出力することを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821299A JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
| KR1020000021927A KR100572845B1 (ko) | 1999-07-22 | 2000-04-25 | 반도체 집적 회로 |
| US09/575,363 US6341100B1 (en) | 1999-07-22 | 2000-05-22 | Semiconductor integrated circuit having circuit for writing data to memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821299A JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035159A JP2001035159A (ja) | 2001-02-09 |
| JP4220621B2 true JP4220621B2 (ja) | 2009-02-04 |
Family
ID=16552541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20821299A Expired - Fee Related JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6341100B1 (ja) |
| JP (1) | JP4220621B2 (ja) |
| KR (1) | KR100572845B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174881A1 (en) * | 2000-06-22 | 2002-01-23 | STMicroelectronics S.r.l. | Integrated circuit for memory card and memory card using the circuit |
| US6636939B1 (en) * | 2000-06-29 | 2003-10-21 | Intel Corporation | Method and apparatus for processor bypass path to system memory |
| JP3553027B2 (ja) | 2001-04-13 | 2004-08-11 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
| JP4459527B2 (ja) * | 2002-12-18 | 2010-04-28 | パナソニック株式会社 | 半導体記憶装置 |
| KR100550632B1 (ko) * | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치 |
| JP5710947B2 (ja) * | 2010-11-26 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置およびその制御方法 |
| KR20120098105A (ko) | 2011-02-28 | 2012-09-05 | 에스케이하이닉스 주식회사 | 데이터 전송 회로 및 이를 포함하는 메모리 장치 |
| US12068020B2 (en) | 2018-12-10 | 2024-08-20 | Etron Technology, Inc. | Dynamic memory with sustainable storage architecture and clean up circuit |
| JP2022163688A (ja) * | 2021-04-14 | 2022-10-26 | ▲ゆ▼創科技股▲ふん▼有限公司 | 持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
-
1999
- 1999-07-22 JP JP20821299A patent/JP4220621B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-25 KR KR1020000021927A patent/KR100572845B1/ko not_active IP Right Cessation
- 2000-05-22 US US09/575,363 patent/US6341100B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001035159A (ja) | 2001-02-09 |
| KR100572845B1 (ko) | 2006-04-24 |
| US6341100B1 (en) | 2002-01-22 |
| KR20010029660A (ko) | 2001-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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