JP4459527B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、前記メモリセルの活性化状態を検出するセンスアンプとを備え、ランダムに書き込み、読み出し動作が行える半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、メモリセルアレイをシリコン基板上に形成する場合の製造ばらつきや、使用環境の温度条件、電圧条件の変動が与える影響を補正するための回路を搭載した半導体記憶装置が知られている（例えば、特許文献１参照）。
【０００３】
図５は、上記文献に記載された従来の半導体記憶装置の概略回路図を示す。この半導体記憶装置は、複数のメモリセル１がマトリックス状に配列されたメモリセルアレイ２と、プリデコーダ３によるアドレスデコード結果によって選択されたワード線を活性化させるワード線ドライバ４を備えている。また、列方向に配置された複数のメモリセル１は、一対のビット線５，５を介して、その列に対応したセンスアンプ６に接続されている。さらに、メモリセルアレイ２の横にメモリセル１のレプリカ列７が配置され、それぞれのレプリカメモリセル８のパストランジスタのゲートがダミーワード線１０を介してアドレス論理回路９に接続されている。さらに、所定数のレプリカメモリセル８が接続されたダミービット線１１は、イネーブル信号の信号ラインとしてセンスアンプ６に接続されている。
【０００４】
この構成によれば、入力されたアドレスがアドレス論理回路９とワード線ドライバ４によってデコードされ、特定のメモリセル１を選択し、選択されたメモリセル１は、一対のビット線５，５に電位差を発生させる。また、アドレス論理回路９からダミーワード線１０を介して所定数のレプリカメモリセル８のパストランジスタのゲートが活性化され、さらに列Ｉ／Ｏ論理回路１２を介してダミービット線１１にセンスアンプ６に対するイネーブル信号を発生させる。イネーブル信号を受けたセンスアンプ６は、一対のビット線５，５に発生した電位差を検出する。
【０００５】
【特許文献１】
特開２００１−３５１３８５号公報（第６頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体記憶装置においては、メモリセルを活性化するための信号経路とセンスアンプを活性化するための信号経路とが互いに別経路となっている。すなわち、プリデコーダ３からワード線ドライバ４を介して選択されるワード線のラインと、アドレス論理回路９からレプリカメモリセル８および列Ｉ／Ｏ論理回路１２を介してのダミービット線１１のラインとである。これら２つの信号ラインが互いに別経路となっているため、実際に動作するワード線の活性化タイミングの精度が劣化する。そこで、誤動作を避けるために、センスアンプに対するイネーブル信号のタイミングには必要以上のマージンが必要になる。また、レプリカ列にメモリセルと同等の構成のレプリカメモリセルを用いているが、付随する列Ｉ／Ｏ論理回路１２も含め冗長な回路構成となっており、面積のオーバーヘッドが生じるという問題も生じている。
【０００７】
本発明は上記従来の問題点を解決するもので、センスアンプに対するイネーブル信号の伝達経路を工夫することにより、より精度の高いセンスタイミングによる高速化と小面積を実現できる半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００９】
第１の解決手段として、本発明による半導体記憶装置は、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、前記メモリセルの活性化状態を検出するセンスアンプとを備え、さらに、前記ワード線に接続され、前記ワード線の活性化に伴って前記センスアンプを活性化するワード線応動式センスアンプ制御回路を備え、前記ワード線応動式センスアンプ制御回路は、ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されたワード線応動式スイッチング素子と、ゲートが選択用スイッチング素子を介して前記ワード線応動式スイッチング素子に接続されているディスチャージ用スイッチング素子と、ゲートに対してプリチャージ信号が入力され、前記ディスチャージ用スイッチング素子のゲートに接続されているディスチャージトランジスタとを備えている。
【００１０】
上記のワード線応動式センスアンプ制御回路は、選択されたワード線の活性化信号を用いてセンスアンプのイネーブル信号を発生し、センスアンプを活性化する。つまり、別経路ではなく、実際の動作に使用するワード線という同一経路からセンスアンプのイネーブル信号を発生する。したがって、シリコン基板上に形成する上での製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化のタイミング制御を正確に行うことができる。
【００１１】
上記において、前記ワード線応動式センスアンプ制御回路をより具体的レベルで記述すると、次のものが好ましい。すなわち、ダミービット線と接地電位との間に介挿されたディスチャージ用スイッチング素子と、前記ワード線に接続されて、前記ワード線の活性化信号を前記ディスチャージ用スイッチング素子に伝達するワード線応動式スイッチング素子と、前記ダミービット線のディスチャージに応動して前記センスアンプに対するイネーブル信号を出力する論理ゲートとを備えた構成である。この構成によれば、ワード線が活性化されると、その活性化信号を入力したワード線応動式スイッチング素子は、ディスチャージ用スイッチング素子を導通状態に切り換え、ダミービット線を接地電位に接続してダミービット線のディスチャージを行う。ディスチャージによってダミービット線の電位が所定の時定数で降下し、所定時間経過後に論理ゲートを導通させてリードイネーブル信号をセンスアンプに対するイネーブル信号として出力する。
【００１２】
また、上記において、前記ワード線応動式センスアンプ制御回路を別の態様で、より具体的レベルで記述すると、次のものが好ましい。すなわち、前記ダミービット線に並列に接続された複数の前記ディスチャージ用スイッチング素子と、前記ワード線の活性化信号によって閉成して制御信号を活性化し、その活性化した制御信号を前記複数のディスチャージ用スイッチング素子の制御端子に供給するワード線応動式スイッチング素子とを備えた構成である。この構成によれば、ワード線に対するのと同一経路でのダミービット線のディスチャージを、複数のディスチャージ用スイッチング素子を用いて行うので、ワード線活性化に応動してのダミービット線のディスチャージを、ひいてはセンスアンプに対するイネーブル信号の発生を高速に行うことができる。
【００１３】
上記において、さらに好ましい態様は、前記ワード線応動式スイッチング素子と複数の前記ディスチャージ用スイッチング素子の各々との間に選択用スイッチング素子が介挿されていることである。この構成によれば、選択用スイッチング素子のオン／オフにより、ダミービット線に実際に接続されてディスチャージを行う有効なディスチャージ用スイッチング素子の数を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１４】
また、上記において好ましい態様は、前記ディスチャージ用スイッチング素子が、前記メモリセルのレプリカｎチャンネル電界効果トランジスタとされていることである。レプリカｎチャンネル電界効果トランジスタは、レプリカメモリセルの１構成要素であり、レプリカメモリセルに比べて占有面積が小さく、また、冗長な列Ｉ／Ｏ論理回路は不要であり、全体として、回路面積を削減できる。
【００１５】
上述した本発明の半導体記憶装置を別の観点から記述すると、次のようにいうことができる。すなわち、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、列方向複数のメモリセルに接続された一対のビット線に接続されて、前記メモリセルの読み出し動作によって前記ビット線に発生する電位差の検出を行うセンスアンプとを備えた半導体記憶装置を前提とする。このような半導体記憶装置において、さらに、次のような構成要素、すなわち、ｎチャンネル電界効果トランジスタ、レプリカｎチャンネル電界効果トランジスタおよび論理ゲートとディスチャージトランジスタを備えている。前記のｎチャンネル電界効果トランジスタは、ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されている。前記の複数のレプリカｎチャンネル電界効果トランジスタは、ダミービット線と接地電位との間に並列に介挿され、それぞれのゲートが前記ｎチャンネル電界効果トランジスタのソースに接続されている。前記の論理ゲートは、前記レプリカｎチャンネル電界効果トランジスタの導通に基づく前記ダミービット線のディスチャージによってリードイネーブル信号を前記センスアンプに対するイネーブル信号として出力するものである。前記ディスチャージトランジスタは、ゲートに対してプリチャージ信号が入力され、前記レプリカｎチャンネル電界効果トランジスタのゲートに接続されている。
【００１６】
この構成による作用は次のとおりである。ワード線が活性化されると、これに伴ってｎチャンネル電界効果トランジスタが導通し、さらに複数のレプリカｎチャンネル電界効果トランジスタが導通する結果、ダミービット線が接地され、ダミービット線がディスチャージされる。ディスチャージによりダミービット線の電位が降下すると、論理ゲートが反転し、論理ゲートに入力されているリードイネーブル信号がセンスアンプに対するイネーブル信号として出力される。この場合、選択されたワード線の活性化信号を用いてセンスアンプのイネーブル信号を発生しており、別経路ではなく、実際の動作に使用するワード線という同一経路からセンスアンプのイネーブル信号を発生するため、製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化のタイミング制御を正確に行うことができる。また、ダミービット線のディスチャージを、複数のディスチャージ用スイッチング素子を用いて行うので、ワード線活性化に応動してのダミービット線のディスチャージを、ひいてはセンスアンプに対するイネーブル信号の発生を高速に行うことができる。そして、レプリカｎチャンネル電界効果トランジスタは、レプリカメモリセルの１構成要素であり、レプリカメモリセルに比べて占有面積が小さく、また、冗長な列Ｉ／Ｏ論理回路は不要であり、全体として、回路面積を削減できる。
【００１７】
上記において好ましい態様として、前記ｎチャンネル電界効果トランジスタと複数の前記レプリカｎチャンネル電界効果トランジスタの各々との間に選択用スイッチング素子が介挿されていることを挙げることができる。この構成によれば、選択用スイッチング素子のオン／オフにより、ダミービット線に実際に接続されてディスチャージを行う有効なレプリカｎチャンネル電界効果トランジスタの数を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１８】
また、上記において別の好ましい態様は、さらに、前記ダミービット線に隣接して平行に配設され、一端が接地されたメタル配線と、前記メタル配線の所定間隔おきに介挿された選択用スイッチング素子とを備えた構成を挙げることができる。この場合、ダミービット線とメタル配線との間に寄生容量が形成される。そして、選択用スイッチング素子をオン／オフすることにより、実効的な寄生容量を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１９】
また、上記において、前記ｎチャンネル電界効果トランジスタに代えて、前記ワード線ドライバの出力を論理反転するインバータと、ゲートが前記インバータに接続され、ドレインが高電位側電源に接続されたｐチャンネル電界効果トランジスタの構成としてもよい。これによると、レプリカｎチャンネル電界効果トランジスタのゲート電圧を電源電圧まで引き上げ、ダミービット線のディスチャージが高速化される。また、電源電圧が低下した場合の動作マージンも確保でき、回路の動作が安定化する。
【００２０】
上記において、別の観点から本発明を次のように展開することも好ましい。それは、前記センスアンプのイネーブル信号を受けて選択動作中の前記ワード線ドライバの非選択動作を行う行デコード回路を付加することである。これによれば、選択されたワード線をセンスアンプに対するイネーブル信号で不活性状態にするので、ワード線の活性化時間が必要最小限のものとなり、低消費電力化が可能になる。
【００２１】
また、次のように展開することも好ましい。それは、次のような機能を有するセンスアンプタイミング制御回路を付加することである。このセンスアンプタイミング制御回路は、特定アドレスと所定の書き込みデータを出力し、前記センスアンプの検出出力を入力して書き込み判定して、書き込み成功時には前記複数の選択用スイッチング素子の導通数を順次に増加させる制御信号を送出するという動作を書き込み不成功まで繰り返すという機能を有するものである。選択用スイッチング素子の導通数が多くなるほどダミービット線のディスチャージ速度が大きくなる。しかし、大きすぎると、書き込み不成功となる。そこで、ディスチャージ速度が最適な選択用スイッチング素子の導通数を求める。これにより、センスアンプに対するイネーブル信号の最適タイミングを自動的に設定することができる。
【００２２】
また、前記ディスチャージ用スイッチング素子やレプリカｎチャンネル電界効果トランジスタを、前記メモリセルの周辺の光学補正用ダミーセルのトランジスタで構成することも好ましい。光学補正用ダミーセルは、製造ばらつきを抑制する目的でアレイ周辺に配置されるものであるが、これを流用することにより、回路面積のさらなる削減が可能となる。
【００２３】
以上のように、本発明によれば、実際の動作に使用するワード線からイネーブル信号を発生するので、センスアンプの正確な活性化のタイミング制御を実現できる。また、必要最小限のレプリカトランジスタを用いることにより、回路面積の削減を実現できる。
【００２４】
【発明の実施の形態】
以下、本発明にかかわる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
図１は、本発明の半導体記憶装置の実施の形態１におけるスタティックランダムアクセスメモリ（以下ＳＲＡＭと記載する）の概略回路図を示す。図中、従来例の図５と同じ構成については同じ符号を用い、説明を省略する。図１において、各ワード線ドライバ４と各メモリセル１とを接続している各ワード線２０は分岐され、ワード線応動式スイッチング素子としてのｎチャンネル電界効果トランジスタ（以下、ｎ-chトランジスタ）２１のゲートに接続されている。ｎ-chトランジスタ２１のドレインは高電位側電源に接続され、ソースは選択用スイッチング素子２２を介してレプリカｎチャンネル電界効果トランジスタ（以下、レプリカトランジスタ）２３のゲートに接続されている。レプリカトランジスタ２３は、メモリセル１のパストランジスタ（図示せず）と同等構成のｎチャンネル電界効果トランジスタである。レプリカトランジスタ２３はダミービット線２５に所定間隔で並列に接続されている。１つのｎ-chトランジスタ２１のソースは、所定数のレプリカトランジスタ２３のゲートに対してそれぞれ選択用スイッチング素子２２を介して接続されている。また、前記の所定数のレプリカトランジスタ２３のゲートに対して、位置対応する同一数のワード線２０のｎ-chトランジスタ２１のソースがそれぞれ選択用スイッチング素子２２を介して接続されている。前記の所定数は、通常、電源タップセル間のセル数と同数である。互いに接続された所定数のレプリカトランジスタ２３のゲートにディスチャージトランジスタ２４が接続されている。複数のレプリカトランジスタ２３を並列接続しているダミービット線２５は論理ゲート２６の１入力端子に接続されている。論理ゲート２６の他の１入力端子にはリードイネーブル信号（ＲＥ）が論理反転して入力されている。論理ゲート２６は論理和回路で構成され、その出力が論理反転されてセンスアンプ６に接続されている。レプリカトランジスタ２３はワード線２０の活性化信号によって導通され、ダミービット線２５のディスチャージが行われて論理ゲート２６の反転を行うが、選択用スイッチング素子２２のオン／オフの数の調整により、ダミービット線２５のディスチャージの時定数が調整可能となっている。
【００２６】
以上の所定数のｎ-chトランジスタ２１、選択用スイッチング素子２２、レプリカトランジスタ２３およびディスチャージトランジスタ２４が、ワード線２０の活性化信号によってセンスアンプ６を活性化するワード線応動式センスアンプ制御回路Ａを構成している。ディスチャージトランジスタ２４はワード線応動式センスアンプ制御回路Ａをリセットするものであるが、プリチャージ信号がインバータ２７を介して複数のワード線応動式センスアンプ制御回路Ａにおける各ディスチャージトランジスタ２４のゲートに接続されている。なお、２８はプリチャージトランジスタ、２９はプリチャージ回路である。プリチャージトランジスタ２８はｐチャンネル電界効果トランジスタであり、そのドレインがダミービット線２５および論理ゲート２６の１入力端子に接続されている。
【００２７】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００２８】
入力されたアドレス信号（図示せず）のデコード結果によって１つのワード線ドライバ４が選択され、ワード線２０が活性化されると、メモリセル１が読み出し動作を開始し、一対のビット線５，５に電位差を発生させる。同時に、ワード線応動式センスアンプ制御回路Ａにおいて、ｎ-chトランジスタ２１が導通し、所定数のレプリカトランジスタ２３を活性化し、プリチャージ状態にあるダミービット線２５の電荷をディスチャージする。所定時間の経過後、論理ゲート２６が反転して導通し、リードイネーブル信号をセンスアンプ６に対するイネーブル信号として出力する。これにより、センスアンプ６が活性化され、センスアンプ６において、一対のビット線５，５間に発生する電位差を検出する。
【００２９】
プリチャージサイクルになると、ワード線ドライバ４が非選択状態になり、プリチャージトランジスタ２８、プリチャージ回路２９を介して一対のビット線５，５とダミービット線２５がプリチャージされ、インバータ２７およびディスチャージトランジスタ２４によってレプリカトランジスタ２３のゲートがディスチャージされ、初期状態に戻る。
【００３０】
以上のように本実施の形態によれば、実際に動作するワード線２０を用いてダミービット線２５を制御するため、デコード回路も含めた製造ばらつきや温度条件・電圧条件の変動にかかわらず、安定にかつ高精度にセンスアンプ６の活性化タイミングを発生させることができる。また、ダミービット線２５を制御する上で、１本のワード線２０当たり、ｎ-chトランジスタ２１とレプリカトランジスタ２３の２つのトランジスタの構成としているため、シリコン基板上に形成する場合に小面積で実現することが可能になる。
【００３１】
なお、選択用スイッチング素子２２については、配線層のマスクオプションという形で切り替えても良いし、回路で構成しても良い。
【００３２】
（実施の形態２）
図２は、本発明の半導体記憶装置の実施の形態２におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図２において、図１のレプリカトランジスタ２３を光学補正用ダミーセルとして配置する構成となっている。光学補正用ダミーセルは、メモリセルの特性ばらつきを制御するために配置されたものである。
【００３３】
図２（ａ）に示すパストランジスタ３０とドライブトランジスタ３１を光学補正用ダミートランジスタとして用い、図１のレプリカトランジスタ２３を図２（ｂ）に示すようなパストランジスタ３０とゲートを高電位側電源に固定し飽和状態にしたドライブトランジスタ３１で構成する。
【００３４】
以上のように構成された本実施の形態の半導体記憶装置の動作は実施の形態１と全く同様なので説明を省略する。
【００３５】
以上のように本実施の形態によれば、メモリセルの特性ばらつきを制御するための光学補正用ダミーセルをレプリカトランジスタ２３と等価に使用することにより、面積増加を招くことなく、実施の形態１と同等の効果が得られる。
【００３６】
（実施の形態３）
図３は、本発明の半導体記憶装置の実施の形態３におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図３において、各ワード線ドライバ４の出力側で各ワード線２０からの分岐ラインに論理反転ゲート（インバータ）４０が接続され、論理反転ゲート４０の出力がワード線応動式スイッチング素子としてのｐチャンネル電界効果トランジスタ（以下、ｐ-chトランジスタ）４１のゲートに接続されている。ｐ-chトランジスタ４１のソースは高電位側電源に接続されている。ｐ-chトランジスタ４１のドレインは、レプリカトランジスタ２３のゲートに接続されている。１つのｐ-chトランジスタ４１のドレインは所定数のレプリカトランジスタ２３のゲートに対して接続されている。また、前記の所定数のレプリカトランジスタ２３のゲートに対して、位置対応する同一数のワード線２０のｐ-chトランジスタ４１のドレインがそれぞれ接続されている。前記の所定数は、通常、電源タップセル間のセル数と同数である。互いに接続された所定数のレプリカトランジスタ２３のゲートにディスチャージトランジスタ２４が接続されている。
【００３７】
さらに、シリコン基板上にＳＲＡＭを形成する際に、ダミービット線２５に隣接して平行にメタル配線４２を形成し、ダミービット線２５とメタル配線４２との間に寄生容量４３を形成させている。メタル配線４２の一端は接地されている。寄生容量４３の容量値を調整するために、メタル配線４２の配線長を可変制御する構成を備える。すなわち、メモリセル１の所定数（通常、電源タップセル間のセル数）毎の間隔に選択用スイッチング素子４４を介挿し、選択用スイッチング素子４４のオン／オフ数の調整によりメタル配線４２の配線長を設定する。
【００３８】
また、論理ゲート２６からセンスアンプ６に対して出力されるイネーブル信号を行デコーダ４５に帰還させている。行デコーダ４５は、アドレス信号を入力して、そのデコード結果をワード線ドライバ４に出力するものである。行デコーダ４５は、論理積回路で構成され、その１入力に対してセンスアンプ６に対するイネーブル信号を接続している。
【００３９】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００４０】
基本的な動作は、実施の形態１と同等である。実施の形態１と異なる点は、１つのワード線ドライバ４が選択されると、ワード線応動式センスアンプ制御回路Ａにおいて、ワード線ドライバ４の出力を論理反転ゲート４０によって反転した電圧でｐ-chトランジスタ４１が導通し、所定数のレプリカトランジスタ２３のゲートを電源電圧まで引き上げ、レプリカトランジスタ２３を十分活性化させる。これにより、プリチャージ状態にあるダミービット線２５の電荷をディスチャージする。所定時間の経過後、論理ゲート２６が反転して導通し、リードイネーブル信号をセンスアンプ６に対するイネーブル信号として出力する。これにより、センスアンプ６が活性化され、センスアンプ６において、一対のビット線５，５間に発生する電位差を検出する。
【００４１】
この場合、レイアウト上でダミービット線２５とメタル配線４２との間に形成された寄生容量４３の容量値を選択用スイッチング素子４４のオン／オフによって制御し、これにより、センスアンプ６に対するイネーブル信号のタイミングを調整する。
【００４２】
さらに、論理ゲート２６が反転してセンスアンプ６に対するイネーブル信号が活性化されると、行デコーダ４５がリセットされ、選択されていたワード線ドライバ４が非選択状態になり、ワード線２０が強制的に不活性状態に戻される。
【００４３】
以上のように本実施の形態によれば、実施の形態１の効果に加え、レプリカトランジスタ２３のゲート電圧を電源電圧まで引き上げることにより、ダミービット線２５の電荷を高速にディスチャージできる。また、電源電圧が低下した場合の動作マージンも確保でき、回路の安定動作を実現できる。さらに、ダミービット線２５とメタル配線４２間の寄生容量４３によりセンスアンプ６に対するイネーブル信号のタイミングを微調整できる。さらにまた、センスアンプ６に対するイネーブル信号を用いて、選択状態のワード線を不活性状態にすることで、メモリセル１による不要なビット線５のディスチャージ動作を停止させることができ、低消費電力化が可能になる。
【００４４】
なお、選択用スイッチング素子４４については、配線層のマスクオプションという形で切り替えても良いし、回路で構成しても良い。
【００４５】
（実施の形態４）
図４は、本発明の半導体記憶装置の実施の形態４におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図４において、５０はセンスアンプタイミング制御回路である。このセンスアンプタイミング制御回路５０は、リセット信号を受けると、最上位アドレス、ＳＲＡＭ制御信号、および設定された特定の書き込みデータを出力するように構成されている。最上位アドレスは行デコーダ（図示せず）へ出力され、書き込みデータはデータ入力部（図示せず）へ出力される。さらに、センスアンプタイミング制御回路５０は、センスアンプ６の出力端子を接続しているとともに、ワード線応動式センスアンプ制御回路Ａにおける各選択用スイッチング素子２２の制御端子に接続されている。すなわち、センスアンプタイミング制御回路５０は、センスアンプ６の検出結果を入力して前記の特定の書き込みデータと比較し、両者が一致していて書き込み成功のときは、選択用スイッチング素子２２の導通数を順次に増やし、このような書き込み、読み出しの動作を、書き込み不成功となるまで繰り返すように構成されている。
【００４６】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００４７】
基本的な動作は、実施の形態１と同等である。実施の形態１と異なる点は、センスアンプタイミング制御回路５０は、リセット信号が入力されると、複数の選択用スイッチング素子２２のうち最上位アドレスに対応する選択用スイッチング素子２２のみをオン状態にし、最上位アドレスと特定の書き込みデータを出力し、ＳＲＡＭ制御信号によって書き込み動作を行う。次に、ＳＲＡＭ制御信号によって、読み出し動作を行い、センスアンプ６の出力をセンスアンプタイミング制御回路５０に取り込んで特定の書き込みデータと比較を行い、一致した場合、次のアドレスの選択用スイッチング素子２２をオン状態に切り換え、オン状態のレプリカトランジスタ２３の数を増加させ、比較結果が不一致するまで、書き込み、読み出し動作を繰り返す。
【００４８】
以上のように本実施の形態によれば、実施の形態１の効果に加え、センスアンプタイミング制御回路５０において、センスアンプ６の読み出し動作を繰り返しモニタすることにより、読み出し速度が最速となるセンスアンプタイミングを自動的に設定することができる。
【００４９】
なお、上記の実施の形態１〜４ではＳＲＡＭについての適用例を説明したが、読み出し専用メモリやその他のメモリに適用しても、同様の効果が得られる。
【００５０】
【発明の効果】
以上のように、本発明の半導体記憶装置によれば、実際の動作に使用するワード線からセンスアンプに対するイネーブル信号を発生することができ、製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化タイミングを高精度かつ高速に制御することができるとともに、このために用いるトランジスタ（レプリカトランジスタ）の数を少ないものとし、回路面積の削減を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置の概略回路図
【図２】本発明の実施の形態２における半導体記憶装置の概略回路図
【図３】本発明の実施の形態３における半導体記憶装置の概略回路図
【図４】本発明の実施の形態４における半導体記憶装置の概略回路図
【図５】従来の半導体記憶装置の概略回路図
【符号の説明】
Ａ ワード線応動式センスアンプ制御回路
１ メモリセル
４ ワード線ドライバ
５ ビット線
６ センスアンプ
２０ ワード線
２１ ｎ-chトランジスタ（電界効果トランジスタ）
２２ 選択用スイッチング素子
２３ レプリカトランジスタ（ｎチャンネル電界効果トランジスタ）
２４ ディスチャージトランジスタ
２５ ダミービット線
２６ 論理ゲート
４０ 論理反転ゲート（インバータ）
４１ ｐ-chトランジスタ（電界効果トランジスタ）
４２ メタル配線
４３ 寄生容量
４５ 行デコーダ
５０ センスアンプタイミング制御回路
【発明の属する技術分野】
本発明は、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、前記メモリセルの活性化状態を検出するセンスアンプとを備え、ランダムに書き込み、読み出し動作が行える半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、メモリセルアレイをシリコン基板上に形成する場合の製造ばらつきや、使用環境の温度条件、電圧条件の変動が与える影響を補正するための回路を搭載した半導体記憶装置が知られている（例えば、特許文献１参照）。
【０００３】
図５は、上記文献に記載された従来の半導体記憶装置の概略回路図を示す。この半導体記憶装置は、複数のメモリセル１がマトリックス状に配列されたメモリセルアレイ２と、プリデコーダ３によるアドレスデコード結果によって選択されたワード線を活性化させるワード線ドライバ４を備えている。また、列方向に配置された複数のメモリセル１は、一対のビット線５，５を介して、その列に対応したセンスアンプ６に接続されている。さらに、メモリセルアレイ２の横にメモリセル１のレプリカ列７が配置され、それぞれのレプリカメモリセル８のパストランジスタのゲートがダミーワード線１０を介してアドレス論理回路９に接続されている。さらに、所定数のレプリカメモリセル８が接続されたダミービット線１１は、イネーブル信号の信号ラインとしてセンスアンプ６に接続されている。
【０００４】
この構成によれば、入力されたアドレスがアドレス論理回路９とワード線ドライバ４によってデコードされ、特定のメモリセル１を選択し、選択されたメモリセル１は、一対のビット線５，５に電位差を発生させる。また、アドレス論理回路９からダミーワード線１０を介して所定数のレプリカメモリセル８のパストランジスタのゲートが活性化され、さらに列Ｉ／Ｏ論理回路１２を介してダミービット線１１にセンスアンプ６に対するイネーブル信号を発生させる。イネーブル信号を受けたセンスアンプ６は、一対のビット線５，５に発生した電位差を検出する。
【０００５】
【特許文献１】
特開２００１−３５１３８５号公報（第６頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体記憶装置においては、メモリセルを活性化するための信号経路とセンスアンプを活性化するための信号経路とが互いに別経路となっている。すなわち、プリデコーダ３からワード線ドライバ４を介して選択されるワード線のラインと、アドレス論理回路９からレプリカメモリセル８および列Ｉ／Ｏ論理回路１２を介してのダミービット線１１のラインとである。これら２つの信号ラインが互いに別経路となっているため、実際に動作するワード線の活性化タイミングの精度が劣化する。そこで、誤動作を避けるために、センスアンプに対するイネーブル信号のタイミングには必要以上のマージンが必要になる。また、レプリカ列にメモリセルと同等の構成のレプリカメモリセルを用いているが、付随する列Ｉ／Ｏ論理回路１２も含め冗長な回路構成となっており、面積のオーバーヘッドが生じるという問題も生じている。
【０００７】
本発明は上記従来の問題点を解決するもので、センスアンプに対するイネーブル信号の伝達経路を工夫することにより、より精度の高いセンスタイミングによる高速化と小面積を実現できる半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００９】
第１の解決手段として、本発明による半導体記憶装置は、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、前記メモリセルの活性化状態を検出するセンスアンプとを備え、さらに、前記ワード線に接続され、前記ワード線の活性化に伴って前記センスアンプを活性化するワード線応動式センスアンプ制御回路を備え、前記ワード線応動式センスアンプ制御回路は、ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されたワード線応動式スイッチング素子と、ゲートが選択用スイッチング素子を介して前記ワード線応動式スイッチング素子に接続されているディスチャージ用スイッチング素子と、ゲートに対してプリチャージ信号が入力され、前記ディスチャージ用スイッチング素子のゲートに接続されているディスチャージトランジスタとを備えている。
【００１０】
上記のワード線応動式センスアンプ制御回路は、選択されたワード線の活性化信号を用いてセンスアンプのイネーブル信号を発生し、センスアンプを活性化する。つまり、別経路ではなく、実際の動作に使用するワード線という同一経路からセンスアンプのイネーブル信号を発生する。したがって、シリコン基板上に形成する上での製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化のタイミング制御を正確に行うことができる。
【００１１】
上記において、前記ワード線応動式センスアンプ制御回路をより具体的レベルで記述すると、次のものが好ましい。すなわち、ダミービット線と接地電位との間に介挿されたディスチャージ用スイッチング素子と、前記ワード線に接続されて、前記ワード線の活性化信号を前記ディスチャージ用スイッチング素子に伝達するワード線応動式スイッチング素子と、前記ダミービット線のディスチャージに応動して前記センスアンプに対するイネーブル信号を出力する論理ゲートとを備えた構成である。この構成によれば、ワード線が活性化されると、その活性化信号を入力したワード線応動式スイッチング素子は、ディスチャージ用スイッチング素子を導通状態に切り換え、ダミービット線を接地電位に接続してダミービット線のディスチャージを行う。ディスチャージによってダミービット線の電位が所定の時定数で降下し、所定時間経過後に論理ゲートを導通させてリードイネーブル信号をセンスアンプに対するイネーブル信号として出力する。
【００１２】
また、上記において、前記ワード線応動式センスアンプ制御回路を別の態様で、より具体的レベルで記述すると、次のものが好ましい。すなわち、前記ダミービット線に並列に接続された複数の前記ディスチャージ用スイッチング素子と、前記ワード線の活性化信号によって閉成して制御信号を活性化し、その活性化した制御信号を前記複数のディスチャージ用スイッチング素子の制御端子に供給するワード線応動式スイッチング素子とを備えた構成である。この構成によれば、ワード線に対するのと同一経路でのダミービット線のディスチャージを、複数のディスチャージ用スイッチング素子を用いて行うので、ワード線活性化に応動してのダミービット線のディスチャージを、ひいてはセンスアンプに対するイネーブル信号の発生を高速に行うことができる。
【００１３】
上記において、さらに好ましい態様は、前記ワード線応動式スイッチング素子と複数の前記ディスチャージ用スイッチング素子の各々との間に選択用スイッチング素子が介挿されていることである。この構成によれば、選択用スイッチング素子のオン／オフにより、ダミービット線に実際に接続されてディスチャージを行う有効なディスチャージ用スイッチング素子の数を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１４】
また、上記において好ましい態様は、前記ディスチャージ用スイッチング素子が、前記メモリセルのレプリカｎチャンネル電界効果トランジスタとされていることである。レプリカｎチャンネル電界効果トランジスタは、レプリカメモリセルの１構成要素であり、レプリカメモリセルに比べて占有面積が小さく、また、冗長な列Ｉ／Ｏ論理回路は不要であり、全体として、回路面積を削減できる。
【００１５】
上述した本発明の半導体記憶装置を別の観点から記述すると、次のようにいうことができる。すなわち、メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、列方向複数のメモリセルに接続された一対のビット線に接続されて、前記メモリセルの読み出し動作によって前記ビット線に発生する電位差の検出を行うセンスアンプとを備えた半導体記憶装置を前提とする。このような半導体記憶装置において、さらに、次のような構成要素、すなわち、ｎチャンネル電界効果トランジスタ、レプリカｎチャンネル電界効果トランジスタおよび論理ゲートとディスチャージトランジスタを備えている。前記のｎチャンネル電界効果トランジスタは、ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されている。前記の複数のレプリカｎチャンネル電界効果トランジスタは、ダミービット線と接地電位との間に並列に介挿され、それぞれのゲートが前記ｎチャンネル電界効果トランジスタのソースに接続されている。前記の論理ゲートは、前記レプリカｎチャンネル電界効果トランジスタの導通に基づく前記ダミービット線のディスチャージによってリードイネーブル信号を前記センスアンプに対するイネーブル信号として出力するものである。前記ディスチャージトランジスタは、ゲートに対してプリチャージ信号が入力され、前記レプリカｎチャンネル電界効果トランジスタのゲートに接続されている。
【００１６】
この構成による作用は次のとおりである。ワード線が活性化されると、これに伴ってｎチャンネル電界効果トランジスタが導通し、さらに複数のレプリカｎチャンネル電界効果トランジスタが導通する結果、ダミービット線が接地され、ダミービット線がディスチャージされる。ディスチャージによりダミービット線の電位が降下すると、論理ゲートが反転し、論理ゲートに入力されているリードイネーブル信号がセンスアンプに対するイネーブル信号として出力される。この場合、選択されたワード線の活性化信号を用いてセンスアンプのイネーブル信号を発生しており、別経路ではなく、実際の動作に使用するワード線という同一経路からセンスアンプのイネーブル信号を発生するため、製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化のタイミング制御を正確に行うことができる。また、ダミービット線のディスチャージを、複数のディスチャージ用スイッチング素子を用いて行うので、ワード線活性化に応動してのダミービット線のディスチャージを、ひいてはセンスアンプに対するイネーブル信号の発生を高速に行うことができる。そして、レプリカｎチャンネル電界効果トランジスタは、レプリカメモリセルの１構成要素であり、レプリカメモリセルに比べて占有面積が小さく、また、冗長な列Ｉ／Ｏ論理回路は不要であり、全体として、回路面積を削減できる。
【００１７】
上記において好ましい態様として、前記ｎチャンネル電界効果トランジスタと複数の前記レプリカｎチャンネル電界効果トランジスタの各々との間に選択用スイッチング素子が介挿されていることを挙げることができる。この構成によれば、選択用スイッチング素子のオン／オフにより、ダミービット線に実際に接続されてディスチャージを行う有効なレプリカｎチャンネル電界効果トランジスタの数を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１８】
また、上記において別の好ましい態様は、さらに、前記ダミービット線に隣接して平行に配設され、一端が接地されたメタル配線と、前記メタル配線の所定間隔おきに介挿された選択用スイッチング素子とを備えた構成を挙げることができる。この場合、ダミービット線とメタル配線との間に寄生容量が形成される。そして、選択用スイッチング素子をオン／オフすることにより、実効的な寄生容量を調整することが可能となり、ダミービット線のディスチャージ速度を調整して、センスアンプに対するイネーブル信号のタイミングを適正化しやすくなる。
【００１９】
また、上記において、前記ｎチャンネル電界効果トランジスタに代えて、前記ワード線ドライバの出力を論理反転するインバータと、ゲートが前記インバータに接続され、ドレインが高電位側電源に接続されたｐチャンネル電界効果トランジスタの構成としてもよい。これによると、レプリカｎチャンネル電界効果トランジスタのゲート電圧を電源電圧まで引き上げ、ダミービット線のディスチャージが高速化される。また、電源電圧が低下した場合の動作マージンも確保でき、回路の動作が安定化する。
【００２０】
上記において、別の観点から本発明を次のように展開することも好ましい。それは、前記センスアンプのイネーブル信号を受けて選択動作中の前記ワード線ドライバの非選択動作を行う行デコード回路を付加することである。これによれば、選択されたワード線をセンスアンプに対するイネーブル信号で不活性状態にするので、ワード線の活性化時間が必要最小限のものとなり、低消費電力化が可能になる。
【００２１】
また、次のように展開することも好ましい。それは、次のような機能を有するセンスアンプタイミング制御回路を付加することである。このセンスアンプタイミング制御回路は、特定アドレスと所定の書き込みデータを出力し、前記センスアンプの検出出力を入力して書き込み判定して、書き込み成功時には前記複数の選択用スイッチング素子の導通数を順次に増加させる制御信号を送出するという動作を書き込み不成功まで繰り返すという機能を有するものである。選択用スイッチング素子の導通数が多くなるほどダミービット線のディスチャージ速度が大きくなる。しかし、大きすぎると、書き込み不成功となる。そこで、ディスチャージ速度が最適な選択用スイッチング素子の導通数を求める。これにより、センスアンプに対するイネーブル信号の最適タイミングを自動的に設定することができる。
【００２２】
また、前記ディスチャージ用スイッチング素子やレプリカｎチャンネル電界効果トランジスタを、前記メモリセルの周辺の光学補正用ダミーセルのトランジスタで構成することも好ましい。光学補正用ダミーセルは、製造ばらつきを抑制する目的でアレイ周辺に配置されるものであるが、これを流用することにより、回路面積のさらなる削減が可能となる。
【００２３】
以上のように、本発明によれば、実際の動作に使用するワード線からイネーブル信号を発生するので、センスアンプの正確な活性化のタイミング制御を実現できる。また、必要最小限のレプリカトランジスタを用いることにより、回路面積の削減を実現できる。
【００２４】
【発明の実施の形態】
以下、本発明にかかわる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
図１は、本発明の半導体記憶装置の実施の形態１におけるスタティックランダムアクセスメモリ（以下ＳＲＡＭと記載する）の概略回路図を示す。図中、従来例の図５と同じ構成については同じ符号を用い、説明を省略する。図１において、各ワード線ドライバ４と各メモリセル１とを接続している各ワード線２０は分岐され、ワード線応動式スイッチング素子としてのｎチャンネル電界効果トランジスタ（以下、ｎ-chトランジスタ）２１のゲートに接続されている。ｎ-chトランジスタ２１のドレインは高電位側電源に接続され、ソースは選択用スイッチング素子２２を介してレプリカｎチャンネル電界効果トランジスタ（以下、レプリカトランジスタ）２３のゲートに接続されている。レプリカトランジスタ２３は、メモリセル１のパストランジスタ（図示せず）と同等構成のｎチャンネル電界効果トランジスタである。レプリカトランジスタ２３はダミービット線２５に所定間隔で並列に接続されている。１つのｎ-chトランジスタ２１のソースは、所定数のレプリカトランジスタ２３のゲートに対してそれぞれ選択用スイッチング素子２２を介して接続されている。また、前記の所定数のレプリカトランジスタ２３のゲートに対して、位置対応する同一数のワード線２０のｎ-chトランジスタ２１のソースがそれぞれ選択用スイッチング素子２２を介して接続されている。前記の所定数は、通常、電源タップセル間のセル数と同数である。互いに接続された所定数のレプリカトランジスタ２３のゲートにディスチャージトランジスタ２４が接続されている。複数のレプリカトランジスタ２３を並列接続しているダミービット線２５は論理ゲート２６の１入力端子に接続されている。論理ゲート２６の他の１入力端子にはリードイネーブル信号（ＲＥ）が論理反転して入力されている。論理ゲート２６は論理和回路で構成され、その出力が論理反転されてセンスアンプ６に接続されている。レプリカトランジスタ２３はワード線２０の活性化信号によって導通され、ダミービット線２５のディスチャージが行われて論理ゲート２６の反転を行うが、選択用スイッチング素子２２のオン／オフの数の調整により、ダミービット線２５のディスチャージの時定数が調整可能となっている。
【００２６】
以上の所定数のｎ-chトランジスタ２１、選択用スイッチング素子２２、レプリカトランジスタ２３およびディスチャージトランジスタ２４が、ワード線２０の活性化信号によってセンスアンプ６を活性化するワード線応動式センスアンプ制御回路Ａを構成している。ディスチャージトランジスタ２４はワード線応動式センスアンプ制御回路Ａをリセットするものであるが、プリチャージ信号がインバータ２７を介して複数のワード線応動式センスアンプ制御回路Ａにおける各ディスチャージトランジスタ２４のゲートに接続されている。なお、２８はプリチャージトランジスタ、２９はプリチャージ回路である。プリチャージトランジスタ２８はｐチャンネル電界効果トランジスタであり、そのドレインがダミービット線２５および論理ゲート２６の１入力端子に接続されている。
【００２７】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００２８】
入力されたアドレス信号（図示せず）のデコード結果によって１つのワード線ドライバ４が選択され、ワード線２０が活性化されると、メモリセル１が読み出し動作を開始し、一対のビット線５，５に電位差を発生させる。同時に、ワード線応動式センスアンプ制御回路Ａにおいて、ｎ-chトランジスタ２１が導通し、所定数のレプリカトランジスタ２３を活性化し、プリチャージ状態にあるダミービット線２５の電荷をディスチャージする。所定時間の経過後、論理ゲート２６が反転して導通し、リードイネーブル信号をセンスアンプ６に対するイネーブル信号として出力する。これにより、センスアンプ６が活性化され、センスアンプ６において、一対のビット線５，５間に発生する電位差を検出する。
【００２９】
プリチャージサイクルになると、ワード線ドライバ４が非選択状態になり、プリチャージトランジスタ２８、プリチャージ回路２９を介して一対のビット線５，５とダミービット線２５がプリチャージされ、インバータ２７およびディスチャージトランジスタ２４によってレプリカトランジスタ２３のゲートがディスチャージされ、初期状態に戻る。
【００３０】
以上のように本実施の形態によれば、実際に動作するワード線２０を用いてダミービット線２５を制御するため、デコード回路も含めた製造ばらつきや温度条件・電圧条件の変動にかかわらず、安定にかつ高精度にセンスアンプ６の活性化タイミングを発生させることができる。また、ダミービット線２５を制御する上で、１本のワード線２０当たり、ｎ-chトランジスタ２１とレプリカトランジスタ２３の２つのトランジスタの構成としているため、シリコン基板上に形成する場合に小面積で実現することが可能になる。
【００３１】
なお、選択用スイッチング素子２２については、配線層のマスクオプションという形で切り替えても良いし、回路で構成しても良い。
【００３２】
（実施の形態２）
図２は、本発明の半導体記憶装置の実施の形態２におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図２において、図１のレプリカトランジスタ２３を光学補正用ダミーセルとして配置する構成となっている。光学補正用ダミーセルは、メモリセルの特性ばらつきを制御するために配置されたものである。
【００３３】
図２（ａ）に示すパストランジスタ３０とドライブトランジスタ３１を光学補正用ダミートランジスタとして用い、図１のレプリカトランジスタ２３を図２（ｂ）に示すようなパストランジスタ３０とゲートを高電位側電源に固定し飽和状態にしたドライブトランジスタ３１で構成する。
【００３４】
以上のように構成された本実施の形態の半導体記憶装置の動作は実施の形態１と全く同様なので説明を省略する。
【００３５】
以上のように本実施の形態によれば、メモリセルの特性ばらつきを制御するための光学補正用ダミーセルをレプリカトランジスタ２３と等価に使用することにより、面積増加を招くことなく、実施の形態１と同等の効果が得られる。
【００３６】
（実施の形態３）
図３は、本発明の半導体記憶装置の実施の形態３におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図３において、各ワード線ドライバ４の出力側で各ワード線２０からの分岐ラインに論理反転ゲート（インバータ）４０が接続され、論理反転ゲート４０の出力がワード線応動式スイッチング素子としてのｐチャンネル電界効果トランジスタ（以下、ｐ-chトランジスタ）４１のゲートに接続されている。ｐ-chトランジスタ４１のソースは高電位側電源に接続されている。ｐ-chトランジスタ４１のドレインは、レプリカトランジスタ２３のゲートに接続されている。１つのｐ-chトランジスタ４１のドレインは所定数のレプリカトランジスタ２３のゲートに対して接続されている。また、前記の所定数のレプリカトランジスタ２３のゲートに対して、位置対応する同一数のワード線２０のｐ-chトランジスタ４１のドレインがそれぞれ接続されている。前記の所定数は、通常、電源タップセル間のセル数と同数である。互いに接続された所定数のレプリカトランジスタ２３のゲートにディスチャージトランジスタ２４が接続されている。
【００３７】
さらに、シリコン基板上にＳＲＡＭを形成する際に、ダミービット線２５に隣接して平行にメタル配線４２を形成し、ダミービット線２５とメタル配線４２との間に寄生容量４３を形成させている。メタル配線４２の一端は接地されている。寄生容量４３の容量値を調整するために、メタル配線４２の配線長を可変制御する構成を備える。すなわち、メモリセル１の所定数（通常、電源タップセル間のセル数）毎の間隔に選択用スイッチング素子４４を介挿し、選択用スイッチング素子４４のオン／オフ数の調整によりメタル配線４２の配線長を設定する。
【００３８】
また、論理ゲート２６からセンスアンプ６に対して出力されるイネーブル信号を行デコーダ４５に帰還させている。行デコーダ４５は、アドレス信号を入力して、そのデコード結果をワード線ドライバ４に出力するものである。行デコーダ４５は、論理積回路で構成され、その１入力に対してセンスアンプ６に対するイネーブル信号を接続している。
【００３９】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００４０】
基本的な動作は、実施の形態１と同等である。実施の形態１と異なる点は、１つのワード線ドライバ４が選択されると、ワード線応動式センスアンプ制御回路Ａにおいて、ワード線ドライバ４の出力を論理反転ゲート４０によって反転した電圧でｐ-chトランジスタ４１が導通し、所定数のレプリカトランジスタ２３のゲートを電源電圧まで引き上げ、レプリカトランジスタ２３を十分活性化させる。これにより、プリチャージ状態にあるダミービット線２５の電荷をディスチャージする。所定時間の経過後、論理ゲート２６が反転して導通し、リードイネーブル信号をセンスアンプ６に対するイネーブル信号として出力する。これにより、センスアンプ６が活性化され、センスアンプ６において、一対のビット線５，５間に発生する電位差を検出する。
【００４１】
この場合、レイアウト上でダミービット線２５とメタル配線４２との間に形成された寄生容量４３の容量値を選択用スイッチング素子４４のオン／オフによって制御し、これにより、センスアンプ６に対するイネーブル信号のタイミングを調整する。
【００４２】
さらに、論理ゲート２６が反転してセンスアンプ６に対するイネーブル信号が活性化されると、行デコーダ４５がリセットされ、選択されていたワード線ドライバ４が非選択状態になり、ワード線２０が強制的に不活性状態に戻される。
【００４３】
以上のように本実施の形態によれば、実施の形態１の効果に加え、レプリカトランジスタ２３のゲート電圧を電源電圧まで引き上げることにより、ダミービット線２５の電荷を高速にディスチャージできる。また、電源電圧が低下した場合の動作マージンも確保でき、回路の安定動作を実現できる。さらに、ダミービット線２５とメタル配線４２間の寄生容量４３によりセンスアンプ６に対するイネーブル信号のタイミングを微調整できる。さらにまた、センスアンプ６に対するイネーブル信号を用いて、選択状態のワード線を不活性状態にすることで、メモリセル１による不要なビット線５のディスチャージ動作を停止させることができ、低消費電力化が可能になる。
【００４４】
なお、選択用スイッチング素子４４については、配線層のマスクオプションという形で切り替えても良いし、回路で構成しても良い。
【００４５】
（実施の形態４）
図４は、本発明の半導体記憶装置の実施の形態４におけるＳＲＡＭの概略回路図を示す。図中、従来例の図５および実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。図４において、５０はセンスアンプタイミング制御回路である。このセンスアンプタイミング制御回路５０は、リセット信号を受けると、最上位アドレス、ＳＲＡＭ制御信号、および設定された特定の書き込みデータを出力するように構成されている。最上位アドレスは行デコーダ（図示せず）へ出力され、書き込みデータはデータ入力部（図示せず）へ出力される。さらに、センスアンプタイミング制御回路５０は、センスアンプ６の出力端子を接続しているとともに、ワード線応動式センスアンプ制御回路Ａにおける各選択用スイッチング素子２２の制御端子に接続されている。すなわち、センスアンプタイミング制御回路５０は、センスアンプ６の検出結果を入力して前記の特定の書き込みデータと比較し、両者が一致していて書き込み成功のときは、選択用スイッチング素子２２の導通数を順次に増やし、このような書き込み、読み出しの動作を、書き込み不成功となるまで繰り返すように構成されている。
【００４６】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００４７】
基本的な動作は、実施の形態１と同等である。実施の形態１と異なる点は、センスアンプタイミング制御回路５０は、リセット信号が入力されると、複数の選択用スイッチング素子２２のうち最上位アドレスに対応する選択用スイッチング素子２２のみをオン状態にし、最上位アドレスと特定の書き込みデータを出力し、ＳＲＡＭ制御信号によって書き込み動作を行う。次に、ＳＲＡＭ制御信号によって、読み出し動作を行い、センスアンプ６の出力をセンスアンプタイミング制御回路５０に取り込んで特定の書き込みデータと比較を行い、一致した場合、次のアドレスの選択用スイッチング素子２２をオン状態に切り換え、オン状態のレプリカトランジスタ２３の数を増加させ、比較結果が不一致するまで、書き込み、読み出し動作を繰り返す。
【００４８】
以上のように本実施の形態によれば、実施の形態１の効果に加え、センスアンプタイミング制御回路５０において、センスアンプ６の読み出し動作を繰り返しモニタすることにより、読み出し速度が最速となるセンスアンプタイミングを自動的に設定することができる。
【００４９】
なお、上記の実施の形態１〜４ではＳＲＡＭについての適用例を説明したが、読み出し専用メモリやその他のメモリに適用しても、同様の効果が得られる。
【００５０】
【発明の効果】
以上のように、本発明の半導体記憶装置によれば、実際の動作に使用するワード線からセンスアンプに対するイネーブル信号を発生することができ、製造ばらつきや温度条件・電圧条件の変動にかかわらず、センスアンプの活性化タイミングを高精度かつ高速に制御することができるとともに、このために用いるトランジスタ（レプリカトランジスタ）の数を少ないものとし、回路面積の削減を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置の概略回路図
【図２】本発明の実施の形態２における半導体記憶装置の概略回路図
【図３】本発明の実施の形態３における半導体記憶装置の概略回路図
【図４】本発明の実施の形態４における半導体記憶装置の概略回路図
【図５】従来の半導体記憶装置の概略回路図
【符号の説明】
Ａ ワード線応動式センスアンプ制御回路
１ メモリセル
４ ワード線ドライバ
５ ビット線
６ センスアンプ
２０ ワード線
２１ ｎ-chトランジスタ（電界効果トランジスタ）
２２ 選択用スイッチング素子
２３ レプリカトランジスタ（ｎチャンネル電界効果トランジスタ）
２４ ディスチャージトランジスタ
２５ ダミービット線
２６ 論理ゲート
４０ 論理反転ゲート（インバータ）
４１ ｐ-chトランジスタ（電界効果トランジスタ）
４２ メタル配線
４３ 寄生容量
４５ 行デコーダ
５０ センスアンプタイミング制御回路
Claims (13)
- メモリセルがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、
前記メモリセルの活性化状態を検出するセンスアンプとを備えた半導体記憶装置において、
さらに、前記ワード線に接続され、前記ワード線の活性化に伴って前記センスアンプを活性化するワード線応動式センスアンプ制御回路を備え、
前記ワード線応動式センスアンプ制御回路は、
ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されたワード線応動式スイッチング素子と、
ゲートが選択用スイッチング素子を介して前記ワード線応動式スイッチング素子に接続されているディスチャージ用スイッチング素子と、
ゲートに対してプリチャージ信号が入力され、前記ディスチャージ用スイッチング素子のゲートに接続されているディスチャージトランジスタとを備えていることを特徴とする半導体記憶装置。 - 前記ワード線応動式センスアンプ制御回路は、
ダミービット線と接地電位との間に介挿された前記ディスチャージ用スイッチング素子と、
前記ワード線に接続されて、前記ワード線の活性化信号を前記ディスチャージ用スイッチング素子に伝達する前記ワード線応動式スイッチング素子と、
前記ダミービット線のディスチャージに応動して前記センスアンプに対するイネーブル信号を出力する論理ゲートとを備えている請求項１に記載の半導体記憶装置。 - 前記ワード線応動式センスアンプ制御回路は、
ダミービット線に並列に接続された複数の前記ディスチャージ用スイッチング素子と、
前記ワード線の活性化信号によって閉成して制御信号を活性化し、その活性化した制御信号を前記複数のディスチャージ用スイッチング素子の制御端子に供給する前記ワード線応動式スイッチング素子とを備えている請求項１に記載の半導体記憶装置。 - 前記ワード線応動式スイッチング素子と複数の前記ディスチャージ用スイッチング素子の各々との間に前記選択用スイッチング素子が介挿されている請求項３に記載の半導体記憶装置。
- 前記ディスチャージ用スイッチング素子は、前記メモリセルのレプリカｎチャンネル電界効果トランジスタである請求項２から請求項４までのいずれかに記載の半導体記憶装置。
- メモリセルがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向複数のメモリセルにワード線を介して共通に接続され、アドレス信号のデコード結果によって前記ワード線を活性化するワード線ドライバと、
列方向複数のメモリセルに接続された一対のビット線に接続されて、前記メモリセルの読み出し動作によって前記ビット線に発生する電位差の検出を行うセンスアンプとを備えた半導体記憶装置において、
さらに、ゲートが前記ワード線に接続され、ドレインが高電位側電源に接続されたｎチャンネル電界効果トランジスタと、
ダミービット線と接地電位との間に並列に介挿され、それぞれのゲートが前記ｎチャンネル電界効果トランジスタのソースに接続された複数のレプリカｎチャンネル電界効果トランジスタと、
前記レプリカｎチャンネル電界効果トランジスタの導通に基づく前記ダミービット線のディスチャージによってリードイネーブル信号を前記センスアンプに対するイネーブル信号として出力する論理ゲートと、
ゲートに対してプリチャージ信号が入力され、前記レプリカｎチャンネル電界効果トランジスタのゲートに接続されているディスチャージトランジスタとを備えている半導体記憶装置。 - 前記ｎチャンネル電界効果トランジスタと複数の前記レプリカｎチャンネル電界効果トランジスタの各々との間に選択用スイッチング素子が介挿されている請求項６に記載の半導体記憶装置。
- さらに、前記ダミービット線に隣接して平行に配設され、一端が接地されたメタル配線と、
前記メタル配線の所定間隔おきに介挿された選択用スイッチング素子とを備えている請求項３または請求項５または請求項６または請求項７に記載の半導体記憶装置。 - 前記ｎチャンネル電界効果トランジスタに代えて、
前記ワード線ドライバの出力を論理反転するインバータと、
ゲートが前記インバータに接続され、ドレインが高電位側電源に接続されたｐチャンネル電界効果トランジスタとを備えている請求項６から請求項８までのいずれかに記載の半導体記憶装置。 - さらに、前記センスアンプのイネーブル信号を受けて選択動作中の前記ワード線ドライバの非選択動作を行う行デコード回路を備えている請求項１から請求項９までのいずれかに記載の半導体記憶装置。
- 特定アドレスと所定の書き込みデータを出力し、前記センスアンプの検出出力を入力して書き込み判定して、書き込み成功時には前記複数の選択用スイッチング素子の導通数を順次に増加させる制御信号を送出するという動作を書き込み不成功まで繰り返すセンスアンプタイミング制御回路を備えている請求項４、請求項５、請求項７、請求項８、請求項９または請求項１０に記載の半導体記憶装置。
- 前記ディスチャージ用スイッチング素子が、前記メモリセルの周辺の光学補正用ダミーセルのトランジスタで構成されている請求項２から請求項４までのいずれかに記載の半導体記憶装置。
- 前記レプリカｎチャンネル電界効果トランジスタが、前記メモリセルの周辺の光学補正用ダミーセルのトランジスタで構成されている請求項５から請求項１１までのいずれかに記載の半導体記憶装置。
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