CN1508808A - 半导体存储装置 - Google Patents

Abstract

公开了一种半导体存储装置，其中多个n沟道晶体管中的每一个的栅极与每个字线驱动器输出侧的多条字线中对应的一条相连。所述n沟道晶体管的源极通过选择开关元件与连接到伪位线上的多个复制晶体管中对应的一个的栅极相连。每个复制晶体管的栅极与放电晶体管中对应的一个连接。伪位线通过逻辑门与读出放大器相连。

Description

半导体存储装置

技术领域

本发明涉及一种半导体存储装置，更具体地，涉及一种随机存取半导体存储装置，所述随机存取半导体存储装置包括：具有按照矩阵排列的多个存储单元的存储单元阵列；多条字线驱动器，其中每个字线驱动器均通过多条字线中对应的一条与存储单元阵列中按行排列的多个存储单元中对应的一个相连，以便启用所选择的字线，作为对地址信号解码的结果；以及读出放大器，用于检测存储单元的启用状态。

背景技术

已知的半导体存储装置具有对在硅衬底上形成存储单元阵列的制造条件的变化、以及环境温度条件和电压条件的变化的效果进行校正的电路。

图5示意性地示出了传统半导体存储装置的电路图。该半导体存储装置包括：存储单元阵列2，具有按矩阵排列的多个存储单元1；以及字线驱动器4，用于启用依据预解码器3的地址解码结果所选择的字线。按列排列的多个存储单元1通过一对位线5与对应的读出放大器6相连。此外，存储单元1的复制列7排列在存储单元阵列2的旁边，而且每个复制存储单元8的通过晶体管(pass transistor)的栅极通过伪字线10与地址逻辑电路9相连。此外，与预定数量的复制存储单元8相连的伪位线11与读出放大器6相连，作为使能信号的信号线。

按照这种结构，由地址逻辑电路9和字线驱动器4中指定的一个对输入地址进行解码，选择特定的存储单元1，而选中的存储单元1在一对位线5之间产生电位差。同时，通过来自地址逻辑电路9的伪字线10，启用预定数量的复制存储单元8的通过晶体管的栅极。此外，通过列I/O逻辑电路12，在伪位线11上产生读出放大器6的使能信号。已经接收到使能信号的读出放大器6检测这对位线5之间所产生的电位差。

在上述传统半导体存储装置中，用于启用存储单元的信号路径和用于启用读出放大器的信号路径彼此分离。具体地，从预解码器3通过字线驱动器4选择的字线和来自地址逻辑电路9通过复制存储单元8和列I/O逻辑电路12的伪位线11彼此分离。由于这两条信号线彼此分离，实际启用字线的定时精度较低。因此，为了避免误操作，读出放大器的使能信号的定时需要相当大的余量。同时，具有与复制列中所使用的存储单元相似结构的复制存储单元产生了包括伴随列I/O逻辑电路12在内的冗余电路结构，从而造成了面积开销上的问题。

发明内容

因此，本发明的主要目的是提出一种半导体存储装置，其中，通过对读出放大器的使能信号的传输路径进行设计，实现具有更高精度的读出定时的较高操作速度、以及较小的占用面积。

通过以下的详细描述，本发明的上述和其他目的、特征和优点将变得更加明显。

为了实现上述目的，本发明采用下述方式。

作为第一方案，依据本发明的半导体存储装置包括：

存储单元阵列，具有按矩阵排列的多个存储单元；

多条字线驱动器，其中每个均通过字线与所述存储单元阵列中按行排列的多个存储单元连接，以依据对地址信号进行解码的结果，启用所述字线；以及

读出放大器，用于检测所述存储单元的启用状态。

具有该结构的半导体存储装置还包括：读出放大器控制电路，适合于响应字线的启用而进行操作。所述读出放大器控制电路与所述字线相连，并且所述读出放大器由所述字线的启用来启用。

响应字线的读出放大器控制电路利用选中字线的启用信号，来产生读出放大器的使能信号，以启用读出放大器。具体地，读出放大器的使能信号不是从与用于实际操作的字线不同的路径产生，而是从与用于实际操作的字线相同的路径产生。因此，可以精确地控制读出放大器的启用定时，而与在硅衬底上形成存储单元阵列时的制造条件的变化、以及温度或者电压条件的变化无关。

更具体地，响应所述字线的所述读出放大器控制电路最好包括：

放电开关元件，插入在伪位线和地电位之间；

多个开关元件，与字线相连并响应于字线，将字线的启用信号传送给放电开关元件；以及

逻辑门，响应所述伪位线的放电操作，输出所述读出放大器的使能信号。

按照这样的结构，一旦启用了字线，则被提供了特定字线的启用信号的字线响应开关元件接通放电开关元件，并通过使伪位线与地电位相连，对伪位线进行放电。这种放电以预定的时间常数来降低伪位线的电位，并在过去了预定长度的时间时，启动逻辑门，输出读取使能信号，作为读出放大器的使能信号。

更具体地，依据本发明的另一方面的所述字线响应读出放大器电路最好包括：

多个放电开关元件，与所述伪位线并联；以及

多个字线响应开关元件，由字线的启用信号使其闭合，以启用控制信号，并将已启用的控制信号施加到所述多个放电开关元件的控制端上。

按照这种结构，伪位线可以响应字线的启用，使用多个放电开关元件，在与字线相同的路径上高速放电。结果，提高了产生读出放大器的使能信号的速度。

更优选地，将选择开关元件插入在字线响应开关元件中的每一个与放电开关元件中对应的一个之间。

按照这种结构，通过接通/断开选择开关元件，可以调节实际连接到伪位线上的有效放电开关元件的数量。结果，通过调节伪位线的放电速率，可以非常容易地为读出放大器的使能信号设置适当的定时。

优选地，所述放电开关元件是存储单元的n沟道场效应晶体管的复制品。复制n沟道场效应晶体管是复制存储单元的一个组成元件，并且比复制存储单元占用更小的面积。同时，不需要冗余列I/O逻辑电路。因此，从整体上缩减了电路面积。

因此，依据本发明的另一方面，提出了一种半导体存储装置，包括：

存储单元阵列，具有按矩阵排列的多个存储单元；

多条字线驱动器，其中的每一个均通过字线与所述存储单元阵列中按行排列的多个存储单元相连，以依据对地址信号进行解码的结果启用所述字线；以及

读出放大器，与连接到按列排列的多个存储单元的一对位线相连，以通过对存储单元的读取操作，检测位线之间的电位差。

如上配置的半导体存储装置还包括：多个n沟道场效应晶体管、多个复制n沟道场效应晶体管和逻辑门。n沟道场效应晶体管中的每一个的栅极均与字线中对应的一条相连，而其漏极与电源的高电位侧相连。另一方面，多个复制n沟道场效应晶体管并联地插入在伪位线与地电位之间，而且每个复制n沟道场效应晶体管的栅极均与对应的n沟道场效应晶体管的源极连接。所述逻辑门通过响应复制n沟道场效应晶体管的导通，对伪位线进行放电，输出读取使能信号，作为读出放大器的使能信号。

下面将描述依据该结构的操作。在启用指定字线时，对应的n沟道场效应晶体管和多个复制n沟道场效应晶体管导通，结果使伪位线接地，并进行放电。该放电降低了伪位线的电位，并反转逻辑门。然后，将输入到逻辑门中的读取使能信号作为读出放大器的使能信号输出。在这种情况下，使用选中位线的启用信号，产生了读出放大器的使能信号。读出放大器的使能信号不是从与字线不同的路径中产生，而是从与字线相同的路径中产生。因此，可以精确地对读出放大器的启用定时进行控制，而与制造条件、温度或者电压的变化无关。同时，考虑到使用多个放电开关元件对伪位线进行放电的事实，可以提高响应字线的启用、对伪位线放电的速度。按照这种方式，以较高的速率产生读出放大器的使能信号。复制n沟道场效应晶体管构成了复制存储单元中一个组成元件，并且比复制存储单元占用较小的面积。同时，不需要冗余列I/O逻辑电路。因而，从整体上减小了电路面积。

优选地，将选择开关元件插入在n沟道场效应晶体管和每个复制n沟道场效应晶体管之间。该结构可以通过接通/切断选择开关元件，调节实际上与用于放电的伪位线相连的有效复制n沟道场效应晶体管的数量。结果，可以调节伪位线的放电速率，并且针对读出放大器的使能信号，容易地实现了适当的定时。

在具有上述结构的另一优选方面中，所述存储单元阵列还包括：与伪位线并联并且相邻设置的金属线，其一端接地；以及按照预定间隔插入在金属线上的多个选择开关元件。在这种情况下，在伪位线和金属线之间形成寄生电容。通过接通/切断选择开关元件，可以对有效寄生电容进行调节。结果，通过调节伪位线的放电速率，可以容易地实现读出放大器的使能信号的适当定时。

同时，在上述结构中，每个n沟道场效应晶体管可以由对字线驱动器的输出进行逻辑反转的反相器和其栅极与反相器相连、而其源极与电源的高电位侧相连的p沟道场效应晶体管来代替。按照这种方式，通过将复制n沟道场效应晶体管的栅极电压增加到电源电压，可以提高伪位线的放电速率。同时，可以确保操作余量，以补偿可能的电源电压下降，从而稳定电路操作。

依据本发明的另一方面，上述结构最好还包括：行解码电路，响应读出放大器的使能信号，停止对选择选中字线驱动器的操作。结果，通过读出放大器的使能信号来禁用这样选择的字线，因此，将字线的启用时间减小到所需的最小值，借此降低能量消耗。

依据本发明的另一方面，上述结构最好还包括具有以下功能的读出放大器的定时控制电路。具体地，读出放大器的定时控制电路输出指定数据和预定的写入数据，并且响应读出放大器的检测输出，对写入操作进行确定。在写入操作成功的情况下，定时控制电路输出控制信号，以便逐步地增加接通多个选择开关元件的次数。重复该操作，直到写入操作失败。接通选择开关元件的次数越大，伪位线的放电速率越高。然而，极高的放电速率会导致不成功的写入操作。考虑到此，可以适应性地确定针对优化放电速率而接通选择开关元件的最佳次数。按照这种方式，可以自动地设置读出放大器使能信号的最佳定时。

同时，放电开关元件和复制n沟道场效应晶体管中的每一个最好由存储单元周围用于光学校正的伪单元的晶体管构成。用于光学校正的伪单元设置在阵列的周围，以便抑制制造条件的变化。使用这些伪单元进行光学优化，可以进一步减小电路面积。

如上所述，依据本发明，使能信号从用于实际操作的字线中产生，因此可以精确地对启用读出放大器的定时进行控制。同时，使用所需最小数量的复制晶体管以缩减电路面积。

结合附图进行考虑，从本发明的以下描述中，本发明的前述和其他方面将变得显而易见。

附图说明

图1是依据本发明第一实施例的半导体存储装置的示意电路图；

图2A是依据本发明第二实施例的半导体存储装置的存储单元的示意电路图；

图2B是依据本发明第二实施例的字线响应读出放大器控制电路的电路图；

图3是依据本发明第三实施例的半导体存储装置的示意电路图；

图4是依据本发明第四实施例的半导体存储装置的示意电路图；以及

图5是传统半导体存储装置的示意电路图。

在所有这些图中，分别使用相同的符号表示相同的组件。

具体实施方式

下面将参考附图，对依据本发明实施例的半导体存储装置进行详细解释。

(第一实施例)

图1是作为依据本发明第一实施例的半导体存储装置的静态随机存取存储器(此后，称为SRAM)的示意电路图。在图1中，分别使用相同的参考符号表示与示出了传统半导体存储装置的图5中的对应组件部分相同的组件部分，并且不再对其进行描述。在图1中，与多个字线驱动器4中对应的一个以及多个存储单元1中对应的一个相连的多条字线20中的每一条均出现分支，与作为字线响应开关元件的多个n沟道场效应晶体管(此后，称为n沟道晶体管)21中对应的一个的栅极连接。n沟道晶体管21的漏极与电源的高电位侧相连，而且其源极通过选择开关元件22与复制n沟道场效应晶体管(此后，称为复制晶体管)23的栅极相连。复制晶体管23是具有与存储单元1中的通过晶体管(未示出)等效的结构的n沟道场效应晶体管。复制晶体管23按照预定的间隔，与伪位线25并联。每个n沟道晶体管21的源极通过对应的选择开关元件22，与预定数量的复制晶体管23的每一个的栅极连接。同时，预定数量的复制晶体管23的每一个的栅极均通过对应的选择开关元件22，与对应位置上相同数量的字线20的n沟道晶体管21的每一个的源极相连。所述“预定数量”通常等于电源抽头单元(powertap cell)之间的单元的数量。相互连接的预定数量的复制晶体管23的每一个的栅极通过选择开关元件22与放电晶体管24连接。与相互并联的多个复制晶体管23相连的伪位线25与逻辑门26的一个输入端相连。向逻辑门26的另一输入端提供逻辑反转读取使能信号(RE)。逻辑门26由“或”电路构成，逻辑反转该逻辑门的输出，并与读出放大器6相连。复制晶体管23由字线20的启用信号导通，并且伪位线25的放电使逻辑门26反转。通过调节选择接通/切断开关元件22的次数，可以对伪位线25放电的时间常数进行调整。

上述预定数量的n沟道晶体管21、选择开关元件22、复制晶体管23和放电晶体管24构成了使用字线20的启用信号来启用读出放大器6的字线响应读出放大器控制电路A。放电晶体管24用于重置字线响应读出放大器控制电路A。将预充电信号通过反相器27施加到字线响应读出放大器A的每个放电晶体管24的栅极上。数字28表示预充电晶体管，而数字29表示预充电电路。预充电晶体管28是p沟道场效应晶体管，该晶体管的漏极与伪位线25以及逻辑门26的一个输入端相连。

下面将解释具有前述结构的依据本实施例的半导体存储装置的操作。

依据对输入地址信号(未示出)进行解码的结果，选择一个字线驱动器4。在启用字线20时，对应的存储单元1开始读取操作，并在一对位线5之间产生电位差。与此同时，字线响应读出放大器控制电路A的n沟道晶体管21导通，从而启用预定数量的复制晶体管23，借此对处于预充电状态的伪位线25进行放电。通过接通/切断选择开关元件22来确定所启用的复制晶体管23的数量。在经过预定长的时间之后，使逻辑门26反转和启用，并输出读取使能信号，作为读出放大器6的使能信号。结果，启用了读出放大器6，并且检测在所述一对位线5之间所产生的电位差。

一旦进入预充电循环，则字线驱动器4被设置在未选中状态，从而通过预充电晶体管28和预充电电路29对一对位线5以及伪位线25进行预充电，结果，每个复制晶体管23的栅极均通过反相器27和放电晶体管24进行放电，返回到初始状态。

如上所述，依据本实施例，使用实际操作的字线20对伪位线25进行控制，因此，可以与解码电路的制造条件、温度条件或者电压条件的变化无关，以具有高精度的适当定时稳定地启用读出放大器6。另一方面，为了控制伪位线25，将包括n沟道晶体管21和复制晶体管23的两个晶体管用于每一条字线20，因此，可以在硅衬底上以较小的面积实现该结构。

选择开关元件22可以作为配线层的掩蔽选择项(mask option)或者可以配置为电路。

(第二实施例)

图2A是作为依据本发明第二实施例的半导体存储装置的SRAM的示意电路图。在图2A中，使用相同的参考符号分别表示与图5所示的现有技术中、以及图1所示实施例中的对应组件部分相同的组件部分，并不再对其进行描述。在图2中，将图1所示的复制晶体管23被设置为针对光学校正的伪单元。对用于光学校正的伪单元进行排列，以便抑制存储单元特性的变化。

图2A所示的通过晶体管30和驱动晶体管31用作针对光学校正的伪晶体管。图1所示的复制晶体管23由图2B所示的通过晶体管30和驱动晶体管31构成，驱动晶体管31的栅极以饱和的形式固定到电源的高电位侧。

具有上述结构的依据本实施例的半导体存储装置的操作基本上与第一实施例相同，因此不再进行描述。

如上所述，依据该实施例，所使用的用于抑制存储单元特性变化的伪单元等效地应用于复制晶体管23，从而可以获得与第一实施例实质上相同的效果，而不会增加所占用的面积。

(第三实施例)

图3是作为依据本发明第三实施例的半导体存储装置的SRAM的示意电路图。在图3中，使用相同的参考符号分别表示与图5所示的现有技术中以及图1所示实施例中的对应组件部分相同的组件部分，因此，不再对其进行描述。在图3中，逻辑反相门(“非”门)40在每个字线驱动器4的输出侧与每个字线20的支线相连，并且逻辑反相门40的输出与作为字线响应开关元件的p沟道场效应晶体管(此后，称为p沟道晶体管)41的栅极相连。p沟道晶体管41的源极与电源的高电位侧相连。p沟道晶体管41的漏极与复制晶体管23的栅极相连。另一方面，每一个p沟道晶体管41的漏极与预定数量的复制晶体管23的栅极相连。同时，预定数量的复制晶体管23的栅极分别与相同数量的位置对应的字线的p沟道晶体管41的漏极相连。所述“预定数量”通常是与电源抽头单元之间的单元相同的数量。预定数量的互连复制晶体管23的栅极通过选择开关元件22与放电晶体管24相连。

此外，在硅衬底上形成SRAM的同时，与伪位线25并联而相邻地形成金属线42，从而在伪位线25和金属线42之间形成寄生电容43。金属线42的一端接地。为了调节每个寄生电容43的电容值，可以对金属线42的长度进行可变地控制。具体地，以预定数量的存储单元1(通常等于电源抽头单元之间的单元的数量)的间隔插入选择开关元件44，并且通过调节接通/切断选择开关元件44的次数，确定金属线42的长度。

同时，将从逻辑门26输出到读出放大器6的使能信号反馈给行解码器45。向行解码器45提供地址信号，并且将对地址信号进行解码的结果输出给字线驱动器4。行解码器45由多个“与”电路构成，并且每个电路的一个输入均与读出放大器6的使能信号相连。

下面将解释具有上述结构的依据本实施例的半导体存储装置的操作。

其基本操作与第一实施例的操作基本相同。与第一实施例之间的差别在于，一旦选择了给定的字线驱动器4，通过字线响应读出放大器控制电路A中的对应逻辑反相门40对字线驱动器4的输出进行反转，使对应的p沟道晶体管41导通，从而使预定数量的复制晶体管23的栅极电压增加到电源电压，从而充分启用复制晶体管23。结果，对处于预充电状态中的伪位线25进行放电。在经过预定长的时间时，使逻辑门26反转并启用，从而输出读取使能信号，作为读出放大器6的使能信号。从而，启用读出放大器6，并检测在一对位线5之间所产生的电位差。

在这种情况下，通过接通/断开选择开关元件44来控制在电路布局中的伪位线25和金属线42之间所形成的寄生电容43的电容值。以这种方式，对读出放大器6的使能信号的定时进行调节。

当反转逻辑门26并启用了读出放大器6的使能信号时，重置行解码器45，并且将已选中的字线驱动器4设置为未选中状态。因此，使对应的字线20强行返回到未启用状态。

如上所述，依据本实施例，除了第一实施例的效果之外，通过将复制晶体管23的栅极电压增加到电源电压电平，可以快速地对伪位线25进行放电。同时，在电源电压下降的情况下，仍然可以确保操作余量，从而实现稳定的电路操作。此外，伪位线25与金属线42之间所形成的寄生电容43可以精细地调节读出放大器6的使能信号的定时。此外，通过使用读出放大器6的使能信号禁用所选中的字线，可以停止存储单元1对位线5不必要的放电操作，以降低能量消耗。

附带地，选择开关元件44可以形成为配线层的掩蔽选择项、或者可以配置为电路。

(第四实施例)

图4是作为依据本发明第四实施例的半导体存储装置的SRAM的示意电路图。在图4中，分别使用相同的参考符号表示与图5所示的现有技术以及图1所示实施例中的对应组件部分相同的组件部分，并不再对其进行描述。在图4中，数字50表示读出放大器的定时控制电路。在接收到重置信号时，读出放大器的定时控制电路50输出最高有效地址(most significant address)、SRAM控制信号和预设的指定写入数据。将所述最高有效地址输出给行解码器(未示出)，并将所述写入数据输出给数据输入单元(未示出)。此外，读出放大器的定时控制电路50一方面与读出放大器6的输出端相连，另一方面与字线响应读出放大器控制电路A中的每个选择开关元件22的控制端相连。具体地，向读出放大器的定时电路50提供读出放大器6的检测结果，并将该结果与指定的写入数据进行比较，而且在它们相互一致或写入操作成功的情况下，顺序地增加选择开关元件22的接通次数。重复该写入和读取操作，直到写入操作以失败结束为止。

下面将解释具有上述结构的依据本实施例的半导体存储装置的操作。

基本操作与第一实施例中的操作基本相同。与第一实施例的之间的差别在于，当向其提供重置信号时，读出放大器的定时控制电路50只使多个选择开关元件22中与最高有效地址相对应的一个接通，并输出最高有效地址和指定写入数据，利用SRAM控制信号执行写入操作。然后，依据SRAM控制信号，执行读取操作，并将读出放大器6的输出提供给读出放大器定时控制电路50，并与指定的写入数据进行比较。在两个信号相互一致的情况下，使对应于下一个地址的选择开关元件22接通，从而增加处于导通状态的复制晶体管23的数量。重复该写入和读取操作，直到比较结果不一致为止。

如上所述，依据本实施例，除了具有第一实施例的效果之外，读出放大器定时控制电路50可以通过重复地监控读出放大器6的读取操作，自动地设置与最高读取速度相关的读出放大器的操作定时。

除了参考第一到第四实施例在上面所解释到的SRAM的应用之外，通过应用只读存储器或者其他存储器，也可以获得相似的效果。

因此，从依据本发明的前面的描述中应该理解的是，提出了一种半导体存储装置，其中从用于实际操作的字线中产生读出放大器的使能信号，而与制造条件、温度或者电压条件的变化无关，并且能够以高精度、高速地控制读出放大器的启用定时。同时，减少了针对该目的的晶体管(复制晶体管)的数量，缩减了电路所占用的面积。

从以上描述中，本发明所提供的各个方面是清楚的。

Claims (16)

1.一种半导体存储装置，包括：

存储单元阵列，具有按矩阵排列的多个存储单元；

多条字线驱动器，通过字线与所述存储单元阵列中按行排列的多个存储单元相连，根据对地址信号进行解码的结果启用所述字线；

读出放大器，用于检测所述存储单元的启用状态；以及

字线响应读出放大器控制单元，与所述字线相连，根据所述字线的启用，启用所述读出放大器。

2.根据权利要求1所述的半导体存储装置，

其特征在于所述字线响应读出放大器控制电路包括：

放电开关元件，插入在伪位线和地电位之间；

多个字线响应开关元件，与所述字线相连，将所述字线的启用信号传送给所述放电开关元件；以及

逻辑门，响应所述伪位线的放电，将使能信号输出给所述读出放大器。

3.根据权利要求2所述的半导体存储装置，

其特征在于所述字线响应读出放大器控制电路包括：

多个所述放电开关元件，与所述伪位线并联；以及

多个字线响应开关元件，适合于由所述字线的启用信号使其闭合，启用控制信号，并将所述启用控制信号提供给所述多个放电开关元件的控制端。

4.根据权利要求3所述的半导体存储装置，其特征在于还包括：多个选择开关元件，每个均插入在所述多个字线响应开关元件和所述多个放电开关元件中的每一个之间。

5.根据权利要求2所述的半导体存储装置，

其特征在于所述放电响应开关元件是所述存储单元的复制n沟道场效应晶体管。

6.一种半导体存储装置，包括：

存储单元阵列，具有按矩阵排列的多个存储单元；

多条字线驱动器，其中每一个均通过字线与在所述存储单元阵列中按行排列的多个存储单元相连，以依据对地址信号进行解码的结果，启用所述字线；

读出放大器，与连接到列中的多个存储单元上的一对位线相连，检测读取所述存储单元的操作在所述位线之间所产生的电位差；

所述半导体存储装置还包括：

多个n沟道场效应晶体管，多个n沟道场效应晶体管中的每一个的栅极与所述字线中对应的一条字线相连，而其漏极与电源的高电位侧相连；

多个复制n沟道场效应晶体管，插入在伪位线和地电位之间，所述多个复制n沟道场效应晶体管中的每一个的栅极与所述n沟道场效应晶体管中对应的一个的源极连接；以及

逻辑门，响应作为所述复制n沟道场效应晶体管的导通的响应结果的所述伪位线的放电，输出读取使能信号，作为所述读出放大器的使能信号。

7.根据权利要求6所述的半导体存储装置，

其特征在于将选择开关元件插入在所述多个n沟道场效应晶体管中的每一个与所述多个复制n沟道场效应晶体管中的对应的一个之间。

8.根据权利要求2所述的半导体存储装置，其特征在于还包括：

金属线，与所述伪位线并联并相邻设置，其一端接地；以及

多个选择开关晶体管，以预定间隔插入在所述金属线上。

9.根据权利要求6所述的半导体存储装置，其特征在于还包括：

金属线，与所述伪位线并联并相邻设置，其一端接地；以及

多个选择开关晶体管，以预定间隔插入在所述金属线上。

10.根据权利要求6所述的半导体存储装置，

其特征在于所述n沟道场效应晶体管由对所述字线驱动器的输出进行逻辑反转的多个反相器、以及每一个的栅极与所述反相器中对应的一个相连而其源极与电源的高电位侧相连的多个p沟道场效应晶体管所代替。

11.根据权利要求1所述的半导体存储装置，其特征在于还包括：行解码电路，用于响应所述读出放大器的使能信号，有选择地至少禁用所述字线驱动器中所选中的一个。

12.根据权利要求6所述的半导体存储装置，其特征在于还包括：行解码电路，用于响应所述读出放大器的使能信号，有选择地至少禁用所述字线驱动器中所选中的一个。

13.根据权利要求4所述的半导体存储装置，其特征在于还包括：读出放大器定时控制电路，用于重复以下过程直到写入操作以失败结束为止，所述过程包括：输出指定地址和预定写入数据，响应所述读出放大器的检测输出，确定写入操作的结果，并在所述写入操作成功的情况下，发出控制信号，以顺序增加接通所述多个选择开关元件的次数。

14.根据权利要求7所述的半导体存储装置，其特征在于还包括：读出放大器定时控制电路，用于重复以下过程直到写入操作以失败结束为止，所述过程包括：输出指定地址和预定写入数据，响应所述读出放大器的检测输出，确定写入操作的结果，并在所述写入操作成功的情况下，发出控制信号，以顺序增加接通所述多个选择开关元件的次数。

15.根据权利要求2所述的半导体存储装置，

其特征在于所述放电开关元件的每一个都由所述存储单元中的每一个周围、作为针对光学校正的伪单元的晶体管构成。

16.根据权利要求6所述的半导体存储装置，

其特征在于所述复制n沟道场效应晶体管中的每一个由所述存储单元中的每一个周围、作为针对光学校正的伪单元的晶体管构成。

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