CN1670861A

CN1670861A - 半导体存储器设备与定时控制方法

Info

Publication number: CN1670861A
Application number: CN200410080635.3A
Authority: CN
Inventors: 児玉刚
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2004-03-18
Filing date: 2004-09-29
Publication date: 2005-09-21
Anticipated expiration: 2024-09-29
Also published as: JP2005267744A; JP4598420B2; US7161855B2; TWI254314B; US20050207239A1; CN100555448C; TW200532692A

Abstract

本发明公开了一种半导体存储器设备(10)，用于适当地控制访问存储器单元(21)的数据的定时。半导体存储器设备包括存储器单元。连接到存储器单元的位线(BL、XBL)用于访问存储器单元中存储的数据。生成第一定时信号的第一路径包括用于存储数据的伪单元(22a)。连接到伪单元的伪位线(DBL、XDBL)用于访问伪单元中存储的数据。生成第二定时信号的第二路径(23)具有不同于第一路径的延迟特性的延迟特性。控制电路(18)使用第一定时信号和第二定时信号中的一个来控制用于访问存储器单元中存储的数据的定时。

Description

半导体存储器设备与定时控制方法

技术领域

本发明涉及一种半导体存储器设备和半导体存储器设备的定时控制方法，更具体而言，涉及一种半导体存储器设备，其包括用于控制放大数据信号的定时的控制电路。

背景技术

近些年半导体存储器设备集成度已经持续提高和运行速度已经更高。在半导体存储器设备的制造过程期间出现的差别引起电路中的操作定时出现偏差。由此，通过将制造过程出现的差别考虑进来以确保正确的操作定时是必要的。

当从半导体存储器设备的存储器单元读取数据时，在位线或者数据总线的信号幅值变得足够大以后读出放大器被激活。半导体存储器设备的每个电路都受到制造过程出现的差别的影响。为了补偿读出放大器由这种差别引起的不正确工作，存在读出放大器的激活时间的预定裕量。

日本早期公开专利公布No.2002-109887说明了一种设置有延迟电路的半导体存储器设备的示例，所述延迟路包括倒相电路。延迟电路产生用于激活读出放大器的信号。延迟电路延迟激活读出放大器的定时，使得读出放大器正确工作。

图1示出了传统半导体存储器设备1的电路配置。

半导体存储器设备1包括存储器单元阵列11、字线驱动器12、列开关13、写入放大器14、读出放大器15、输入电路16、输出电路17和定时控制电路18。

多个存储器单元21被布置在存储器单元阵列11中。每个存储器单元21通过字线WL连接到字线驱动器12，并通过位线(位线对BL/XBL)连接到列开关13。字线驱动器12基于一个地址选择多个字线WL中的一个。列开关13从定时控制电路18接收选择信号SEL，并且基于该选择信号SEL将某个位线BL和XBL连接到写入放大器14或者读出放大器15。

地址、时钟和控制信号被提供给定时控制电路18。定时控制电路18基于地址、时钟和控制信号来执行访问存储器单元21中存储的数据所需的定时控制。定时控制电路18具有延迟电路18a，延迟电路18a包括多个倒相电路。延迟电路18a向读出放大器15提供激活信号STA。

图2A和2B是图1所示的半导体存储器设备1的操作波形图。

如图2A所示，当字线WL被字线驱动器12选择(字线WL在高(H)电平被激活)时，基于存储器单元21中存储的数据驱动位线BL和XBL。此后，位线BL或者XBL的电势(图2A中为位线XBL的电势)从电源电压VDD的高电势电平逐渐减小到地电平。当在激活字线WL后经过预定时间时，定时控制电路18向读出放大器15提供激活信号。更具体而言，在通过向位线XBL的电势被充分减小以允许准确读出数据的定时t1加上预定裕量而获得的定时处，读出放大器15的激活信号STA从低(L)电平上升到高(H)电平。于是，高的激活信号STA激活读出放大器1 5以放大位线BL和XBL上的电势差，并读取相应存储器单元21中的数据。

在现有技术中，已经提出一种自定时类型的RAM。如图3的半导体存储器设备2所示，自定时类型RAM设置有伪电路(例如伪字线DWL、伪单元22、伪位线DBL和XDBL的电路)以消除操作裕量，并吸收例如字线WL、存储器单元21和位线BL与XBL的各个电路的制造过程差别。在半导体存储器设备2中，伪电路以与正常电路(例如字线WL、存储器单元21、位线对BL和XBL的电路)相同的方式工作。伪电路向伪定时控制电路20提供伪信号。

伪定时控制电路20包括例如倒相电路，并向定时控制电路18提供自复位信号STCLK，自复位信号STCLK对应于伪信号的电平。定时控制电路18基于自复位信号STCLK生成激活信号STA，并利用此激活信号STA激活读出放大器15。

图4A和4B是图3所示半导体存储器设备2的操作波形图。

如图4A所示，当选择字线WL时，位线对BL和XBL之一的电势(图4A中为位线XBL的电势)基于存储器单元21的存储器数据从电源电压VDD的高电势电平逐渐减小到地电平。因为伪字线DWL与字线WL同时被选择，伪位线XDBL的电势也从电源电压VDD的电平逐渐减小到地电平。当伪位线XDBL的电势变得低于阈值电压值Vth(更具体而言，低于伪电势控制电路20中倒相电路的阈值电压)时，伪定时控制电路20向定时控制电路18提供高的自复位信号STCLK。定时控制电路18于是响应于此自复位信号STCLK向读出放大器15提供高的激活信号STA，以激活读出放大器15。

发明内容

例如在图1的半导体存储器设备1中，由制造过程引起的差别可能使电路的运行减速。也就是说，位线的电势可能在低于期望速度的速度下改变。在此情况下，延迟电路18a的延迟时间不能跟随减慢的电势变化。更具体而言，位线BL和XBL的读取操作的延迟时间只由存储器单元中晶体管的特性所确定。多级倒相电路的延迟时间由多级倒相电路中相互影响的多个晶体管的特性所确定。因此，倒相电路的延迟时间的变化范围比存储器单元的延迟时间的变化范围窄。所以，延迟电路18a不能跟随存储器单元21的读取操作的延迟时间的变化。例如，如图2B所示，包括延迟电路18a的定时控制电路18在时间t0处将读出放大器15的激活信号STA切换到高电平，以启动读出放大器，时间t0早于最佳定时t1。因为在t0处位线BL和XBL的幅值很小，所以读出放大器15不能准确地读取数据。

在图3所示的自定时类型半导体存储器设备2中，由于伪单元22的动作，其具有小容量(capability)用于驱动具有大容量的伪位线DBL和XDBL，伪位线XDBL的信号波形变得非常平缓。当接收伪位线XDBL信号的伪定时控制电路20的阈值电压Vth(倒相电路的阈值电压)发生变化时，延迟时间根据阈值电压Vth的变化而很大地波动。伪位线DBL和XDBL被设计成它们跟随正常位线BL和XBL的操作而操作。因此，伪位线DBL和XDBL对制造过程引起的差别很敏感，并且根据制造过程引起的差别而很大地波动。此外，由制造过程引起的波动还改变倒相电路的阈值电压Vth。

例如在半导体存储器设备2中，由制造过程引起的差别可能增大电路运行的速度。也就是说，位线和伪位线的电势可能在高于期望速度的速度下改变。在此情况下，伪定时控制电路20的阈值电压降低，并且伪定时控制电路20在更快的定时处生成高的自复位信号STCLK。因此，定时控制电路18在最佳时间t1之前向读出放大器15提供激活信号STA，如图4B所示，读出放大器15不能准确读取数据。

本发明提供了对访问存储器单元的数据进行最佳定时控制的半导体存储器设备和定时控制方法。

本发明的一个方面是一种包括用于存储数据的存储器单元的半导体存储器设备。连接到所述存储器单元的位线用于访问所述存储器单元中存储的数据。第一路径生成第一定时信号。第一路径包括用于存储数据的伪单元和伪位线，伪位线连接到所述伪单元用于访问所述伪单元中存储的数据。第二路径生成第二定时信号。第二路径具有不同于所述第一路径的延迟特性的延迟特性。控制电路使用所述第一定时信号和所述第二定时信号中的一个来控制用于访问所述存储器单元中存储的数据的定时。

本发明的另一个方面是一种包括用于生成驱动信号的驱动器的半导体设备。连接到所述驱动器的第一路径用于基于所述驱动信号生成第一定时信号。连接到所述驱动器的第二路径用于基于所述驱动信号生成第二定时信号。连接到所述第一路径和第二路径的定时信号生成电路在由所述第一定时信号确定的第一定时和由所述第二定时信号确定的第二定时中的一个处生成第三定时信号。连接到所述定时信号生成电路的控制电路用于基于所述第三定时信号来控制所述半导体设备的操作。

本发明的另一个方面是一种用于控制半导体存储器设备的操作定时的方法。所述半导体存储器设备包括用于存储数据的存储器单元。连接到所述存储器单元的位线用于访问所述存储器单元中存储的数据。第一路径生成第一定时信号。第一路径包括用于存储数据的伪单元和连接到所述伪单元用于访问所述伪单元中存储的数据的伪位线。所述方法包括：使用所述第一路径生成第一定时信号；使用第二路径生成第二定时信号，所述第二路径具有不同于所述第一路径的延迟特性的延迟特性；和使用所述第一定时信号和所述第二定时信号中的一个来控制用于访问所述存储器单元中存储的数据的定时。

本发明的另一个方面是一种用于控制半导体设备的操作定时的方法。所述方法包括：在根据半导体设备的制造过程而变化的第一定时处生成第一定时信号；和在根据半导体设备的制造过程而变化的第二定时处生成第二定时信号。所述第二定时不同于所述第一定时。所述方法还包括：接收所述第一定时信号和所述第二定时信号；以及基于所述第一定时和所述第二定时中的一个控制所述半导体设备的操作。

从以下通过示例方式举例说明本发明原理的说明，并结合附图，本发明的其他方面和优点将变得更清楚。

附图说明

通过参照对优选实施例的以下说明以及附图，可以最好地理解本发明及其目的和优点，附图中：

图1是传统半导体存储器设备的示意性框图；

图2A和2B是图1的半导体存储器设备的操作波形图；

图3是示出另一个传统半导体存储器设备的示意性框图；

图4A和4B是图3的半导体存储器设备的操作波形图；

图5是示出根据本发明优选实施例的半导体存储器设备(SRAM)的示意性框图；

图6是示出图5的半导体存储器设备中包含的伪定时控制电路的示意性电路图；

图7是当制造过程引起的差别使电路运行减速时图5的半导体存储器设备的操作波形图；

图8是当制造过程引起的差别使电路运行加速时图5的半导体存储器设备的操作波形图；

图9是生成根据本发明另一个实施例的半导体存储器设备的示意性框图。

具体实施方式

现在将参照图5至9说明用作根据本发明优选实施例的半导体存储器设备的静态RAM(SRAM)10。

图5是示出优选实施例中SRAM 10的电路配置的框图。

SRAM 10包括存储器单元阵列11、字线驱动器12、列开关13、写入放大器14、读出放大器15、输入电路16、输出电路17、定时控制电路18和伪定时控制电路19。

存储器单元阵列11包括多个存储器单元21，它们布置成行和列以形成阵列。在存储器单元阵列11中，多个位线(位线对BL/XBL)在存储器单元21的列方向延伸，多个字线WL在存储器单元21的行方向延伸。存储器单元21设置在字线WL和位线BL、XBL的每个交点处。每个存储器单元21包括多个MOS晶体管。

字线驱动器12连接到字线WL，并且根据地址(未示出)有选择地激活字线WL中的一个。

列开关13连接到位线BL、XBL和定时控制电路18。列开关13从定时控制电路18接收选择信号SEL，并且基于该选择信号SEL将某个字线对BL和XBL连接到写入放大器14或者读出放大器15。

写入放大器14连接到列开关13、输入电路16和定时控制电路18。将被写入到存储器单元21的数据被输入到输入电路16。输入电路16将该数据提供给写入放大器14。写入放大器14从定时控制电路18接收激活信号(未示出)。写入放大器14被激活信号激活以放大从输入电路16接收的数据，并且基于放大的数据驱动通过列开关13连接的字线对BL和XBL。这样，数据被写入存储器单元21。

读出放大器15连接到列开关13、输出电路17和定时控制电路18。读出放大器15从定时控制电路18接收激活信号STA。读出放大器15被激活信号STA激活以放大通过列开关13连接的位线对BL和XBL处的电势，生成放大的信号，并将放大的信号提供给输出电路17。输出电路17将放大的信号作为存储器单元21中存储的数据输出。

地址、时钟和控制信号被输入到定时控制电路18。定时控制电路18包括用于解码地址的解码器。定时控制电路18基于输入信号执行访问数据所需的定时控制。此外，定时控制电路18生成列开关13的选择信号SEL和读出放大器的激活信号STA。定时控制电路18还生成写入放大器14的激活信号和输入电路16与输出电路17的锁存信号。

在优选实施例中，一个伪字线DWL平行于字线WL在存储器单元阵列11的外部延伸。包括自定时存储器单元(读取伪单元)22a的多个负荷伪单元22连接到伪字线DWL。伪位线(伪位线对DBL/XDBL)连接到读取伪单元22a。多个伪单元22b连接到伪位线DBL和XDBL。伪位线DBL和XDBL平行于位线BL和XBL在存储器单元阵列11的外部延伸。伪单元22、22a和22b中的每一个都以与存储器单元阵列11的存储器单元21相同的方式包括多个MOS晶体管。

伪位线DBL和XDBL连接到伪定时控制电路19。从读取伪单元22a读取的补充伪信号DB和XDB通过伪位线DBL和XDBL提供给伪控制电路19。

包括多级倒相电路23a的延迟电路23连接到伪字线DWL。延迟电路23向伪定时控制电路19提供延迟信号IDB。延迟电路23的延迟时间(延迟)由倒相电路23a的数量设定。每个倒相电路23a可以从专用电路元件或者从形成伪单元22a的MOS晶体管形成。当使用伪单元22a的MOS晶体管形成CMOS倒相电路时，可以通过在传统半导体存储器设备2中仅改变接线方式而无需改变电路的布局来形成延迟电路23(参照图3)。

图6是伪定时控制电路19的电路图。伪定时控制电路19是包括两个倒相电路19a和19b以及NAND电路19c的逻辑电路。伪定时控制电路19基于延迟信号IDB和伪信号XDB生成自复位信号STCLK。更具体而言，将倒相信号IDBOUT提供给NAND电路19c的第一输入终端，反转信号IDBOUT是通过倒相电路19a将延迟信号IDB的信号电平倒相而生成的。将倒相信号DBOUT提供给NAND电路19c的第二输入终端，反转信号DBOUT是通过倒相电路19b将伪信号XDB的信号电平倒相而生成的。NAND电路19c根据倒相信号IDBOUT和DBOUT的信号电平生成自复位信号STCLK。也就是说，当延迟信号IDB和伪信号XDB中至少一个为高时，伪定时控制电路19(NAND电路19c)生成高自复位信号STCLK。当两个信号都为低时，伪定时控制电路19生成低自复位信号STCLK。连接倒定时控制电路18的伪定时控制电路19将生成的自复位信号STCLK提供给定时控制电路18。

当自复位信号STCLK为高时，定时控制电路18保持激活信号STA为低。在此情况下，读出放大器15被激活。于是，当接收到低自复位信号STCLK时，定时控制电路18供应高激活信号STA给读出放大器15以激活读出放大器15。

这样，在优选实施例的SRAM 10中，形成了两条定时信号传递路径，即，延伸通过包括伪单元22和伪位线DBL与XDBL的伪电路的第一路径，和延伸通过包括多级倒相电路23a的延迟电路23的第二路径。通过基于每条路径的定时信号(伪信号XDB和延迟信号IDB)生成读出放大器的激活信号，可以为读出放大器15的激活定时确保合适的操作裕量。

在图5中，由于制造过程引起的差别，由延迟电路23生成的定时信号IDB转换电平所需要的时间不同于由伪电路生成的定时信号XDB转换电平所需要的时间。通常，与按照最佳方式进行制造过程的最佳状态相比，定时信号XDB比定时信号IDB偏离最佳状态更多。

结果，当制造过程引起的差别使电路的运行减速时，基于定时信号XDB的定时比基于定时信号IDB的定时慢。相反，当制造过程引起的差别使电路的运行加速时，基于定时信号IDB的定时比基于定时信号XDB的定时慢。

下面将参照图7和8的波形图说明优选实施例的SRAM 10的操作。图7的波形图示出了当其运行减速时的SRAM 10。图8的波形图生成了当其运行加速时的SRAM 10。

如图7和8所示，当字线驱动器12选择字线WL(在高电平激活字线WL)时，字线BL和XBL之一的电势(图7和8中为位线XBL的电势)基于存储器单元21的存储数据从电源电压VDD的高电势电平逐渐减小到地电平。与字线WL同时选择伪字线DWL，并且伪位线DBL的电势从电源电压VDD的电平逐渐减小到地电平。

延迟电路23保持延迟信号IDB为高直到选择伪字线DWL后经过预定时间(延迟电路23的延迟时间)。当经过预定时间时，延迟信号IDB变低，并且伪定时控制电路19的倒相电路19a生成高倒相信号IDBOUT。当伪位线XDBL的伪信号XDB变得低于阈值电压Vth时，伪定时控制电路19的倒相电路19b生成高倒相信号DBOUT。

如果制造过程使运行减速，当倒相信号IDBOUT变高时，伪信号XDB的倒相信号DBOUT保持为低，如图7所示。在此状态下，伪定时控制电路19(NAND电路19c)生成高自复位信号STCLK。因为定时控制电路18基于高自复位信号STCLK向读出放大器15提供低激活信号STA，所以读出放大器15不激活。

此后，当伪位线XDBL的电压变得低于阈值电压Vth时，倒相信号IDBOUT变高，并且伪定时控制电路19的NAND电路19c生成低自复位信号STCLK。在此状态下，因为定时控制电路18响应于低自复位信号STCLK向读出放大器15提供高激活信号STA，所以读出放大器15在时间t1被激活。在时间t1，位线对BL和XBL之间的电势差足够大，并且读出放大器15放大位线对BL和XBL之间的电势差以准确读取数据。

如果制造过程使运行加速，则伪单元22a的读取操作跟随存储器单元21的读取操作，并且变得更快，如图8所示。因此，伪信号XDB的倒相信号DBOUT在延迟信号IDB的倒相信号IDBOUT之前变高。当倒相信号DBOUT变高时，伪定时控制电路19(NAND电路19c)保持自复位信号STCLK为高。

在经过预定时间并且延迟信号IDB变低后，倒相信号IDBOUT变高，并且伪定时控制电路19(NAND电路19c)生成低自复位信号STCLK。在此状态下，因为定时控制电路18响应于此自复位信号STCLK向读出放大器15提供高激活信号STA，所以读出放大器15在时间t1被激活。在时间t1，位线对BL和XBL之间的电势差足够大，并且读出放大器15放大位线对BL和XBL之间的电势差以准确读取数据。

这样，在优选实施例的SRAM 10中，如果制造过程使运行减速，则读出放大器15基于延伸通过伪电路的第一路径的定时信号(伪信号XDB)被激活，所述伪电路包括伪单元22a和伪位线对DBL和XDBL。如果制造过程使运行减速，则正常位线BL和XBL的操作也以与伪位线DBL和XDBL的操作相同的方式被延迟。在SRAM 10中，存在大量的正常位线。因此，存储器单元21具有在很大范围内不一致的特性。因此，有一些存储器单元21从伪单元22的读取操作被稍微延迟。然而，当制造过程使操作减速时，伪定时控制电路19(倒相电路19b)的阈值电压Vth增大，并且伪定时控制电路19以较慢的定时生成高自复位信号STCLK。这样，就补偿了存储器单元21的操作定时的延迟。这确保了利用第一路径的更恰当的操作裕量，所述第一路径延伸通过包括伪单元22a和伪位线对DBL和XDBL的伪电路。

如果制造过程使运行加速，则基于延伸通过延迟电路23的第二路径的定时信号(延迟信号IDB)激活读出放大器15。在此情况下，延迟电路23的运行速度的增大小于存储器单元21的位线XBL的电势变化速度的增大。因此，通过延伸通过延迟电路23的第二路径确保了恰当的操作裕量。

优选实施例的SRAM 10具有下述优点。

(1)SRAM 10中包含两条定时信号传递路径，即，延伸通过包括伪单元22和伪位线DBL与XDBL的伪电路的第一路径，和延伸通过包括倒相电路23a的延迟电路23的第二路径。因此，无论制造过程是否引起SRAM 10的加速或减速，都可以在适当的定时生成激活信号STA。所以，为读出放大器15的激活定时确保了适当的裕量。因此，防止了放大器15读取错误数据。这提高了SRAM 10的利用率。

(2)通过串联连接多个倒相电路23a形成了延迟电路23。通过使用此延迟电路23，可以容易地形成第二路径，其具有不同于延伸通过伪电路的第一路径的延迟特性。

(3)通过使用伪单元22a的MOS晶体管形成CMOS倒相电路，可以仅改变传统半导体存储器设备2的接线方式而无需改变其电路布局来形成延迟电路23(参照图3)。因此，SRAM时成本有效的。

(4)伪定时控制电路19是包括倒相电路19a和19b以及NAND电路19c的逻辑电路。在当伪信号XDB的电压变得低于阈值电压Vth时的定时和当延迟信号变低时的定时中较慢的一个处，伪定时控制电路19向定时控制电路18提供高自复位信号STCLK。因此，在与制造过程引起的差别一致的适当定时处生成激活信号STA以激活读出放大器15。

对本领域技术人员而言，应当清楚的是本发明可以按照其他特定形式被实施，而不会背离本发明的精神和范围。具体而言，应当理解到本发明可以按以下形式被实施。

负荷伪单元22不需要被连接到伪字线DWL，如图9的SRAM 10a中所示。此外，伪位线DBL和XDBL不必被布置在存储器单元阵列11的外侧(位于离定时控制电路18最远处)。例如，伪位线DBL和XDBL可以布置在存储器单元阵列11和字线驱动器12之间(位于定时控制电路18附近)，如图9所示。SRAM 10a具有与优选实施例的SRAM 10相同的优点。

在优选实施例中，本发明被应用到读出放大器15的激活信号STA。但是，本发明不限于此布置，并且可以被应用到用于关闭字线WL的定时信号，或者用于锁存输出电路17中的数据的定时信号。

在优选实施例中，伪定时控制电路19包括分别接收延迟信号IDB和伪信号XDB的倒相电路19a和19b。但是，伪定时控制电路19可以按照需要被修改。例如，伪定时控制电路19可以包括例如NAND电路或者NOR电路的门电路。

在优选实施例中，第二路径的延迟电路23包括多级倒相电路23a。但是，延迟电路23可以包括门电路。

用于接收伪信号的结构不限于如图6所示的只使用一条伪位线的结构。例如，可以使用诸如差分读出放大器、锁存读出放大器或者电流镜读出放大器的放大器来接收伪信号。该放大器接收伪位线对DBL和XDBL的伪信号DB和XDB作为差分输入，并使用伪信号DB和XDB的电势差生成检测信号。生成的检测信号可以用来代替图6的信号DBOUT。

在上述实施例中，本发明被应用到SRAM 10和10a。本发明还可以应用到除SRAM外的存储器。例如，本发明可以被应用到电铁随机访问存储器(FeRAM)。

本示例和实施例应当被视为举例说明性的而非限制性的，并且本发明不限于其中给出的细节，而可以在所附权利要求的范围和等价方案内被修改。

Claims

1.一种半导体存储器设备(10)，包括：

用于存储数据的存储器单元(21)；和

位线(BL、XBL)，所述位线连接到所述存储器单元，用于访问所述存储器单元中存储的数据；所述半导体存储器设备的特征在于包括：

生成第一定时信号的第一路径，所述第一路径包括用于存储数据的伪单元(22a)，和连接到所述伪单元用于访问所述伪单元中存储的数据的伪位线(DBL、XDBL)；

生成第二定时信号的第二路径(23)，所述第二路径具有不同于所述第一路径的延迟特性的延迟特性；和

控制电路(18)，所述控制电路使用所述第一定时信号和所述第二定时信号中的一个来控制用于访问所述存储器单元中存储的数据的定时。

2.如权利要求1所述的半导体存储器设备，其特征在于，所述第二路径包括具有多个串联连接的倒相电路的延迟电路(23a)。

3.如权利要求2所述的半导体存储器设备，其特征在于，所述倒相电路中的每一个都包括CMOS倒相电路。

4.如权利要求1至3中任何一项所述的半导体存储器设备，其中所述位线发送代表所述存储器单元的数据的信号，所述半导体存储器设备还包括：

读出放大器(15)，所述读出放大器连接到所述控制电路用于放大代表所述存储器单元的数据的所述信号，所述半导体存储器设备的特征在于：所述控制电路基于所述第一定时信号和所述第二定时信号中的一个来激活所述读出放大器。

5.如权利要求1至3中任何一项所述的半导体存储器设备，其特征在于还包括：

逻辑电路(19)，所述逻辑电路连接到所述控制电路，并用于向所述控制电路提供定时信号，所述定时信号由所述第一定时信号和所述第二定时信号中较慢的一个生成。

6.一种半导体设备(10)，包括：

用于生成驱动信号的驱动器(12)；所述半导体存储器设备的特征在于包括：

第一路径，所述第一路径连接到所述驱动器，用于基于所述驱动信号生成第一定时信号(XDB)；

第二路径(23)，所述第二路径连接到所述驱动器，用于基于所述驱动信号生成第二定时信号(IDB)；

定时信号生成电路，所述定时信号生成电路连接到所述第一路径和第二路径，用于在由所述第一定时信号确定的第一定时和由所述第二定时信号确定的第二定时中的一个处生成第三定时信号(STCLK)；和

控制电路(18)，所述控制电路连接到所述定时信号生成电路，用于基于所述第三定时信号来控制所述半导体设备的操作。

7.如权利要求6所述的半导体设备，其特征在于，所述第一路径包括用于存储数据的伪单元，和将所述伪单元连接到所述定时信号生成电路的伪位线；并且所述第二路径包括多个串联连接的倒相电路(23a)。

8.如权利要求6或7所述的半导体设备，还包括：

用于存储数据的存储器单元(21)；

位线(BL、XBL)，所述位线连接到所述存储器单元，用于发送代表所述存储器单元的数据的数据信号；和

放大器(15)，所述放大器连接到所述控制电路，用于放大所述数据信号，

所述半导体存储器设备的特征在于，所述定时信号生成电路在所述第一定时和所述第二定时中较慢的一个处生成第三定时信号，和

所述控制电路基于所述第三定时信号激活所述放大器。

9.如权利要求6或7所述的半导体设备，其特征在于，所述第一定时和所述第二定时根据所述半导体设备的制造过程而变化，所述第一定时的变化程度不同于所述第二定时的变化程度。

10.一种用于控制半导体存储器设备(10)的操作定时的方法，所述半导体存储器设备包括用于存储数据的存储器单元(21)；连接到所述存储器单元用于访问所述存储器单元中存储的数据的位线(BL、XBL)；生成第一定时信号的第一路径，所述第一路径包括用于存储数据的伪单元(22a)；和连接到所述伪单元用于访问所述伪单元中存储的数据的伪位线(DBL、XDBL)，所述方法的特征在于：

使用所述第一路径生成第一定时信号；

使用第二路径生成第二定时信号，所述第二路径具有不同于所述第一路径的延迟特性的延迟特性；和

使用所述第一定时信号和所述第二定时信号中的一个来控制用于访问所述存储器单元中存储的数据的定时。

11.一种用于控制半导体设备(10)的操作定时的方法，所述方法的特征在于：

在根据半导体设备的制造过程而变化的第一定时处生成第一定时信号；

在根据半导体设备的制造过程而变化的第二定时处生成第二定时信号，所述第二定时不同于所述第一定时；

接收所述第一定时信号和所述第二定时信号；以及

基于所述第一定时和所述第二定时中的一个控制所述半导体设备的操作。

12.如权利要求11所述的方法，其特征在于，所述生成第二定时信号的步骤包括在所述第二定时处生成所述第二定时信号，使得所述第二定时的变化程度小于所述第一定时的变化程度。