JP2009099196A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、ビット線対と平行して配置されている第1のワード線に印加される電位によって導通状態となる第1の伝達トランジスタと、前記ビット線対と直交して配置されている第2のワード線に印加される電位によって導通状態となる第2の伝達トランジスタと、前記第1及び第2の伝達トランジスタを共に導通状態とする場合に、前記第1のトランジスタを前記第2のトランジスタよりも先に導通状態とするよう前記第1のワード線と第2のワード線の電位を制御する制御信号を出力する制御回路とを有する半導体記憶装置である。
【選択図】図1
Description
20 Yデコーダ
30 制御回路
40 プリチャージ回路
E1からEm メモリセル
Tr10、Tr11、Tr30、Tr31、Tr50、Tr51 NMOSトランジスタ
Tr20、Tr21、Tr401、Tr402、Tr403 PMOSトランジスタ
WLX1からWLXm ワード線
WLY ワード線
DT、DB ビット線
Claims (6)
- 伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、
ビット線対と平行して配置されている第1のワード線に印加される電位によって導通状態となる第1の伝達トランジスタと、
前記ビット線対と直交して配置されている第2のワード線に印加される電位によって導通状態となる第2の伝達トランジスタと、
前記第1及び第2の伝達トランジスタを共に導通状態とする場合に、前記第1のトランジスタを前記第2のトランジスタよりも先に導通状態とするよう前記第1のワード線と第2のワード線の電位を制御する制御信号を出力する制御回路と
を有する半導体記憶装置。 - 前記第1の伝達トランジスタは前記負荷トランジスタと前記駆動トランジスタの接続点に接続され、
前記第2の伝達トランジスタは前記第1の伝達トランジスタとビット線との間に接続される請求項1に記載の半導体記憶装置。 - 前記第1のワード線は、前記第2のワード線の延在する方向に対して、前記ビット線対の間に配置される請求項1又は請求項2に記載の半導体記憶装置。
- 前記第1のワード線は、前記ビット線対と同一層に配置される請求項1又は請求項2に記載の半導体記憶装置。
- 前記第1の伝達トランジスタは、前記第2の伝達トランジスタよりも、少なくとも前記第1のワード線の電位レベルがハイレベルに立ち上がるのに必要な期間先に導通状態となる請求項1乃至請求項4のいずれか1項に記載の半導体記憶装置。
- 前記半導体記憶装置は、前記第1、第2の伝達トランジスタを有する前記メモリセルが一つの前記ビット線対に対して複数接続される請求項1乃至請求項5のいずれか1項に記載の半導体記憶装置。
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