JP2009099196A

JP2009099196A - 半導体装置

Info

Publication number: JP2009099196A
Application number: JP2007269706A
Authority: JP
Inventors: Shinobu Asayama; 忍朝山
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2009-05-07
Anticipated expiration: 2027-10-17
Also published as: US7782658B2; JP5165992B2; US20090103346A1

Abstract

【課題】従来技術では、ＳＲＡＭ回路がデータの誤読み出しを起こす問題があった。
【解決手段】本発明は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、ビット線対と平行して配置されている第１のワード線に印加される電位によって導通状態となる第１の伝達トランジスタと、前記ビット線対と直交して配置されている第２のワード線に印加される電位によって導通状態となる第２の伝達トランジスタと、前記第１及び第２の伝達トランジスタを共に導通状態とする場合に、前記第１のトランジスタを前記第２のトランジスタよりも先に導通状態とするよう前記第１のワード線と第２のワード線の電位を制御する制御信号を出力する制御回路とを有する半導体記憶装置である。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にスタティックＲＡＭ（以下、ＳＲＡＭという）の半導体記憶装置に関する

半導体記憶装置の一つにＳＲＡＭ（Static Random Access Memory）がある。ここで、従来のＳＲＡＭ回路の一例を図５に示す。図５に示すＳＲＡＭ１００は、ビット線ＤＴ１、ＤＢ１からビット線ＤＴｎ、ＤＢｎを有する。ビット線ＤＴ１、ＤＢ１からビット線ＤＴｎ、ＤＢｎのそれぞれにメモリセルＦ１からＦｎが接続されている。

メモリセルＦ１からＦｎは、それぞれ駆動トランジスタＴｒ１０、Ｔｒ１１、負荷トランジスタＴｒ２０、Ｔｒ２１、伝達トランジスタＴｒ３０、Ｔｒ３１を有している。そして、駆動トランジスタと負荷トランジスタとが接続される接点に形成される記憶ノードＡ、Ｂに記憶されたデータを伝達トランジスタを介して、それぞれビット線ＤＴ１、ＤＢ１からビット線ＤＴｎ、ＤＢｎに伝達することで、データを読み出す。

ここで、ＳＲＡＭの動作は、ビット線のプリチャージ期間とディスチャージ期間を繰り返してデータの書き込み及び読み出しを行っている。

例えば、メモリセルＦ１を選択して「０」のデータを書き込む場合を考える。まず、ビット線ＤＴ１、ＤＢ１をハイレベルにプリチャージしているプリチャージ回路がオフし、ビット線ＤＴ１、ＤＢ１はハイインピーダンスの状態になる。ここで、ワード線ＷＬＸをハイレベルにするとトランジスタＴｒ３０、Ｔｒ３１がオンになり、記憶ノードＡ、Ｂとビット線ＤＴ１、ＤＢ１が接続される。メモリセルＦ１に「０」を書き込むことからビット線ＤＴ１をロウレベル、ビット線ＤＢ１をハイレベルにする。このとき、ビット線ＤＴ１はディスチャージされる。よって、記憶ノードＡはロウレベル、記憶ノードＢはハイレベルとなりデータの書き込みが行われる。最後にワード線ＷＬＸをロウレベルにして、トランジスタＴｒ３０、Ｔｒ３１をオフにすることでデータの書き込みが完了する。その後はプリチャージ回路がオンになり、ビット線ＤＴ１、ＤＢ１をプリチャージする。よって、ビット線ＤＴ１がハイレベルに再びチャージされる。

次にメモリセルＦ１を選択して保持されている「０」のデータを読み出す場合を考える。まず、ビット線ＤＴ１、ＤＢ１をハイレベルにプリチャージしているプリチャージ回路がオフし、ビット線ＤＴ１、ＤＢ１はハイインピーダンスの状態になる。ここで、ワード線ＷＬＸをハイレベルにするとトランジスタＴｒ３０、Ｔｒ３１がオンになり、記憶ノードＡ、Ｂとビット線ＤＴ１、ＤＢ１が接続される。ここで、記憶ノードＡは、トランジスタＴｒ１０とＴｒ２０で構成されるインバータの出力端子であり、トランジスタＴｒ１１とＴｒ２１で構成されるインバータの入力端子である。また、記憶ノードＢは、トランジスタＴｒ１０とＴｒ２０で構成されるインバータの入力端子であり、トランジスタＴｒ１１とＴｒ２１で構成されるインバータの出力端子である。よって、メモリセルＦ１が「０」のデータが保持されていることから記憶ノードＡにはロウレベル、ノードＢにはハイレベルの電位が保持されている。よって、ビット線ＤＴと記憶ノードＡが接続され、ビット線ＤＴはディスチャージされる。このことにより、ビット線ＤＴの電位が下がり、ビット線ＤＴとの電位差をセンスアンプ（不図示）が増幅して読み取り、データの読み出しが行われる。最後にワード線ＷＬＸをロウレベルにして、トランジスタＴｒ３０、Ｔｒ３１をオフにすることでデータの読み出しが完了する。その後はプリチャージ回路がオンになり、ビット線をプリチャージする。よって、ビット線ＤＴ１がハイレベルに再びチャージされる。

しかしここで、データの書き込み、読み出しが行われないメモリセル、即ち非選択のメモリセルＦ２からＦｎもＦ１と同じワード線ＷＬＸで接続されている。このことから、非選択のメモリセルであるＦ２からＦｎも接続されているそれぞれのビット線ＤＴ２、ＤＢ２からＤＴｎ、ＤＢｎに対し不必要なディスチャージ、プリチャージを行っている。このことがＳＲＡＭの消費電力の増大を招き、問題となっている。

そこで、ＳＲＡＭの消費電力の増大が起こる問題を回避するための技術が、特許文献１と特許文献２に開示されている。特許文献１と特許文献２では、図６に示すように図５のメモリセルＦ１の伝達トランジスタＴｒ３０とビット線ＤＴ間にトランジスタＴｒ４０を、伝達トランジスタＴｒ３１とビット線ＤＢ間にトランジスタＴｒ４１を付加したＳＲＡＭ１１０が記載されている。トランジスタＴｒ４０、Ｔｒ４１のゲートに接続されるワード線ＷＬＹ１からＷＬＹｎの電位レベルをＹデコーダ６０１で制御し、各メモリセルのトランジスタＴｒ４０、Ｔｒ４１のオン、オフを行う。

ここで、図６のＳＲＡＭの回路のタイミングチャートを図７に示す。同図は、メモリセルＦ１に対する「０」のデータを書き込む動作と、メモリセルＦ１が保持する「０」のデータを読み込む動作のタイミングチャートである。同図からわかるように、ワード線ＷＬＸ１の電位をハイレベルに立ち上げ、更に同時にワード線ＷＬＹ１の電位もハイレベルに立ち上げ、選択メモリセルであるＦ１のトランジスタＴｒ３０、Ｔｒ４０、Ｔｒ３１、Ｔｒ４１をオンにしている。よって、記録ノードＡ、Ｂがビット線ＤＴ、ＤＢへ接続されデータの書き込み、読み出しが行われる。

しかし、ワード線ＷＬＹ２からＷＬＹｎの電位はロウレベルのままなので、非選択メモリセルであるＦ２からＦｎのトランジスタＴｒ４０、Ｔｒ４１はオフのままである。よって、ビット線ＤＴ１のみにディスチャージおよびプリチャージが行われる。このことは、非選択メモリセルＦ２からＦｎに接続されているビット線のディスチャージがなくなり、プリチャージ回路がオン状態を保ち続けることを意味する。よって、非選択メモリセルに接続されているビット線に対する不必要なディスチャージ、チャージがなくなるため、ＳＲＡＭの消費電力の増大を防ぐことができる。

しかし、図６のようなＳＲＡＭの回路では、ビット線ＤＴ１、ＤＢ１からＤＴｎ、ＤＢｎとワード線ＷＬＹ１からＷＬＹｎが平行して半導体チップ上に形成される。このため、例えば、ワード線ＷＬＹ１の電位の変化によりビット線ＤＴ１、ＤＢ１へクロストークが生じ、データ出力のためのビット線の電位の変化に悪影響を与える問題がある。

ＳＲＡＭ回路では、ワード線ＷＬＹ１からＷＬＹｎが接続されているＹデコーダ６０１とワード線ＷＬＸが接続されているＸデコーダ６０２の動作が同時に開始する。この場合、ワード線ＷＬＹ１に接続されている伝達トランジスタＴｒ４０、Ｔｒ４１は、読み出し時ワード線ＷＬＹ１の電位がロウレベルからハイレベルに立ち上がるとすぐに、選択メモリセルの記憶データに応じてビット線ＤＴ１、ＤＢ１の一方をディスチャージし、電位を引き下げる。

ここで例えば、上述したメモリセルＦ１が保持する「０」のデータを読み出す場合を考える。ワード線ＷＬＸの電位がハイレベルに立ち上がり、同時にワード線ＷＬＹ１の電位がハイレベルに立ち上がると、そのタイミングに合わせ直ぐにビット線ＤＴ１の電位がロウレベルへ立ち下がる。このとき前述したように、電位がハイレベルに立ち上がるワード線ＷＬＹ１からのクロストークにより、ビット線ＤＴ１の電位が立ち下がりにくくなる。また反対に、ビット線ＤＴ１のロウレベルへ立ち下がろうとする電位が、ワード線ＷＬＹ１へクロストークするため、ワード線ＷＬＹ１の電位がハイレベルへの立ち上がりにくくなる。

また、メモリセルＦ１に「０」データの書き込む場合、Ｙデコーダ６０１内のバッファがビット線ＤＴ１の電位をロウレベルに引き下げる。このとき、ビット線ＤＴ１の電位の立ち下がりによるクロストークにより、ワード線ＷＬＹ１の電位が立ち上がりにくくなる。このように、ビット線ＤＴ１、ＤＢ１からＤＴｎ、ＤＢｎと平行して配置されるワード線ＷＬＹ１からＷＬＹｎに、お互いの電位の変動によるクロストークが生じ、電位レベルの立ち上がり、立ち下がりが遅れてしまう問題が生じる。
特開平８−７５７４号公報特開２００６−２０９８７７号公報

上述したように、従来技術では、ビット線に平行して配置されるワード線ＷＬＹ１の電位レベルの立ち上がりや、ビット線の電位レベルの立ち下がりが遅れてしまう。よって、読み出し期間の限られた時間内で、ビット線ＤＴ、ＤＢの電位差を増幅するセンスアンプ回路が必要とする差電位が得られなくなり、ＳＲＡＭ回路がデータの誤読み出しを起こす問題があった。

本発明は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、ビット線と平行に形成されている第１のワード線に印加される電位によって導通状態となる第１の伝達トランジスタと、前記ビット線と直交して形成されている第２のワード線に印加される電位によって導通状態となる第２の伝達トランジスタと、前記第１及び第２の伝達トランジスタを共に導通状態とする場合に、前記第１のトランジスタを前記第２のトランジスタよりも早く導通状態とするよう前記第１のワード線と第２のワード線の電位を制御する制御信号を出力する制御回路とを有する半導記憶装置である。

本発明の半導体記憶装置によれば、ビット線と平行に形成されている第１のワード線に先に電位が印加され第１の伝達トランジスタが導通状態となり、その後前記ビット線と直交して形成されている第２のワード線に電位が印加され第２の伝達トランジスタが導通状態となる。これによって、第２の伝達トランジスタが導通状態となり、選択メモリセルの保持データによって、前記ビット線の電位の変化が始まっても、先に電位が印加された第１のワード線は既に電位の変化が終了しているため、クロストークによるビット線からの影響を受けない。このため、第１のワード線とビット線とのクロストークによるビット線の電位の変化に対する遅れが生じず、読み出し期間内で、ビット線の電位差を増幅するセンスアンプ回路が必要とする差電位が得られる。

本発明にかかる半導体記憶装置は、ＳＲＡＭ回路がデータの誤読み出しを起こす問題を防止することが可能である。

＜発明の実施の形態１＞

以下、図面を参照して本発明の実施の形態について説明する。本実施の形態では、半導体記憶装置の一例としてＳＲＡＭについて説明する。図１にＳＲＡＭ１の回路図を示す。図１に示すようにＳＲＡＭ１は、ビット線ＤＴ、ＤＢによって構成されるビット線対に複数のメモリセルが接続される。

本実施の形態では、一つのビット線対に対してメモリセルＥ１からＥｍが接続される。ＳＲＡＭ１は、ビット線対に直交して配置された第２のワード線（以後、ワード線ＷＬＸ１からＷＬＸｍとする）と、ワード線ＷＬＸ１からＷＬＸｍを駆動するＸデコーダ１０を有する。また、ビット線に平行して配置された第１のワード線（以後、ワード線ＷＬＹとする）と、ワード線ＷＬＹを駆動するＹデコーダ２０を有する。ワード線ＷＬＸ１からＷＬＸｍは、それぞれメモリセルＥ１からＥｍに対応して接続され、ワード線ＷＬＹはメモリセルＥ１からＥｍの全てに接続されている。

本実施の形態では、Ｘデコーダによりワード線ＷＬＸ１からＷＬＸｍの１つがロウレベルからハイレベルに、Ｙデコーダによりワード線ＷＬＹがロウレベルからハイレベルに駆動され、Ｅ１からＥｍの任意のメモリセルが選択され、データの書き込み、読み出しが行われる。

また、ＳＲＡＭ１は、ワード線ＷＬＹに接続されビット線ＤＴ、ＤＢを定電位にプリチャージするプリチャージ回路４０を有する。プリチャージ回路４０はＰＭＯＳトランジスタＴｒ４０１、Ｔｒ４０２、Ｔｒ４０３と、インバータ４０５と、ＮＡＮＤ回路４０４とを有する。ＮＡＮＤ回路４０４は、一方の入力端子が制御線ＰＣに接続され、他方の入力端子がワード線ＷＬＹに接続される。インバータ４０５は、入力端子がＮＡＮＤ回路４０４の出力端子と接続される。トランジスタＴｒ４０１、Ｔｒ４０２、Ｔｒ４０３のゲートはインバータ４０５の出力端子に接続される。トランジスタＴｒ４０１、Ｔｒ４０２のドレインがそれぞれビット線ＤＴ、ＤＢに、ソースは共に電源ノードＶＤＤに接続される。トランジスタＴｒ４０３のソース及びドレインは電源ノードＶＤＤに接続される。

よって、本実施の形態のプリチャージ回路４０は、ワード線ＷＬＹと制御線ＰＣのどちらかがロウレベルのときは、ビット線ＤＴ、ＤＢを定電位として電源電圧ＶＤＤにプリチャージする。このため、電源ノードが定電位ノードとなる。ここで、前記定電位はビット線ＤＴもしくはＤＢの論理値がハイレベルであるときの電圧値と同じであればよく、電源電圧ＶＤＤに限らない。

また、ＳＲＡＭ１は、制御回路３０を有する。制御回路３０は、前述したＸデコーダ１０がワード線ＷＬＸ１からＷＬＸｍのいずれか１つにロウレベルからハイレベルの電位を印加するタイミング、Ｙデコーダ２０がワード線ＷＬＹにロウレベルからハイレベルの電位を印加するタイミングを制御する制御信号１、制御信号２をＸデコーダ１０、Ｙデコーダ２０へ出力する。これら制御信号１、制御信号２によって、ワード線ＷＬＸ１からＷＬＸｍのいずれか１つの電位がロウレベルからハイレベルになるタイミングを、ワード線ＷＬＹの電位がロウレベルからハイレベルになるタイミングよりも所定の時間Ｔだけ遅延させる。この遅延時間Ｔの長さは、少なくともＷＬＹがロウレベル（例えば、接地電圧ＶＳＳと同じ電圧である）からハイレベル（例えば、電源電圧ＶＤＤと同じ電圧である）に立ち上がるのに要する期間が必要である。

例えば、この遅延時間Ｔは、制御信号２がＹデコーダへ２０入力されるタイミングと制御信号１がＸデコーダ１０へ入力されるタイミングの時間差によって作り出すことができる。その一例として制御回路３０が、制御信号１の出力を制御信号２の出力よりインバータ遅延や配線容量遅延を用いて遅延させるような方法がある。

また、ＳＲＡＭ１は、選択メモリセルが記憶するデータに応じてビット線ＤＴ、ＤＢに生じる電位差をセンスアンプ（不図示）で検出することで選択メモリセルに記憶されたデータを読み出す。

メモリセルＥ１からＥｍは同じ構成であるため、ここではメモリセルＥ１を例にメモリセルについて説明する。メモリセルＥ１は、駆動トランジスタＴｒ１０、Ｔｒ１１、負荷トランジスタＴｒ２０、Ｔｒ２１、第１の伝達トランジスタＴｒ５０、Ｔｒ５１、第２の伝達トランジスタＴｒ３０、Ｔｒ３１を有する。本実施の形態では、駆動トランジスタＴｒ１０、Ｔｒ１１、第１の伝達トランジスタＴｒ５０、Ｔｒ５１、第２の伝達トランジスタＴｒ３０、Ｔｒ３１をＮＭＯＳトランジスタで形成し、負荷トランジスタＴｒ２０、Ｔｒ２１をＰＭＯＳトランジスタで形成する。

駆動トランジスタＴｒ１０と負荷トランジスタＴｒ２０は、電源電圧を供給する電源ノードＶＤＤと接地電圧を供給する接地ノードＶＳＳとの間に直列に接続される。また、駆動トランジスタＴｒ１０のゲートと負荷トランジスタＴｒ２０のゲートは、共通に接続される。駆動トランジスタＴｒ１０のドレインと負荷トランジスタＴｒ２０のドレインとの接続点は、記憶ノードＡとなる。

駆動トランジスタＴｒ１１と負荷トランジスタＴｒ２１は、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続される。また、駆動トランジスタＴｒ１１のゲートと負荷トランジスタＴｒ２１のゲートは、共通に接続される。駆動トランジスタＴｒ１１のドレインと負荷トランジスタＴｒ２１のドレインとの接続点は、記憶ノードＢとなる。

また、記憶ノードＡは、駆動トランジスタＴｒ１１及び負荷トランジスタＴｒ２１のゲートに接続される。第２の記憶ノードＢは、駆動トランジスタＴｒ１０及び負荷トランジスタＴｒ２０のゲートに接続される。

第１の伝達トランジスタＴｒ５０は記憶ノードＡに接続される。第２の伝達トランジスタＴｒ３０は、第１の伝達トランジスタＴｒ５０とビット線ＤＴとの間に接続される。つまり、第１の伝達トランジスタＴｒ５０と第２の伝達トランジスタＴｒ３０とは記憶ノードＡとビット線ＤＴとの間に直列に接続される。第１の伝達トランジスタＴｒ５０と第２の伝達トランジスタＴｒ３０との接続点を以下では伝達ノードＣと称す。

第１の伝達トランジスタＴｒ５１は記憶ノードＢに接続される。第２の伝達トランジスタＴｒ３１は、第１の伝達トランジスタＴｒ５１とビット線ＤＢとの間に接続される。つまり、第１の伝達トランジスタＴｒ５１と第２の伝達トランジスタＴｒ３１とは記憶ノードＢとビット線ＤＢとの間に直列に接続される。第１の伝達トランジスタＴｒ５１と第２の伝達トランジスタＴｒ３１との接続点を以下では伝達ノードＤと称す。

第１の伝達トランジスタＴｒ５０、Ｔｒ５１のゲートはともにビット線ＤＴ、ＤＢに平行して配置されるワード線ＷＬＹに接続される。ワード線ＷＬＹは、前述したようにＹデコーダ２０により駆動されており、ハイレベル又はロウレベルの電位が印加され、第１の伝達トランジスタＴｒ５０、Ｔｒ５１の導通又は遮断状態を制御する。

第２の伝達トランジスタＴｒ３０、Ｔｒ３１のゲートはともにビット線ＤＴ、ＤＢに直交して配置されるワード線ＷＬＸ１に接続される。ワード線ＷＬＸ１は、前述したようにＸデコーダ１０により駆動されており、ハイレベル又はロウレベルの電位が印加され、第２の伝達トランジスタＴｒ３０、Ｔｒ３１の導通又は遮断状態を制御する。

よって、メモリセルＥ１は、ワード線ＷＬＹがハイレベルかつワード線ＷＬＸ１がハイレベルであるときに、第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１が導通状態となる。ワード線ＷＬＹ、ワード線ＷＬＸ１がハイレベルのときは、ビット線ＤＴ、ＤＢと記録ノードＡ、Ｂが接続され、ＳＲＡＭ１はメモリセルＥ１に対してデータの書き込み及び読み出しを行なうことができる。

次に、本実施の形態にかかるＳＲＡＭ１におけるデータの書き込み、読み出し動作について説明する。ここでは、メモリセルＥ１に「０」のデータを書き込み、さらにメモリセルＥ１の記憶する「０」のデータを読み出す場合について説明する。ここで、メモリセルＥ１が「０」のデータを記憶するとは、記憶ノードＡにロウレベル（例えば、接地電圧と同じ電圧である）、記憶ノードＢにハイレベル（例えば、電源電圧と同じ電圧値である）を保持する状態をいう。

図２にＳＲＡＭ１におけるメモリセルＥ１に対する書き込み及び読み出し動作のタイミングチャートを示す。メモリセルＥ１に対するデータの書き込みは、ワード線ＷＬＸ１とＷＬＹが共にハイレベルとなるタイミングｔ２からｔ３の期間に行なわれる。また、読み出し動作は、ワード線ＷＬＸ１とＷＬＹが共にハイレベルとなるタイミングｔ５からｔ６の期間に行なわれる。なお、ＳＲＡＭ１は、メモリセルへのアクセスが行なわれない期間にプリチャージ回路４０によりビット線ＤＴ、ＤＢをプリチャージする。つまり、書き込み期間のタイミングｔ２からｔ３、読み出し期間のタイミングｔ５からｔ６以外の期間はワード線ＷＬＹと制御線ＰＣのどちらかの電位がロウレベルであり、プリチャージ回路４０によりビット線対がプリチャージされる。本実施の形態におけるプリチャージ電圧は、電源電圧ＶＤＤと同じ電圧値とする。

タイミングｔ１において、ワード線ＷＬＹがロウレベルからハイレベルに立ち上がる。このとき、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１は導通した状態となる。一方、ワード線ＷＬＸ１がロウレベルのため第２の伝達トランジスタＴｒ３０、Ｔｒ３１は遮断したままの状態となる。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に遮断されており、メモリセルＥ１に対してデータの書き込みは行われない。また、制御線ＰＣもロウレベルのため、プリチャージ回路４０によりビット線ＤＴ、ＤＢはプリチャージされる。

次に、タイミングｔ１から期間Ｔ後のタイミングｔ２、即ちワード線ＷＬＹがロウレベルからハイレベルになるのに十分な時間後において、ワード線ＷＬＸ１がロウレベルからハイレベルに立ち上がる。このとき、メモリセルＥ１の第２の伝達トランジスタＴｒ３０、Ｔｒ３１は導通した状態となる。よって、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１は共に導通した状態となる。同時に制御線ＰＣもハイレベルに立ち上がり、プリチャージ回路４０の動作が停止する。また、データの書き込みのためビット線ＤＴにロウレベル、ビット線ＤＢにハイレベルの電位が印加される。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に接続され、ビット線ＤＴのロウレベル、ビット線ＤＢのハイレベルがメモリセルＥ１の記憶ノードＡ、Ｂに伝達される。このため、記憶ノードＡの電位が立ち下がり、記憶ノードＢの電位が立ち上がり、メモリセルＥ１にデータが書き込まれる。

次に、タイミングｔ３において、ワード線ＷＬＹ、ＷＬＸ１が共にハイレベルからロウレベルに立ち下がる。このとき、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１は共に遮断した状態となる。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に遮断される。同時に制御線ＰＣもロウレベルに立ち下がり、プリチャージ回路４０が動作を開始し、ビット線ＤＴ、ＤＢはプリチャージされる。以上が書き込み動作である。

次に読み出し動作を説明する。タイミングｔ４において、ワード線ＷＬＹがロウレベルからハイレベルに立ち上がる。このとき、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１は導通した状態となる。一方、ワード線ＷＬＸ１がロウレベルのため第２の伝達トランジスタＴｒ３０、Ｔｒ３１は遮断したままの状態となる。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に遮断されており、メモリセルＥ１に対するデータの読み出しは行われない。また、制御線ＰＣもロウレベルのため、プリチャージ回路４０によりビット線ＤＴ、ＤＢはプリチャージされる。

次に、タイミングｔ４から期間Ｔ後のタイミングｔ５において、即ちワード線ＷＬＹがロウレベルからハイレベルになるのに十分な時間後において、ワード線ＷＬＸ１がロウレベルからハイレベルに立ち上がる。このとき、メモリセルＥ１の第２の伝達トランジスタＴｒ３０、Ｔｒ３１は導通した状態となる。よって、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１は共に導通した状態となる。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に接続される。同時に制御線ＰＣもハイレベルに立ち上がり、プリチャージ回路４０の動作が停止する。ここで、記憶ノードＡがロウレベルのため、ビット線ＤＴがディスチャージされ電位が下がる。一方、記憶ノードＢとビット線ＤＢが共にハイレベルであるためビット線ＤＢの電位は変化しない。

次に、タイミングｔ６において、ワード線ＷＬＹ、ＷＬＸ１が共にハイレベルからロウレベルに立ち下がる。このとき、メモリセルＥ１の第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１は共に遮断した状態となる。よって、ビット線ＤＴ、ＤＢと記憶ノードＡ、Ｂが電気的に遮断される。同時に制御線ＰＣもロウレベルに立ち下がり、プリチャージ回路４０の動作が動作を開始し、ビット線ＤＴ、ＤＢはプリチャージされる。以上が読み出し動作である。

ここで、タイミングｔ１からｔ２の期間Ｔ（以下、Ｔｂとする）と、タイミングｔ４からｔ５の期間Ｔ（以下、Ｔａとする）は同じ長さでなくてもよい。期間Ｔａ、Ｔｂの長さは、ワード線ＷＬＹに接続されるメモリセルＥ１からＥｍの数、さらに詳しく述べると各メモリセルの第１のトランジスタＴｒ５０、Ｔｒ５１のゲート容量と、ワード線ＷＬＹの配線の寄生容量と配線抵抗と、Ｙデコーダ２０が有するドライバの電流供給能力等に依存する。このため、前述したが、期間Ｔａ、Ｔｂに必要な時間の長さは、少なくともＷＬＹがロウレベルからハイレベルに立ち上がるのに必要な時間の長さであればよい。

本実施の形態のＳＲＡＭ１では、１つの列にｍ個のメモリセルを有している。しかし、列方向にｎ個のビット線対ＤＴ１、ＤＢ１からＤＴｎ、ＤＢｎ及びワード線ＷＬＹ１からＷＬＹｎとそれに接続されるｍ個のメモリセルを有し、ｎ×ｍのマトリクス状にメモリセルを配置してもかまわない。この場合、各ビット線ＤＴ１、ＤＢ１からＤＴｎ、ＤＢｎに対応するプリチャージ回路４０はＹデコーダ２０に接続されるワード線ＷＬＹ１からＷＬＹｎにより駆動される。しかし、この構成に限らず、ＳＲＡＭ１が、Ｙデコーダ２０と同期をとる信号により、前記ｎ列における選択列のビット線対のみプリチャージをオフにし、それ以外の非選択列のビット線対のプリチャージをオンに保つような回路構成であってもよい。

以上の説明により、本実施の形態にかかるＳＲＡＭ１は、選択メモリセルの書き込み、読み出しのときにビット線ＤＴ、ＤＢに平行に配置されるワード線ＷＬＹの電位を、ビット線ＤＴ、ＤＢに直交して配置されるワード線ＷＬＸ１からＷＬＸｍのいずれか１つより先に、ロウレベルからハイレベルに立ち上げるよう制御する。つまり、ワード線ＷＬＸ１からＷＬＸｍのいずれか１つの電位がロウレベルからハイレベルに立ち上がり、ビット線ＤＴ、ＤＢのどちらか一方がディスチャージされ電位が下がり始めても、その時には既にワード線ＷＬＹはハイレベル、即ち電源電圧ＶＤＤ（もしくは限りなく電源電圧ＶＤＤに近い電位）になっている。この電源電圧ＶＤＤは、安定した電圧を生成する電圧源から電源ノードを経て供給される。よって、ビット線ＤＴ、ＤＢのどちらか一方の電位が下がっても、ワード線ＷＬＹは安定した電源電圧ＶＤＤに保たれる。このため、従来技術で問題となっていたビット線の立ち下がりにおいて、ビット線ＤＴ、ＤＢと平行に配置されるワード線ＷＬＹに対するクロストークの問題が生じない。よって、ワード線ＷＬＹの電位レベルの立ち上がりや、それに伴うビット線ＤＴもしくはＤＢの電位レベルの立ち下がりが遅れてしまう従来技術の問題も起きない。このことは、読み出し期間の限られた時間内で、ビット線ＤＴ、ＤＢの電位差を増幅するセンスアンプ回路が必要な差電位を得ることができ、ＳＲＡＭ１がデータの誤読み出しを起こす可能性を減らすことができる。

また、データの書き込み時では、Ｙデコーダ２０内のバッファがビット線ＤＴ、ＤＢの一方の電位をロウに引き下げる。このとき、従来技術では、ビット線ＤＴ、ＤＢの一方の電位の立ち下がりによるクロストークにより、ワード線ＷＬＹの電位が立ち上がりにくくなる問題があった。しかし、本実施の形態にかかるＳＲＡＭ１では、読み出しと同様、ビット線ＤＴ、ＤＢの一方の電位の立ち下がり時には、既にワード線ＷＬＹはハイレベル、即ち電源電圧ＶＤＤになっており、上記クロストークの問題が生じない。

またここで、図３（ａ）（ｂ）に本実施の形態のＳＲＡＭ１におけるワード線ＷＬＹとビット線ＤＴ、ＤＢの配置関係の模式図を示す。図３（ａ）は上面図（もしくは下面図）である。図３（ｂ）は断面図である。同図は、同一層においてワード線ＷＬＹがビット線ＤＴ、ＤＢとの間に配置されている場合である。ここで、ワード線ＷＬＹは図３（ａ）（ｂ）のようにビット線ＤＴ、ＤＢに対して同一層で等距離に配置される必要はなく、ワード線ＷＬＸ１からＷＬＸｍの延在する方向に対して、ビット線ＤＴとビット線ＤＢの間に配置されていればよい。ワード線ＷＬＹと、ビット線ＤＴまたはビット線ＤＢとの間にはＣ１０で示す寄生容量が存在する。この寄生容量Ｃ１０により、ビット線の立ち下がりとＷＬＹの立ち上がりにおいて従来技術ではクロストークの問題が生じていた。

ここで、上述したようにワード線ＷＬＸがハイレベルに立ち上がりビット線ＤＴ、ＤＢのどちらか一方の電位がロウレベルに変動する前に、既にワード線ＷＬＹはハイレベルつまり電源電圧ＶＤＤに達している。よって、ワード線ＷＬＹは安定した電源電圧ＶＤＤと同電位となっており、ノイズの影響を受けにくい。ワード線ＷＬＸがハイレベルに立ち上がると、ビット線ＤＴ、ＤＢのどちらか一方の電位がロウレベルとなることからビット線ＤＴ、ＤＢ間にクロストークが生じる。しかし、ビット線ＤＴ、ＤＢ間には、安定した電源電圧ＶＤＤと同電位となっているワード線ＷＬＹが存在するため、このワード線ＷＬＹがビット線ＤＴとビット線ＤＢ間のシールド（以下、ＶＤＤシールドとする）として作用する。よって、このＶＤＤシールドにより、ビット線ＤＴとビット線ＤＢ間のクロストークによるセンスアンプ回路に対する不必要な電位の変動を削減することができ、ＳＲＡＭ１のデータの誤読み出し可能性を低下させる。

また、図４（ａ）（ｂ）にワード線ＷＬＹがビット線ＤＴ、ＤＢとの間に配置されていない場合の模式図を示す。図３と同様に図４（ａ）は上面図（もしくは下面図）である。図４（ｂ）は断面図である。同図のように、ワード線ＷＬＹビット線ＤＴ、ＤＢとの間に配置されていない場合、ワード線ＷＬＹをＶＤＤシールドとして使用することはできないが、ワード線ＷＬＹはビット線電位が変化を開始するよりも時間Ｔだけ早いため、ビット線とワード線ＷＬＹのクロストークは無視することができる。

またここで、例えばメモリセルＥ１が選択メモリセルであり「０」のデータを保持している場合を考える。まず、ワード線ＷＬＸ１、ＷＬＹ共にロウレベルのとき、第１の伝達トランジスタＴｒ５０と第２の伝達トランジスタＴｒ３０間のノードである伝達ノードＣの電位は浮遊電位である。ここで期間Ｔだけワード線ＷＬＸ１より早くワード線ＷＬＹがロウレベルからハイレベルに立ち上がることから、メモリセルの第１の伝達トランジスタＴｒ５０、Ｔｒ５１が第２の伝達トランジスタＴｒ３０、Ｔｒ３１より先に導通する。よって、伝達ノードＣの電位は、ワード線ＷＬＸ１がハイレベルに立ち上がる前に接地電位ＶＳＳとなる。その後、ワード線ＷＬＸ１がハイレベルに立ち上がり、伝達トランジスタＴｒ３０がビット線ＤＴと電気的に接続される。よって、仮にワード線ＷＬＹより先にワード線ＷＬＸ１がハイレベルに立ち上がる場合と比較して、第１の伝達トランジスタＴｒ５０と第２の伝達トランジスタＴｒ３０間の寄生容量分だけビット線ＤＴの電位の引きを速くことができる。このことは、上述したビット線間のクロストークの影響を削減するＶＤＤシールドの効果以外にもワード線ＷＬＸ１より早くワード線ＷＬＹがハイレベルに立ち上がることによる有効性が存在することを意味する。

ここで、上述したクロストークの影響を削減するＶＤＤシールドの効果に関しては、必ずしも図１に示した回路構成でなくてもよい。即ち、ワード線ＷＬＹがゲートに接続される第１のトランジスタＴｒ５０、Ｔｒ５１がそれぞれ記憶ノードＡと伝達ノードＢ間に配置されるのではなく、第１のトランジスタＴｒ５０、Ｔｒ５１がビット線ＤＴ、ＤＢに接続されるよう配置してもよい。

ここで、仮にビット線ＤＴ、ＤＢに接続される複数のメモリセルの回路構成が、図６の従来技術のメモリセルのように各メモリセルの第１の伝達トランジスタＴｒ５０、Ｔｒ５１がビット線ＤＴ、ＤＢ側に接続され、第２の伝達トランジスタＴｒ３０、Ｔｒ３１が記憶ノードＡ、Ｂ側に接続されている場合を考える。

非選択状態のメモリセルの第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１間の電位である伝達ノードＣ、Ｄの電位は浮遊電位である。その電位のレベルはメモリセルの記憶データと、第１、第２の伝達トランジスタＴｒ５０、Ｔｒ５１、Ｔｒ３０、Ｔｒ３１のリーク電流より決まる。

伝達ノードＣ、Ｄが浮遊電位状態のままで、ワード線ＷＬＹがワード線ＷＬＸ１からＷＬＸmのいずれか１つより先にハイレベルに立ち上がると、ビット線ＤＴ、ＤＢに接続されている全てのメモリセルのトランジスタＴｒ３０、Ｔｒ３１が導通する。このことにより、第１の伝達トランジスタＴｒ５０、Ｔｒ５１と第２の伝達トランジスタＴｒ３０、Ｔｒ３１間の寄生容量分の電荷が、ハイインピーダンス状態でハイレベルを維持するビット線から引かれてしまい、ビット線ＤＴ、ＤＢの電位が不安定となる。よって、その後遅れてハイレベルに立ち上がったワード線ＷＬＸのいずれか１つにより、メモリセルの読み出し動作を開始してもセンスアンプ回路が必要とする電位差に目減りが生じる。

よって、上述したことから、図６のメモリセルのように、各メモリセルの第１の伝達トランジスタＴｒ５０、Ｔｒ５１がビット線ＤＴ、ＤＢ側に、第２の伝達トランジスタＴｒ３０、Ｔｒ３１が記憶ノードＡ、Ｂ側に配置されている回路構成ではなく、図１のように第２の伝達トランジスタＴｒ３０、Ｔｒ３１をビット線ＤＴ、ＤＢ側に、第１の伝達トランジスタＴｒ５０、Ｔｒ５１を記憶ノードＡ、Ｂ側に配置される回路構成の方がより好ましいことがわかる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

実施の形態にかかるＳＲＡＭの回路図である。実施の形態にかかるＳＲＡＭにおける書き込み及び読み出し動作のタイミングチャートである。実施の形態にかかるワード線とビット線の配置関係の模式図である。実施の形態にかかるワード線とビット線の配置関係の他の模式図である。一般的なＳＲＡＭの回路図である。従来技術のＳＲＡＭの回路図である。従来技術のＳＲＡＭの書き込み及び読み出し動作のタイミングチャートである。

符号の説明

１０Ｘデコーダ
２０Ｙデコーダ
３０制御回路
４０プリチャージ回路
Ｅ１からＥｍメモリセル
Ｔｒ１０、Ｔｒ１１、Ｔｒ３０、Ｔｒ３１、Ｔｒ５０、Ｔｒ５１ＮＭＯＳトランジスタ
Ｔｒ２０、Ｔｒ２１、Ｔｒ４０１、Ｔｒ４０２、Ｔｒ４０３ＰＭＯＳトランジスタ
ＷＬＸ１からＷＬＸｍワード線
ＷＬＹワード線
ＤＴ、ＤＢビット線

Claims

伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、
ビット線対と平行して配置されている第１のワード線に印加される電位によって導通状態となる第１の伝達トランジスタと、
前記ビット線対と直交して配置されている第２のワード線に印加される電位によって導通状態となる第２の伝達トランジスタと、
前記第１及び第２の伝達トランジスタを共に導通状態とする場合に、前記第１のトランジスタを前記第２のトランジスタよりも先に導通状態とするよう前記第１のワード線と第２のワード線の電位を制御する制御信号を出力する制御回路と
を有する半導体記憶装置。
前記第１の伝達トランジスタは前記負荷トランジスタと前記駆動トランジスタの接続点に接続され、
前記第２の伝達トランジスタは前記第１の伝達トランジスタとビット線との間に接続される請求項１に記載の半導体記憶装置。
前記第１のワード線は、前記第２のワード線の延在する方向に対して、前記ビット線対の間に配置される請求項１又は請求項２に記載の半導体記憶装置。
前記第１のワード線は、前記ビット線対と同一層に配置される請求項１又は請求項２に記載の半導体記憶装置。
前記第１の伝達トランジスタは、前記第２の伝達トランジスタよりも、少なくとも前記第１のワード線の電位レベルがハイレベルに立ち上がるのに必要な期間先に導通状態となる請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
前記半導体記憶装置は、前記第１、第２の伝達トランジスタを有する前記メモリセルが一つの前記ビット線対に対して複数接続される請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。