JP5653856B2 - 半導体装置 - Google Patents

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Description

本発明は、低消費電力モードを持つ複数個のメモリモジュールが形成された半導体装置に関し、例えば中央処理装置やアクセラレータと共に複数個のメモリモジュールが形成されたシステムオンチップのマイクロコンピュータに適用して有効な技術に関する。
半導体装置に設定した低消費電力モードを解除すると、電源の供給が停止されていた回路に電源の供給が開始され、また、動作が停止されていた回路の動作が再開されることにより、回路に突入電流を生じ、グランドレベルが不所望に上昇したりする。これは、エレクトロマイグレーションによる故障の発生原因になったり、論理閾値レベルの変動に起因する誤動作の原因になったりする。特に、半導体装置に搭載されるメモリモジュールの記憶容量が増大すると、多数のメモリモジュールの低消費電力状態が解除されると特に大きな突入電流が発生する。低消費電力モードを解除したときの突入電流の発生を緩和するための技術として例えば以下の特許文献がある。
特許文献１には、パワーオン制御信号を伝播する信号線（ボンディングワイヤ）で複数の半導体チップをディジーチェーン接続して、複数の半導体チップのパワーオン動作タイミングをずらすことにより、パワーオン時の電流集中を回避することについて記載される。
特許文献２には、それぞれ電源制御されると共にそれぞれ命令を実行する複数の回路ブロックを有する半導体集積回路装置において、一の回路ブロックの電源活性化タイミングを別の回路ブロックによる命令実行中とすることによって多数の回路ブロックの電源活性化タイミングが重複することによる電流集中を回避することが記載される。
低消費電力モードに関連して、特許文献３には、ＳＲＡＭのメモリアレイに記憶された記憶情報を保持しながらその他の周辺回路への電源供給を遮断するレジュームスタンバイモードにおいて、メモリアレイのグランドレベルを０．３Ｖ程度浮かせてリーク電流を低減する技術が記載される。
特開２００７−１６４８２２号公報 特開２００８−９１０３０号公報 特開２００７−１７３３８５号公報
本発明者は低消費電力モードを持つ複数個のメモリモジュールが形成された半導体装置において低消費電力モードを解除したときの突入電流の低減について検討した。これによれば、システムオンチップのマイクロコンピュータのような半導体装置はプロセッサコアや多数のアクセラレータなどと共に、それらに個別に割り当てられるような多数のメモリモジュールがオンチップされる。オンチップされた多数のメモリモジュールはチップ全体に分散され、記憶容量も大小ばらばらである。そのように記憶容量もばらばらで多数個のメモリモジュールに対して、低消費電力モードの解除タイミングをずらすのに、特許文献１の如く、ディジーチェーン接続による単なる直列的な解除タイミングを生成する場合には解除のための制御信号の引き回しが長くなり過ぎて、チップ占有面積を無駄に占有し、動作完結にも無駄な時間を要することになる。特許文献２の電源活性化タイミングをずらす考え方も基本的には特許文献１と同様の思想に基づいている。
本発明者は記憶容量もばらばらで多数個のメモリモジュールに対する低消費電力モードの設定と解除を制御する制御信号の伝達をメモリモジュールのブロック単位で行うことによって、配線の引き回しを少なくし、モード遷移時間の短縮を図ること、その制御信号の配置を半導体装置の配置配線設計の一環として行いやすくすることについて検討したが、この点に関しては何れの特許文献でも考慮されていない。特にメモリモジュールにＳＲＡＭを含み、低消費電力モードとして、ＳＲＡＭの記憶情報を保持して低消費電力状態とするレジュームスタンバイモードを持つ場合に、特許文献３に記載の技術が適用されているとすると、レジュームスタンバイモードが解除されたときはメモリアレイにも全体として大きな突入電流が流れることになる。レジュームスタンバイモードを持つ複数個のＳＲＡＭメモリモジュールが形成されたマイクロコンピュータに代表されるようなシステムオンチップの半導体装置においては低消費電力モードを解除したときの突入電流を低減することは必須であるが、そればかりでなく、高集積化の観点より、そのための構成の小型化、動作の高速性、更には設計容易化の観点の必要性が本発明者によって見出された。
本発明の目的は、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和することができる半導体装置を提供することにある。
本発明の別の目的は、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和するための構成の小型化、解除動作の高速性、その構成の設計容易化に資することができる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
即ち、制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュールの全部または一部がメモリブロックに属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路に前記制御信号を出力させるように、制御信号の伝播経路を構成する。このとき、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。
上記より、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。前記制御信号を後段のモジュール外経路に伝達する前記一部のメモリモジュールはそのメモリブロック内の他のメモリモジュールよりも大きな記憶容量を持つものであり、換言すれば、前記一部のメモリモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。前記一部のメモリモジュールとしてどのメモリモジュールを選択すべきはその記憶容量もしくはその相関データを指標として決めることが可能になる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和することができる。また、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和するための構成の小型化、解除動作の高速性、その構成の設計容易化に資することができる。
図１はメモリモジュールに対するレジュームスタンバイ信号の伝播経路を主に示した半導体装置のブロック図である。 図２はレジュームスタンバイ信号のモジュール内経路ＩＮＲｉｊにおいて、その伝播時間を決める遅延要素として、モジュール内経路を構成する配線の配線抵抗、前記配線に寄生する寄生容量、及び前記配線に介在された駆動回路の動作遅延を用いる場合の説明図である。 図３はモジュール内経路ＩＮＲｉｊの伝播時間を決める遅延要素として、設定されたレジュームスタンバイモードがレジュームスタンバイ信号のネゲート変化によって解除されるまでの動作時間を検出する検出回路ＣＭＰによる当該検出動作時間を用いる場合の説明図である。 図４は図３の回路構成によるレジュームスタンバイの設定と解除の動作タイミングを例示するタイミングチャートである。 図５はメモブロックロック間において突入電流ピークが重なる事態を阻止することができることを示す動作タイミングチャートである。 図６にはワード線に交差する方向にモジュール内経路ＩＮＲｉｊを延在させたメモリモジュールの具体例を示す回路図である。 図７はビット線に交差する方向にモジュール内経路ＩＮＲｉｊを延在させたメモリモジュールの具体例を示す回路図である。 図８はカラム回路の配列方向にモジュール内経路ＩＮＲｉｊを延在させたメモリモジュールの具体例を示す回路図である。 図９はカラム部の具体例を示す回路図である。 図１０はインバータによる反転動作遅延を多用して制御部にモジュール内経路ＩＮＲｉｊを形成した具体例を示す回路図である。 図１１は図１０に示されたモジュール内経路ＩＮＲｉｊの構成を採用した場合におけるモジュール外経路を例示するブロック図である。 図１２はカラム部でカラムスイッチ回路の配列に沿って多数のインバータを配置してモジュール内経路ＩＮＲｉｊを構成した例を示す回路図である。 図１３はモジュール内経路ＩＮＲｉｊを成す配線パターンの配置について例示した平面レイアウト図である。 図１４はレジュームスタンバイ信号を伝播するメモリブロックの直列系列を２系統にしたメモリグループの例を示すブロック図である。 図１５は半導体装置の一例であるマイクロコンピュータの具体例を示すブロック図である。 図１６は図１５のマイクロコンピュータの動作タイミングを例示するタイミングチャートである。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜グループ内で記憶容量の大きなメモリモジュールがモード制御信号の伝播路＞
本発明の代表的な実施の形態に係る半導体装置（１）は、制御信号（ＲＳ＿０〜ＲＳ＿ｍ）により低消費電力モードの設定と解除が制御される複数個のメモリモジュール（ＭＤＬｉｊ）を半導体基板に備える。前記複数個のメモリモジュールの全部又は一部はメモリブロック（ＢＬＫ０〜ＢＬＫｍ）に属し、同じメモリブロックに属する複数個のメモリモジュールには前記制御信号が並列的に前段のモジュール外経路（ＥＸＲ＿０、…）から入力されてモジュール内経路（ＩＮＲｉｊ）を伝播し、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路（ＥＸＲ＿１、…）に前記制御信号を出力する。前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールである。
上記より、複数のメモリモジュールを含むメモリブロックに制御信号を並列に供給し、その一部のメモリモジュールに伝播する制御信号を後段に伝達するから、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。メモリモジュールが低消費電力状態を抜け出して動作可能な状態に遷移するとき当該メモリモジュールに流れる電流はその記憶容量が大きいほど大きくなるという相関がある。記憶容量が大きいほどメモリモジュール全体の回路規模が大きくなるからである。したがって、前記制御信号を後段のモジュール外経路に伝達する前記一部のメモリモジュールはそのメモリブロック内の他のメモリモジュールよりも大きな記憶容量を持つものであり、換言すれば、前記一部のメモリモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。前記一部のメモリモジュールとしてどのメモリモジュールを選択すべきかはその記憶容量若しくはその相関データを指標として決めることが可能になり、前記制御信号の伝達経路を決めるための配置配線やメモリブロックに含めるメモリモジュールの選定という点で、その構成の設計容易化に資することができる。
〔２〕＜記憶容量に相関する前記遅延伝播の時間＞
項１の半導体装置において、前記メモリモジュールは、その記憶容量が大きい程、前記モジュール内経路の伝播時間が長く設定されている。
これにより、モジュール内経路の伝播時間に、低消費電力モードを解除したときメモリモジュールに流れる電流量とその記憶容量との相関を明確に反映することができる。
〔３〕＜配線抵抗、寄生容量、ゲート遅延＞
項２の半導体装置において、前記モジュール内経路の伝播時間を決める遅延要素として、前記モジュール内経路を構成する配線の配線抵抗、前記配線に寄生する寄生容量、及び前記配線に介在された駆動回路の動作遅延を含む。
これにより、配線の遅延成分及び駆動回路の駆動特性によってモジュール内経路の伝播時間を見積ることができる。
〔４〕＜低消費電力モードの解除検出回路の検出動作時間＞
項２の半導体装置において、前記モジュール内経路の伝播時間を決める遅延要素として、設定された低消費電力モードが制御信号の変化によって解除されるまでの動作時間を検出する検出回路（ＣＭP，ＮＯＲ）による当該検出動作時間を含む。
これにより、検出回路の動作によってモジュール内経路の伝播時間を論理的に制御することができる。
〔５〕＜制御信号を次段に出力するのは記憶容量の最も大きなメモリモジュール＞
項２の半導体装置において、前記一部のメモリモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなメモリモジュールである。
これにより、後段のメモリブロックにおけるメモリモジュールの低消費電力状態の解除が指示されたとき、前段のメモリブロックにおけるメモリモジュールのほとんどは既に低消費電力状態が解除されているという状態を達成することができ、メモブロックロック間において突入電流ピークが重なる事態を確実に阻止することができる。
〔６〕＜制御信号の遅延伝播経路＞
項２の半導体装置において、前記ジュール内経路は、メモリアレイにおけるワード線の並列配置本数に比べてビット線の並列配置ビット数が多いときはビット線に交差する方向に延在され、逆の場合にはワード線に交差する方向に延在される。
したがって、配線の遅延成分を効果的に活用して前記モジュール内経路を構成することができる。
〔７〕＜ワード線非選択ＭＯＳトランジスタのゲート制御信号＞
項３の半導体装置において、前記メモリモジュールは、選択端子にワード線が接続されたメモリセルのアレイ、アドレス信号に基づいてワード線選択信号を生成するアドレスデコーダ、前記アドレスデコーダで生成されたデコード信号に基づいてワード線を選択的に選択レベルに駆動するワードドライバ、及びオン状態にされることによってワード線の電位を非選択レベルにする複数の第１ＭＯＳトランジスタ（３０４）を有する。このとき、前記制御信号は、第１状態によって前記アドレスデコーダ及び前記ワードドライに対する電源電圧の供給を遮断し且つ前記複数の第１ＭＯＳトランジスタをオン動作させることによって低消費電力モードを設定し、その第２状態によって前記低消費電力モードを解除する。前記モジュール内経路は、前記複数の第１ＭＯＳトランジスタのゲート電極に順次接続して前記ワード線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。
これにより、第１ＭＯＳトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。
〔８〕＜スタティックメモリセルの記憶保持電流を流すＭＯＳトランジスタのゲート制御信号＞
項３の半導体装置において、前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記メモリセルにデータ保持用の電流を流す複数の第２ＭＯＳトランジスタ（２０１）、及び前記第２ＭＯＳトランジスタに並列配置されダイオード接続された第３ＭＯＳトランジスタ（２０２）を有する。このとき、前記制御信号は、第１状態によって前記複数の第２ＭＯＳトランジスタをオフ動作させることによって低消費電力モードを設定し、その第２状態によって前記低消費電力モードを解除する。前記モジュール内経路は、前記複数の第２ＭＯＳトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。
これにより、第２ＭＯＳトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。
〔９〕＜センスアンプパワースイッチをオフに維持するＭＯＳトランジスタのゲート制御＞
項３の半導体装置において、前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記相補ビット線の電位差を検出して増幅するセンスアンプ、活性化制御信号をゲート電極に受けて前記センスアンプに動作電流を流すための第４ＭＯＳトランジスタ（４１４）、及び選択的にオン状態にされることによって前記活性化制御信号の信号経路（ＳＡＥＮ）を選択的に非活性化レベルに強制する第５ＭＯＳトランジスタ（４１５）を有する。このとき、前記制御信号は、第１状態によって複数の前記第５ＭＯＳトランジスタをオン動作させることによって低消費電力モードを設定し、その第２状態によって前記低消費電力モードを解除する。前記モジュール内配線は、前記複数の第５ＭＯＳトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。
これによれば、第５ＭＯＳトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。
〔１０〕＜スタンバイモード、電源遮断モード＞
項１の半導体装置において、前記低消費電力モードは、メモリセルの記憶情報を維持しながら一部の内部回路への電源電圧の供給を遮断するスタンバイモード、又はメモリセルの記憶情報を維持することなく内部回路への電源電圧の供給を遮断する電源遮断モードである。
したがって、スタンバイモード又は電源遮断モードの何れの低消費電力モードに対しても突入電流の発生を緩和することができる。
〔１１〕＜ＣＰＵとそのメモリ空間に配置されたメモリモジュール＞
項１の半導体装置は命令を実行する中央処理装置を更に有する。前記メモリモジュールは前記中央処理装置（２）のメモリ空間に配置され、前記中央処理装置が前記制御信号を前記メモリモジュールに出力する。
これによれば、中央処理装置が用いるメモリモジュールの低消費電力モードを中央処理装置の命令実行状態に応じて解除するときに突入電流の発生を緩和することができる。
〔１２〕＜アクセラレータとそのメモリ空間に配置されたメモリモジュール＞
項１の半導体装置は命令を実行する中央処理装置及び前記中央処理装置による指示に基づいてデータ処理を行うアクセラレータ（３，４）を更に有する。前記メモリモジュールは前記アクセラレータのローカルメモリ空間に配置される。前記中央処理装置からの指示に基づいて前記アクセラレータが前記制御信号を前記ローカルメモリ空間のメモリモジュールに出力する。
これによれば、アクセラレータが用いるメモリモジュールの低消費電力モードをアクセラレータによるデータ処理状態に応じて解除するときに突入電流の発生を緩和することができる。
〔１３〕＜項1に対応して第1乃至第3のメモリモジュールのメモリセル数を規定＞
本発明の更に別の実施の形態に係る半導体装置（１）は、メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含む第１、第２、第３のメモリモジュールを備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記各メモリモジュールの消費電力が低いスタンバイモードを有する。この半導体装置は、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第１と第２のメモリモジュールに並行に伝達されるように接続された第１の制御信号線と、前記第１のメモリモジュールを介して前記第３のメモリモジュールに前記制御信号が伝達される第２の制御信号線とを含む。前記第１のメモリモジュールは、前記第２のメモリモジュールよりメモリセル数が多いメモリモジュールである。
これによれば、２つのメモリモジュールのうちメモリセル数の多いメモリモジュールに次段の第３のメモリモジュールを接続するから、項１と同様に、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。そして、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。
〔１４〕＜第４のメモリモジュール＞
項１３の半導体装置において、前記第２の制御信号線に接続され、前記第１のメモリモジュールを介して前記制御信号が伝達される第４のメモリモジュールを含む。
これにより、第４のメモリモジュールの消費電力状態の解除タイミングは、第１及び第２のメモリモジュールに対する第３のメモリモジュールの消費電力状態の解除タイミングとの関係と同様とされる。
〔１５〕＜メモリモジュール内の周辺回路の電源制御トランジスタ＞
項１４の半導体装置において、前記第１の制御信号線と前記第２の制御信号線の間に、前記第１のメモリモジュールの周辺回路の電源を制御するトランジスタに接続された配線が接続される。
これにより、第１の制御信号線から第２の制御信号線への信号伝播を前記電源を制御するトランジスタの寄生成分によって遅延させることができる。
〔１６〕＜メモリモジュール内のメモリセルの電源制御トランジスタ＞
項１４の半導体装置において、前記第１の制御信号線と前記第２の制御信号線の間に、前記第１のメモリモジュールのメモリセルの電源を制御するトランジスタに接続された第１の配線が接続される。
これにより、第１の制御信号線から第２の制御信号線への信号伝播を前記メモリセルの電源を制御するトランジスタの寄生成分によって遅延させることができる。
〔１７〕＜メモリアレイに沿った第１配線＞
項１６の半導体装置において、前記第１の配線は、前記第１のメモリモジュールのメモリセルアレイに沿って設けられる。
これにより、メモリアレイの回路規模であるメモリセルの数に応じた遅延を第１の配線に得ることが容易になる。
〔１８〕＜項1に対応して第1乃至第3のメモリモジュールのメモリセル数を規定＞
本発明の更に別の実施の形態に係る半導体装置（１）は、メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含むメモリモジュールを複数備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記メモリモジュールの消費電力が低いスタンバイモードを有する。この半導体装置は、前記複数のメモリモジュールは、第１のメモリモジュール、第２のメモリモジュールおよび第３のメモリモジュールを含み、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第１と第２のメモリモジュールにそれぞれに伝達されるように接続された第１の制御信号線と、前記第１の制御信号線および前記第１のメモリモジュールを介して前記第３のメモリモジュールに前記制御信号が伝達される第２の制御信号線と、前記第１のメモリモジュールのメモリセルアレイに沿って延び、前記第１のメモリモジュールの第１トランジスタに接続され、前記第１と第２の制御配線の間に接続された第１の配線部と、前記第２のメモリモジュールのメモリセルアレイに沿って延び、前記第２のメモリモジュールの第２トランジスタに接続された第２の配線部とを有する。前記第１の配線部に沿って配列された前記第１のメモリモジュールのメモリセルアレイのメモリセル数が前記第２の配線部に沿って配列された前記第２のメモリモジュールのメモリセルアレイのメモリセル数より多い。
これによれば、２つのメモリモジュールのうち配線部に沿ったメモリセル数の多いメモリモジュールに次段の第３のメモリモジュールを接続するから、項１と同様に、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。そして、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。
〔１９〕＜メモリモジュール内の周辺回路の電源制御トランジスタ＞
項１８の半導体装置において、前記第１トランジスタは、前記周辺回路の電源を制御するトランジスタを含む。
これにより、第１の制御信号線から第２の制御信号線への信号伝播を前記電源を制御するトランジスタの寄生成分によって遅延させることができる。
〔２０〕＜メモリモジュール内のメモリセルの電源制御トランジスタ＞
項１９の半導体装置において、前記第２トランジスタは、前記メモリモジュールのメモリセルの電源を制御するトランジスタを含む。
これにより、第１の制御信号線から第２の制御信号線への信号伝播を前記メモリセルの電源を制御するトランジスタの寄生成分によって遅延させることができる。
２．実施の形態の詳細
実施の形態について更に詳述する。
≪実施の形態１≫
図１には実施の形態１に係る半導体装置が例示される。同図に示される半導体装置は、例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。ここでは、半導体装置１に搭載された一つのメモリグループＧＲＰｉを構成する複数個のＳＲＡＭモジュールＭＤＬ００〜ＭＤＬ０ｐ、ＭＤＬ１０〜ＭＤＬ１ｑ、ＭＤＬｍ０〜ＭＤＬｍｒが例示される。ＳＲＡＭモジュールＭＤＬ００〜ＭＤＬ０ｐ、ＭＤＬ１０〜ＭＤＬ１ｑ、ＭＤＬｍ０〜ＭＤＬｍｒの図示されたサイズの相違はその記憶容量の大小の相違を模式的に例示する意図によるものである。
ここで、記憶容量の大小はメモリセルの数に比例し、例えばメモリセルの行数と列数の積の大小で決まる。1行あたりのメモリセルの数が等しいメモリの間では行数が多いほど記憶容量は大きく、1行列あたりのメモリセルの数が等しいメモリの間では列数が多いほど記憶容量は大きい。メモリセルアレイ若しくはメモリマットの1個あたりの記憶容量が同じであれば、メモリセルアレイ若しくはメモリマットの数が多いほど記憶容量は大きくなる。
ＳＲＡＭモジュールＭＤＬ００〜ＭＤＬ０ｐ、ＭＤＬ１０〜ＭＤＬ１ｑ、ＭＤＬｍ０〜ＭＤＬｍｒは、特に制限されないが、図示を省略するＣＰＵやアクセラレータなどのワーク領域及びプログラム領域、周辺回路のワーク領域及び制御レジスタ、並びに周辺回路の制御レジスタなどに割り当てられるメモリ領域とされ、それらのアクセス経路を構成するバスやアクセス主体などについては図示を省略してある。以下の説明でそれらＭＤＬ００〜ＭＤＬ０ｐ、ＭＤＬ１０〜ＭＤＬ１ｑ、ＭＤＬｍ０〜ＭＤＬｍｒで示されるＳＲＡＭモジュールのそれぞれ又は全てを単にＳＲＡＭモジュールＭＤＬｉｊとも総称的に記す。
それぞれのＳＲＡＭモジュールＭＤＬｉｊはスタティック型のメモリセルがマトリクス配置されたメモリセルアレイとメモリセルに対するデータリード及びデータライトなどを行うための周辺回路とを備え、低消費電力モードの一つとして、レジュームスタンバイモードを有する。レジュームスタンバイモードは、特に制限されないが、メモリセルの記憶情報は保持しながら周辺回路の電源電圧を遮断する、低消費電力モードである。
また、別の言い方をすれば、以下のようになる。
メモリセルに対する読出しもしくは書き込みがされる動作を通常動作モードとする。
読み出しや書き込み動作がなされなく、メモリセルのデータを保持する状態では、周辺回路において、読み出しや書き込みのための動作がないことから、消費電力が抑えられる。この場合、通常動作モードよりメモリモジュールの消費電力が低くなる。
この状態をレジュームスタンバイモード、スタンバイモードもしくは低消費電力モードとする。
さらに、メモリセルのデータを保持しながらメモリセルに与えられる電圧を下げるもの（電源側の電圧を下げるもしくは接地側の電圧を上げるもの）も、上述のレジュームスタンバイモード、スタンバイモードもしくは低消費電力モードで行なわれることがある。
それぞれのＳＲＡＭモジュールＭＤＬｉｊは、レジュームスタンバイモードの設定と解除を制御する制御信号としてのレジュームスタンバイ信号の入力ノードＲＳＩと、入力ノードＲＳＩから入力したレジュームスタンバイ信号を内部に伝播させて外部に出力する出力ノードＲＳＯを有する。入力ノードＲＳＩ及び出力ノードＲＳＯは半導体チップ上の配線における特定ノードやビアなどの節点などの導電部分であり、他と区別できるような特定の電極パッドやバンプが形成されている訳ではない。
メモリグループＧＲＰｉに含まれるＳＲＡＭモジュールＭＤＬ００〜ＭＤＬ０ｐはメモリブロックＢＬＫ０に属し、夫々の入力ノードＲＳＩにはモジュール外経路ＥＸＲ＿０を介してレジュームスタンバイ信号ＲＳ＿０が並列的に供給される。
モジュール外経路とは、メモリモジュールに接続する経路であり、メモリモジュール間の接続にも用いられる配線である。例えば、図１では、SRAMモジュールMDL01のRS0とMDL10,MDL11のRS1に接続される配線がモジュール外経路になる。通常メタル配線が用いられる。
なお、実際の半導体装置（半導体チップ）では、モジュール外経路も後述するモジュール内経路もメタル配線で設けられている。
このため、メモリモジュールの境界が明確でないことが多く、モジュール外経路とモジュール内経路とは連続的に接続されている。
よって、メモリモジュール近傍（例えばメモリセルアレイから一定の距離まで）をモジュール内経路、それ以外（例えばメモリセルアレイから一定の距離以上）をメモリ外経路と見ることもできる。
メモリブロックＢＬＫ０はこれに属するＳＲＡＭモジュールＭＤＬ００〜ＭＤＬ０ｐの入力ノードＲＳＩがモジュール外経路ＥＸＲ＿０に共通接続されているという物理的な意味において一つの階層を形成し、例えばモジュール外経路ＥＸＲ＿０を共有するという点でチップ上のレイアウトが塊になっていること、或いは、レジュームスタンバイの設定と解除を同期的に行ったほうが望ましい、などの観点を加味して同一階層に含めるＳＲＡＭモジュールが選択されることもある。メモリグループＧＲＰｉに含まれるＳＲＡＭモジュールＭＤＬ１０〜ＭＤＬ１ｑはメモリブロックＢＬＫ１に属し、夫々の入力ノードＲＳＩにはモジュール外経路ＥＸＲ＿１を介してレジュームスタンバイ信号ＲＳ＿１が並列的に供給される。メモリグループＧＲＰｉに含まれるＳＲＡＭモジュールＭＤＬｍ０〜ＭＤＬｍｒはメモリブロックＢＬＫｍに属し、夫々の入力ノードＲＳＩにはモジュール外経路ＥＸＲ＿ｍを介してレジュームスタンバイ信号ＲＳ＿ｍが並列的に供給される。メモリブロックＢＬＫ１、ＢＬＫｍの階層の意義はメモリブロックＢＬＫ０と同様である。
レジュームスタンバイ信号ＲＳ＿０を伝達するモジュール外経路ＥＸＲ＿０はメモリグループＧＲＰｉの全てのＳＲＡＭモジュールＭＤＬｉｊに対してレジュームスタンバイモードの設定と解除を制御する回路に接続する。レジュームスタンバイ信号ＲＳ＿１を伝達するモジュール外経路ＥＸＲ＿１の基端は前段のメモリブロックＢＬＫ０に含まれる一つのＳＲＡＭモジュールＭＤＬ０１の出力端子ＲＳ０に結合され、このＳＲＡＭモジュールＭＤＬ０１はメモリブロックＢＬＫ０の中で最も大きな記憶容量を持つ。レジュームスタンバイ信号ＲＳ＿２を伝達するモジュール外経路ＥＸＲ＿２の基端は前段のメモリブロックＢＬＫ１に含まれる一つのＳＲＡＭモジュールＭＤＬ１０の出力端子ＲＳ０に結合され、ＳＲＡＭモジュールＭＤＬ１０はメモリブロックＢＬＫ１の中で最も大きな記憶容量を持つ。レジュームスタンバイ信号ＲＳ＿ｍを伝達するモジュール外経路ＥＸＲ＿ｍの基端は図示を省略する前段のメモリブロックの中で最も大きな記憶容量を持つ一つのＳＲＡＭモジュールの出力端子ＲＳ０に結合される。
ここで、ＳＲＡＭモジュールＭＤＬｉｊの入力ノードＲＳＩにレジュームスタンバイ信号が入力されてから出力ノードＲＳＯに出力されるまでの伝播時間は当該ＳＲＡＭモジュールＭＤＬｉｊの記憶容量に相関し、伝播遅延時間は記憶容量が大きいほど長くなる。要するに、その伝播時間は、レジュームスタンバイ信号によってレジュームスタンバイ状態の解除が指示されてから動作可能な状態になるまでの時間若しくはその時間に相関を持つ時間（例えば動作可能な状態になる手前の時間であって突入電流がピークを迎えた後の時間）とされ、記憶容量が大きければメモリアレイ並びに周辺回路の規模も大きくなるのでそれらが動作可能な状態まで内部の電源ノードや信号ノードが安定化するまでに多くの時間を必要とするからである。
ここで、前述の如く、メモリモジュールの記憶容量が大きければそれに従ってメモリセルアレイにおけるメモリセルの行数や列数が大きくなる。例えばレジュームスタンバイ信号の伝播方向がメモリセルの行方向に沿う場合を想定すると、同じ記憶容量であっても行方向のメモリセルの数が少ないほど（即ち列方向のメモリセルの数が多いほど）配線経路長は短くなるから、短いほどMOSトランジスタのゲート容量による寄生容量遅延成分やインバータなどの論理ゲートによる動作遅延を多く得られるようにして、遅延時間を獲得することが必要になる。また、レジュームスタンバイ信号の伝播方向がメモリセルの列方向に沿う場合を想定すると、同じ記憶容量であっても列方向のメモリセルの数が少ないほど（即ち行方向のメモリセルの数が多いほど）配線経路長は短くなるから、短いほどMOSトランジスタのゲート容量による寄生容量遅延成分やインバータなどの論理ゲートによる動作遅延を多く得られるようにして、遅延時間を獲得することが必要になる。
入力ノードＲＳＩから出力ノードＲＳＯに至るレジュームスタンバイ信号のモジュール内経路ＩＮＲｉｊにおいて、その伝播時間を決める遅延要素として、図２の例に示されるように、モジュール内経路ＩＮＲｉｊを構成する配線ＬＰの配線抵抗、前記配線ＬＰに寄生する寄生容量、及び前記配線ＬＰに介在された駆動回路ＤＲＶの動作遅延を用いる。配線ＬＰの遅延成分及び駆動回路ＤＲＶの駆動特性によってモジュール内経路ＩＮＲｉｊの伝播時間を見積ることができる。なお、入力ノードＲＳＩから出力ノードＲＳＯに至るレジュームスタンバイ信号のモジュール内経路の寄生容量などに関する更に具体的な構成については別の実施の形態で詳述する。
なお、モジュール内経路とは、メモリモジュールごとに設けられるもので、後述する図６に示すように、例えば、メモリモジュール内のメモリセルアレイ部やワード線ドライバ部やカラム部に沿って設けられるものである。
図３に示された別の例では、モジュール内経路ＩＮＲｉｊの伝播時間を決める遅延要素として、設定されたレジュームスタンバイモードがレジュームスタンバイ信号のネゲート変化によって解除されるまでの動作時間を検出する検出回路ＣＭＰによる当該検出動作時間を用いる。例えば、レジュームスタンバイモードが設定されたときメモリアレイの基準ノードＡＲＶＳＳの電圧をグランド電圧ＶＳＳから数百ミリボルト程度高いレベルに浮かせてメモリセルの記憶ノードに流れる電流を抑えることによってメモリアレイのリーク電流を小さくする構成がＳＲＡＭモジュールに採用されている場合を想定するとき、検出回路ＣＭＰは基準ノードＡＲＶＳＳの電圧が参照電位Ｖｒｅｆよりも低いか否かを判別し、入力ノードＲＳＩに供給されるレジュームスタンバイ信号がローレベルにネゲートされてレジュームスタンバイモードが解除されたとき、基準ノードＡＲＶＳＳの電圧が参照電位Ｖｒｅｆよりも低くなった状態をノアゲートＮＯＲで検出し、これによって出力ノードＲＳＯから出力されるレジュームスタンバイ信号をローレベルにネゲートするように構成される。
図４には図３の回路構成によるレジュームスタンバイの設定と解除の動作タイミングが例示される。時刻ｔ０に入力ノードＲＳＩがハイレベルに変化されることによってＳＲＡＭモジュールＭＤＬｉｊにレジュームスタンバイ状態が設定される。時刻ｔ１に入力ノードＲＳＩがローレベルに変化されることによってＳＲＡＭモジュールＭＤＬｉｊにレジュームスタンバイ状態の解除が指示され、これによってメモリアレイの基準ノードＡＲＶＳＳにグランド電圧が供給されることによって参照電圧Ｖｒｅｆよりも低くなることにより、出力ノードＲＳＯがローレベルにネゲートされ、後段にレジュームスタンバイ解除の指示が伝播される。図４の時間Ｔｄは、入力ノードＲＳＩからＳＲＡＭモジュールＭＤＬｉｊに与えられたレジュームスタンバイ解除の指示が出力ノードＲＳＯから後段に出力されるまでの伝播遅延時間である。
図３及び図４により、検出回路ＣＭＰの動作によってモジュール内経路ＩＮＲｉｊの伝播時間を論理的に制御することができる。
上述のように、メモリブロック（ＢＬＫ０，ＢＬＫ１，…）単位で複数のＳＲＡＭモジュール（ＭＤＬ００〜ＭＤＬ０ｐ，ＭＤＬ１０〜ＭＤＬ１ｑ，…）にレジュームスタンバイ信号（ＲＳ＿０，ＲＳ＿１，…）を並列に供給し、その一部のＳＲＡＭモジュール（ＭＤＬ０１，ＭＤＬ１０，…）に伝播するレジュームスタンバイ信号を後段（ＥＸＲ＿１，ＥＸＲ２，…）に伝達するから、ＳＲＡＭモジュール単位でレジュームスタンバイ信号を直列的に伝播させる構成に比べて、モジュール外経路（ＥＸＲ＿１，ＥＸＲ＿２，…）の短縮、経路（ＥＸＲ＿１，ＥＸＲ＿２，…）の占有面積低減、及び伝播時間の短縮を実現することができる。
ＳＲＡＭモジュールが低消費電力状態を抜け出して動作可能な状態に遷移するとき当該ＳＲＡＭモジュールに流れる電流はその記憶容量が大きいほど大きくなるという相関がある。記憶容量が大きいほどＳＲＡＭモジュール全体の回路規模が大きくなるからである。したがって、前記レジュームスタンバイ信号を後段のモジュール外経路に伝達する前記一部のＳＲＡＭモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のＳＲＡＭモジュールで低消費電力状態が解除されるとき、未だ前段で多くのＳＲＡＭモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。特に、前記一部のＳＲＡＭモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなＳＲＡＭモジュールとすることにより、後段のメモリブロックにおけるＳＲＡＭモジュールのレジュームスタンバイ状態の解除が指示されたとき、前段のメモリブロックにおけるＳＲＡＭモジュールのほとんどは既にレジュームスタンバイ状態が解除されているという状態を達成することができ、メモリブロック間において突入電流ピークが重なる事態を確実に阻止することができる。例えば図５に例示されるように、時刻ｔ０でレジュームスタンバイ信号ＲＳ＿０がネゲートされると、メモリブロックＢＬＫ０内で最も記憶容量の大きなＳＲＡＭモジュールＭＤＬ０１のノードＡＲＶＳＳの電圧低下などによる突入電流のピークを時刻ｔ１で生じ、その後の時刻ｔ２でレジュームスタンバイ信号ＲＳ＿１がネゲートされると、メモリブロックＢＬＫ１内で最も記憶容量の大きなＳＲＡＭモジュールＭＤＬ１０のノードＡＲＶＳＳの電圧低下などによる突入電流のピークを時刻ｔ３で生ずる。メモリブロックＢＬＫ０で生ずる突入電流のピークは時刻ｔ１が最終であり、それ以降レジュームスタンバイ信号ＲＳ＿１がネゲートされるので、メモリブロックＢＬＫ０で生ずる突入電流ピークと、隣のメモリブロックＢＬＫ１で生ずる突入電流ピークは重ならない。同様に、メモリブロックＢＬＫ１で生ずる突入電流のピークは時刻ｔ３が最終であり、それ以降レジュームスタンバイ信号ＲＳ＿２がネゲートされるので、メモリブロックＢＬＫ１で生ずる突入電流ピークと、隣のメモリブロックＢＬＫ２で生ずる突入電流ピークは重ならない。
後段にレジュームスタンバイ信号を供給する一部のＳＲＡＭモジュールとしてどのＳＲＡＭモジュールを選択すべきかはその記憶容量若しくはその相関データを指標として決めることが可能になり、前記レジュームスタンバイ信号の伝達経路（モジュール外経路）を決めるための配置配線やメモリブロックに含めるＳＲＡＭモジュールの選定という点で、その設計容易化に資することができる。要するに、どのＳＲＡＭモジュールからレジュームスタンバイ信号を後段のメモリブロックに供給するか、これに応じてモジュール外経路の配置をどうするか、などについて、配置配線ツールを用いた自動設計の適用が可能になる。
また、別の見方をすれば、例えば図１において、第１のメモリモジュールMDL01、第２のメモリモジュールMDL00、第３のメモリモジュールMDL10と見る。
通常モードとスタンバイモードとを制御する制御信号が第１の制御信号線であるEXR_0(RS_0)に第１のメモリモジュールMDL01と第２のメモリモジュールMDL00とが接続されている。
制御信号が第１のメモリモジュールMDL01と第２のメモリモジュールMDL00に並行に与えられる。
第３のメモリモジュールMDL10は、第２のメモリモジュールMDL00のメモリセル数より多い第１のメモリモジュールMDL01および第２の制御信号線であるEXR_１(RS_１)を介して、制御信号が伝達される。
第３のメモリモジュールMDL10は、第２のメモリモジュールMDL00を介して、制御信号が伝達されるものより、第１のメモリモジュールMDL01を介して、制御信号が伝達されることで、突入電流のピークをずらすことができる。
これは、第１のメモリモジュールのメモリセル数が第２のメモリモジュールのメモリセル数より多いことで、第１のメモリモジュールを介する制御信号の遅延が、第２のメモリモジュールを介する制御信号の遅延より、大きくできるためである。
また、第２の制御信号線であるEXR_１(RS_１)に他のメモリモジュール、例えば、第４のメモリモジュールMDL11も接続されても良い。
《実施の形態２》
図６にはワード線に交差する方向にモジュール内経路ＩＮＲｉｊを延在させたＳＲＡＭモジュールの具体例が示される。同図に示されるＳＲＡＭモジュールＭＤLｉｊは、代表的に示されたメモリアレイ部１０、メモリセルグランドスイッチ部２０、ワードドライバ部３０、カラム部４０、及び制御部５０を有する。
メモリアレイ部１０にはスタティック型のメモリセル１００がマトリクス配置される。メモリセル１００はｐチャンネルからＭＯＳトランジスタ１０３，１０５とｎチャンネル型ＭＯＳトランジスタ１０４，１０６によって構成されたＣＭＯＳスタティックラッチを有し、その記憶ノードがｎチャンネル型の選択ＭＯＳトランジスタ１０１，１０２を介して対応する相補ビット線ＢＴ［０］、ＢＢ［０］、…、ＢＴ［ｎ］、ＢＢ［ｎ］に接続される。選択ＭＯＳトランジスタ１０１，１０２のゲート電極は対応するワード線ＷＬ［０］、…、ＷＬ［ｍ］に接続される。
スタティックラッチを構成するＭＯＳトランジスタ１０３，１０５のソース電極は電源端子ＶＤＤに結合され、ＭＯＳトランジスタ１０４，１０６のソース電極は基準ノードＡＲＶＳＳに結合される。基準ノードＡＲＶＳＳは、特に制限されないが、メモリセル列毎に個別化されている。
メモリセルグランドスイッチ部２０は、メモリセル列毎にメモリセルグランドスイッチ回路２００を有する。メモリセルグランドスイッチ回路２００は、対応する基準ノードＡＲＶＳＳを選択的にグランド電圧ＶＳＳに接続するｎチャンネル型のスイッチＭＯＳトランジスタ２０１と、このスイッチＭＯＳトランジスタ２０１に並列配置されたダイオード接続形態（自らのゲート電極にドレイン電極が結合される）のｎチャンネル型のダイオードＭＯＳトランジスタ２０２とを有する。スイッチＭＯＳトランジスタ２０１は制御信号ＬＣＲＳＮによってスイッチ制御される。スイッチＭＯＳトランジスタ２０１のオン状態において基準ノードＡＲＶＳＳはグランド電圧ＶＳＳにされ、スイッチＭＯＳトランジスタ２０１のオフ状態において基準ノードＡＲＶＳＳはグランド電圧ＶＳＳに対してＭＯＳトランジスタ２０２の閾値電圧分だけ高いレベルにされる。これはレジュームスタンバイ状態においてメモリセル１００の記憶情報を保持するために記憶ノードに流れる電流（リーク電流）を少なくするためである。
ワードドライバ部３０はワード線ＷＬ［０］、…、ＷＬ［ｍ］毎にロウデコーダ３００及びワードドライバ３０１を有する。ロウデコーダ３００はそのデコード論理に従ってロウアドレス信号をデコードしてワード線選択信号を生成する。ワードドライバ３０１はワード線選択信号を入力して対応するワード線ＷＬ［０］、…、ＷＬ［ｍ］を駆動するためにｐチャンネル型ＭＯＳトランジスタ３０２及びｎチャンネル型ＭＯＳトランジスタ３０３からなるＣＭＯＳドライバを有し、更に、レジュームスタンバイ状態において対応するワード線ＷＬ［０］、…、ＷＬ［ｍ］をメモリセルの非選択レベルであるグランド電圧ＶＳＳに固定するためのｎチャンネル型プルダウンＭＯＳトランジスタ３０４と、同じくレジュームスタンバイ状態においてＣＭＯＳドライバのＭＯＳトランジスタ３０２への電源電圧ＶＤＤの供給を停止するｐチャンネル型のパワースイッチＭＯＳトランジスタ３０７を有する。ＭＯＳトランジスタ３０４，３０７は制御信号ＬＣＲＳによってスイッチ制御される。尚、ワードドライバ回路３０におけるロウデコーダ３００などのその他の回路には、代表的に示されたｎチャンネル型のパワースイッチＭＯＳトランジスタ３１２，３１１を介してグランド電圧ＶＳＳが供給される。パワースイッチＭＯＳトランジスタ３１１，３１２は制御信号ＬＣＲＳＮによってスイッチ制御される。
カラム部４０は、相補ビット線ＢＴ［０］，ＢＢ［０］、…、ＢＴ［ｎ］，ＢＢ［ｎ］毎に配置されたカラムスイッチ回路４００及び図示を省略するカラムデコーダなどを有する。カラムデコーダはカラムアドレス信号をデコードして相補ビット線選択信号を生成し、相補ビット線選択信号を対応するカラムスイッチ回路４００に供給する。カラム部４０の詳細は別の実施の形態で説明する。
制御回路５０は、特に図示はしないが、リードライト信号や出力イネーブル信号などのアクセス制御信号を入力してメモリ動作のタイミング信号を生成するタイミング制御回路、及びアドレス信号（ロウアドレス信号、カラムアドレス信号）のアドレスバッファなどを備え、それらの回路に対して代表的に示されたｎチャンネル型のパワースイッチＭＯＳトランジスタ５０１，５０２を介してグランド電圧ＶＳＳが供給される。パワースイッチＭＯＳトランジスタ５０１，５０２は制御信号ＬＣＲＳＮによってスイッチ制御される。
制御回路５０は入力ノードＲＳＩからレジュームスタンバイ信号ＲＳ＿ｉを入力し、これをインバータ５０４で反転して前記制御信号ＬＣＲＳＮを生成し、更に、これをインバータ５０３で反転して前記制御信号ＬＣＲＳを生成する。制御信号ＬＣＲＳが伝達される信号配線はワード線ＷＬ［０］、…、ＷＬ［ｍ］に交差する方向、即ち相補ビット線が延びる方向に、延在され、その先端部には直列に２段のインバータ３０５，３０６が接続され、インバータ３０５の出力が出力ノードＲＳＯに接続される。出力ノードＲＳＯに後段のＳＲＡＭモジュールが接続されている場合には、出力ノードＲＳＯからレジュームスタンバイ信号ＲＳ＿ｊが出力される。
図６の例では、レジュームスタンバイ信号ＲＳ＿ｉが伝達されるモジュール内経路ＩＮＲｉｊは図示の如くワード線に交差する方向に多くの部分が延在され、その配線抵抗、インバータ５０３〜５０６の反転動作遅延、及びＭＯＳトランジスタ３０４、３０７のゲート寄生容量などによって、入力されたレジュームスタンバイ信号ＲＳ＿ｉの変化がレジュームスタンバイ信号ＲＳ＿ｊの変化に反映されるまでの遅延時間が決定されている。これによれば、多数のＭＯＳトランジスタ３０４，３０７のゲート寄生容量をモジュール内経路ＩＮＲｉｊの遅延成分に活用することができる。したがって、所要の遅延時間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路ＩＮＲｉｊの配線長をむやみに長くしたりすることを要しない。仮に、ゲート遅延時間を増やすために多数のゲートを配置すれば、そのゲート動作によって無視し得ないリーク電流を生じ、無駄なリーク電流を増やすことにもなりかねない。レジュームスタンバイ状態においてノードＡＲＶＳＳの電位を浮かしてメモリセルのリーク電流を減らす意義が失われてしまう。
なお、図６において、LCRSを制御信号として説明したが、周辺回路の電源を制御するトランジスタである３０７に接続された制御信号が伝達される配線と見ても良い。
この場合、この配線が第１の制御信号線であるEXR_０(RS_０)と第２の制御信号線であるEXR_１(RS_１)の間に設けられていると見ることもできる。
また、図２のようなインバータ構成を含めて、配線部と見ても良い。
ここで、LCRS配線（配線部）は、メモリセルアレイ部のビット線が伸びる方向に沿って設けられている。
このため、メモリアレイの行数が増えると、配線（配線部）の長さも伸びることになる。
また、図６において、LCRSNを制御信号として説明したが、メモリセルグランドスイッチ回路（トランジスを含み、メモリセルにかかる電源電圧が制御される回路）に接続される制御信号が伝達される配線と見ても良い。
この場合、この配線が第１の制御信号線であるEXR_０(RS_０)と第２の制御信号線であるEXR_１(RS_１)の間に設けられていると見ることもできる。
また、図２のようなインバータ構成を含めて、配線部と見ても良い。
ここで、LCRSN配線（配線部）は、メモリセルアレイ部のワード線が伸びる方向に沿って設けられている。
このため、メモリアレイの列数が増えると、配線（配線部）の長さも伸びることになる。
《実施の形態３》
図７にはビット線に交差する方向にモジュール内経路ＩＮＲｉｊを延在させたＳＲＡＭモジュールの具体例が示される。図７では、メモリセルグランドスイッチ部２０に配置されたＭＯＳトランジスタ２０１の配列に沿ったワード線ＷＬ［０］〜ＷＬ［ｍ］の延在方向、即ちビット線ＢＴ［０］，ＢＢ［０］〜ＢＴ［ｎ］，ＢＢ［ｎ］に交差する方向に伝播された制御信号ＬＣＲＳＮを、インバータ２０６，２０６，４０１の直列回路を介して出力ノードＲＳＯに導く構成を採用した点が図６と相違される。
レジュームスタンバイ信号ＲＳ＿ｉが伝達されるモジュール内経路ＩＮＲｉｊは図示の如くビット線に交差する方向に多くの部分が延在され、その配線抵抗、インバータ５０３，２０５，２０６，４０１の反転動作遅延、及びＭＯＳトランジスタ２０１のゲート寄生容量などによって、入力されたレジュームスタンバイ信号ＲＳ＿ｉの変化がレジュームスタンバイ信号ＲＳ＿ｊの変化に反映されるまでの遅延時間が決定されている。
これにより、多数のＭＯＳトランジスタ２０１のゲート寄生容量をモジュール内経路ＩＮＲｉｊの遅延成分に活用することができる。したがって、図６の場合と同様に、所要の遅延間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路ＩＮＲｉｊの配線長をむやみに長くしたりすることを要しない。
なお、図７において、LCRSを制御信号として説明したが、周辺回路の電源を制御するトランジスタである３０７に接続された制御信号が伝達される配線と見ても良い。
この場合、この配線が第１の制御信号線であるEXR_０(RS_０)と第２の制御信号線であるEXR_１(RS_１)の間に設けられていると見ることもできる。
また、図２のようなインバータ構成を含めて、配線部と見ても良い。
また、図７において、LCRSNを制御信号として説明したが、メモリセルグランドスイッチ回路（トランジスを含み、メモリセルにかかる電源電圧が制御される回路）に接続される制御信号が伝達される配線と見ても良い。
この場合、この配線が第１の制御信号線であるEXR_０(RS_０)と第２の制御信号線であるEXR_１(RS_１)の間に設けられていると見ることもできる。
また、図２のようなインバータ構成を含めて、配線部と見ても良い。
ここで、LCRSN配線（配線部）は、メモリセルアレイ部のワード線が伸びる方向に沿って設けられている。
このため、メモリアレイの列数が増えると、配線（配線部）の長さも伸びることになる。
例えば図１において、第１のメモリモジュールMDL01と第２のメモリモジュールMDL00について検討する。
図１から明らかなように、メモリアレイの列数が第１のメモリモジュールMDL01の方が、第２のメモリモジュールMDL00より多い。
図１において、第３のメモリモジュールMDL10は、第１のメモリモジュールMDL01および第２の制御信号線であるEXR_１(RS_１)を介して、制御信号が伝達されている。
このため、第３のメモリモジュールMDL10は、第２のメモリモジュールMDL00を介して、制御信号が伝達されるものより、第１のメモリモジュールMDL01を介して、制御信号が伝達されることで、突入電流のピークをずらすことができる。
以下の実施の形態においても、同様なことが言える。
《実施の形態４》
図８にはカラム回路の配列方向にモジュール内経路ＩＮＲｉｊを延在させたＳＲＡＭモジュールの具体例が示される。図８では、カラム部４０におけるカラムスイッチ回路４００の配列方向に伝播された制御信号ＬＣＲＳＮを、インバータ４０２〜４０３の直列回路を介して出力ノードＲＳＯに導く構成を採用した点が図６と相違される。
図９にはカラム部４０の具体例が示される。相補ビット線ＢＴ［０］，ＢＢ［０］〜ＢＴ［ｎ］，ＢＢ［ｎ］は対応するカラムスイッチ回路４００を介して相補コモンデータ線ＣＴ，ＣＢに接続される。カラムスイッチ回路４００は対応するカラム選択信号Ｙ［０］，…，Ｙ［ｎ］を入力し、入力したカラム選択信号Ｙ［ｉ］の値が選択レベルであればＣＭＯＳトランスファゲートＴＧＴ，ＴＧＢをオン動作させて対応する相補ビット線ＢＴ［ｉ］，ＢＢ［ｉ］を相補コモンデータ線ＣＴ，ＣＢに導通させる。
相補コモンデータ線ＣＴ，ＣＢにはライトアンプ４１１とセンスアンプ４１０が接続される。ライトアンプ４１１は入力回路４１３に供給された書き込みデータの論理値に従って相補コモンデータ線ＣＴ，ＣＢを相補レベルに駆動し、カラムスイッチ回路４００で選択された相補ビット線ＢＴ［ｉ］，ＢＢ［ｉ］を相補レベルに駆動する。センスアンプ４１０は相補ビット線ＢＴ［ｉ］，ＢＢ［ｉ］に読み出された読み出し信号をカラムスイッチ回路４００回路を経由してセンスし且つ増幅して出力回路４１２に与える。出力回路４１２はセンスアンプ４１０から入力される信号レベルに応じた論理値の読み出しデータをＤＯＵＴに出力する。
センスアンプ４１０はｎチャンネル型のパワースイッチＭＯＳトランジスタ４１４を介してグランド電圧ＶＳＳに接続される。ＳＡＥは制御部５０から与えられるセンスアンプ活性化制御信号であり、クロックドインバータ４１６とインバータ４１７の直列回路を介してパワースイッチＭＯＳトランジスタ４１４のゲート電極に接続される。クロックドインバータ４１６の出力信号経路ＳＡＥＮにはｐチャンネル型のプルアップＭＯＳトランジスタ４１５が配置され、制御信号ＬＣＲＳＮによってスイッチ制御される。カラム部４０において制御信号はグランド電圧ＶＳＳに接続するｎチャンネル型のパワースイッチＭＯＳトランジスタ４２０，４２１のゲート電極に供給され、クロックドインバータ４１６やその他の回路素子４２２の動作を選択的に停止させるようになっている。レジュームスタンバイ状態において制御信号ＬＣＲＳＮはハイレベルにされると、クロックドインバータ４１６が高出力インピーダンス状態にされ、プルアップＭＯＳトランジスタ４１５がオン状態になって、センスアンプ４１０のパワースイッチＭＯＳトランジスタ４１４が安定的にオフ状態を維持する。
レジュームスタンバイ信号ＲＳ＿ｉが伝達されるモジュール内経路ＩＮＲｉｊは図示の如くカラムスイッチ回路４００の配列に沿って多くの部分が延在され、その配線抵抗、インバータ５０４，４０２〜４０４の反転動作遅延、及びＭＯＳトランジスタ４２０，４２１，４１４のゲート寄生容量などによって、入力されたレジュームスタンバイ信号ＲＳ＿ｉの変化がレジュームスタンバイ信号ＲＳ＿ｊの変化に反映されるまでの遅延時間が決定されている。
これにより、多数のＭＯＳトランジスタ４２０，４２１，４１４のゲート寄生容量をモジュール内経路ＩＮＲｉｊの遅延成分に活用することができる。したがって、図６の場合と同様に、所要の遅延間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路ＩＮＲｉｊの配線長をむやみに長くしたりすることを要しない。
≪実施の形態５≫
図１０にはインバータによる反転動作遅延を多用して制御部５０にモジュール内経路ＩＮＲｉｊを形成した具体例が示される。図１０では制御部５０の内部で制御信号ＬＣＲＳＮを多段で直列されたインバータ５０４，５１０〜５１２などを介して出力ノードＲＳＯに導く構成を採用した点が図６と相違される。
レジュールスタンバイ信号ＲＳ＿ｉが伝達されるモジュール内経路ＩＮＲｉｊは図示の如く制御部５０の内部に形成され、主としてインバータ５０４，５１０〜５１２の反転動作遅延によって、入力されたレジュームスタンバイ信号ＲＳ＿ｉの変化がレジュームスタンバイ信号ＲＳ＿ｊの変化に反映されるまでの遅延時間が決定されている。
これによれば、多段で直列されたインバータ５０４，５１０〜５１２が必要になり、ＭＯＳトランジスタのゲート寄生容量などを活用することはできず、それによるチップ占有面積は大きくなるが、モジュール内経路ＩＮＲｉｊの引き回しを短くすることができる。
図１０に示されたモジュール内経路ＩＮＲｉｊの構成を採用する場合、モジュール外経路ＥＸＲ＿１，ＥＸＲ＿２は図１とは異なり図１１のようにされる。
図１０で説明したようにインバータの反転動作遅延によって必要な伝播遅延時間を確保する場合、レジュームスタンバイ信号を伝播させるモジュール内経路ＩＮＲｉｊは制御部５０に形成することに限定されず、図１２に例示されるようにそれ以外の箇所、例えばカラム部４０でカラムスイッチ回路４００の配列に沿って多数のインバータ４３０〜４３７を配置してモジュール内経路ＩＮＲｉｊを構成することも可能である。
図１３にはモジュール内経路ＩＮＲｉｊを成す配線パターンの配置について例示される。モジュール内経路ＩＮＲｉｊとは如何なる意味においてもモジュールの中を通らなければならないというものではなく、一部においてＳＲＡＭモジュールの近傍でその外側を通ってもよい。例えば、図１３に例示されるように、ＳＲＡＭモジュールＭＤＬｉｊの近傍に論理回路モジュールＬＧＣｍが配置されている場合を想定する。図１３においてＧＴはゲート配線、ＤＦは拡散領域である。ＳＲＡＭモジュールＭＤＬｉｊ及び論理回路モジュールＬＧＣｉｊはトランジスタ密度が高く、ＳＲＡＭモジュールＭＤＬｉｊと論理回路モジュールＬＧＣｉｊとの境界は、トランジスタ密度が低くされる。ＡＭＧはそのような境界領域を意味する。ＳＲＡＭモジュールＭＤＬｉｊのモジュール内経路ＩＮＲｉｊを構成する配線は、アルミニウムなどの金属配線で形成され、前述のようにワード線が延びる方向に、又はビット線が延びる方向に形成される場合には、当該ＳＲＡＭモジュールＭＤＬｉｊの領域内で配線ＬＰ１として形成されればよい。一方、図１０や図１２で説明したようにおもにゲート遅延を利用する場合にはその配線を形成する位置に対して自由度がより高くなり、境界領域ＡＭＧの配線ＬＰ２や論理回路モジュールＬＧＣｉｊの上の配線ＬＰ３を利用することも可能になる。特に、そのようなゲート遅延を得るためのインバータなどの素子として論理回路モジュールＬＧＣｉｊ内の素子を流用するときは、モジュール内経路ＩＮＲｉｊの配線として前記配線ＬＰ２，ＬＰ３を部分的に採用することになる。
図１４にはレジュームスタンバイ信号を伝播するメモリブロックの直列系列を２系統にしたメモリグループの例が示される。すなわち、モジュール外経路ＥＸＲ＿０が分岐され、一方においてメモリブロックＢＬＫ０，ＢＬＫ２，ＢＬＫｍの系列に接続され、他方においてメモリブロックＢＬＫ１，ＢＬＫ３，ＢＬＫｎの系列に接続される。スタンバイ状態が解除されるときに発生するピーク電流を細かく分散させるために必要であれば、レジュームスタンバイ信号の伝播経路を更に途中で分岐させることも可能である。さらに、メモリブロックの系列の途中に記憶容量の大きなメモリモジュールを単独で配置することも可能である。
≪実施の形態６≫
図１５には半導体装置の一例であるマイクロコンピュータ１が示される。同図に示されるマイクロコンピュータ１は、例えば単結晶シリコンのような１個の半導体基板に公知のＣＭＯＳ集積回路製造技術によって形成される。
マイクロコンピュータ１は、命令を実行する中央処理装置（ＣＰＵ）２を備え、ＣＰＵ２にはＣＰＵ２のワーク領域やプログラム領域として利用されるメモリグループＧＲＰ０、ＧＲＰ１が接続される。メモリグループＧＲＰ０、ＧＲＰ１に含まれるＳＲＡＭモジュールはＣＰＵ２のアドレス空間にマッピングされる。更にＣＰＵ２にはＣＰＵ２の周辺回路若しくはアクセラレータなどの論理回路モジュールによって構成された論理回路ブロックＩＰＭＤＬ３，４が接続される。論理回路ブロック３，４は例えば画像処理系のデータ処理モジュール、通信処理系のデータ処理モジュール、或いは音声処理系のデータ処理モジュールなどとされる。論理回路ブロック３，４には、特に制限されないが、夫々のローカルアドレス空間にワーク領域などに用いられるメモリグループＧＲＰ２，ＧＲＰ３が接続される。メモリグループＧＲＰ２，ＧＲＰ３に含まれるＳＲＡＭモジュールは夫々の論理回路ブロック３，４のアドレス空間に配置されていることは言うまでもないが、特定の動作モードにおいてＣＰＵ２が直接アクセス可能であってもよい。ＣＰＵ２、ＩＰＭＤＬ３，４は内部バス６を介して外部インタフェース回路（Ｉ／Ｏ）５に接続される。
メモリグループＧＲＰ０〜ＧＲＰ３は図１などに基づいて説明したように、それぞれＳＲＡＭモジュールを有するメモリブロックを備えて構成される。メモリグループＧＲＰ０〜ＧＲＰ３はＣＰＵ２及び論理回路ブロックＩＰＭＤＬ３，４とは完全に分離独立しているように図示されているが、これは作図上の問題であり、実際には、メモリグループＧＲＰ０〜ＧＲＰ３に含まれるＳＲＡＭモジュールはＣＰＵ２及び論理回路ブロックＩＰＭＤＬ３，４と密接な配置でレジスタ、ＦＩＦＯバッファ、及びワークメモリなどを構成している。
ＣＰＵ２はメモリグループＧＲＰ０に対するレジュームスタンバイ信号ＲＳ＃０を出力すると共に、メモリグループＧＲＰ１に対する電源遮断信号ＳＬＰ＃０を出力する。メモリグループＧＲＰ１に対して電源遮断信号ＳＬＰ＃０はレジュームスタンバイ信号に置き換えて利用される信号であり、その場合に夫々のＳＲＡＭモジュールは電源遮断信号ＳＬＰ＃０によって電源遮断モードが指示されたとき全ての回路の電源を遮断する構成になっていればよく、当該モードにおいてメモリアレイのスタティックメモリセルの記憶情報を保持できる構成を必要としない。
論理回路ブロック３はメモリグループＧＲＰ２に対するレジュームスタンバイ信号ＲＳ＃１を出力し、論理回路ブロック４はメモリグループＧＲＰ３に対する電源遮断信号ＳＬＰ＃１を出力する。メモリグループＧＲＰ３に対して電源遮断信号ＳＬＰ＃０はレジュームスタンバイ信号に置き換えて利用される信号であり、その場合に夫々のＳＲＡＭモジュールは電源遮断信号ＳＬＰ＃１によって電源遮断モードが指示されたとき全ての回路の電源を遮断する構成になっていればよく、当該モードにおいてメモリアレイのスタティックメモリセルの記憶情報を保持できる構成を必要としないことは上述と同様である。
論理回路ブロック３はＣＰＵ２から出力されるスタンバイ信号ＳＴＢ＃１がハイレベルに活性化されることによりレジュームスタンバイ信号ＲＳ＃１をハイレベルに活性化する。同様に、論理回路ブロック４はＣＰＵ２から出力されるスタンバイ信号ＳＴＢ＃２が例えばハイレベルに活性化されることにより電源遮断信号ＳＬＰ＃１をハイレベルに活性化する。
ＣＰＵ２は例えばマイクロコンピュータ１の外部から供給されるスタンバイモード信号ＳＴが活性化されると、それに応答して割込み処理に分岐してスタンバイ命令を実行し、レジュームスタンバイ信号ＲＳ＃０，ＲＳ＃１及び電源遮断信号ＳＬＰ＃０、ＳＬＰ＃１を活性化して、マイクロコンピュータ１を全体的に低消費電力状態とする。また、ＣＰＵ２はそれが実行するプログラムにしたがって特定のスタンバイ命令を実行したとき、メモリグループＧＲＰ０〜ＧＲＰ３の内で当該命令のオペランドで指定されたメモリグループをレジュームスタンバイ状態又は電源遮断状態に制御することができる。或いは、論理回路ブロック３，４はＣＰＵ２からのコマンドに応答してデータ処理を行うときメモリグループＧＲＰ２（ＧＲＰ３）のレジュームスタンバイ状態（電源遮断状態）を解除し、指示されたデータ処理を完了したときメモリグループＧＲＰ２（ＧＲＰ３）のレジュームスタンバイ状態（電源遮断状態）を設定する制御を行うようにしてもよい。
図１６には図１５のマイクロコンピュータの動作タイミングが例示される。ＣＰＵ２、論理回路ブロック３，４からのレジュームスタンバイや電源遮断の指示状態に応じて、マイクロコンピュータ１の低消費電力状態をきめ細かく制御することができる。
マイクロコンピュータ１の配置配線設計において、ＳＲＡＭモジュールをどのメモリブロックに含め、また、メモリブロックをどのメモリグループに含めるか、そして各メモリブロック内のメモリモジュール接続経路、さらにはメモリブロック間の接続経路について決定される。その手順は、概略的に以下のようにされる。（１）複数のＳＲＡＭモジュールで構成されたメモリグループを、総メモリ容量がある一定値以下になるように、物理的に配置が近い複数のＳＲＡＭモジュールでグルーピングして、メモリグループを決定する。（２）各々のメモリグループの中から、メモリ容量の大きいメモリモジュールを選択する。（３）各々のメモリグループの中で選択されたメモリモジュールの入力ノードＲＳＩと出力ノードＲＳＯを順次直列的にチェーン接続する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
上記実施の形態では、前段から入力したモジュールスタンバイ信号をモジュール内経路を介して後段に伝達するＳＲＡＭモジュールとしてどれを用いるかについて、その記憶容量などに基づくことを種々の態様を例示して説明したがそれに限定されるものではない。ここで、その態様を整理して例示すれば以下の通りである。
第１の態様は、メモリモジュール例えばＳＲＡＭモジュールの最小記憶容量に着目する観点である。即ち、モジュール内経路から後段のモジュール外経路に制御信号としてのモジュールスタンバイ信号を出力する一部のメモリモジュールは、これと同じメモリブロック内において最小の記憶容量を持つメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。
第２の態様はモジュール内経路とメモリセル数の関係に着目する観点である。即ち、モジュール内経路から後段のモジュール外経路に制御信号としてのモジュールスタンバイ信号を出力する一部のメモリモジュールは、前記モジュール内経路に沿って配置されたメモリセルの数がそれよりも少ない別のメモリモジュールと一緒に同じメモリブロックに属するものとする。見かけ上の記憶容量だけで決定しないほうがよい場合を想定したものであり、例えばワード線の延在方向に沿って配置されたメモリセルの数がビット線の延在方向に沿って配置されたメモリセルの数に比べて格段に多い場合（メモリセルアレイの極端な長方形状）などには、同じ記憶容量であってもそのワード線方向に沿ってモジュール内経路を配置した方が制御信号としてのモジュールスタンバイ信号によるワード線方向への低消費電力モードの遅い解除速度に応じたモジュールスタンバイ信号の後段への伝達を実現することができる。
第３の態様は、メモリブロック内で任意の２個の第１メモリモジュールと第２メモリモジュールの記憶容量の関係に着目する観点である。即ち、メモリブロック内の全てのメモリモジュールの記憶容量を把握しなくても、任意の２個のメモリモジュールに着目し、その内で記憶容量の大きい方のメモリモジュールをモジュール内経路からモジュール外経路へモジュールスタンバイ信号を出力させるメモリモジュールとすればよい。
第４の態様は、メモリブロック内で任意の２個の第１メモリモジュール及び第２メモリモジュールのモジュール内経路とメモリセル数の関係に着目する観点である。即ち、第２及び第３の観点を複合した観点である。要するに、メモリブロック内の全てのメモリモジュールの記憶容量を把握しなくても、任意の２個のメモリモジュールに着目し、その内で、モジュール内経路から後段のモジュール外経路にモジュールスタンバイ信号を出力するメモリモジュールは、これと同じメモリブロック内において前記モジュール内経路に沿って配置されたメモリセルの数が多いメモリモジュールとする。
また、メモリモジュールはＳＲＡＭモジュールに限定されない。ＤＲＡＭモジュール、又はフラッシュメモリモジュールなどであってもよい。メモリブロックに含まれるメモリモジュールはＳＲＡＭモジュールとフラッシュメモリモジュールのように記憶形式が異なるものであってもよい。
上記の説明では出力ノードから後段に低消費電力制御信号を出力するメモリモジュールはそれを含むメモリブロックの中で最も大きなメモリブロックとしたが本発明はそれに限定されない。例えば、メモリブロック間で電流ピーク値が一定程度重なっても問題にならない場合や、大きなメモリモジュールを使うことによる遅延が問題になる場合等では、メモリブロックの中でメモリ容量が最も大きいメモリモジュールではなく、それより小さいもの、メモリブロック内の記憶容量の平均値程度のメモリモジュールを選んでもよい。少なくとも、最も小さな記憶容量のメモリモジュール以外のメモリモジュールを選べばよい。
選択の指標としてメモリモジュールの記憶容量を指標とするには、記憶容量が大きいほど、低消費電力状態の解除に際してメモリアレイに流れる電流が大きく、それに応じて突入電流ピークも大きくなる傾向にあるからである。モジュール内経路ＩＮＲｉｊにおける低消費電力モード制御信号の伝播遅延時間はその記憶容量が大きいほど長くなる傾向に設定される。突入電流ピークが大きいほど、ピークから離れるほうが、突入電流ピークが重畳する状態を阻止し易いからである。前述の如く、メモリアレイの規模がワード線方向に沿ったサイズが大きければモジュール内経路ＩＮＲｉｊをワード線方向に延在させることが得策となり、メモリアレイの規模がビット線方向に沿ったサイズが大きければモジュール内経路ＩＮＲｉｊをビット線方向に延在させることが得策となる。モジュール内経路ＩＮＲｉｊにおける低消費電力モード制御信号の伝播遅延時間はその記憶容量が大きいほど長くなる傾向に設定されているという前提だけでなく、相互に動作速度の異なるメモリモジュールを想定することが必要な場合には、記憶容量ではなく、モジュール内経路ＩＮＲｉｊの伝播遅延時間を直接把握して、低消費電力モード信号の直列的な伝達経路を決定するようにしてもよい。
メモリモジュールの記憶容量の大きさは、メモリセルの全数、メモリセルアレイを構成するメモリセル1行あたりメモリセルの数、メモリセルアレイを構成するメモリセル行の数、メモリセルアレイを構成するメモリセル1列あたりメモリセルの数、メモリセル列の数などの他に、メモリモジュールのチップ占有面積、メモリモジュールの矩形の縦辺や横辺の長さなどによって規定することも可能である。
また、上記した夫々の実施の形態については適宜組み合わせて採用することも可能である。
本発明の半導体装置はマイクロコンピュータだけでなく、ＳＲＡＭモジュール等のメモリモジュールを備えた種々のデータ処理デバイス、メモリデバイスなどの半導体装置に広く適用することができる。
１ 半導体装置（マイクロコンピュータ）
ＭＤＬ００〜ＭＤＬ０ｐ、ＭＤＬ１０〜ＭＤＬ１ｑ、ＭＤＬｍ０〜ＭＤＬｍｒ（ＭＤＬｉｊ） ＳＲＡＭモジュール
ＲＳＩ レジュームスタンバイ信号の入力ノード
ＲＳＯ レジュームスタンバイ信号の出力ノード
ＢＬＫ０ メモリブロック
ＲＳ＿０ レジュームスタンバイ信号
ＥＸＲ＿０ モジュール外経路
ＧＲＰｉ メモリグループ
ＢＬＫ１ メモリブロック
ＥＸＲ＿１ モジュール外経路
ＲＳ＿１ レジュームスタンバイ信号
ＢＬＫｍ メモリブロック
ＥＸＲ＿ｍ モジュール外経路
ＲＳ＿２ レジュームスタンバイ信号
ＩＮＲｉｊ モジュール内経路
ＣＭＰ 検出回路
ＮＯＲ ノアゲート
１０ メモリアレイ部
２０ メモリセルグランドスイッチ部
３０ ワードドライバ部
４０ カラム部
５０ 制御部
１００ スタティック型のメモリセル
２００ メモリセルグランドスイッチ回路
ＡＲＶＳＳ 基準ノード
２０１ スイッチＭＯＳトランジスタ
２０２ ダイオードＭＯＳトランジスタ
３０４ プルダウンＭＯＳトランジスタ
３０７ パワースイッチＭＯＳトランジスタ
４００ カラムスイッチ回路
４１１ ライトアンプ
４１０ センスアンプ
４１４ パワースイッチＭＯＳトランジスタ
４１６ クロックドインバータ
４１５ プルアップＭＯＳトランジスタ
ＬＰ１、ＬＰ２，ＬＰ３ 配線
２ 中央処理装置（ＣＰＵ）
ＧＲＰ０、ＧＲＰ１、ＧＲＰ２、ＧＲＰ３ メモリグループ
３，４ 論理回路ブロックＩＰＭＤＬ
ＲＳ＃０、ＲＳ＃１ レジュームスタンバイ信号
ＳＬＰ＃０，ＳＬＰ＃１ 電源遮断信号

Claims (20)

  1. 制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュールを半導体基板に備えた半導体装置であって、
    前記複数個のメモリモジュールの全部又は一部はメモリブロックに属し、同じメモリブロックに属する複数個のメモリモジュールには前記制御信号が並列的に前段のモジュール外経路から入力されてモジュール内経路を伝播し、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路に前記制御信号を出力し、
    前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールである、半導体装置。
  2. 前記メモリモジュールは、その記憶容量が大きい程、前記モジュール内経路の伝播時間が長く設定されている、請求項１記載の半導体装置。
  3. 前記モジュール内経路の伝播時間を決める遅延要素として、前記モジュール内経路を構成する配線の配線抵抗、前記配線に寄生する寄生容量、及び前記配線に介在された駆動回路の動作遅延を含む、請求項２記載の半導体装置。
  4. 前記モジュール内経路の伝播時間を決める遅延要素として、設定された低消費電力モードが制御信号の変化によって解除されるまでの動作時間を検出する検出回路による当該検出動作時間を含む、請求項２記載の半導体装置。
  5. 前記一部のメモリモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなメモリモジュールである、請求項２記載の半導体装置。
  6. 前記モジュール内経路は、メモリアレイにおけるワード線の並列配置本数に比べてビット線の並列配置ビット数が多いときはビット線に交差する方向に延在され、逆の場合にはワード線に交差する方向に延在される、請求項２記載の半導体装置。
  7. 前記メモリモジュールは、選択端子にワード線が接続されたメモリセルのアレイ、アドレス信号に基づいてワード線選択信号を生成するアドレスデコーダ、前記アドレスデコーダで生成されたデコード信号に基づいてワード線を選択的に選択レベルに駆動するワードドライバ、及びオン状態にされることによってワード線の電位を非選択レベルにする複数の第１ＭＯＳトランジスタを有し、
    前記制御信号は、第１状態によって前記アドレスデコーダ及び前記ワードドライバに対する電源電圧の供給を遮断し且つ前記複数の第１ＭＯＳトランジスタをオン動作させることによって低消費電力モードを設定し、第２状態によって前記低消費電力モードを解除し、
    前記モジュール内経路は、前記複数の第１ＭＯＳトランジスタのゲート電極に順次接続して前記ワード線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項３記載の半導体装置。
  8. 前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記メモリセルにデータ保持用の電流を流す複数の第２ＭＯＳトランジスタ、及び前記第２ＭＯＳトランジスタに並列配置されダイオード接続された第３ＭＯＳトランジスタを有し、
    前記制御信号は、第１状態によって前記複数の第２ＭＯＳトランジスタをオフ動作させることによって低消費電力モードを設定し、第２状態によって前記低消費電力モードを解除し、
    前記モジュール内経路は、前記複数の第２ＭＯＳトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項３記載の半導体装置。
  9. 前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記相補ビット線の電位差を検出して増幅するセンスアンプ、活性化制御信号をゲート電極に受けて前記センスアンプに動作電流を流すための第４ＭＯＳトランジスタ、及び選択的にオン状態にされることによって前記活性化制御信号の信号経路を選択的に非活性化レベルに強制する第５ＭＯＳトランジスタを有し、
    前記制御信号は、第１状態によって複数の前記第５ＭＯＳトランジスタをオン動作させることによって低消費電力モードを設定し、第２状態によって前記低消費電力モードを解除し、
    前記モジュール内配線は、前記複数の第５ＭＯＳトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項３記載の半導体装置。
  10. 前記低消費電力モードは、メモリセルの記憶情報を維持しながら一部の内部回路への電源電圧の供給を遮断するスタンバイモード、又はメモリセルの記憶情報を維持することなく内部回路への電源電圧の供給を遮断する電源遮断モードである、請求項１記載の半導体装置。
  11. 命令を実行する中央処理装置を更に有し、
    前記メモリモジュールは前記中央処理装置のメモリ空間に配置され、
    前記中央処理装置が前記制御信号を前記メモリモジュールに出力する、請求項１記載の半導体装置。
  12. 命令を実行する中央処理装置及び前記中央処理装置による指示に基づいてデータ処理を行うアクセラレータを更に有し、
    前記メモリモジュールは前記アクセラレータのローカルメモリ空間に配置され、
    前記中央処理装置からの指示に基づいて前記アクセラレータが前記制御信号を前記ローカルメモリ空間のメモリモジュールに出力する、請求項１記載の半導体装置。
  13. メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含む第１、第２、第３のメモリモジュールを備え、
    前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記各メモリモジュールの消費電力が低いスタンバイモードを有する半導体装置であって、
    前記通常モードと前記スタンバイモードとを制御する制御信号が前記第１と第２のメモリモジュールに並行に伝達されるように接続された第１の制御信号線と、
    前記第１のメモリモジュールを介して前記第３のメモリモジュールに前記制御信号が伝達される第２の制御信号線とを含み、
    前記第１のメモリモジュールは、前記第２のメモリモジュールよりメモリセル数が多いメモリモジュールである、半導体装置。
  14. 前記第２の制御信号線に接続され、前記第１のメモリモジュールを介して前記制御信号が伝達される第４のメモリモジュールを含む、請求項１３記載の半導体装置。
  15. 前記第１の制御信号線と前記第２の制御信号線の間に、前記第１のメモリモジュールの周辺回路の電源を制御するトランジスタに接続された配線が接続される、請求項１４記載の半導体装置。
  16. 前記第１の制御信号線と前記第２の制御信号線の間に、前記第１のメモリモジュールのメモリセルの電源を制御するトランジスタに接続された第１の配線が接続される、請求項１４記載の半導体装置。
  17. 前記第１の配線は、前記第１のメモリモジュールのメモリセルアレイに沿って設けられる、請求項１６記載の半導体装置。
  18. メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含むメモリモジュールを複数備え、
    前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記メモリモジュールの消費電力が低いスタンバイモードを有する半導体装置であって、
    前記複数のメモリモジュールは、第１のメモリモジュール、第２のメモリモジュールおよび第３のメモリモジュールを含み、
    前記通常モードと前記スタンバイモードとを制御する制御信号が前記第１と第２のメモリモジュールにそれぞれに伝達されるように接続された第１の制御信号線と、
    前記第１の制御信号線および前記第１のメモリモジュールを介して前記第３のメモリモジュールに前記制御信号が伝達される第２の制御信号線と、
    前記第１のメモリモジュールのメモリセルアレイに沿って延び、前記第１のメモリモジュールの第１トランジスタに接続され、前記第１と第２の制御配線の間に接続された第１の配線部と、
    前記第２のメモリモジュールのメモリセルアレイに沿って延び、前記第２のメモリモジュールの第２トランジスタに接続された第２の配線部とを有し、
    前記第１の配線部に沿って配列された前記第１のメモリモジュールのメモリセルアレイのメモリセル数が前記第２の配線部に沿って配列された前記第２のメモリモジュールのメモリセルアレイのメモリセル数より多い、半導体装置。
  19. 前記第１トランジスタは、前記周辺回路の電源を制御するトランジスタを含む、請求項１８に記載の半導体装置。
  20. 前記第２トランジスタは、前記メモリモジュールのメモリセルの電源を制御するトランジスタを含む、請求項１９に記載の半導体装置。
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