JP2000057763A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JP2000057763A
JP2000057763A JP10224305A JP22430598A JP2000057763A JP 2000057763 A JP2000057763 A JP 2000057763A JP 10224305 A JP10224305 A JP 10224305A JP 22430598 A JP22430598 A JP 22430598A JP 2000057763 A JP2000057763 A JP 2000057763A
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Takashi Ito
孝 伊藤
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Abstract

(57)【要約】 【課題】 用途に応じて低消費電力に切換え可能な半導
体記憶装置を提供する。 【解決手段】 メモリ容量が必要で消費電力がそれほど
重要ではない場合には通常の動作をさせ、記憶容量がそ
れほど必要ではなく消費電力を抑えたい場合にはワード
線を２本同時に活性化することにより１つのデータを記
憶するために１つのビット線に共通して接続される２つ
のメモリセルを使用する。このためリフレッシュ周期を
より長くした低消費電力動作が可能である。そして、こ
の２つの動作モードはユーザにとって必要に応じて適宜
切換えて使用することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に関し、特にキャパシタに情報を蓄積する
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関
する。
【０００２】
【従来の技術】図１８は、ＤＲＡＭの行デコーダおよび
メモリセルアレイを概略的に示す図である。
【０００３】図１８を参照して、外部から半導体記憶装
置に入力されたロウアドレスは内部に保持されて内部ロ
ウアドレス信号ＩＮＴＡ０〜ＩＮＴＡｎとなり行デコー
ダ７２２に入力される。行デコーダ７２２は内部アドレ
ス信号ＩＮＴＡ０〜ＩＮＴＡｎをデコードしワード線Ｗ
Ｌ０〜ＷＬｎのいずれか１本を活性化するワード線活性
化信号を内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎをデ
コードして出力する。このとき、従来の半導体記憶装置
は１つのメモリセルをビット線（図示せず）に接続し
て、センスアンプで増幅することによりデータを“Ｈ”
（ハイ）レベルまたは“Ｌ”（ロウ）レベルの２値で読
出す。
【０００４】
【発明が解決しようとする課題】しかしながら、携帯端
末などのバッテリで駆動する小型情報機器にとってレジ
ューム（ｒｅｓｕｍｅ）やサスペンド（ｓｕｓｐｅｎ
ｄ）状態においては、ユーザが端末操作をしている通常
使用状態と比べて、より低消費電力の半導体記憶装置が
望まれる。消費電力を抑えるためには、ＤＲＡＭが保持
情報をリフレッシュするためのリフレッシュ周期を長く
することが考えられる。リフレッシュ周期を長くするに
はＤＲＡＭのメモリセル１つあたりのキャパシタの容量
を大きくすればよい。レジュームやサスペンド状態にお
いては、記憶容量の多さよりも、消費電力が低いことが
メインメモリとしての半導体記憶装置に望まれる。
【０００５】一方、ユーザが端末を操作している通常使
用状態においては、メインメモリはより記憶容量が多い
方が望ましい。
【０００６】ＤＲＡＭのメモリセル１つあたりのキャパ
シタの容量を大きくすることも、記憶容量を多くするこ
ともいずれもＤＲＡＭのチップ面積の増加につながる。
つまり、小型情報機器等の低消費電力を要求される用途
においては、メモリの記憶容量を大きくするか、または
メモリの記憶容量を減らしてレジュームやサスペンド状
態におけるバッテリにおける駆動時間を長くするかのい
ずれかを選択しなければならないという問題点があっ
た。
【０００７】この発明の目的は、ユーザが端末を操作す
るような通常使用状態においてはメモリの記憶容量を多
くし、レジュームやサスペンド状態等においてはメモリ
の記憶容量を減らしてリフレッシュ周期を長くしてより
低消費電力化を図ったダイナミック型半導体記憶装置を
提供することである。
【０００８】
【課題を解決するための手段】請求項１に記載のダイナ
ミック型半導体記憶装置は、第１のメモリアレイを備
え、第１のメモリアレイは、第１および第２のメモリセ
ルと、第１および第２のメモリセルに対して授受される
データを伝達するための第１のビット線と、第１のメモ
リセルを選択するための第１のワード線と、第２のメモ
リセルを選択するための第２のワード線と、アドレス信
号に応じて、第１および第２のワード線を活性化し、第
１および第２のメモリセルを選択するセル選択手段とを
さらに備え、セル選択手段は、第１のモードにおいて
は、アドレス信号に応じて第１および第２のメモリセル
のいずれかを選択し、第２のモードにおいては、第１の
メモリセルに対応するアドレス信号に応じて、第１およ
び第２のメモリセルを選択する第１の行デコード回路を
含む。
【０００９】請求項２に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、第１の行デコード回路に第１および
第２のワード線の活性化電位を供給する電圧発生回路を
さらに備え、電圧発生回路は第１のモードにおける電流
供給能力よりも第２のモードにおける電流供給能力が大
きい。
【００１０】請求項３に記載のダイナミック型半導体記
憶装置は、請求項２記載のダイナミック型半導体記憶装
置の構成に加えて、電圧発生回路は、第１のモードにお
いて活性化され第１のクロック信号を発生する発振回路
と、第２のモードにおいて活性化され第１のクロック信
号より周期の短い第２のクロック信号を発生する発振回
路と、第１および第２のクロック信号のいずれかに応じ
て昇圧動作をするチャージポンプ回路とを含む。
【００１１】請求項４に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、第１の行デコード回路は、アドレス
信号の所定のビットに対応する第１および第２のプリデ
コード信号を発生するプリデコード回路を含み、プリデ
コード回路は、第１のモードにおいて所定のビットの論
理値に応じて第１および第２のプリデコード信号のいず
れかを活性化し、第２のモードにおいて第１および第２
のプリデコード信号の両方を活性化し、第１および第２
のプリデコード信号に応じて第１および第２のワード線
を活性化するワード線活性化回路をさらに含む。
【００１２】請求項５に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、第１の行デコード回路は、第２のモ
ードにおいて第１のワード線を活性化するタイミングよ
りも第２のワード線を活性化するタイミングを遅延させ
る遅延手段を含む。
【００１３】請求項６に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、外部クロック信号に応じてアドレス
信号を取り込むアドレスバッファ回路と、外部クロック
信号に応じて制御信号を取り込む制御信号バッファ回路
と、制御信号をデコードするコマンドデコーダと、コマ
ンドデコーダのデコード結果に応じてアドレス信号に対
応する動作モードを保持するモードレジスタとをさらに
備え、モードレジスタは、第１のメモリアレイの動作モ
ードが第１のモードと第２のモードのいずれであるかを
保持する第１の保持回路を含む。
【００１４】請求項７に記載のダイナミック型半導体記
憶装置は、請求項６記載のダイナミック型半導体記憶装
置の構成に加えて、第２のメモリアレイをさらに備え、
第１および第２のメモリアレイはそれぞれ独立して動作
可能であり、かつそれぞれ動作モードを独立して制御で
きるバンクであり、第２のメモリアレイは、第３および
第４のメモリセルと、第３および第４のメモリセルに対
して授受されるデータを伝達するための第２のビット線
と、第３のメモリセルを選択するための第３のワード線
と、第４のメモリセルを選択するための第４のワード線
と、セル選択手段は、アドレス信号に応じて、第３およ
び第４のワード線を活性化し、第３および第４のメモリ
セルを選択し、第１のモードにおいては、アドレス信号
に応じて第３および第４のメモリセルのいずれかを選択
し、第２のモードにおいては、第３のメモリセルに対応
するアドレス信号に応じて、第３および第４のメモリセ
ルを選択する第２の行デコード回路をさらに含み、モー
ドレジスタは、第２のメモリアレイの動作モードが第１
のモードと第２のモードのいずれであるかを保持する第
２の保持回路をさらに含む。
【００１５】請求項８に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、外部から電位を与えることが可能な
制御端子をさらに備え、制御端子の電位に応じて第１の
モードと第２のモードのいずれかが選択される。
【００１６】請求項９に記載のダイナミック型半導体記
憶装置は、請求項１記載のダイナミック型半導体記憶装
置の構成に加えて、電源ノードと内部ノードとの間に接
続されるヒューズ素子をさらに備え、ヒューズ素子は、
導通状態と非導通状態のいずれかが選択可能であり、内
部ノードの電位に応じて第１のモードと第２のモードの
いずれかが選択される。
【００１７】請求項１０に記載のダイナミック型半導体
記憶装置は、請求項１記載のダイナミック型半導体記憶
装置の構成に加えて、接地ノードと内部ノードとの間に
接続されるヒューズ素子をさらに備え、ヒューズ素子
は、導通状態と非導通状態のいずれかが選択可能であ
り、内部ノードの電位に応じて第１のモードと第２のモ
ードのいずれかが選択される。
【００１８】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００１９】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
【００２０】図１を参照して、半導体記憶装置１は、制
御信号入力端子２〜６と、アドレス入力端子群８と、デ
ータ信号Ｄｉｎを入力する入力端子１４と、データ信号
Ｄｏｕｔを出力する出力端子１６と、接地電位Ｖｓｓを
受ける接地端子１２と、外部電源電位Ｅｘｔ．Ｖｃｃを
受ける電源端子１０とを備える。
【００２１】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
【００２２】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。また、低消費電力が要求されるセ
ルフリフレッシュ等の場合には後に説明するモード選択
信号ＣＥＬＬ２を活性化する。
【００２３】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｎ（ｎは自然数）
に基づいて生成した内部行アドレス信号および内部列ア
ドレス信号を行デコーダ２６および列デコーダ２８にそ
れぞれ与える。
【００２４】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ２２とを介して入力端
子１４または出力端子１６を通じて外部とデータをやり
とりする。
【００２５】図２は、図１における行デコーダ２６、メ
モリセルアレイ３２、センスアンプ＋入出力制御回路３
０を概略的に示した図である。
【００２６】図２を参照して、行デコーダ２６は内部行
アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎを受けてデコード
しワード線ＷＬ０〜ＷＬｍ（ｍ：自然数）を活性化す
る。ここで、行デコーダ２６はモード選択信号ＣＥＬＬ
２に応じてデコード動作を変更することによりワード線
の活性化の仕方を変える点が従来と異なる。
【００２７】図３は、図２における行デコーダ２６の構
成を示す回路図である。図３では、説明の簡単のため、
内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎがＩＮＴＡ０
〜ＩＮＴＡ２の３ビットの場合を説明する。
【００２８】図３を参照して、行デコーダ２６は、モー
ド選択信号ＣＥＬＬ２を受けて反転するインバータ４２
と、インバータ４２の出力と内部アドレス信号ＩＮＴＡ
２を受けるＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出
力とワード線活性化信号ＷＬＴを受けるＡＮＤ回路４６
と、ＡＮＤ回路４６の出力とインバータ４２の出力とを
受けるＮＡＮＤ回路４８と、ＮＡＮＤ回路４８の出力と
ワード線活性化信号ＷＬＴを受けるＡＮＤ回路５２とを
含む。ＡＮＤ回路４６の出力はプリデコード信号／ＩＡ
２となり、ＡＮＤ回路５０の出力はプリデコード信号Ｉ
Ａ２となる。
【００２９】行デコーダ２６は、さらに、内部アドレス
信号ＩＮＴＡ１を受けて反転しプリデコード信号／ＩＡ
１を出力するインバータ５２と、プリデコード信号／Ｉ
Ａ１を受けて反転しプリデコード信号ＩＡ１を出力する
インバータ５４と、内部アドレス信号ＩＮＴＡ０を受け
て反転しプリデコード信号／ＩＡ０を出力するインバー
タ５６と、プリデコード信号ＩＡ０を受けて反転しプリ
デコード信号ＩＡ０を出力するインバータ５８とを含
む。
【００３０】行デコーダ２６は、さらに、プリデコード
信号／ＩＡ０、／ＩＡ１、／ＩＡ２を受ける３ＮＡＮＤ
回路６０と、３ＮＡＮＤ回路６０の出力を受けて反転し
ワード線活性化信号ＷＬ０を出力するインバータ６２
と、プリデコード信号／ＩＡ０、／ＩＡ１、ＩＡ２を受
ける３ＮＡＮＤ回路６４と、３ＮＡＮＤ回路６４の出力
を受けて反転しワード線活性化信号ＷＬ１を出力するイ
ンバータ６６と、プリデコード信号ＩＡ０、／ＩＡ１、
／ＩＡ２とを受ける３ＮＡＮＤ回路６８と、３ＮＡＮＤ
回路６８の出力を受けて反転しワード線活性化信号ＷＬ
２を出力するインバータ７０と、プリデコード信号ＩＡ
０、／ＩＡ１、ＩＡ２を受ける３ＮＡＮＤ回路７２と、
３ＮＡＮＤ回路７２の出力を受けて反転しワード線活性
化信号ＷＬ３を出力するインバータ７４とを含む。
【００３１】行デコーダ２６は、さらに、プリデコード
信号／ＩＡ０、ＩＡ１、／ＩＡ２を受ける３ＮＡＮＤ回
路７６と、３ＮＡＮＤ回路７６の出力を受けて反転しワ
ード線活性化信号ＷＬ４を出力するインバータ７８と、
プリデコード信号／ＩＡ０、ＩＡ１、ＩＡ２を受ける３
ＮＡＮＤ回路８０と、３ＮＡＮＤ回路８０の出力を受け
て反転しワード線活性化信号ＷＬ５を出力するインバー
タ８２と、プリデコード信号ＩＡ０、ＩＡ１、／ＩＡ２
を受ける３ＮＡＮＤ回路８４と、３ＮＡＮＤ回路８４の
出力を受けて反転しワード線活性化信号ＷＬ６を出力す
るインバータ８６と、プリデコード信号ＩＡ０、ＩＡ
１、ＩＡ２を受ける３ＮＡＮＤ回路８８と、３ＮＡＮＤ
回路８８の出力を受けて反転しワード線活性化信号ＷＬ
７を出力するインバータ９０とを含む。
【００３２】この行デコーダ２６は、モード選択信号Ｃ
ＥＬＬ２が“Ｌ”レベルの場合は内部アドレス信号ＩＮ
ＴＡ０〜ＩＮＴＡ２の値およびワード線活性化信号ＷＬ
Ｔに応じてワード線活性化信号ＷＬ０〜ＷＬ７のうちい
ずれか１つを活性化するが、モード選択信号ＣＥＬＬ２
が“Ｈ”レベルの場合はワード線活性化信号ＷＬＴが
“Ｈ”レベルとなり活性化したときにはプリデコード信
号／ＩＡ２、ＩＡ２はいずれも“Ｈ”レベルとなるた
め、ワード線活性化信号ＷＬ０〜ＷＬ７のうちいずれか
２本が活性化される。
【００３３】図４は、図１におけるセンスアンプ＋入出
力制御回路３０、メモリセルアレイ３２の構成を説明す
るための回路図である。なお、接続関係を明らかにする
ため、行デコーダ２６および列デコーダ２８のブロック
も参考として示している。
【００３４】図４を参照して、センスアンプ＋入出力制
御回路３０は、カラム選択信号ＣＳＬ０によって活性化
され入出力信号線ＩＯ０とビット線ＢＬａとを接続する
ＮチャネルＭＯＳトランジスタ１０２ａと、カラム選択
信号ＣＳＬ０によって活性化され入出力信号線／ＩＯ０
とビット線／ＢＬａとを接続するＮチャネルＭＯＳトラ
ンジスタ１０４ａと、ビット線ＢＬａとビット線／ＢＬ
ａとの間の電位差を増幅するセンスアンプ１２２ａとを
含む。
【００３５】センスアンプ＋入出力制御回路３０は、さ
らに、カラム選択信号ＣＳＬ１によって活性化され入出
力信号線ＩＯ０とビット線ＢＬｂとを接続するＮチャネ
ルＭＯＳトランジスタ１０２ｂと、カラム選択信号ＣＳ
Ｌ１によって活性化され入出力信号線／ＩＯ０とビット
線／ＢＬｂとを接続するＮチャネルＭＯＳトランジスタ
１０４ｂと、ビット線ＢＬｂとビット線／ＢＬｂとの間
の電位差を増幅するセンスアンプ１２２ｂとを含む。
【００３６】センスアンプ＋入出力制御回路３０は、さ
らに、カラム選択信号ＣＳＬ０によって活性化され入出
力信号線ＩＯ１とビット線ＢＬｃとを接続するＮチャネ
ルＭＯＳトランジスタ１０２ｃと、カラム選択信号ＣＳ
Ｌ０によって活性化され入出力信号線／ＩＯ１とビット
線／ＢＬｃとを接続するＮチャネルＭＯＳトランジスタ
１０４ｃと、ビット線ＢＬｃとビット線／ＢＬｃとの間
の電位差を増幅するセンスアンプ１２２ｃとを含む。
【００３７】センスアンプ＋入出力制御回路３０は、さ
らに、カラム選択信号ＣＳＬ１によって活性化され入出
力信号線ＩＯ１とビット線ＢＬｄとを接続するＮチャネ
ルＭＯＳトランジスタ１０２ｄと、カラム選択信号ＣＳ
Ｌ１によって活性化され入出力信号線／ＩＯ１とビット
線／ＢＬｄとを接続するＮチャネルＭＯＳトランジスタ
１０４ｄと、ビット線ＢＬｄとビット線／ＢＬｄとの間
の電位差を増幅するセンスアンプ１２２ｄとを含む。
【００３８】メモリセルアレイ３２は、一方の電極がセ
ルプレートＣＰに接続され他方の電極が記憶情報を蓄積
するストレージノードとなるキャパシタ１０８ａと、ワ
ード線活性化信号ＷＬ０によって活性化されキャパシタ
１０８ａのストレージノードとビット線ＢＬａとを接続
するアクセストランジスタ１０６ａと、一方の電極がセ
ルプレートＣＰに接続され他方の電極がストレージノー
ドとなるキャパシタ１１２ａと、ワード線活性化信号Ｗ
Ｌ２により活性化されキャパシタ１１２ａのストレージ
ノードとビット線／ＢＬａとを接続するアクセストラン
ジスタ１１０ａと、一方の電極がセルプレートＣＰに接
続され他方の電極がストレージノードとなるキャパシタ
１１６ａと、ワード線活性化信号ＷＬ１により活性化さ
れキャパシタ１１６ａのストレージノードとビット線Ｂ
Ｌａとを接続するアクセストランジスタ１１４ａと、一
方の電極がセルプレートＣＰに接続され他方の電極がス
トレージノードとなるキャパシタ１２０ａと、ワード線
活性化信号ＷＬ３により活性化されキャパシタ１２０ａ
のストレージノードとビット線／ＢＬａとを接続するア
クセストランジスタ１１８ａとを含む。
【００３９】メモリセルアレイ３２は、さらに、一方の
電極がセルプレートＣＰに接続され他方の電極が記憶情
報を蓄積するストレージノードとなるキャパシタ１０８
ｂと、ワード線活性化信号ＷＬ０によって活性化されキ
ャパシタ１０８ｂのストレージノードとビット線ＢＬｂ
とを接続するアクセストランジスタ１０６ａと、一方の
電極がセルプレートＣＰに接続され他方の電極がストレ
ージノードとなるキャパシタ１１２ｂと、ワード線活性
化信号ＷＬ２により活性化されキャパシタ１１２ｂのス
トレージノードとビット線／ＢＬｂとを接続するアクセ
ストランジスタ１１０ｂと、一方の電極がセルプレート
ＣＰに接続され他方の電極がストレージノードとなるキ
ャパシタ１１６ｂと、ワード線活性化信号ＷＬ１により
活性化されキャパシタ１１６ｂのストレージノードとビ
ット線ＢＬｂとを接続するアクセストランジスタ１１４
ｂと、一方の電極がセルプレートＣＰに接続され他方の
電極がストレージノードとなるキャパシタ１２０ｂと、
ワード線活性化信号ＷＬ３により活性化されキャパシタ
１２０ｂのストレージノードとビット線／ＢＬａとを接
続するアクセストランジスタ１１８ｂとを含む。
【００４０】メモリセルアレイ３２は、さらに、一方の
電極がセルプレートＣＰに接続され他方の電極が記憶情
報を蓄積するストレージノードとなるキャパシタ１０８
ｃと、ワード線活性化信号ＷＬ４によって活性化されキ
ャパシタ１０８ｃのストレージノードとビット線ＢＬｃ
とを接続するアクセストランジスタ１０６ｃと、一方の
電極がセルプレートＣＰに接続され他方の電極がストレ
ージノードとなるキャパシタ１１２ｃと、ワード線活性
化信号ＷＬ６により活性化されキャパシタ１１２ｃのス
トレージノードとビット線／ＢＬｃとを接続するアクセ
ストランジスタ１１０ｃと、一方の電極がセルプレート
ＣＰに接続され他方の電極がストレージノードとなるキ
ャパシタ１１６ｃと、ワード線活性化信号ＷＬ５により
活性化されキャパシタ１１６ｃのストレージノードとビ
ット線ＢＬｃとを接続するアクセストランジスタ１１４
ｃと、一方の電極がセルプレートＣＰに接続され他方の
電極がストレージノードとなるキャパシタ１２０ｃと、
ワード線活性化信号ＷＬ７により活性化されキャパシタ
１２０ｃのストレージノードとビット線／ＢＬｃとを接
続するアクセストランジスタ１１８ｃとを含む。
【００４１】メモリセルアレイ３２は、さらに、一方の
電極がセルプレートＣＰに接続され他方の電極が記憶情
報を蓄積するストレージノードとなるキャパシタ１０８
ｄと、ワード線活性化信号ＷＬ４によって活性化されキ
ャパシタ１０８ｄのストレージノードとビット線ＢＬｄ
とを接続するアクセストランジスタ１０６ｄと、一方の
電極がセルプレートＣＰに接続され他方の電極がストレ
ージノードとなるキャパシタ１１２ｄと、ワード線活性
化信号ＷＬ６により活性化されキャパシタ１１２ｄのス
トレージノードとビット線／ＢＬｄとを接続するアクセ
ストランジスタ１１０ｄと、一方の電極がセルプレート
ＣＰに接続され他方の電極がストレージノードとなるキ
ャパシタ１１６ｄと、ワード線活性化信号ＷＬ５により
活性化されキャパシタ１１６ｄのストレージノードとビ
ット線ＢＬｄとを接続するアクセストランジスタ１１４
ｄと、一方の電極がセルプレートＣＰに接続され他方の
電極がストレージノードとなるキャパシタ１２０ｄと、
ワード線活性化信号ＷＬ７により活性化されキャパシタ
１２０ｄのストレージノードとビット線／ＢＬｄとを接
続するアクセストランジスタ１１８ｄとを含む。
【００４２】図５は、図１におけるＶＰＰ発生回路３６
の構成を示すブロック図である。図５を参照して、ＶＰ
Ｐ発生回路３６は、昇圧電位ＶＰＰが所定の電圧値に達
していないときにイネーブル信号ＥＮ０を活性化するＶ
ＰＰ検知回路１４６と、モード選択信号ＣＥＬＬ２を受
けて反転するインバータ１３２と、モード選択信号ＣＥ
ＬＬ２とイネーブル信号ＥＮ０とを受けてイネーブル信
号ＥＮ１を発生するＡＮＤ回路１３４と、イネーブル信
号ＥＮ１が“Ｈ”レベルのときに活性化されクロック信
号ＣＫＨを発生するリング発振回路（Ｈｉｇｈ）１３６
と、インバータ１３２の出力とイネーブル信号ＥＮ０と
を受けてイネーブル信号ＥＮ２を出力するＡＮＤ回路１
３８と、イネーブル信号ＥＮ２が“Ｈ”レベルのときに
活性化されクロック信号ＣＫＬを発生するリング発振回
路（Ｌｏｗ）１４０と、モード選択信号ＣＥＬＬ２が
“Ｈ”レベルのときはクロック信号ＣＫＨを出力し、モ
ード選択信号ＣＥＬＬ２が“Ｌ”レベルのときはクロッ
ク信号ＣＫＬを出力するクロック選択ゲート１４２と、
クロック選択信号１４２の出力するクロック信号に応じ
て昇圧電位ＶＰＰを発生するＶＰＰポンプ回路１４４と
を含む。
【００４３】図６は、図５におけるリング発振回路（Ｈ
ｉｇｈ）１３６の構成を示す回路図である。
【００４４】リング発振回路（Ｈｉｇｈ）１３６は、イ
ネーブル信号ＥＮ１が“Ｈ”レベルのときにクロック信
号ＣＫＨを出力するＮＡＮＤ回路１５０と、クロック信
号ＣＫＨを受けて遅延させＮＡＮＤ回路１５０の入力に
フィードバックする遅延回路１４８とを含む。
【００４５】遅延回路１４８は、偶数段の直列に接続さ
れたインバータ１５２〜１５４を含み、このインバータ
の段数は必要に応じて増減される。
【００４６】図７は、図５におけるリング発振回路（Ｌ
ｏｗ）１４０の構成を示す回路図である。
【００４７】リング発振回路（Ｌｏｗ）１４０は、イネ
ーブル信号ＥＮ２が“Ｈ”レベルのときにクロック信号
ＣＫＬを出力するＮＡＮＤ回路１６０と、クロック信号
ＣＫＬを受けて遅延させＮＡＮＤ回路１６０の入力にフ
ィードバックする遅延回路１５８とを含む。
【００４８】遅延回路１５８は、偶数段の直列に接続さ
れたインバータ１６２〜１６４を含む。このインバータ
の段数は図６に示した遅延回路１４８に含まれる段数よ
りも多く設定される。つまり、遅延回路１５８は遅延回
路１４８より遅延時間が大きいためリング発振回路１４
０の発振周波数はリング発振回路１３６の発振周波数よ
り低い周波数になる。
【００４９】図８は、実施の形態１の半導体記憶装置の
ワード線選択の様子を説明するための動作波形図であ
る。
【００５０】図３、図８を参照して、期間Ｔ１において
は、モード選択信号ＣＥＬＬ２は“Ｌ”レベルになって
いる。このとき内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ
２がいずれも“Ｌ”レベルであるとする。ワード線活性
化信号ＷＬＴが“Ｌ”レベルから“Ｈ”レベルに立上が
ると、内部アドレス信号ＩＮＴＡ２が“Ｌ”レベルであ
るため行デコーダ２６におけるプリデコード信号ＩＡ
２、／ＩＡ２のうちプリデコード信号／ＩＡ２のみが活
性化される。内部アドレス信号ＩＮＴＡ０、ＩＮＴＡ１
はいずれも“Ｌ”レベルであるため、応じてワード線活
性化信号ＷＬ０のみが活性化される。そして、ワード線
活性化信号ＷＬＴが立下がると応じてプリデコード信号
／ＩＡ２が立下がりワード線活性化信号ＷＬ０も立下が
る。
【００５１】期間Ｔ２は、半導体記憶装置が使用される
機器がレジューム等の低消費電力モードとなっている場
合である。このときモード選択信号ＣＥＬＬ２は“Ｈ”
レベルに設定される。期間Ｔ１の場合と同様に内部アド
レス信号ＩＮＴＡ０〜ＩＮＴＡ２がいずれも“Ｌ”レベ
ルの場合を考える。ワード線活性化信号ＷＬＴが“Ｌ”
レベルから“Ｈ”レベルに立上がると、内部アドレス信
号ＩＮＴＡ２は“Ｌ”レベルであるがモード選択信号Ｃ
ＥＬＬ２が“Ｈ”レベルであるため、応じてプリデコー
ド信号ＩＡ２、／ＩＡ２がいずれも活性化され“Ｌ”レ
ベルから“Ｈ”レベルに立上がる。内部アドレス信号Ｉ
ＮＴＡ０、ＩＮＴＡ１はいずれも“Ｌ”レベルであるた
め、応じてワード線活性化信号ＷＬ０、ＷＬ１が双方と
も“Ｌ”レベルから“Ｈ”レベルに立上がる。
【００５２】ここで、ワード線活性化信号ＷＬ０、ＷＬ
１は図４に示したメモリセルアレイ３２中のキャパシタ
１０８ａ、１１６ａのストレージノードを一括してビッ
ト線ＢＬａに接続する。したがって、キャパシタ１０８
ａ、１１６ａのストレージノードに同じ情報が読み書き
されることになる。
【００５３】しかしながら、ワード線活性化信号ＷＬ０
に加えて、ワード線活性化信号ＷＬ１も活性化させねば
ならないため、これらの活性化信号を駆動するための昇
圧電位を供給するＶＰＰ発生回路の駆動能力を強化する
必要がある。
【００５４】図５においてモード選択信号ＣＥＬＬ２が
“Ｈ”レベルであるときはＶＰＰポンプ回路１４４を駆
動するクロックが速いクロックとなるためＶＰＰ発生回
路３６の昇圧電位を供給する能力は期間Ｔ２においては
強化されるので問題ない。
【００５５】ＤＲＡＭは、メモリセル中のキャパシタの
ストレージノードに蓄積された電荷が時間の経過ととも
に失われていくため、一定時間ごとにストレージノード
に記憶されていたデータを一旦読出して再び書込むリフ
レッシュ動作が必要である。
【００５６】アクセストランジスタが導通したときにキ
ャパシタに蓄積された電荷がビット線に放出されビット
線の電位が変化する。リフレッシュ動作の周期は、この
時の電位差がセンスアンプ１１２ａが増幅可能な電位差
より大きい間に行なうことが必要である。
【００５７】したがって、キャパシタ１０８ａに加えて
キャパシタ１１６ａに同じ情報を蓄積し２倍の電荷をビ
ット線に放出するようにすればビット線の電位変化はよ
り大きくなるので、リフレッシュ周期を伸ばすことがで
きる。したがって消費電力を抑えることができる。
【００５８】以上説明したように、実施の形態１の半導
体記憶装置は、通常動作時にはモード選択信号ＣＥＬＬ
２は“Ｌ”レベルが与えられる。このとき行デコーダ２
６は内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎを受けて
デコードしワード線ＷＬ０〜ＷＬｍのうちいずれか１本
のワード線を活性化する。この活性化に応じて所定のメ
モリセルへのデータの授受またはデータのリフレッシュ
が行なわれる。
【００５９】サスペンドやレジュームなどの低消費電力
が要求される場合には、モード選択信号ＣＥＬＬ２は
“Ｈ”レベルに設定される。応じて行デコーダ２６は内
部行アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎに応じてワー
ド線ＷＬ０〜ＷＬｍの中から所定の２本を活性化させ
る。この活性化に応じて半導体記憶装置はメモリセルア
レイのデータをリフレッシュする。このときはメモリセ
ルアレイ２つに対して１つのデータが記憶される。つま
り同時に２本ワード線が選択されるとビット線に２つの
メモリセルが接続され、２つのメモリセルに蓄積されて
いた電荷がビット線に放出される結果、１つのメモリセ
ルが接続される場合よりもより大きな電位差がビット線
対間に生じる。これは、ビット線の容量値とメモリセル
の容量値の比率が変わったことに起因する。したがっ
て、リフレッシュ周期をより長くすることが可能とな
る。
【００６０】すなわち、メモリ容量が必要で消費電力が
それほど重要ではない場合にはモード選択信号ＣＥＬＬ
２を“Ｌ”レベルに設定し、通常のＤＲＡＭとしての記
憶動作を行ない、記憶容量がそれほど必要ではなく消費
電力を抑えたい場合には、モード選択信号ＣＥＬＬ２を
“Ｈ”レベルに設定することによりリフレッシュ周期を
より長くした低消費電力動作が可能である。そして、こ
の２つの動作モードはユーザにとって必要に応じて適宜
切換えて使用することが可能である。
【００６１】［実施の形態２］実施の形態２の半導体記
憶装置は、行デコーダ２６に代えて行デコーダ１００を
含む点が実施の形態１と異なる。
【００６２】図９は、実施の形態２に用いられる行デコ
ーダ１００の構成を示す回路図である。
【００６３】図９を参照して、実施の形態２の半導体記
憶装置では、行デコーダ１００において、ワード線活性
化信号ＷＬＴを受けて遅延させワード線活性化信号ＷＬ
ＴＤ０を出力する遅延回路１８２をさらに含み、モード
選択信号ＣＥＬＬ２が“Ｌ”レベルのときはワード線活
性化信号ＷＬＴをワード線活性化信号ＷＬＴＤとしてＡ
ＮＤ回路５０に出力し、モード選択信号ＣＥＬＬ２が
“Ｌ”レベルの場合はワード線活性化信号ＷＬＴＤ０を
ワード線活性化信号ＷＬＴＤとしてＡＮＤ回路５０に出
力する選択ゲート１８４を含む点が実施の形態１の場合
と異なる。遅延回路１８２はワード線活性化信号ＷＬＴ
を受けてワード線活性化信号ＷＬＴＤを出力する直列に
接続された偶数段のインバータ１８６〜１８８を含む。
【００６４】他の部分は図３に示した行デコーダ２６と
同様であるので説明は繰返さない。図１０は、行デコー
ダ１００の動作を説明するための動作波形図である。
【００６５】図１０を参照して、期間Ｔ１においては、
モード選択信号ＣＥＬＬ２は“Ｌ”レベルになってい
る。このとき内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ２
がいずれも“Ｌ”レベルであるとする。ワード線活性化
信号ＷＬＴが“Ｌ”レベルから“Ｈ”レベルに立上がる
と、内部アドレス信号ＩＮＴＡ２が“Ｌ”レベルである
ため行デコーダ２６におけるプリデコード信号ＩＡ２、
／ＩＡ２のうちプリデコード信号／ＩＡ２のみが活性化
される。内部アドレス信号ＩＮＴＡ０、ＩＮＴＡ１はい
ずれも“Ｌ”レベルであるため、応じてワード線活性化
信号ＷＬ０のみが活性化される。そして、ワード線活性
化信号ＷＬＴが立下がると応じてプリデコード信号／Ｉ
Ａ２が立下がりワード線活性化信号ＷＬ０も立下がる。
【００６６】一方、期間Ｔ２においてモード選択信号Ｃ
ＥＬＬ２が“Ｈ”レベルに設定されると、図９における
ワード線活性化信号ＷＬＴＤが遅延回路１８２の出力に
応じて活性化されるため、プリデコード信号／ＩＡ２の
立上がりに対してプリデコード信号／ＩＡ２の立上がり
は遅延回路１８２の遅延量に応じて遅延する。このため
一括して活性化されるワード線活性化信号ＷＬ０、ＷＬ
１において、立上がりのタイミングおよび立下がりのタ
イミングがずれることになる。図１に示したＶＰＰ発生
回路３６はワード線活性化信号の立上がり時においてワ
ード線を充電するために電流が消費されるのであるか
ら、このワード線活性化信号をずらして立上げることに
よりＶＰＰ発生回路３６の電流供給能力を増大させなく
てもワード線活性化信号を２つ同時に活性化することが
可能となる。
【００６７】［実施の形態３］図１１は、実施の形態３
における半導体記憶装置の例である６４メガビットシン
クロナスダイナミックランダムアクセスメモリ（６４Ｍ
ＳＤＲＡＭ）のブロック図である。
【００６８】図１１を参照して、ＳＤＲＡＭ５００は、
外部アドレス信号Ａ０〜Ａ１２とバンクアドレス信号Ｂ
Ａ０、ＢＡ１とを受けて内部アドレス信号ＩＮＴＡ０〜
ＩＮＴＡ１２を発生するアドレスバッファ５０４と、外
部クロック信号ＣＬＫおよびクロックイネーブル信号Ｃ
ＫＥを受けて内部クロック信号ＩＣＬＫを発生するクロ
ック信号バッファ５０２と、内部クロック信号ＩＣＬＫ
に基づいてチップセレクト信号／ＣＳ、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力Ｄ
Ｑマスク信号ＤＱＭを内部に取込むコントロール信号バ
ッファ５０６と、内部クロック信号ＩＣＬＫ、内部アド
レス信号ＩＮＴＡ０〜ＩＮＴＡ１２およびコントロール
信号バッファ５０６の出力を受けてチップ全体の制御を
行なうコントロール回路５０８と、コントロール信号バ
ッファの出力に応じたＳＤＲＡＭの動作モードをコント
ロール回路５０８の指示により保持するモードレジスタ
５１０とを含む。
【００６９】ＳＤＲＡＭ５００は、さらに、データを外
部と入出力を行なうＤＱバッファ５１４と、外部から入
力されたデータを保持するメモリアレイ５１２とをさら
に含む。メモリアレイ５１２はメモリアレイ５１２ａ〜
５１２ｄの４バンクに分かれており、それぞれ独立して
動作が可能である。
【００７０】図１２は、モードレジスタ５１０およびコ
ントロール回路５０８の構成を説明するための回路図で
ある。図１２では、コントロール回路５０８については
モードレジスタへのデータの設定に関する部分のみを示
す。図１２を参照して、コントロール回路５０８は、コ
ントロール信号バッファ５０６によって取込まれた制御
信号を受けてコマンドをデコードするコマンドデコーダ
５２２と、モードレジスタの設定モードを更新するモー
ドレジスタセットコマンド（ＭＲＳ）が入力されたとき
にコマンドデコーダによって一時的に“Ｌ”レベルに活
性化される信号／ＭＳＥＴを受けて反転しモードレジス
タセット信号ＭＳＥＴを出力するインバータ５２８と、
内部アドレス信号ＩＮＴＡ０を受けモードレジスタセッ
ト信号ＭＳＥＴによって活性化されるクロックドインバ
ータ５３０と、クロックドインバータ５３０の出力を受
けて反転するインバータ５３２と、インバータ５３２の
出力を受けて反転しインバータ５３２の入力ノードに出
力するインバータ５３４と、内部アドレス信号ＩＮＴＡ
１を受けてモードレジスタセット信号ＭＳＥＴに応じて
活性化されるクロックドインバータ５３６と、クロック
ドインバータ５３６の出力を受けて反転するインバータ
５３８と、インバータ５３８の出力を受けて反転しイン
バータ５３８の入力ノードに出力するインバータ５４０
と、内部アドレス信号ＩＮＴＡ２を受けてモードレジス
タセット信号ＭＳＥＴによって活性化されるクロックド
インバータ５４２と、クロックドインバータ５４２の出
力を受けて反転するインバータ５４４と、インバータ５
４４の出力を受けて反転しインバータ５４４の入力ノー
ドに出力するインバータ５４６と、内部アドレス信号Ｉ
ＮＴＡ８を受けモードレジスタセット信号ＭＳＥＴによ
って活性化されるクロックドインバータ５４８と、クロ
ックドインバータ５４８の出力を受けて反転するインバ
ータ５５０と、インバータ５５０の出力を受けて反転し
インバータ５５０の入力ノードに出力するインバータ５
５２とを含む。モードレジスタ５１０は、インバータ５
３２、５３８、５４４の出力をそれぞれラッチするラッ
チ回路ＭＡ０、ＭＡ１、ＭＡ２と、インバータ５５０の
出力をラッチするラッチ回路ＭＡ８とを含む。ここでラ
ッチ回路ＭＡ０、ＭＡ１、ＭＡ２はＳＤＲＡＭのバース
ト長を設定するバースト長設定部５２４を構成する。ま
たラッチ回路ＭＡ８はレジュームやサスペンド時に
“Ｈ”レベルに設定されるモード選択信号ＣＥＬＬ２の
情報を保持しているモード設定部５２６である。
【００７１】図１３は、モードレジスタへのモード設定
を説明するための動作波形図である。
【００７２】図１３を参照して、時刻ｔ１において、ク
ロック信号ＣＬＫの立上がりにチップセレクト信号／Ｃ
Ｓ＝Ｌ、ロウアドレスストローブ信号／ＲＡＳ＝Ｌ、ラ
イトイネーブル信号／ＷＥ＝Ｌ、カラムアドレスストロ
ーブ信号／ＣＡＳ＝Ｌがコントロール信号バッファに入
力されると、コマンドデコーダによってモードレジスタ
セットコマンド（ＭＲＳ）と認識される。
【００７３】応じてモードレジスタセット信号／ＭＳＥ
ＴにＨ→Ｌ→Ｈのワンショットパルスが現われ図１２に
示したクロックドインバータ５３０、５３６、５４２お
よび５４８が導通状態となり、内部アドレス信号ＩＮＴ
ＡｎをモードレジスタＭＡｎに伝えラッチされる。
【００７４】この内部にラッチされたアドレスは、たと
えばＭＡ０〜２はバースト長を示す。ここで、たとえ
ば、ＭＡ８をロウデコーダ制御信号ＣＥＬＬ２として用
いる。
【００７５】したがって、実施の形態２の半導体記憶装
置は、外部からユーザがロウデコーダの制御を容易に行
なうことが可能となり、また、半導体記憶装置に電源が
供給されている動作時においては任意に制御モードをユ
ーザが変えることが可能となる。
【００７６】［実施の形態４］図１４は、実施の形態４
の半導体記憶装置におけるバンクの構成と行デコーダと
の対応関係を示した図である。
【００７７】実施の形態４では、バンク５６２ａ、５６
２ｂ、５６２ｃ、５６２ｄに対応して設けられる行デコ
ーダ５６４ａ、５６４ｂ、５６４ｃ、５６４ｄにモード
選択信号ＣＥＬＬ２、ＣＥＬＬ２Ｂ、ＣＥＬＬ２Ｃおよ
びＣＥＬＬ２Ｄを入力して、切換えることが可能になっ
ている点が実施の形態３の半導体記憶装置と異なる。モ
ード選択信号ＣＥＬＬ２、ＣＥＬＬ２Ｂ、ＣＥＬＬ２Ｃ
およびＣＥＬＬ２Ｄは実施の形態３の場合と同様モード
レジスタセットコマンド（ＭＲＳ）が入力された時のア
ドレス端子の設定により設定することができる。
【００７８】図１５は、動作モードのバンク切換をわか
りやすく説明するための図である。図１５を参照して、
たとえばメモリアレイ５６２ａ（バンクＡ）は８ＭＢｉ
ｔｓの容量しかないが、リフレッシュ周期を約２倍程度
の２５６ｍｓに設定できるバンクであり、その他のメモ
リアレイ５６２ｂ〜５６２ｄ（バンクＢ、Ｃ、Ｄ）は、
容量は１６ＭＢｉｔｓあるがリフレッシュ周期は１２８
ｍｓであるバンクである。
【００７９】このようにすれば、たとえば、バンクＢ、
Ｃ、Ｄを通常使用時におけるデータ記憶用のＤＲＡＭと
して使用し、バンクＡをあまりアクセス頻度のないレジ
ュームやサスペンド等のデータ記憶用として用いること
ができる。各バンクの動作モードはそれぞれ設定するこ
とができるので、容量と消費電力のバランスを用途に応
じてユーザの希望どおりに設定可能となる。すなわちＤ
ＲＡＭ内蔵マイコンのようにメモリ容量の決まったチッ
プにおいて、容量と消費電力とのバランスを可変にで
き、用途に応じた適切な使い方ができるという効果があ
る。
【００８０】［実施の形態５］図１６は、実施の形態５
においてモード選択信号ＣＥＬＬ２を発生する構成を説
明するための回路図である。
【００８１】図１６を参照して、実施の形態５の半導体
記憶装置は、制御信号入力用パッド７０２と、パッド７
０２に与えられた信号を受けて反転するインバータ７０
４と、インバータ７０４の出力を受けて反転しモード選
択信号ＣＥＬＬ２を出力するインバータ７０６を含む点
が実施の形態１の場合と異なる。
【００８２】このようにすることによってモード選択信
号ＣＥＬＬ２を外部から制御することが可能となり、ま
た、アセンブリ段階でのボンディングオプションにより
動作モードを固定することも可能となる。
【００８３】［実施の形態６］図１７は、実施の形態６
の半導体記憶装置においてモード選択信号ＣＥＬＬ２を
発生する構成を示す回路図である。
【００８４】図１７を参照して、実施の形態６の半導体
記憶装置は、電源電位Ｖｃｃと接地電位との間に直列に
接続されたヒューズ素子７０８、抵抗７１０と、ヒュー
ズ素子７０８と抵抗７１０との接続ノードの電位を受け
て反転するインバータ７１２と、インバータ７１２の出
力を受けて反転しモード選択信号ＣＥＬＬ２を出力する
インバータ７１４を含む点が実施の形態１の場合と異な
る。
【００８５】ヒューズ素子７０８は、たとえば、ポリシ
リコンなどで構成され、レーザトリミング等によって導
通状態と非導通状態とを選択することができるものであ
る。
【００８６】抵抗７１０は、ＭΩオーダの高抵抗であ
る。ヒューズ素子７０８を切断すれば、抵抗７１０によ
ってインバータ７１２の入力は“Ｌ”レベルに設定され
る。応じてモード選択信号ＣＥＬＬ２は“Ｌ”レベルと
なる。一方ヒューズ素子７０８を切断しないでおけば、
外部電源電位Ｖｃｃによりインバータ７１２の入力はＨ
レベルにされ、応じてモード選択信号ＣＥＬＬ２は
“Ｈ”レベルとなる。したがって、用途に応じてリフレ
ッシュ周期が長く記憶容量が少ない第１のモードでもメ
モリ容量が多い第２のモードでも動作可能な半導体記憶
装置とすることができるため、用途に応じた生産調整等
が容易となる。
【００８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８８】
【発明の効果】請求項１に記載のダイナミック型半導体
記憶装置は、１つのデータ保持に１つのメモリセルを使
用する記憶容量の大きいモードと１つのデータ保持に２
つのメモリセルを使用する低消費電力モードを選択可能
であるため、ユーザがこの２つの動作モードを必要に応
じて適宜切換えて使用することが可能である。
【００８９】請求項２、３に記載のダイナミック型半導
体記憶装置は、請求項１に記載のダイナミック型半導体
記憶装置が奏する効果に加えて、低消費電力モードにお
いて従来と同様にワード線を活性化することが可能であ
る。
【００９０】請求項４に記載のダイナミック型半導体記
憶装置は、１つのデータ保持に１つのメモリセルを使用
する記憶容量の大きいモードと１つのデータ保持に２つ
のメモリセルを使用する低消費電力モードを選択可能で
あるため、ユーザがこの２つの動作モードを必要に応じ
て適宜切換えて使用することが可能である。
【００９１】請求項５に記載のダイナミック型半導体記
憶装置は、請求項１に記載のダイナミック型半導体記憶
装置が奏する効果に加えて、低消費電力モードにおいて
ワード線の活性化電位を与える電圧発生回路を補強せず
に従来と同様にワード線を活性化することが可能であ
る。
【００９２】請求項６に記載のダイナミック型半導体記
憶装置は、請求項１に記載のダイナミック型半導体記憶
装置が奏する効果に加えて、１つのデータ保持に１つの
メモリセルを使用する記憶容量の大きいモードと１つの
データ保持に２つのメモリセルを使用する低消費電力モ
ードを端子の設定により選択可能であるため、ユーザが
この２つの動作モードを必要に応じて適宜切換えて使用
することが可能である。
【００９３】請求項７に記載のダイナミック型半導体記
憶装置は、請求項６に記載のダイナミック型半導体記憶
装置が奏する効果に加えて、バンクごとに動作モードを
選択して使用できるので用途に応じたバンクの使い分け
が可能である。
【００９４】請求項８〜１０に記載のダイナミック型半
導体記憶装置は、請求項１に記載のダイナミック型半導
体記憶装置が奏する効果に加えて、動作モードの設定を
簡便に行うことが可能であり、用途に応じた生産調整等
も容易である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。
【図２】 図１における行デコーダ２６、メモリセルア
レイ３２、センスアンプ＋入出力制御回路３０を概略的
に示した図である。
【図３】 図２における行デコーダ２６の構成を示す回
路図である。
【図４】 図１におけるセンスアンプ＋入出力制御回路
３０、メモリセルアレイ３２の構成を説明するための回
路図である。
【図５】 図１におけるＶＰＰ発生回路３６の構成を示
すブロック図である。
【図６】 図５におけるリング発振回路（Ｈｉｇｈ）１
３６の構成を示す回路図である。
【図７】 図５におけるリング発振回路（Ｌｏｗ）１４
０の構成を示す回路図である。
【図８】 実施の形態１の半導体記憶装置のワード線選
択の様子を説明するための動作波形図である。
【図９】 実施の形態２に用いられる行デコーダ１００
の構成を示す回路図である。
【図１０】 行デコーダ１００の動作を説明するための
動作波形図である。
【図１１】 実施の形態３における半導体記憶装置の例
である６４メガビット シンクロナスダイナミックラン
ダムアクセスメモリ（６４Ｍ ＳＤＲＡＭ）のブロック
図である。
【図１２】 モードレジスタ５１０およびコントロール
回路５０８の構成を説明するための回路図である。
【図１３】 モードレジスタへのモード設定を説明する
ための動作波形図である。
【図１４】 実施の形態４の半導体記憶装置におけるバ
ンクの構成と行デコーダとの対応関係を示した図であ
る。
【図１５】 動作モードのバンク切換をわかりやすく説
明するための図である。
【図１６】 実施の形態５においてモード選択信号ＣＥ
ＬＬ２を発生する構成を説明するための回路図である。
【図１７】 実施の形態６の半導体記憶装置においてモ
ード選択信号ＣＥＬＬ２を発生する構成を示す回路図で
ある。
【図１８】 ＤＲＡＭの行デコーダおよびメモリセルア
レイを概略的に示す図である。
【符号の説明】
２〜６ 制御信号入力端子、８ アドレス入力端子群、
１４ データ入力端子、１６ データ出力端子、１ 半
導体記憶装置、２２ クロック発生回路、３６Ｖｐｐ発
生回路、２６，１００ 行デコーダ、２８ 列デコー
ダ、３２ メモリセルアレイ、３０ センスアンプ＋入
出力制御回路、２０ データ入力バッファ、３４ デー
タ出力バッファ、ＣＳＬ０，ＣＳＬ１ 列選択線、ＷＬ
０〜ＷＬ７ ワード線活性化信号、１０６ａ〜１０６
ｄ，１１０ａ〜１１０ｄ，１１４ａ〜１１４ｄ，１１８
ａ〜１１８ｄ アクセストランジスタ、１０８ａ〜１０
８ｄ，１１２ａ〜１１２ｄ，１１６ａ〜１１６ｄ，１２
０ａ〜１２０ｄ キャパシタ、１２２ａ〜１２２ｄ セ
ンスアンプ、１３６，１４０ リング発振回路、１４４
ＶＰＰポンプ回路、１４６ ＶＰＰ検知回路、１４
８，１５８，１８８ 遅延回路、１４２，１８４ 選択
ゲート、５０２ クロック信号バッファ、５０４アドレ
スバッファ、５０６ コントロール信号バッファ、５０
８ コントロール回路、５１０ モードレジスタ、５１
２ メモリアレイ、５１２ａ〜５１２ｄバンク、５１４
ＤＱバッファ、５００ ＳＤＲＡＭ、５４８ クロッ
クドインバータ、５５０，５５２ インバータ、７０２
パッド、７０４，７０６，７１２，７１４ インバー
タ、７０８ ヒューズ素子、７１０ 抵抗。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１のメモリアレイを備え、 前記第１のメモリアレイは、 第１および第２のメモリセルと、 前記第１および第２のメモリセルに対して授受されるデ
    ータを伝達するための第１のビット線と、 前記第１のメモリセルを選択するための第１のワード線
    と、 前記第２のメモリセルを選択するための第２のワード線
    と、 アドレス信号に応じて、前記第１および第２のワード線
    を活性化し、前記第１および第２のメモリセルを選択す
    るセル選択手段とをさらに備え、 前記セル選択手段は、 第１のモードにおいては、前記アドレス信号に応じて前
    記第１および第２のメモリセルのいずれかを選択し、第
    ２のモードにおいては、前記第１のメモリセルに対応す
    るアドレス信号に応じて、前記第１および第２のメモリ
    セルを選択する第１の行デコード回路を含む、ダイナミ
    ック型半導体記憶装置。
  2. 【請求項２】 前記第１の行デコード回路に前記第１お
    よび第２のワード線の活性化電位を供給する電圧発生回
    路をさらに備え、 前記電圧発生回路は前記第１のモードにおける電流供給
    能力よりも前記第２のモードにおける電流供給能力が大
    きい、請求項１記載のダイナミック型半導体記憶装置。
  3. 【請求項３】 前記電圧発生回路は、 前記第１のモードにおいて活性化され第１のクロック信
    号を発生する発振回路と、 前記第２のモードにおいて活性化され第１のクロック信
    号より周期の短い第２のクロック信号を発生する発振回
    路と、 前記第１および第２のクロック信号のいずれかに応じて
    昇圧動作をするチャージポンプ回路とを含む、請求項２
    記載のダイナミック型半導体記憶装置。
  4. 【請求項４】 前記第１の行デコード回路は、 前記アドレス信号の所定のビットに対応する第１および
    第２のプリデコード信号を発生するプリデコード回路を
    含み、 前記プリデコード回路は、前記第１のモードにおいて前
    記所定のビットの論理値に応じて前記第１および第２の
    プリデコード信号のいずれかを活性化し、前記第２のモ
    ードにおいて前記第１および第２のプリデコード信号の
    両方を活性化し、 前記第１および第２のプリデコード信号に応じて前記第
    １および第２のワード線を活性化するワード線活性化回
    路をさらに含む、請求項１記載のダイナミック型半導体
    記憶装置。
  5. 【請求項５】 前記第１の行デコード回路は、 前記第２のモードにおいて前記第１のワード線を活性化
    するタイミングよりも前記第２のワード線を活性化する
    タイミングを遅延させる遅延手段を含む、請求項１記載
    のダイナミック型半導体記憶装置。
  6. 【請求項６】 外部クロック信号に応じてアドレス信号
    を取り込むアドレスバッファ回路と、 外部クロック信号に応じて制御信号を取り込む制御信号
    バッファ回路と、 前記制御信号をデコードするコマンドデコーダと、 前記コマンドデコーダのデコード結果に応じて前記アド
    レス信号に対応する動作モードを保持するモードレジス
    タとをさらに備え、 前記モードレジスタは、 前記第１のメモリアレイの動作モードが前記第１のモー
    ドと前記第２のモードのいずれであるかを保持する第１
    の保持回路を含む、請求項１記載のダイナミック型半導
    体記憶装置。
  7. 【請求項７】 第２のメモリアレイをさらに備え、 前記第１および第２のメモリアレイはそれぞれ独立して
    動作可能であり、かつそれぞれ前記動作モードを独立し
    て制御できるバンクであり、 前記第２のメモリアレイは、 第３および第４のメモリセルと、 前記第３および第４のメモリセルに対して授受されるデ
    ータを伝達するための第２のビット線と、 前記第３のメモリセルを選択するための第３のワード線
    と、 前記第４のメモリセルを選択するための第４のワード線
    と、 前記セル選択手段は、アドレス信号に応じて、前記第３
    および第４のワード線を活性化し、前記第３および第４
    のメモリセルを選択し、 前記第１のモードにおいては、前記アドレス信号に応じ
    て前記第３および第４のメモリセルのいずれかを選択
    し、第２のモードにおいては、前記第３のメモリセルに
    対応するアドレス信号に応じて、前記第３および第４の
    メモリセルを選択する第２の行デコード回路をさらに含
    み、 前記モードレジスタは、 前記第２のメモリアレイの動作モードが前記第１のモー
    ドと前記第２のモードのいずれであるかを保持する第２
    の保持回路をさらに含む、請求項６記載のダイナミック
    型半導体記憶装置。
  8. 【請求項８】 外部から電位を与えることが可能な制御
    端子をさらに備え、 前記制御端子の電位に応じて前記第１のモードと前記第
    ２のモードのいずれかが選択される、請求項１記載のダ
    イナミック型半導体記憶装置。
  9. 【請求項９】 電源ノードと内部ノードとの間に接続さ
    れるヒューズ素子をさらに備え、 前記ヒューズ素子は、導通状態と非導通状態のいずれか
    が選択可能であり、 前記内部ノードの電位に応じて前記第１のモードと前記
    第２のモードのいずれかが選択される、請求項１記載の
    ダイナミック型半導体記憶装置。
  10. 【請求項１０】 接地ノードと内部ノードとの間に接続
    されるヒューズ素子をさらに備え、 前記ヒューズ素子は、導通状態と非導通状態のいずれか
    が選択可能であり、 前記内部ノードの電位に応じて前記第１のモードと前記
    第２のモードのいずれかが選択される、請求項１記載の
    ダイナミック型半導体記憶装置。
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