KR100315608B1 - 다이내믹형 반도체 기억 장치 - Google Patents

다이내믹형 반도체 기억 장치 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

메모리 용량이 필요하고 소비 전력이 그만큼 중요하지 않은 경우에는 통상의 동작을 시키고, 기억 용량이 그 만큼 필요하지 않아 소비 전력을 억제하고 싶은 경우에는 워드선(WLD, WL1)을 2개 동시에 활성화시킴으로써 1개의 데이타를 기억하기 위해 1개의 비트선(BLa)에 공통하여 접속되는 2개의 메모리셀을 사용한다. 이 때문에 리프레시 주기를 보다 길게 한 저소비 전력 동작이 가능하다. 그리고, 이 2개의 동작 모드는 사용자에게 있어서 필요에 따라 적절하게 전환하여 사용하는 것이 가능하다.

Description

다이내믹형 반도체 기억 장치{DYNAMIC SEMICONDUCTOR MEMORY DEVICE WITH LOW POWER CONSUMPTION MODE INCREASING ELECTROSTATIC CAPACITY OF MEMORY CELL THAN IN NORMAL OPERATION MODE}
본 발명은 다이내믹형 반도체 기억 장치에 관한 것으로, 특히 캐패시터에 정보를 축적하는 다이내믹 랜덤 억세스 메모리(DRAM)에 관한 것이다.
도 18은 DRAM의 행 디코더 및 메모리셀 어레이를 개략적으로 나타낸 도면이다.
도 18을 참조하여, 외부로부터 반도체 기억 장치에 입력된 행 어드레스는 내부에 보유되어 내부 행 어드레스 신호 INTA0∼INTAn으로 되어 행 디코더(722)에 입력된다. 행 디코더(722)는 내부 어드레스 신호 INTA0∼INTAn을 디코드하여 워드선 WL0∼WLn 중 어느 하나를 활성화하는 워드선 활성화 신호를 출력한다. 이 때, 종래의 반도체 기억 장치는 1개의 메모리셀을 비트선(도시하지 않음)에 접속하여, 감지 증폭기로 증폭시킴으로써 데이타를 'H'(하이) 레벨 또는 'L'(로우) 레벨의 2치로 판독한다.
그러나, 휴대 단말 등의 배터리로 구동하는 소형 정보 기기에 있어서 재개(resume)나 일시 중단(suspend) 상태에 있어서는, 사용자가 단말 조작을 하고 있는 통상 사용 상태에 비해, 보다 저소비 전력의 반도체 기억 장치가 요구된다. 소비 전력을 억제하기 위해서는, DRAM이 보유 정보를 리프레시하기 위한 리프레시 주기를 길게 하는 것이 고려된다. 리프레시 주기를 길게 하기 위해서는 DRAM의 메모리셀 1개당 캐패시터의 용량을 크게 하면 된다. 재개나 일시 중단 상태에 있어서는, 기억 용량이 많음보다도, 소비 전력이 낮은 것이 메인 메모리로서의 반도체기억 장치에 요구된다.
한편, 사용자가 단말을 조작하고 있는 통상 사용 상태에 있어서는, 메인 메모리는 보다 기억 용량이 많은 쪽이 바람직하다.
DRAM의 메모리셀 1개당 캐패시터의 용량을 크게 하는 것도, 기억 용량을 많이 하는 것도 어느 것이나 DRAM의 칩 면적의 증가로 이어진다. 즉, 소형 정보 기기 등의 저소비 전력이 요구되는 용도에 있어서는, 메모리의 기억 용량을 크게 하거나, 또는 메모리의 기억 용량을 감하여 재개나 일시 중단 상태에 있어서의 배터리에 있어서의 구동 시간을 길게 하는 것 중 어느 하나를 선택해야만 한다고 하는 문제점이 있었다.
본 발명의 목적은 사용자가 단말을 조작하는 통상 사용 상태에 있어서는 메모리의 기억 용량을 많게 하고, 재개나 일시 중단 상태 등에 있어서는 메모리의 기억 용량을 감하여 리프레시 주기를 길게 함으로써 보다 저소비 전력화를 도모한 다이내믹형 반도체 기억 장치를 제공하는 것이다.
본 발명은, 요약하면 다이내믹형 반도체 기억 장치에 있어서, 제1 메모리 어레이를 구비한다. 제1 메모리 어레이는 제1 및 제2 메모리셀과, 제1 및 제2 메모리셀에 대해 교환되는 데이타를 전달하기 위한 제1 비트선과, 제1 메모리셀을 선택하기 위한 제1 워드선과, 제2 메모리셀을 선택하기 위한 제2 워드선과, 어드레스 신호에 따라 제1 및 제2 워드선을 활성화하고 제1 및 제2 메모리셀을 선택하는 셀 선택 회로를 포함한다. 셀 선택 회로는, 제1 모드에 있어서는 어드레스 신호에 따라 제1 및 제2 메모리셀 중 어느 하나를 선택하고, 제2 모드에 있어서는 제1 메모리셀에 대응하는 어드레스 신호에 따라 제1 및 제2 메모리셀을 선택하는 제1 행 디코드 회로를 포함한다.
따라서 본 발명의 주된 이점은, 다이나믹형 반도체 기억 장치는, 1개의 데이타 보유에 1개의 메모리셀을 사용하는 기억 용량이 큰 모드와 1개의 데이타 보유에 2개의 메모리셀을 사용하는 저소비 전력 모드를 구비하고 있고, 사용자는 그 중 어느 하나를 선택할 수 있다. 이 때문에, 사용자가 이 2개의 동작 모드를 필요에 따라 적절하게 전환하여 사용하는 것이 가능하다는 점이다.
첨부된 도면을 참조하면서 이하의 설명으로부터 본 발명의 이점을 보다 명백하게 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1)의 구성을 나타낸 개략 블럭도.
도 2는 도 1에 있어서의 행 디코더(26), 메모리셀 어레이(32), 감지 증폭기+입출력 제어 회로(30)를 개략적으로 나타낸 도면.
도 3은 도 2에 있어서의 행 디코더(26)의 구성을 나타낸 회로도.
도 4는 도 1에 있어서의 감지 증폭기+입출력 제어 회로(30), 메모리셀 어레이(32)의 구성을 설명하기 위한 회로도.
도 5는 도 1에 있어서의 VPP 발생 회로(36)의 구성을 나타낸 블럭도
도 6은 도 5에 있어서의 링 발진 회로(High: 136)의 구성을 나타낸 회로도.
도 7은 도 5에 있어서의 링 발진 회로(Low: 140)의 구성을 나타낸 회로도.
도 8은 실시예 1의 반도체 기억 장치의 워드선 선택의 양상을 설명하기 위한 동작 파형도.
도 9는 실시예 2에 이용되는 행 디코더(100)의 구성을 나타낸 회로도.
도 10은 행 디코더(100)의 동작을 설명하기 위한 동작 파형도.
도 11은 실시예 3에 있어서의 반도체 기억 장치의 예인 64메가비트 싱크로너스 다이내믹 랜덤 억세스 메모리(64M SDRAM)의 블럭도.
도 12는 모드 레지스터(510) 및 콘트롤 회로(508)의 구성을 설명하기 위한 회로도.
도 13은 모드 레지스터로의 모드 설정을 설명하기 위한 동작 파형도.
도 14는 실시예 4의 반도체 기억 장치에 있어서의 뱅크의 구성과 행 디코더와의 대응 관계를 나타낸 도면.
도 15는 동작 모드의 뱅크 전환을 알기 쉽게 설명하기 위한 도면.
도 16은 실시예 5에 있어서 모드 선택 신호 CELL2를 발생하는 구성을 설명하기 위한 회로도.
도 17은 실시예 6의 반도체 기억 장치에 있어서 모드 선택 신호 CELL2를 발생하는 구성을 나타낸 회로도.
도 18은 DRAM의 행 디코더 및 메모리셀 어레이를 개략적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기억 장치
26, 100 : 행 디코더
28 : 열 디코더
34 : 데이타 출력 버퍼
136, 140 : 링 발진 회로
이하에 있어서, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 대응 부분을 나타낸다.
[실시예 1]
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1)의 구성을 나타낸 개략 블럭도이다.
도 1을 참조하여, 반도체 기억 장치(1)는 제어 신호 입력 단자(2∼6)와, 어드레스 입력 단자군(8)과, 데이타 신호 Din을 입력하는 입력 단자(14)와, 데이타 신호 Dout를 출력하는 출력 단자(16)와, 접지 전위 Vss를 수신하는 접지 단자(12)와, 외부 전원 전위 Ext. Vcc를 수신하는 전원 단자(10)를 구비한다.
반도체 기억 장치(1)는, 또한, 클럭 발생 회로(22)와, 행 및 열 어드레스 버퍼(24)와, 행 디코더(226)와, 열 디코더(28)와, 감지 증폭기+입출력 제어 회로(30)와, 메모리셀 어레이(32)와, 게이트 회로(18)와, 데이타 입력 버퍼(20) 및 데이타 출력 버퍼(34)를 구비한다.
클럭 발생 회로(22)는 제어 신호 입력 단자(2, 4)를 통해 외부로부터 제공되는 외부 행 어드레스 스트로브 신호 Ext. /RAS와 외부 열 어드레스 스트로브 신호 Ext. /CAS에 기초를 둔 소정의 동작 모드에 상당하는 제어 클럭을 발생하고, 반도체 기억 장치 전체의 동작을 제어한다. 또한, 저소비 전력이 요구되는 셀프 리프레시 등의 경우에는 이하에 설명하는 모드 선택 신호 CELL2를 활성화시킨다.
행 및 열 어드레스 버퍼(24)는 외부로부터 제공되는 어드레스 신호 A0∼An(n은 자연수)에 기초하여 생성한 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 행 디코더(26) 및 열 디코더(28)에 각각 제공한다.
행 디코더(26)와 열 디코더(28)에 의해 지정된 메모리셀 어레이(32) 중의 메모리셀은 감지 증폭기+입출력 제어 회로(30)와 데이타 입력 버퍼(20) 또는 데이타 출력 버퍼(22)를 통해 입력 단자(14) 또는 출력 단자(16)를 통해 외부와 데이타를 교환한다.
도 2는, 도 1에 있어서의 행 디코더(26), 메모리셀 어레이(32), 감지 증폭기+입출력 제어 회로(30)를 개략적으로 나타낸 도면이다.
도 2를 참조하여, 행 디코더(26)는 내부 행 어드레스 신호 INTA0∼INTAn을 수신하여 디코드하여 워드선 WL0∼WLm(m : 자연수)을 활성화시킨다. 여기서, 행디코더(26)는 모드 선택 신호 CELL2에 따라 디코드 동작을 변경함으로써 워드선의 활성화의 방법을 바꾸는 점이 종래와 다르다.
도 3은 도 2에 있어서의 행 디코더(26)의 구성을 나타낸 회로도이다. 도 3에서는, 설명을 간단하게 하기 위해, 내부 어드레스 신호 INTA0∼INTAn이 INTA0∼INTA2의 3비트의 경우를 설명한다.
도 3을 참조하여, 행 디코더(26)는 모드 선택 신호 CELL2를 수신하여 반전시키는 인버터(42)와, 인버터(42)의 출력과 내부 어드레스 신호 INTA2를 수신하는 NAND 회로(44)와, NAND 회로(44)의 출력과 워드선 활성화 신호 WLT를 수신하는 AND 회로(46)와, AND 회로(46)의 출력과 인버터(42)의 출력을 수신하는 NAND 회로(48)와, NAND 회로(48)의 출력과 워드선 활성화 신호 WLT를 수신하는 AND 회로(50)를 포함한다. AND 회로(46)의 출력은 프리디코드 신호/IA2로 되고, AND 회로(50)의 출력은 프리디코드 신호 IA2로 된다.
행 디코더(26)는, 또한, 내부 어드레스 신호 INTA1을 수신하여 반전시켜 프리디코드 신호 /IA1을 출력하는 인버터(52)와, 프리디코드 신호 /IA1을 수신하여 반전시켜 프리디코드 신호 IA1을 출력하는 인버터(54)와, 내부 어드레스 신호 INTA0을 수신하여 반전시켜 프리디코드 신호/IA0을 출력하는 인버터(56)와, 프리디코드 신호 /IA0을 수신하여 반전시켜 프리디코드 신호 IA0을 출력하는 인버터(58)를 포함한다.
행 디코더(26)는, 또한, 프리디코드 신호 /IA0, /IA1, /IA2를 수신하는 3NAND 회로(60)와, 3NAND 회로(60)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL0을 출력하는 인버터(62)와, 프리디코드 신호 /IA0, /IA1, IA2를 수신하는 3NAND 회로(64)와, 3NAND 회로(64)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL1을 출력하는 인버터(66)와, 프리디코드 신호 IA0, /IA1, /IA2를 수신하는 3NAND 회로(68)와, 3NAND 회로(68)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL2를 출력하는 인버터(70)와, 프리디코드 신호 IA0, /IA1, IA2를 수신하는 3NAND 회로(72)와, 3NAND 회로(72)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL3을 출력하는 인버터(74)를 포함한다.
행 디코더(26)는, 또한, 프리디코드 신호 /IA0, IA1, /IA2를 수신하는 3NAND 회로(76)와, 3NAND 회로(76)의 출력을 수시하여 반전시켜 워드선 활성화 신호 WL4를 출력하는 인버터(78)와, 프리디코드 신호 /IA0, IA1, IA2를 수신하는 3NAND 회로(80)와, 3NAND 회로(80)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL5를 출력하는 인버터(82)와, 프리디코드 신호 IA0, IA1, /IA2를 수신하는 3NAND 회로(84)와, 3NAND 회로(84)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL6을 출력하는 인버터(86)와, 프리디코드 신호 IA0, IA1, IA2를 수신하는 3NAND 회로(88)와, 3NAND 회로(88)의 출력을 수신하여 반전시켜 워드선 활성화 신호 WL7을 출력하는 인버터(90)를 포함한다.
이 행 디코더(26)는, 모드 선택 신호 CELL2가 'L' 레벨인 경우에는 내부 어드레스 신호 INTA0∼INTA2의 값 및 워드선 활성화 신호 WLT에 따라 워드선 활성화 신호 WL0∼WL7 중 어느 하나를 활성화시키지만, 모드 선택 신호 CELL2가 'H' 레벨인 경우에는 워드선 활성화 신호 WLT가 'H'레벨로 되어 활성화될 때에는 프리디코드 신호 /IA2, IA2는 어느 것이나 'H'레벨로 되기 때문에, 워드선 활성화 신호 WL0∼WL7 중 2개가 활성화된다.
도 4는, 도 1에 있어서의 감지 증폭기+입출력 제어 회로(30), 메모리셀 어레이(32)의 구성을 설명하기 위한 회로도이다. 또, 접속 관계를 명백히 하기 위해 행 디코더(26) 및 열 디코더(28)의 블럭도 참고로 나타내고 있다.
도 4를 참조하여, 감지 증폭기+입출력 제어 회로(30)는, 열 선택 신호 CSL0에 의해서 활성화되어 입출력 신호선 IO0과 비트선 BLa를 접속하는 N채널 MOS 트랜지스터(102a)와, 열 선택 신호 CSL0에 의해 활성화되어 입출력 신호선 /IO0과 비트선 /BLa를 접속하는 N채널 MOS 트랜지스터(104a)와, 비트선 BLa와 비트선 /BLa 사이의 전위차를 증폭시키는 감지 증폭기(122a)를 포함한다.
감지 증폭기+입출력 제어 회로(30)는, 또한, 열 선택 신호 CSL1에 의해 활성화되어 입출력 신호선 IO0과 비트선 BLb를 접속하는 N채널 MOS 트랜지스터(102b)와, 열 선택 신호 CSL1에 따라 활성화되어 입출력 신호선 /IO0과 비트선 /BLb를 접속하는 N채널 MOS 트랜지스터(104b)와, 비트선 BLb와 비트선/BLb 사이의 전위차를 증폭시키는 감지 증폭기(122b)를 포함한다.
감지 증폭기+입출력 제어 회로(30)는, 또한, 열 선택 신호 CSL0에 의해 활성화되어 입출력 신호선 IO1과 비트선 BLc를 접속하는 N채널 MOS 트랜지스터(102c)와, 열 선택 신호 CSL0에 의해 활성화되어 입출력 신호선 /IO1과 비트선 /BLc를 접속하는 N채널 MOS 트랜지스터(104c)와, 비트선 BLc와 비트선 /BLc 사이의 전위차를 증폭시키는 감지 증폭기(122c)를 포함한다.
감지 증폭기+입출력 제어 회로(30)는, 또한, 열 선택 신호 CSL1에 의해 활성화되어 입출력 신호선 IO1과 비트선 BLd를 접속하는 N채널 MOS 트랜지스터(102d)와, 열 선택 신호 CSL1에 의해 활성화되어 입출력 신호선 /IO1과 비트선 /BLd를 접속하는 N채널 MOS 트랜지스터(104d)와, 비트선 BLd와 비트선 /BLd 사이의 전위차를 증폭시키는 감지 증폭기(122d)를 포함한다.
메모리셀 어레이(32)는, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 기억 정보를 축적하는 스토리지 노드가 되는 캐패시터(108a)와, 워드선 활성화 신호 WL0에 의해 활성화되어 캐패시터(108a)의 스토리지 노드와 비트선 BLa를 접속하는 억세스 트랜지스터(106a)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드가 되는 캐패시터(112a)와, 워드선 활성화 신호 WL2에 의해 활성화되어 캐패시터(112a)의 스토리지 노드와 비트선 /BLa를 접속하는 억세스 트랜지스터(110a)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드가 되는 캐패시터(116a)와, 워드선 활성화 신호 WL1에 의해 활성화되어 캐패시터(116a)의 스토리지 노드와 비트선 BLa를 접속하는 억세스 트랜지스터(114a)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(120a)와, 워드선 활성화 신호 WL3에 의해 활성화되어 캐패시터(120a)의 스토리지 노드와 비트선 /BLa를 접속하는 억세스 트랜지스터(118a)를 포함한다.
메모리셀 어레이(32)는, 또한, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 기억 정보를 축적하는 스토리지 노드로 되는 캐패시터(108b)와, 워드선 활성화 신호 WL0에 따라 활성화되고 캐패시터(108b)의 스토리지 노드와 비트선 BLb를 접속하는 억세스 트랜지스터(106b)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(112b)와, 워드선 활성화 신호 WL2에 의해 활성화되고 캐패시터(112b)의 스토리지 노드와 비트선 /BLb를 접속하는 억세스 트랜지스터(110b)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(116b)와, 워드선 활성화 신호 WL1에 의해 활성화되어 캐패시터(116b)의 스토리지 노드와 비트선 BLb를 접속하는 억세스 트랜지스터(114b)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(120b)와, 워드선 활성화 신호 WL3에 의해 활성화되어 캐패시터(120b)의 스토리지 노드와 비트선 /BLb를 접속하는 억세스 트랜지스터(118b)를 포함한다.
메모리셀 어레이(32)는, 또한, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 기억 정보를 축적하는 스토리지 노드로 되는 캐패시터(108c)와, 워드선 활성화 신호 WL4에 의해 활성화되고 캐패시터(108c)의 스토리지 노드와 비트선 BLc를 접속하는 억세스 트랜지스터(106c)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(112c)와, 워드선 활성화 신호 WL6에 의해 활성화되고 캐패시터(112c)의 스토리지 노드와 비트선 /BLc를 접속하는 억세스 트랜지스터(110c)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(116c)와, 워드선 활성화 신호 WL5에 의해 활성화되어 캐패시터(116c)의 스토리지 노드와 비트선 BLc를 접속하는 억세스트랜지스터(114c)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(120c)와, 워드선 활성화 신호 WL7에 의해 활성화되어 캐패시터(120c)의 스토리지 노드와 비트선 /BLc를 접속하는 억세스 트랜지스터(118c)를 포함한다.
메모리셀 어레이(32)는, 또한, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 기억 정보를 축적하는 스토리지 노드로 되는 캐패시터(108d)와, 워드선 활성화 신호 WL4에 의해 활성화되어 캐패시터(108d)의 스토리지 노드와 비트선 BLd를 접속하는 억세스 트랜지스터(106d)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(112d)와, 워드선 활성화 신호 WL6에 의해 활성화되고 캐패시터(112d)의 스토리지 노드와 비트선 /BLd를 접속하는 억세스 트랜지스터(110d)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(116d)와, 워드선 활성화 신호 WL5에 의해 활성화되어 캐패시터(116d)의 스토리지 노드와 비트선 BLd를 접속하는 억세스 트랜지스터(114d)와, 한쪽의 전극이 셀 플레이트 CP에 접속되고 다른쪽의 전극이 스토리지 노드로 되는 캐패시터(120d)와, 워드선 활성화 신호 WL7에 의해 활성화되어 캐패시터(120d)의 스토리지 노드와 비트선 /BLd를 접속하는 억세스 트랜지스터(118d)를 포함한다.
도 5는 도 1에 있어서의 VPP 발생 회로(36)의 구성을 나타낸 블럭도이다.
도 5를 참조하여, VPP 발생 회로(36)는 승압 전위 VPP가 소정의 전압치에 도달하지 않을 때에 인에이블 신호 EN0을 활성화시키는 VPP 검지 회로(146)와, 모드선택 신호 CELL2를 수신하여 반전시키는 인버터(132)와, 모드 선택 신호 CELL2와 인에이블 신호 EN0을 수신하여 인에이블 신호 EN1을 발생시키는 AND 회로(134)와, 인에이블 신호 EN1이 'H' 레벨일 때에 활성화되어 클럭 신호 CKH를 발생시키는 링 발진 회로(High: 136)와, 인버터(132)의 출력과 인에이블 신호 EN0을 수신하여 인에이블 신호 EN2를 출력시키는 AND 회로(138)와, 인에이블 신호 EN2가 'H'레벨일 때에 활성화되어 클럭 신호 CKL을 발생시키는 링 발진 회로(Low: 140)와, 모드 선택 신호 CELL2가 'H' 레벨일 때에는 클럭 신호 CKH를 출력하고, 모드 선택 신호 CELL2가 'L' 레벨일 때에는 클럭 신호 CKL을 출력하는 클럭 선택 게이트(142)와, 클럭 선택 게이트(142)의 출력하는 클럭 신호에 따라 승압 전위 VPP를 발생시키는 VPP 펌프 회로(144)를 포함한다.
도 6은 도 5에 있어서의 링 발진 회로(High: 136)의 구성을 나타낸 회로도이다.
링 발진 회로(High: 136)는, 인에이블 신호 EN1이 'H'레벨일 때에 클럭 신호 CKH를 출력하는 NAND 회로(150)와, 클럭 신호 CKH를 수신하여 지연시켜 NAND 회로(150)의 입력에 피드백하는 지연 회로(148)를 포함한다.
지연 회로(148)는 짝수단의 직렬로 접속된 인버터(152∼154)를 포함하며, 이 인버터의 단수는 필요에 따라 증감된다.
도 7은 도 5에 있어서의 링 발진 회로(Low: 140)의 구성을 나타낸 회로도이다.
링 발진 회로(Low: 140)는, 인에이블 신호 EN2가 'H'레벨일 때에 클럭 신호CKL을 출력하는 NAND 회로(160)와, 클럭 신호 CKL을 수신하여 지연시켜 NAND 회로(160)의 입력에 피드백하는 지연 회로(158)를 포함한다.
지연 회로(158)는, 짝수단의 직렬로 접속된 인버터(162∼164)를 포함한다. 이 인버터의 단수는 도 6에 도시한 지연 회로(148)에 포함되는 단수보다도 많게 설정된다. 즉, 지연 회로(158)는 지연 회로(148)보다 지연 시간이 크기 때문에 링 발진 회로(140)의 발진 주파수는 링 발진 회로(136)의 발진 주파수보다 낮은 주파수가 된다.
도 8은 실시예 1의 반도체 기억 장치의 워드선 선택의 양상을 설명하기 위한 동작 파형도이다.
도 3 및 도 8을 참조하여, 기간 T1에 있어서는, 모드 선택 신호 CELL2는 'L'레벨로 되어 있다. 이 때 내부 어드레스 신호 INTA0∼INTA2가 어느 것이나 'L'레벨로 한다. 워드선 활성화 신호 WLT가 'L' 레벨로부터 'H' 레벨로 상승하면, 내부 어드레스 신호 INTA2가 'L'레벨이기 때문에 행 디코더(26)에 있어서의 프리디코드 신호 IA2, /IA2 중 프리디코드 신호 /IA2만이 활성화된다. 내부 어드레스 신호 INTA0, INTA1은 어느 것이나 'L' 레벨이기 때문에, 이에 따라 워드선 활성화 신호 WL0만이 활성화된다. 그리고, 워드선 활성화 신호 WLT가 하강하면 이에 따라 프리디코드 신호 /IA2가 하강하여 워드선 활성화 신호 WL0도 하강한다.
기간 T2는, 반도체 기억 장치가 사용되는 기기가 재개 등의 저소비 전력 모드로 되어 있는 경우이다. 이 때 모드 선택 신호 CELL2는 'H'레벨로 설정된다. 기간 T1의 경우와 마찬가지로 내부 어드레스 신호 INTA0∼INTA2가 어느 것이나 'L'레벨인 경우를 고려한다. 워드선 활성화 신호 WLT가 'L'레벨로부터 'H'레벨로 상승하면, 내부 어드레스 신호 INTA2는 'L'레벨이지만 모드 선택 신호 CELL2가 'H'레벨이기 때문에, 따라서 프리디코드 신호 IA2, /IA2 어느 것이나 활성화되어 'L'레벨로부터 'H'레벨로 상승한다. 내부 어드레스 신호 INTA0, INTA1은 어느 것이나 'L'레벨이기 때문에, 따라서 워드선 활성화 신호 WL0, WL1이 쌍방 모두 'L' 레벨로부터 'H'레벨로 상승한다.
여기서, 워드선 활성화 신호 WL0, WL1은 도 4에 도시한 메모리셀 어레이(32) 중의 캐패시터(108a, 116a)의 스토리지 노드를 일괄해서 비트선 BLa에 접속한다. 따라서, 캐패시터(108a, 116a)의 스토리지 노드에 대해 동일한 정보가 기록 및 판독되게 된다.
그러나, 워드선 활성화 신호 WL0 외에, 워드선 활성화 신호 WL1도 활성화시키지 않으면 안되기 때문에, 이들 활성화 신호를 구동하기 위한 승압 전위를 공급하는 VPP 발생 회로의 구동 능력을 강화시킬 필요가 있다.
도 5에 있어서 모드 선택 신호 CELL2가 'H'레벨일 때에는 VPP 펌프 회로(144)를 구동시키는 클럭이 고속의 클럭으로 되기 때문에 VPP 발생 회로(36)의 승압 전위를 공급하는 능력은 기간 T2에 있어서는 강화되므로 문제는 없다.
DRAM은 메모리셀 중의 캐패시터의 스토리지 노드에 축적된 전하가 시간의 경과와 함께 없어져가기 때문에, 일정 시간마다 스토리지 노드에 기억되어 있던 데이타를 일단 판독하여 다시 기록하는 리프레시 동작이 필요하다.
억세스 트랜지스터가 도통할 때에 캐패시터에 축적된 전하가 비트선으로 방출되어 비트선의 전위가 변화한다. 리프레시 동작의 주기는, 이 때의 전위차가 감지 증폭기(112a)가 증폭 가능한 전위차보다 큰 동안 행하는 것이 필요하다.
따라서, 캐패시터(108a) 외에 캐패시터(116a)에 동일한 정보를 축적하여 2배의 전하를 비트선으로 방출하도록 하면 비트선의 전위 변화는 보다 커지므로, 리프레시 주기를 늘릴 수 있다. 따라서 소비 전력을 억제할 수 있다.
이상 설명한 바와 같이, 실시예 1의 반도체 기억 장치는, 통상 동작 시에는 모드 선택 신호 CELL2는 'L'레벨이 제공된다. 이 때 행 디코더(26)는 내부 어드레스 신호 INTA0∼INTAn을 수신하여 디코드하여 워드선WL0∼WLm 중 어느 하나의 워드선을 활성화시킨다. 이 활성화에 따라 소정의 메모리셀로의 데이타의 교환 또는 데이타의 리프레시가 행해진다.
일시 중단이나 재개 등의 저소비 전력이 요구되는 경우에는, 모드 선택 신호 CELL2는 'H'레벨에 설정된다. 이에 따라 행 디코더(26)는 내부 행 어드레스 신호 INTA0∼INTAn에 따라 워드선 WL0∼WLm 중으로부터 소정의 2개를 활성화시킨다. 이 활성화에 따라 반도체 기억 장치는 메모리셀 어레이의 데이타를 리프레시한다. 이 때에는 메모리셀 어레이 2개에 대해 1개의 데이타가 기억된다. 즉 동시에 2개 워드선이 선택되면 비트선에 2개의 메모리셀이 접속되고, 2개의 메모리셀에 축적되어 있던 전하가 비트선으로 방출되는 결과, 1개의 메모리셀이 접속되는 경우보다도 보다 큰 전위차가 비트선쌍 사이에 발생된다. 이것은, 비트선의 용량치와 메모리셀의 용량치의 비율이 변한 것에 기인한다. 따라서, 리프레시 주기를 보다 길게 하는 것이 가능해진다.
즉, 메모리 용량이 필요하고 소비 전력이 그만큼 중요하지 않는 경우에는 모드 선택 신호 CELL2를 'L'레벨에 설정하고, 통상의 DRAM으로서의 기억 동작을 행하여, 기억 용량이 그만큼 필요하지 않아 소비 전력을 억제하고 싶은 경우에는, 모드 선택 신호 CELL2를 'H'레벨로 설정함으로써 리프레시 주기를 보다 길게 한 저소비 전력 동작이 가능하다. 그리고, 이 2개의 동작 모드는 사용자에게 있어서 필요에 따라서 적절하게 전환하여 사용하는 것이 가능하다.
[실시예 2]
실시예 2의 반도체 기억 장치는 행 디코더(26) 대신, 행 디코더(100)를 포함하는 점이 실시예 1과 다르다.
도 9는 실시예 2에 이용되는 행 디코더(100)의 구성을 나타낸 회로도이다.
도 9를 참조하여, 실시예 2의 반도체 기억 장치에서는, 행 디코더(100)에 있어서, 워드선 활성화 신호 WLT를 수신하여 지연시켜 워드선 활성화 신호 WLTD0을 출력하는 지연 회로(182)와, 모드 선택 신호 CELL2가 'L' 레벨일 때에는 워드선 활성화 신호 WLT를 워드선 활성화 신호 WLTD로서 AND 회로(50)에 출력하고, 모드 선택 신호 CELL2가 'H'레벨인 경우에는 워드선 활성화 신호 WLTD0을 워드선 활성화 신호 WLTD로서 AND 회로(50)에 출력하는 선택 게이트(184)를 더 포함하는 점이 실시예 1의 경우와 다르다. 지연 회로(182)는 워드선 활성화 신호 WLT를 수신하여 워드선 활성화 신호 WLTD를 출력하는 직렬로 접속된 짝수단의 인버터(186∼188)를 포함한다.
다른 부분은 도 3에 도시한 행 디코더(26)와 마찬가지이므로 설명은 반복하지 않는다. 도 10은 행 디코더(100)의 동작을 설명하기 위한 동작 파형도이다.
도 10을 참조하여, 기간 T1에 있어서는, 모드 선택 신호 CELL2는 'L' 레벨로 되어 있다. 이 때 내부 어드레스 신호 INTA0∼INTA2가 어느 것이나 'L'레벨인 것으로 한다. 워드선 활성화 신호 WLT가 'L'레벨로부터 'H'레벨로 상승하면, 내부 어드레스 신호 INTA2가 'L'레벨이기 때문에 행 디코더(100)에 있어서의 프리디코드 신호 IA2, /IA2 중 프리디코드 신호 /IA2만이 활성화된다. 내부 어드레스 신호 INTA0, INTA1은 어느 것이나 'L'레벨이기 때문에, 이에 따라 워드선 활성화 신호 WL0만이 활성화된다. 그리고, 워드선 활성화 신호 WLT가 하강되면 이에 따라 프리디코드 신호 /IA2가 하강하여 워드선 활성화 신호 WL0도 하강한다
한편, 기간 T2에 있어서 모드 선택 신호 CELL2가 'H'레벨로 설정되면, 도 9에 있어서의 워드선 활성화 신호 WLTD가 지연 회로(182)의 출력에 따라서 활성화되기 때문에, 프리디코드 신호 /IA2의 상승에 대해 프리디코드 신호 IA2의 상승은 지연 회로(182)의 지연량에 따라 지연한다. 이 때문에 일괄해서 활성화되는 워드선 활성화 신호 WL0, WL1에 있어서, 상승 타이밍 및 하강 타이밍이 어긋나게 된다. 도 1에 도시한 VPP 발생 회로(36)는 워드선 활성화 신호의 상승 시에 있어서 워드선을 충전하기 위해 전류가 소비되는 것이기 때문에, 이 워드선 활성화 신호를 어긋나게 하여 상승시킴으로써 VPP 발생 회로(36)의 전류 공급 능력을 증대시키지 않더라도 워드선 활성화 신호를 2개 동시에 활성 상태로 하는 것이 가능해진다.
[실시예 3]
도 11은, 실시예 3에 있어서의 반도체 기억 장치의 예인 64메가비트 싱크로너스 다이내믹 랜덤 억세스 메모리(64M SDRAM)의 블럭도이다.
도 11을 참조하여, SDRAM(500)은 외부 어드레스 신호 A0∼A12와 뱅크 어드레스 신호 BA0, BA1을 수신하여 내부 어드레스 신호 INTA0∼INTA12를 발생시키는 어드레스 버퍼(504)와; 외부 클럭 신호 CLK 및 클럭 인에이블 신호 CKE를 수신하여 내부 클럭 신호 ICLK를 발생시키는 클럭 신호 버퍼(502)와; 내부 클럭 신호 ICLK에 기초하여 칩 셀렉트 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 입출력 DO 마스크 신호 DOM을 내부에서 수신하는 콘트롤 신호 버퍼(506)와; 내부 클럭 신호 ICLK, 내부 어드레스 신호 INTA0∼INTA12 및 콘트롤 신호 버퍼(506)의 출력을 수신하여 칩 전체의 제어를 행하는 콘트롤 회로(508)와; 콘트롤 신호 버퍼의 출력에 따른 SDRAM의 동작 모드를 콘트롤 회로(508)의 지시에 의해 보유하는 모드 레지스터(510)를 포함한다.
SDRAM(500)은, 또한, 데이타를 외부와 입출력을 행하는 DQ 버퍼(514)와, 외부로부터 입력된 데이타를 보유하는 메모리 어레이(512)를 더욱 포함한다. 메모리 어레이(512)는 메모리 어레이(512a∼512d)의 4 뱅크로 분할되어 있고, 각각 독립하여 동작이 가능하다.
도 12는 모드 레지스터(510) 및 콘트롤 회로(508)의 구성을 설명하기 위한 회로도이다. 도 12에서는, 콘트롤 회로(508)에 대해서는 모드 레지스터로의 데이타의 설정에 관한 부분만을 나타낸다.
도 12를 참조하여, 콘트롤 회로(508)는 콘트롤 신호 버퍼(506)에 의해 수신된 제어 신호를 수신하여 커맨드를 디코드하는 커맨드 디코더(522)와, 모드 레지스터의 설정 모드를 갱신하는 모드 레지스터 셋트 커맨드(MRS)가 입력될 때에 커맨드 디코더에 의해 일시적으로 'L' 레벨로 활성화되는 신호 /MSET를 수신하여 반전시켜 모드 레지스터 셋트 신호 MSET를 출력시키는 인버터(528)와, 내부 어드레스 신호 INTA0을 수신하고 모드 레지스터 셋트 신호 MSET에 의해 활성화되는 클럭형 인버터(530)와, 클럭형 인버터(530)의 출력을 수신하여 반전시키는 인버터(532)와, 인버터(532)의 출력을 수신하여 반전시켜 인버터(532)의 입력 노드로 출력시키는 인버터(534)와, 내부 어드레스 신호 INTA1을 수신하고 모드 레지스터 셋트 신호 MSET에 따라 활성화되는 클럭형 인버터(536)와, 클럭형 인버터(536)의 출력을 수신하여 반전시키는 인버터(538)와, 인버터(538)의 출력을 수신하여 반전시켜 인버터(538)의 입력 노드로 출력시키는 인버터(540)와, 내부 어드레스 신호 INTA2를 수신하고 모드 레지스터 셋트 신호 MSET에 따라 활성화되는 클럭형 인버터(542)와, 클럭형 인버터(542)의 출력을 수신하여 반전시키는 인버터(544)와, 인버터(544)의 출력을 수신하여 반전시켜 인버터(544)의 입력 노드로 출력시키는 인버터(546)와, 내부 어드레스 신호 INTA8을 수신하고 모드 레지스터 셋트 신호 MSET에 의해 활성화되는 클럭형 인버터(548)와, 클럭형 인버터(548)의 출력을 수신하여 반전시키는 인버터(550)와, 인버터(550)의 출력을 수신하여 반전시켜 인버터(550)의 입력 노드로 출력하는 인버터(552)를 포함한다. 모드 레지스터(510)는 인버터(532, 538, 544)의 출력을 각각 래치하는 래치 회로 MA0, MA1, MA2와 인버터(550)의 출력을 래치하는 래치 회로 MA8을 포함한다. 여기서 래치 회로 MA0, MA1, MA2는 SDRAM의 버스트 길이를 설정하는 버스트 길이설정부(524)를 구성한다. 또한 래치 회로 MA8은 재개나 일시 중단 시에 'H' 레벨로 설정되는 모드 선택 신호 CELL2의 정보를 보유하고 있는 모드 설정부(526)이다.
도 13은 모드 레지스터로의 모드 설정을 설명하기 위한 동작 파형도이다
도 13을 참조하여, 시각 t1에 있어서, 클럭 신호 CLK의 상승에 칩 셀렉트 신호 /CS=L, 행 어드레스 스트로브 신호 /RAS=L, 기록 인에이블 신호 /WE=L, 열 어드레스 스트로브 신호 /CAS=L이 콘트롤 신호 버퍼에 입력되면, 커맨드 디코더에 의해 모드 레지스터 셋트 커맨드(MRS)라고 인식된다.
따라서 모드 레지스터 셋트 신호 /MSET에 H→L→H의 단안정 펄스가 나타나 도 12에 도시한 클럭형 인버터(530, 536, 542 및 548)가 활성 상태로 되어, 내부 어드레스 신호 INTAn을 모드 레지스터 MAn에 전달시켜 래치시킨다.
이 레지스터 내부에 래치된 어드레스는, 예를 들면 MA0∼2는 버스트 길이를 나타낸다. 여기서, 예를 들면, MA8을 행 디코더 제어 신호 CELL2로서 이용한다.
따라서, 실시예 2의 반도체 기억 장치는, 외부로부터 사용자가 행 디코더의 제어를 용이하게 행하는 것이 가능해지고, 또한, 반도체 기억 장치에 전원이 공급되어 있는 동작 시에 있어서는 임의로 제어 모드를 사용자가 바꾸는 것이 가능해진다.
[실시예 4]
도 14는 실시예 4의 반도체 기억 장치에 있어서의 뱅크의 구성과 행 디코더와의 대응 관계를 나타낸 도면이다.
실시예 4에서는, 뱅크(562a, 562b, 562c, 562d)에 대응하여 설치되는 행 디코더(564a, 564b, 564c, 564d)에 모드 선택 신호 CELL2, CELL2B, CELL2C 및 CELL2D를 입력하여, 전환하는 것이 가능하게 되어 있는 점이 실시예 3의 반도체 기억 장치와 다르다. 모드 선택 신호 CELL2, CELL2B, CELL2C 및 CELL2D는 실시예 3의 경우와 마찬가지로 모드 레지스터 셋트 커맨드(MRS)가 입력된 때의 어드레스 단자의 설정에 의해 설정할 수 있다.
도 15는 동작 모드의 뱅크 전환을 알기 쉽게 설명하기 위한 도면이다.
도 15를 참조하여, 예를 들면 메모리 어레이(562a: 뱅크 A)는 8MBits의 용량밖에 없지만, 리프레시 주기를 약 2배 정도의 256㎳에 설정할 수 있는 뱅크이고, 그 밖의 메모리 어레이(562b∼562d)(뱅크 B, C, D)는, 용량은 16Mbits이지만 리프레시 주기는 128㎳인 뱅크이다.
이와 같이 하면, 예를 들면, 뱅크 B, C, D를 통상 사용 시에 있어서의 데이타 기억용의 DRAM으로서 사용하고, 뱅크 A를 억세스 빈도가 별로 없는 재개나 일시 중단 등의 데이타 기억용으로서 이용할 수 있다. 각 뱅크의 동작 모드는 각각 설정할 수 있으므로, 용량과 소비 전력의 밸런스를 용도에 따라 사용자의 희망대로 설정 가능해진다. 즉 DRAM 내장 마이크로 컴퓨터와 같이 메모리 용량이 결정된 칩에 있어서, 용량과 소비 전력과의 밸런스를 가변으로 할 수 있어, 용도에 따른 적절한 사용 방법이 가능하다고 하는 효과가 있다.
[실시예 5]
도 16은 실시예 5에 있어서 모드 선택 신호 CELL2를 발생하는 구성을 설명하기 위한 회로도이다.
도 16을 참조하여, 실시예 5의 반도체 기억 장치는 제어 신호 입력용 패드(702)와, 패드(702)에 제공된 신호를 수신하여 반전시키는 인버터(704)와, 인버터(704)의 출력을 수신하여 반전시켜 모드 선택 신호 CELL2를 출력시키는 인버터(706)를 포함하는 점이 실시예 1의 경우와 다르다.
이와 같이 함으로써 모드 선택 신호 CELL2를 외부로부터 제어하는 것이 가능해지고, 또한, 어셈블리 단계에서의 본딩 옵션에 의해 동작 모드를 고정하는 것도 가능해진다.
[실시예 6]
도 17은, 실시예 6의 반도체 기억 장치에 있어서 모드 선택 신호 CELL2를 발생하는 구성을 나타낸 회로도이다.
도 17을 참조하여, 실시예 6의 반도체 기억 장치는, 전원 전위 Vcc와 접지 전위 사이에 직렬로 접속된 퓨즈 소자(708) 및 저항(710)과, 퓨즈 소자(708)와 저항(710)과의 접속 노드의 전위를 수신하여 반전시키는 인버터(712)와, 인버터(712)의 출력을 수신하여 반전시켜 모드 선택 신호 CELL2를 출력시키는 인버터(714)를 포함하는 점이 실시예 1의 경우와 다르다.
퓨즈 소자(708)는, 예를 들면, 폴리실리콘 등으로 구성되며, 레이저 트리밍 등에 의해서 도통 상태와 비도통 상태를 선택할 수 있는 것이다.
저항(710)은 MΩ 정도의 고저항이다. 퓨즈 소자(708)를 절단하면, 저항(710)에 의해 인버터(712)의 입력은 'L' 레벨로 설정된다. 따라서 모드 선택 신호 CELL2는 'L'레벨로 된다. 한편 퓨즈 소자(708)를 절단해 두지 않으면, 외부전원 전위 Vcc에 의해 인버터(712)의 입력은 H 레벨로 되고, 이에 따라 모드 선택 신호 CELL2는 'H'레벨로 된다. 퓨즈 소자(708)와, 저항(710)의 위치를 전환하여도 설정 가능하다. 따라서, 용도에 따라 리프레시 주기가 길고 기억 용량이 적은 제1 모드로도 메모리 용량이 많은 제2 모드로도 동작 가능한 반도체 기억 장치로 할수 있기 때문에, 용도에 따른 생산 조정 등이 용이해진다.
본 발명에 의하면, 사용자가 단말을 조작하는 통상 사용 상태에 있어서는 메모리의 기억 용량을 많게 하고, 재개나 일시 중단 상태 등에 있어서는 메모리의 기억 용량을 감하여 리프레시 주기를 길게 함으로써 보다 저소비 전력화를 도모한 다이내믹형 반도체 기억 장치를 제공할 수 있다.
비록 본 발명을 상기 실시예에 대해서만 기술 및 도시하였지만, 당업자라면 본 발명이 상기 실시예에만 한정되지 않고 여러 변형 및 수정 실시예가 가능하다는 것을 알 수 있을 것이다.

Claims (3)

  1. 다이내믹형 반도체 기억 장치에 있어서,
    제1 메모리 어레이(32, 512a, 562a)를 구비하고,
    상기 제1 메모리 어레이는
    제1 및 제2 메모리셀(108a, 116a)과,
    상기 제1 및 제2 메모리셀에 대해 교환되는 데이타를 전달하기 위한 제1 비트선(BLa)과,
    상기 제1 메모리셀을 선택하기 위한 제1 워드선(WL0)과,
    상기 제2 메모리셀을 선택하기 위한 제2 워드선(WL1)을 포함하고,
    어드레스 신호에 따라 상기 제1 및 제2 워드선을 활성화시키고, 상기 제1 및 제2 메모리셀(108a, 116a)을 선택하는 셀 선택 회로(26, 100)를 더 구비하며,
    상기 셀 선택 회로(26, 100)는
    제1 모드에 있어서는, 상기 어드레스 신호에 따라 상기 제1 및 제2 메모리셀 중 어느 하나를 선택하고, 제2 모드에 있어서는 상기 어드레스 신호가 상기 제1 메모리셀을 지정하고 있을 때에, 상기 제1 및 제2 메모리셀을 선택하는 다이내믹형 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 셀 선택 회로에 상기 제1 및 제2 워드선(WL0, WL1)의 활성화 전위를 공급하는 전압 발생 회로(36)를 더 구비하고,
    상기 전압 발생 회로(36)는 상기 제1 모드에 있어서의 전류 공급 능력보다도 상기 제2 모드에 있어서의 전류 공급 능력이 큰 다이내믹형 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 셀 선택 회로는 상기 제2 모드에서 상기 제1 워드선을 활성화시키는 타이밍보다도 상기 제2 워드선을 활성화시키는 타이밍을 지연시키는 지연 회로(182)를 포함하는 다이내믹형 반도체 기억 장치.
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