JP2008191444A

JP2008191444A - 表示ドライバｉｃ

Info

Publication number: JP2008191444A
Application number: JP2007026432A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-02-06
Filing date: 2007-02-06
Publication date: 2008-08-21
Also published as: US20080186335A1; CN101241669A

Abstract

【課題】表示ドライバＩＣに搭載される混載ＤＲＡＭのデータ保持特性を向上させること。
【解決手段】本発明によれば、混載ＤＲＡＭ１０を備える表示ドライバＩＣ１が提供される。すなわち、本発明に係る表示ドライバＩＣ１は、複数のメモリセル１１を有し表示画像に対応したデジタルデータＤＬが格納されるＤＲＡＭ１０を内部に搭載している。その混載ＤＲＡＭ１０は、複数のメモリセル１１のうちｎ個（ｎは２以上の整数）のメモリセルを用いて１ビットのデータを記憶する。
【選択図】図３

Description

本発明は、表示パネルでの画像の表示を制御する表示ドライバＩＣに関する。特に、本発明は、混載ＤＲＡＭを備える表示ドライバＩＣに関する。

画像表示装置の一種として、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）が知られている。液晶ディスプレイは、画像が表示される液晶パネルと、その画像表示を制御するＩＣチップであるＬＣＤドライバＩＣを備えている。ＬＣＤドライバＩＣは、表示画像に対応するデジタルデータ（表示データ）を階調電圧に変換し、その階調電圧を液晶パネルの画素に印加する。その結果、液晶パネルにおいて画像が表示される。

表示データを格納するためのメモリとしては、一般的にＳＲＡＭが用いられる。そのＳＲＡＭは、ＬＣＤドライバＩＣから独立して設けられる場合もあるし、ＬＣＤドライバＩＣ内部に設けられる場合もある。ＳＲＡＭがＬＣＤドライバＩＣ内に設けられる場合、そのＳＲＡＭは特に、「混載ＳＲＡＭ（eSRAM，embedded SRAM）」と呼ばれる。

関連技術として、特許文献１は、混載ＳＲＡＭが混載ＤＲＡＭ（eDRAM, embedded DRAM）で置換されたＬＣＤドライバＩＣを開示している。ＤＲＡＭのメモリセルはＳＲＡＭのメモリセルより小さいため、混載ＳＲＡＭを混載ＤＲＡＭで置換することによって、ＬＣＤドライバＩＣのチップ面積を削減することができると考えられる。

また、特許文献２には、表示パネルを駆動する表示ドライバに画像データを供給するための表示コントローラが記載されている。その表示コントローラは、シーケンシャルアクセス動作専用のＤＲＡＭと、ランダムアクセス動作専用のＳＲＡＭとを備えている。

特開２００２−５６６６８号公報特開２００６−１８００２号公報

図１は、表示パネル１００での画像表示を制御するための表示ドライバＩＣ１のレイアウトを示している。表示ドライバＩＣ１は、表示データ格納用の混載ＤＲＡＭ１０、電源回路２０、ドライバ回路３０、表示制御回路４０等を備えている。表示ドライバＩＣ１は１チップで構成されており、図１に示されるように、そのＩＣチップは横長の形状を有している。このような横長形状は、画像表示装置で用いられる表示ドライバＩＣ特有の形状である。

このような横長形状のＩＣチップは、パッケージング工程や実装工程中の熱処理等において応力を受けやすい。ＩＣチップに搭載されている混載ＤＲＡＭ１０に応力がかかると、メモリセルのデータ保持特性（data retention characteristic）が変化し得る。最悪の場合、データ保持時間が設計値を下回り、表示ドライバＩＣ１は正常に動作しなくなる。つまり、チップ製造段階では正常なＩＣチップが得られていたとしても、その後のデータ保持特性の変動によっては、最終製品が正常に動作しなくなる可能性がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によれば、混載ＤＲＡＭ（１０）を備える表示ドライバＩＣ（１）が提供される。すなわち、本発明に係る表示ドライバＩＣ（１）は、複数のメモリセル（１１）を有し表示画像に対応したデジタルデータ（ＤＬ）が格納されるＤＲＡＭ（１０）を内部に搭載している。表示ドライバＩＣ（１）は更に、そのデジタルデータ（ＤＬ）を階調電圧（ＶＧ）に変換し、その階調電圧（ＶＧ）を表示パネル（１００）に出力するドライバ回路（３０）を搭載している。

本発明に係る混載ＤＲＡＭ（１０）は、複数のメモリセル（１１）のうちｎ個（ｎは２以上の整数）を単位としてデータの読み書きを実行する。つまり、混載ＤＲＡＭ（１０）は、ｎ個のメモリセル（１１）を用いて１ビットのデータを記憶する。

例として、２個のメモリセル（第１メモリセル、第２メモリセル）がデータ読み書きの単位となる場合を考える（ｎ＝２）。それら２個のメモリセルは、同じセンスアンプにつながる相補ビット線対（第１ビット線、第２ビット線）のそれぞれに接続されているとする。例えばデータ“Ｈ”の書き込み時、当該２個のメモリセルにつながるワード線が一度に選択される。そして、第１メモリセルには所望のデータ“Ｈ”が書き込まれ、第２メモリセルには逆のデータ“Ｌ”が書き込まれる。データ読み出し時には、相補ビット線対が中間電位にプレチャージされた後、当該２個のメモリセルにつながるワード線が選択される。その結果、第１ビット線には、データ“Ｈ”に対応した第１電位が現れ、第２ビット線には、データ“Ｌ”に対応した第２電位が現れる。センスアンプにおいては、第１電位と第２電位との差（第１電位−第２電位）に基づいて、データの検出が行われる。

比較として、通常通り１個のメモリセルに対してデータの読み書きが実行される場合を考える。データ“Ｈ”が書き込まれた１つのメモリセルが選択されると、選択メモリセルにつながるビット線にはデータ“Ｈ”に対応した第１電位が現れる。センスアンプにおいては、第１電位と中間電位との差（第１電位−中間電位）に基づいて、データの検出が行われる。ここで、データ“Ｈ”が書き込まれたメモリセルのキャパシタから電荷がリークするにつれて、第１電位は小さくなり、センス性能が悪化する。最悪の場合、第１電位は中間電位より小さくなり、選択メモリセルには反対のデータ“Ｌ”が書き込まれていると認識されてしまう。

一方、本発明では、上述の通り、中間電位より大きい第１電位と中間電位より小さい第２電位との差に基づいて、データの検出が行われる。言い換えれば、一般的なＤＲＡＭと比較して、読み出しマージンが拡大している。キャパシタから電荷がリークして第１電位が小さくなっても、第１電位と第２電位との差は充分であり、センスアンプによるセンス性能は維持される。たとえ第１電位が中間電位より小さくなったとしても、第１電位が第２電位より大きい限り、正確なデータ“Ｈ”が検出される。すなわち、一般的なＤＲＡＭと比較して、データ保持特性が向上する。

このように、本発明に係る表示ドライバＩＣ（１）には、極めて優れたデータ保持特性を有する混載ＤＲＡＭ（１０）が搭載される。従って、そのＩＣチップがパッケージング工程や実装工程中の熱処理等において応力を受け、データ保持特性が多少変動したとしても、混載ＤＲＡＭ（１０）は正常に動作することができる。最終製品が誤動作することが防止されるため、歩留まりが向上する。

また、表示ドライバＩＣの混載ＳＲＡＭが混載ＤＲＡＭで置換される場合、チップ面積は削減されるが、一般的なＤＲＡＭのランダムアクセス速度はＳＲＡＭに劣るため、動作速度が遅くなる恐れがある。しかしながら、本発明によれば、上述の通り、読み出しマージンが拡大する。このことは、一般的なＤＲＡＭと比較して、データ判定時間が短縮され動作速度が向上することを意味する。従って本発明では、表示ドライバＩＣ（１）のチップ面積を削減すると共に、動作速度の低下を防止することが可能となる。

本発明によれば、極めて優れたデータ保持特性を有する混載ＤＲＡＭが表示ドライバＩＣに搭載される。その結果、最終製品が誤動作することが防止され、歩留まりが向上する。更に、チップ面積を削減すると共に、動作速度の低下を防止することが可能となる。

添付図面を参照して、本発明の実施の形態に係る表示装置及び表示ドライバＩＣを説明する。表示装置としては、液晶ディスプレイが例示される。

１．第１の実施の形態
１−１．全体構成
図１は、本実施の形態に係る表示ドライバＩＣ１のレイアウトを示している。この表示ドライバＩＣ１は、表示パネル１００での画像表示を制御するためのＩＣである。表示ドライバＩＣ１は、ＤＲＡＭ１０、電源回路２０、ドライバ回路３０、表示制御回路４０等を備えている。表示ドライバＩＣ１は１チップで構成されており、図１に示されるように、そのＩＣチップは横長の形状を有している。このような横長形状は、画像表示装置で用いられる表示ドライバＩＣ特有の形状である。

図２は、本実施の形態に係る表示ドライバＩＣ１の回路構成を示すブロック図である。図２においては、上記ドライバ回路３０として、表示パネル１００のソース線につながるソースドライバ３０が示されている。

ＤＲＡＭ１０は、表示画像に対応したデジタルデータである表示データを格納するために用いられる。つまり、表示ドライバＩＣ１は、表示データ格納用のメモリとして、混載ＳＲＡＭではなく混載ＤＲＡＭ１０（ＤＲＡＭマクロ）を搭載している。この混載ＤＲＡＭ１０は、メモリセルアレイ１２、センスアンプ回路１３、カラムデコーダ１４、ロウデコーダ１５を備えている。メモリセルアレイ１２は、アレイ状に配置された複数のメモリセル１１を有している。複数のワード線ＷＬと複数のビット線ＢＬは互いに交差するように形成されており、各交差点にメモリセル１１が配置されている。ロウデコーダ１５は、複数のワード線ＷＬに接続されており、複数のワード線ＷＬのうち指定されたものを選択する。カラムデコーダ１４は、センスアンプ回路１３を介して複数のビット線ＢＬに接続されており、複数のビット線ＢＬのうち指定されたものを選択する。センスアンプ回路１３は、ビット線ＢＬの電位に基づいて、メモリセル１１に記憶されたセルデータを検出し出力する。また、センスアンプ回路１３は、ビット線ＢＬを所定の電位にプリチャージするプリチャージ回路を含むとする。

電源回路２０は、各回路に電力を供給する。

ソースドライバ３０は、混載ＤＲＡＭ１０から１ライン分の表示データＤＬを受け取る。そして、ソースドライバ３０は、その表示データＤＬを対応する階調電圧（アナログ出力電圧）に変換し、その階調電圧を画素電圧ＶＧとして表示パネル１００に出力する。具体的には、ソースドライバ３０は、ラッチ回路３１、レベルシフタ３２、階調電圧生成回路３３、及びＤＡコンバータ３４を含んでいる。ラッチ回路３１は、１ライン分の表示データＤＬをラッチする。その表示データＤＬは、レベルシフタ３２を通してＤＡコンバータ３４に供給される。一方、階調電圧生成回路３３は、複数種類の階調電圧を生成し、ＤＡコンバータ３４に出力する。ＤＡコンバータ３４は、複数種類の階調電圧に基づいて、受け取った表示データＤＬに応じた階調電圧を出力する。出力される階調電圧は、画素電圧ＶＧとして表示パネル１００の画素に印加される。

表示制御回路４０は、各回路の動作を制御する。

１−２．混載ＤＲＡＭ１０
次に、本実施の形態に係る混載ＤＲＡＭ１０の動作について更に詳しく説明する。図３は、混載ＤＲＡＭ１０のメモリセルアレイ１２の一部を示す回路図である。ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１は互いに交差するように設けられており、交差点のそれぞれにメモリセル１１−００〜１１−３１が設けられている。各メモリセル１１は、ＭＯＳトランジスタとキャパシタを有している。ＭＯＳトランジスタのゲートはいずれかのワード線ＷＬに接続され、ソース／ドレインの一方はいずれかのビット線ＢＬに接続され、他方はキャパシタに接続されている。ビット線ＢＬ０と／ＢＬ０は、同じセンスアンプ回路１３−０につながる相補ビット線対である。また、ビット線ＢＬ１と／ＢＬ１は、同じセンスアンプ回路１３−１につながる相補ビット線対である。

以上に示された構造自体は、一般的なＤＲＡＭと何ら変わりはなく、汎用プロセスで製造され得る。但し、本実施の形態によれば、ＤＲＡＭ１０は、ｎ個（ｎは２以上の整数）のメモリセル１１を用いて１ビットのデータを記憶する。すなわち、データの読み書き時、ｎ個のメモリセル１１が“一単位”として扱われる。読み書き単位となるｎ個のメモリセルは、以下の説明において「単位メモリセル」と参照される。

例えば、図３に示される２つのメモリセル１１−００，１１−１０が、単位メモリセルとして扱われる。メモリセル１１−００，１１−１０は、それぞれワード線ＷＬ０，ＷＬ１に接続されている。また、メモリセル１１−００，１１−１０は、同じセンスアンプ回路１３−０につながる相補ビット線対ＢＬ０，／ＢＬ０のそれぞれに接続されている。

動作例として、この単位メモリセル（ツインセル）に、データ“Ｈ”を書き込む場合を考える。データ書き込み時、ＤＲＡＭ１０は、単位メモリセルにつながる２本のワード線ＷＬ０とＷＬ１を一度に選択する。このような選択は、以下「マルチ選択」と参照される。一方のメモリセル１１−００には、ビット線ＢＬ０を通して、所望のデータ“Ｈ”が書き込まれる。このとき、ビット線ＢＬ０と／ＢＬ０が相補ビット線対であり、且つ、ワード線ＷＬ０とＷＬ１がマルチ選択されているため、他方のメモリセル１１−１０には、ビット線／ＢＬ０を通して、反対のデータ“Ｌ”が書き込まれる。

また、この単位メモリセルからのデータの読み出しは、次の通りである。図３及び図４を参照して、まず、ビット線ＢＬ０及び／ＢＬ０が、プリチャージ回路１３−０によって基準電位Ｖｒｅｆにプリチャージされる。基準電位Ｖｒｅｆは、典型的には、電源電位ＶＤＤとグランド電位ＧＮＤの中間電位（ＶＤＤ／２）である。その後、ＤＲＡＭ１０は、２本のワード線ＷＬ０，ＷＬ１を再度マルチ選択する。これにより、ビット線ＢＬ０には、データ“Ｈ”に対応した第１電位が現れ、ビット線／ＢＬ０には、データ“Ｌ”に対応した第２電位が現れる。センスアンプ回路１３−０は、第１電位と第２電位との差（第１電位−第２電位；図４中「本願マージン」で表されている）を増幅し、それによりデータ“Ｈ”を検出する。

比較として、通常通り１本のワード線だけが選択される場合を考える。まず、ビット線ＢＬ０及び／ＢＬ０が、プリチャージ回路１３−０によって基準電位Ｖｒｅｆにプリチャージされる。データ“Ｈ”が書き込まれたメモリセル１１−００が選択されると、ビット線ＢＬ０にはデータ“Ｈ”に対応した第１電位が現れる。センスアンプ回路１３−０においては、第１電位と基準電位Ｖｒｅｆとの差（第１電位−基準電位；図４中「従来マージン」で表されている）に基づいて、データの検出が行われる。ここで、メモリセル１１−００のキャパシタから電荷がリークするにつれて、第１電位は小さくなり、センス性能が悪化する。最悪の場合、第１電位は基準電位Ｖｒｅｆより小さくなり、選択メモリセル１１−００には反対のデータ“Ｌ”が書き込まれていると認識されてしまう。

一方、本実施の形態によれば、上述の通り、データ“Ｈ”に応じた第１電位とデータ“Ｌ”に応じた第２電位との差（第１電位−第２電位）に基づいて、データの検出が行われる。言い換えれば、一般的なＤＲＡＭと比較して、読み出しマージンが拡大する。よって、メモリセル１１−００のキャパシタから電荷がリークして第１電位が小さくなっても、第１電位と第２電位との差は充分であり、センスアンプ回路１３−０によるセンス性能は維持される。たとえ第１電位が基準電位Ｖｒｅｆより小さくなったとしても、第１電位が第２電位より大きい限り、正確なデータ“Ｈ”が検出される。このように、一般的なＤＲＡＭと比較して、データが誤って読み出される可能性が大きく減少し、データ保持特性（データ破壊耐性）が向上する。特別なメモリセル構造は不要である。

データ“Ｈ”に対応したキャパシタからは電荷がリークし得るが、データ“Ｌ”に対応したキャパシタからは電荷はリークしようがない。その意味で、データ“Ｌ”が記録されたメモリセルのデータ保持特性（データ破壊耐性）は優れていると言える。データ“Ｌ”に対応するビット線に現れる第２電位は、必ず基準電位Ｖｒｅｆより小さくなることが保証されている。図４に示された例においては、従来の基準電位Ｖｒｅｆの代わりに、その基準電位Ｖｒｅｆより小さい第２電位を用いることによって、センス性能の向上が図られていると言うこともできる。

また、単位メモリセルは、相補ビット線対につながる２つのメモリセルに限られず、同じビット線につながる２つのメモリセルであってもよい。再度図３を参照して、例えば、ビット線ＢＬ１につながる２つのメモリセル１１−０１，１１−２１が、単位メモリセルとして扱われる。この単位メモリセル（ツインセル）にデータ“Ｈ”を書き込む場合、ＤＲＡＭ１０は、単位メモリセルにつながる２本のワード線ＷＬ０とＷＬ２をマルチ選択する。これにより、両方のメモリセル１１−０１，１１−２１にデータ“Ｈ”が書き込まれる。

この単位メモリセルからのデータの読み出しは、次の通りである。図３及び図５を参照して、まず、ビット線ＢＬ１及び／ＢＬ１が、プリチャージ回路１３−１によって基準電位Ｖｒｅｆにプリチャージされる。その後、ＤＲＡＭ１０は、２本のワード線ＷＬ０，ＷＬ２を再度マルチ選択する。これにより、ビット線ＢＬ１には、データ“Ｈ”に対応した電位が現れる。センスアンプ回路１３−１は、その電位と基準電位Ｖｒｅｆとの差を増幅し、それによりデータ“Ｈ”を検出する。ここで、ビット線ＢＬ１に現れる電位は、メモリセル１１−０１による電位とメモリセル１１−２１による電位の合計（図５中「本願マージン」）であり、１つのメモリセルだけが選択される通常の場合（図５中「従来マージン」）よりも大きくなっている。従って、キャパシタから電荷がリークしていても、データが誤って読み出される可能性が低減される。

また、上記例においては２個のメモリセル１１（ツインセル）が単位メモリセルとして扱われていたが、３個の以上のメモリセル１１が単位メモリセルとして扱われてもよい。単位メモリセルは、同じセンスアンプ回路１３につながる相補ビット線対に接続される。また、データの読み書き時、単位メモリセルにつながる複数のワード線ＷＬがマルチ選択される。この場合、図４で示された効果と図５で示された効果の複合効果が得られ、データ保持特性は更に向上する。但し、単位面積あたりの単位メモリセルの数の観点からは、ツインセル（ｎ＝２）が好適である。

１−３．効果
以上に説明されたように、本実施の形態に係る表示ドライバＩＣ１には、極めて優れたデータ保持特性を有する混載ＤＲＡＭ１０が搭載される。従って、そのＩＣチップがパッケージング工程や実装工程中の熱処理等において応力を受け、データ保持特性が多少変動したとしても、混載ＤＲＡＭ１０は正常に動作することができる。最終製品が誤動作することが防止されるため、歩留まりが向上する。これは、横長形状の表示ドライバＩＣ１だからこそ得られる効果である。

また、表示ドライバＩＣの混載ＳＲＡＭが混載ＤＲＡＭで置換される場合、チップ面積は削減されるが、一般的なＤＲＡＭのランダムアクセス速度はＳＲＡＭに劣るため、動作速度が遅くなる恐れがある。しかしながら、本実施の形態によれば、上述の通り、読み出しマージンが拡大し、センス性能が向上している。このことは、一般的なＤＲＡＭと比較して、データ判定時間が短縮され動作速度が向上することを意味する。従って本実施の形態では、表示ドライバＩＣ１のチップ面積を削減すると共に、動作速度の低下を防止することが可能となる。

２．第２の実施の形態
表示ドライバＩＣの混載ＳＲＡＭを混載ＤＲＡＭで置換することによりチップ面積は削減される。但し、データ読み書きの単位がシングルセルからツインセルになった場合、同じ記憶容量に対して２倍のメモリセルアレイ面積が必要になるため、チップ面積の削減効果が減少する。従って、１個のＤＲＡＭセルの面積をできるだけ小さくすることが好適である。既出の図３で示されたメモリセル１１の配置構造は、いわゆる“８Ｆ^２セル”の構造であった。第２の実施の形態においては、“８Ｆ^２セル”の構造の代わりに、“６Ｆ^２セル”の構造が採用される。

図６は、第２の形態に係る混載ＤＲＡＭ１０’のメモリセルアレイ１２の一部を示す回路図である。メモリセル１１−００Ａ〜１１−０１Ｂはワード線ＷＬ０に接続され、メモリセル１１−１０Ａ〜１１−１１Ｂはワード線ＷＬ１に接続されている。メモリセル１１−００Ａ、１１−１０Ａはビット線ＢＬ０に接続され、メモリセル１１−００Ｂ、１１−１０Ｂはビット線／ＢＬ０に接続されている。ビット線ＢＬ０と／ＢＬ０は、同じセンスアンプ回路１３−０につながる相補ビット線対である。メモリセル１１−０１Ａ、１１−１１Ａはビット線ＢＬ１に接続され、メモリセル１１−０１Ｂ、１１−１１Ｂはビット線／ＢＬ１に接続されている。ビット線ＢＬ１と／ＢＬ１は、同じセンスアンプ回路１３−１につながる相補ビット線対である。各メモリセル１１は、“６Ｆ^２セル”である。

第１の実施の形態と同様に、ＤＲＡＭ１０’は、ｎ個のメモリセル１１（ｎは２以上の整数）を用いて１ビットのデータを記憶する。例えば、図６に示される２つのメモリセル１１−０１Ａ，１１−０１Ｂが、単位メモリセルとして扱われる。メモリセル１１−０１Ａ，１１−０１Ｂは、同じワード線ＷＬ０に接続されている。また、メモリセル１１−０１Ａ，１１−０１Ｂは、同じセンスアンプ回路１３−１につながる相補ビット線対ＢＬ１，／ＢＬ１のそれぞれに接続されている。データ読み書き時、ＤＲＡＭ１０’は、単位メモリセルにつながる１本のワード線ＷＬ０だけを選択する。

これにより、第１の実施の形態と同様の効果が得られる。また、６Ｆ^２セル構造が用いられるため、チップ面積の削減効果がより大きくなる。更に、ワード線をマルチ選択する必要がないため、ロウデコーダ１５をより小さくすることが可能になる。

尚、図７は、６Ｆ^２セル構造が採用される場合の一般的なＤＲＡＭ構成を示している。通常のＤＲＡＭでは、１つのメモリセル１１（例えばメモリセル１１−０１Ａ）だけに対してデータ読み書きを行う必要がある。図７の構成では、隣接するメモリセル１１−０１Ｂに対してデータ読み書きが行われないように、オープンビットセンス方式のセンスアンプを使用する必要がある。すなわち、ビット線ＢＬ０〜ＢＬ３のそれぞれに対して、オープンビットセンス方式のセンスアンプを１つずつ設ける必要がある。その場合、センスアンプの数が増加し、センスアンプ面積が増大する。

図６と図７を比較すると、図６の方がセンスアンプの数が少ないことがわかる。本実施の形態によれば、６Ｆ^２セル構造であっても、相補ビット線対につながる相補ビット方式のセンスアンプ回路１３を使用することが可能である。それは、相補ビット線対につながるツインセル（例えば、メモリセル１１−０１Ａ、１１−０１Ｂ）に対してデータ読み書きが行われるからである。このように、本実施の形態によれば、「６Ｆ^２セル」と「相補ビット方式」の両方を同時に採用することが可能である。従って、センスアンプ面積を増やすことなく、チップ面積を削減することが可能となる。これは、複数のメモリセル１１を単位メモリセルとして扱う本発明だからこそ得られる相乗効果である。

図１は、表示ドライバＩＣのレイアウトを示す概略図である。図２は、本発明の実施の形態に係る表示ドライバＩＣの回路構成を示すブロック図である。図３は、本発明の第１の実施の形態に係る混載ＤＲＡＭの構成及びアクセス方法を示す図である。図４は、読み出し動作の一例を示すタイミングチャートである。図５は、読み出し動作の他の例を示すタイミングチャートである。図６は、本発明の第２の実施の形態に係る混載ＤＲＡＭの構成及びアクセス方法を示す図である。図７は、一般的なオープンビットセンス方式のＤＲＡＭの構成を示す図である。

符号の説明

１表示ドライバＩＣ
１０、１０’ 混載ＤＲＡＭ
１１メモリセル
１２メモリセルアレイ
１３センスアンプ／プリチャージ回路
１４カラムデコーダ
１５ロウデコーダ
２０電源回路
３０ソースドライバ（ドライバ回路）
３１ラッチ回路
３２レベルシフタ
３３階調電圧生成回路
３４ＤＡコンバータ
４０表示制御回路
１００表示パネル
ＷＬワード線
ＢＬビット線
ＤＬ表示データ

Claims

表示パネルでの画像の表示を制御する表示ドライバＩＣであって、
複数のメモリセルを有し、前記画像に対応したデジタルデータが格納されるＤＲＡＭと、
前記デジタルデータを階調電圧に変換し、前記階調電圧を前記表示パネルに出力するドライバ回路と
を備え、
前記ＤＲＡＭは、前記複数のメモリセルのうちｎ個（ｎは２以上の整数）のメモリセルを用いて１ビットのデータを記憶する
表示ドライバＩＣ。
請求項１に記載の表示ドライバＩＣであって、
前記ｎは２である
表示ドライバＩＣ。
請求項２に記載の表示ドライバＩＣであって、
前記２個のメモリセルは、同じセンスアンプにつながる相補ビット線対のそれぞれに接続されている
表示ドライバＩＣ。
請求項２に記載の表示ドライバＩＣであって、
前記２個のメモリセルは、同じビット線に接続されている
表示ドライバＩＣ。
請求項１乃至４のいずれかに記載の表示ドライバＩＣであって、
データ読み書き時、前記ＤＲＡＭは、前記ｎ個のメモリセルのそれぞれにつながるｎ本のワード線を一度に選択する
表示ドライバＩＣ。
請求項３に記載の表示ドライバＩＣであって、
前記２個のメモリセルは、同一のワード線に接続されている
表示ドライバＩＣ。
請求項６に記載の表示ドライバＩＣであって、
前記２個のメモリセルの各々は、６Ｆ^２セルである
表示ドライバＩＣ。
請求項６又は７に記載の表示ドライバＩＣであって、
データ読み書き時、前記ＤＲＡＭは、前記同一のワード線だけを選択する
表示ドライバＩＣ。