JP2007141286A - 半導体集積回路装置及びその制御方法 - Google Patents

Abstract

【課題】製造プロセスを複雑化することなく、ＤＲＡＭのホールド特性を部分的に向上させること。
【解決手段】本発明に係る半導体集積回路装置は、第１記憶領域２Ａと第２記憶領域２Ｂを含むＤＲＡＭ２と、制御回路１とを備える。制御回路１は、第１記憶領域２Ａのホールド特性が第２記憶領域２Ｂのホールド特性より良くなるように、ＤＲＡＭ２に対するアクセスを制御する。制御回路１は、第１記憶領域２Ａ中のｎ個（ｎは２以上の整数）のメモリセル３を単位としてデータの読み書きを実行し、また、第２記憶領域２Ｂ中の１個のメモリセル３を単位としてデータの読み書きを実行する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置及びその制御方法に関する。

半導体メモリとして、フラッシュメモリ等の不揮発性ＲＯＭやＤＲＡＭ等のダイナミックＲＡＭが知られている。いずれのメモリにおいても、データ破壊耐性（保持データの信頼性）の向上は最も重要な課題の１つであるが、その耐性に寄与するパラメータはメモリによって異なる。

フラッシュメモリの場合、データ書き込みが繰り返されると、トンネル酸化膜が劣化し、浮遊ゲートに注入された電子や正孔の保持が難しくなる。つまり、フラッシュメモリのデータ破壊耐性の低下は、トンネル酸化膜の劣化が原因であり、それは“不可逆変化”である。よって、データ破壊耐性を維持するためには、劣化セルを置換するか、外部のＥＣＣ（Error Correction Code）回路を使用せざるを得ない。例えば、特許文献１に記載されたフラッシュメモリによれば、一部の記憶領域にソフトウェアＥＣＣが適用されている。これにより、トンネル酸化膜が劣化したとしても、外部から見たデータ破壊耐性は維持される。つまり、ＥＣＣが適用された一部の記憶領域の書換え保証回数は、他の記憶領域の書換え保証回数よりも向上する。

一方、ＤＲＡＭの場合、セルデータはキャパシタ中の電荷量で記憶されており、キャパシタからの電荷の漏れがデータ破壊につながる。そのデータ破壊を防ぐために、ＤＲＡＭにおいては、所定の周期で「リフレッシュ操作」が実行され電荷が再注入される。このように、ＤＲＡＭにおける保持データの信頼性（以下、「ホールド特性」と参照される）は、キャパシタに蓄積される電荷量に依存しており、不可逆的に低下していくわけではない。ホールド特性を向上させるためには、例えば、キャパシタの容量を大きくし、蓄積される電荷量を増加させればよい。例えば、特許文献２に記載されたＤＲＡＭは、高信頼性が要求される高信頼性領域のワード線やビット線の配列ピッチが、他の領域の配列ピッチよりも広くなるように設計される。これにより、高信頼性領域において、電荷の蓄積容量が増加する。

特開２００２−９１８３１号公報 特開平８−２１２７７２号公報

本願発明者は、次の点に着目した。上記特許文献２に記載された技術よれば、高信頼性領域のワード線やビット線の配列ピッチは、他の領域の配列ピッチよりも広くなるように設計される。すなわち、高信頼性領域とその他の領域との間で、メモリセルの形状が異なっている。形状の異なるメモリセルを１チップに製造する場合、プロセスの連続性が得られず、製造プロセスは全体として複雑になる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体集積回路装置は、第１記憶領域（２Ａ）と第２記憶領域（２Ｂ）を含むＤＲＡＭ（２）と、制御回路（１）とを備える。制御回路（１）は、第１記憶領域（２Ａ）のホールド特性が第２記憶領域（２Ｂ）のホールド特性より良くなるように、ＤＲＡＭ（２）に対するアクセスを制御する。具体的には、制御回路（１）は、第１記憶領域（２Ａ）中のｎ個（ｎは２以上の整数）のメモリセル（３）を単位としてデータの読み書きを実行し、また、第２記憶領域（２Ｂ）中の１個のメモリセル（３）を単位としてデータの読み書きを実行する。

例として、第１記憶領域（２Ａ）中の単位メモリセルが２個のメモリセル（第１メモリセル，第２メモリセル）からなり、その単位メモリセルにデータ“Ｈ”が書き込まれる場合を考える。この時、２個のメモリセル（３−００，３−１０）のそれぞれにつながる２本のワード線（ＷＬ０，ＷＬ１）がマルチ選択される。その２個のメモリセル（３−００，３−１０）は、同じセンスアンプ（６−０）につながる相補ビット線対（第１ビット線ＢＬ０，第２ビット線／ＢＬ０）のそれぞれに接続されているとする。この場合、第１メモリセル（３−００）には所望のデータ“Ｈ”が書き込まれる一方、第２メモリセル（３−１０）には逆のデータ“Ｌ”が書き込まれることになる。

データ読み出し時には、両方のビット線（ＢＬ０，／ＢＬ０）が中間電位（Ｖｒｅｆ）にプレチャージされた後、両方のワード線（ＷＬ０，ＷＬ１）がマルチ選択される。これにより、第１ビット線（ＢＬ０）には、データ“Ｈ”に対応した第１電位が現れ、第２ビット線（／ＢＬ０）には、データ“Ｌ”に対応した第２電位が現れる。センスアンプ（６−０）においては、第１電位と第２電位との差（第１電位−第２電位）に基づいて、データの検出が行われる。

比較として、通常通り１本のワード線だけが選択される場合を考える。データ“Ｈ”が書き込まれた１つのメモリセルが選択されると、選択メモリセルにつながるビット線にはデータ“Ｈ”に対応した第１電位が現れる。センスアンプにおいては、第１電位と中間電位との差（第１電位−中間電位）に基づいて、データの検出が行われる。ここで、データ“Ｈ”が書き込まれたメモリセルのキャパシタから電荷がリークするにつれて、第１電位は小さくなり、センス性能が悪化する。最悪の場合、第１電位は中間電位より小さくなり、選択メモリセルには反対のデータ“Ｌ”が書き込まれていると認識されてしまう。

一方、本発明によれば、上述の通り、中間電位（Ｖｒｅｆ）より大きい第１電位と中間電位（Ｖｒｅｆ）より小さい第２電位との差に基づいて、データの検出が行われる。よって、キャパシタから電荷がリークして第１電位が小さくなっても、第１電位と第２電位との差は充分であり、センスアンプ（６）によるセンス性能は維持される。たとえ第１電位が中間電位（Ｖｒｅｆ）より小さくなったとしても、第１電位が第２電位より大きい限り、正確なデータ“Ｈ”が検出される。

このように、本発明によれば、第１記憶領域におけるホールド特性、すなわち、第１記憶領域の信頼性が向上する。高信頼性を有する第１記憶領域には、プログラム等のシステム動作上重要なデータが格納され、一方の第２記憶領域には、そのプログラムが扱う画像データや音声データが格納されればよい。プログラムの破壊はシステム動作上致命的であるが、その他のデータが破壊されてもシステム動作が停止することはないからである。このように、本発明によれば、格納されるデータの質に応じて、部分的に信頼性を向上させることが可能となる。全ての領域の信頼性を向上させるわけではないので、いたずらに面積が増大することや、コストが増大することを防ぐことができる。

更に、本発明によれば、メモリの信頼性を部分的に向上させるために、異なる形状のメモリセルを製造する必要がない。全てのメモリセルが同一の構造を有していても、第１記憶領域のワード線をマルチ選択するだけで、本発明は実現可能である。全てのメモリセルの構造が同一であることは、製造プロセスの複雑化を回避できる点で好適である。

本発明によれば、格納されるデータの質に応じて、ＤＲＡＭのホールド特性を部分的に向上させることが可能となる。また、製造プロセスが複雑になることが防止される。

添付図面を参照して、本発明の実施の形態に係る半導体集積回路装置を説明する。

図１は、本実施の形態に係る半導体集積回路装置の構成を概略的に示すブロック図である。本実施の形態に係る半導体集積回路装置は、リフレッシュ操作が必要なＤＲＡＭ２を備えている。ＤＲＡＭ２は、アレイ状に配置された複数のメモリセル３を有している。複数のワード線ＷＬと複数のビット線ＢＬは互いに交差するように形成されており、各交差点にメモリセル３が配置されている。全てのメモリセル３は、同一の構造を有している。

ロウデコーダ４は、複数のワード線ＷＬに接続されており、それら複数のワード線ＷＬのうち指定されたものを選択する。また、カラムデコーダ５は、センスアンプ６を介して複数のビット線ＢＬに接続されており、それら複数のビット線ＢＬのうち指定されたものを選択する。センスアンプ６は、ビット線ＢＬの電位に基づいて、メモリセル３に記憶されたセルデータを検出し出力する。また、センスアンプ６は、ビット線ＢＬを所定の電位にプリチャージするプリチャージ回路を含むとする。制御回路１は、ロウデコーダ４、カラムデコーダ５、及びセンスアンプ６にアドレス信号や制御信号を出力することによって、ＤＲＡＭ２に対するアクセスを制御する。

本実施の形態に係るＤＲＡＭ２は、異なるホールド特性を有する複数の領域に区分される。例えば図１において、ＤＲＡＭ２は、第１記憶領域２Ａと第２記憶領域２Ｂに区分されている。第１記憶領域２Ａのホールド特性は、第２記憶領域２Ｂのホールド特性より良く、データ保持に関する信頼性は、第２記憶領域２Ｂより第１記憶領域２Ａの方が良いとする。高信頼性を有する第１記憶領域２Ａは、例えば、プログラム等のシステム動作上重要なデータが格納されるプログラムエリアとして用いられる。一方、通常の信頼性を有する第２記憶領域２Ｂは、例えば、画像データや音声データが格納されるワークエリアとして用いられるとよい。プログラムの破壊はシステム動作上致命的であるが、その他のデータが破壊されてもシステム動作が停止することはないからである。

このように、本実施の形態に係るＤＲＡＭ２は、用途によって複数の領域に区分され得る。言い換えれば、記憶されるデータの種類や質によって、部分的にホールド特性（信頼性）の向上が図られている。図１に示された例において、制御回路１は、第１記憶領域２Ａのホールド特性が第２記憶領域２Ｂのホールド特性より良くなるように、ＤＲＡＭ２に対するアクセスを制御する。全ての領域のホールド特性を向上させることは、チップ面積やコストの点で非効率になるので、あくまで一部の領域のホールド特性だけが高く設定される。

以下、ホールド特性を部分的に向上させるための制御回路１による制御を、更に詳しく説明する。

１．第１の実施の形態
第１の実施の形態によれば、高信頼性が望まれる第１記憶領域２Ａへのデータの読み書き時、ｎ個（ｎは２以上の整数）のメモリセル３が“一単位”として扱われる。つまり、制御回路１は、第１記憶領域２Ａ中のｎ個のメモリセル３を単位としてデータの読み書きを実行する。一方、第２記憶領域２Ｂへのデータの読み書き時は、通常通り、１個のメモリセル３が単位として扱われる。制御回路１が読み書き単位として扱うメモリセル群は、以下の説明において「単位メモリセル」と参照される場合がある。

図２は、高信頼性が望まれる第１記憶領域２Ａにおけるメモリセルアレイの一部を示す回路図である。ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１は互いに交差するように設けられており、交差点のそれぞれにメモリセル３−００〜３−３１が設けられている。各メモリセル３は、ＭＯＳトランジスタとキャパシタを有している。ＭＯＳトランジスタのゲートはいずれかのワード線ＷＬに接続され、ソース／ドレインの一方はいずれかのビット線ＢＬに接続され、他方はキャパシタに接続されている。ビット線ＢＬ０と／ＢＬ０は、同じセンスアンプ６−０につながる相補ビット線対である。また、ビット線ＢＬ１と／ＢＬ１は、同じセンスアンプ６−１につながる相補ビット線対である。

以上に示された構造自体は、従来のＤＲＡＭと何ら変わりはない。しかし、本実施の形態によれば、データの読み書き時、ｎ個のメモリセル３が単位メモリセルとして扱われる。例えば、２つのメモリセル３−００，３−１０が、単位メモリセルとして扱われる。メモリセル３−００，３−１０は、それぞれワード線ＷＬ０，ＷＬ１に接続されている。また、メモリセル３−００，３−１０は、同じセンスアンプ６−０につながる相補ビット線対ＢＬ０，／ＢＬ０のそれぞれに接続されている。

例として、この単位メモリセル（ツインセル）に、データ“Ｈ”を書き込む場合を考える。データ書き込み時、制御回路１は、単位メモリセルにつながる２本のワード線ＷＬ０とＷＬ１を一度に選択する。このような選択は、以下「マルチ選択」と参照される。そして、一方のメモリセル３−００には、ビット線ＢＬ０を通して、所望のデータ“Ｈ”が書き込まれる。ここで、ビット線ＢＬ０と／ＢＬ０が相補ビット線対であり、且つ、ワード線ＷＬ０とＷＬ１がマルチ選択されているため、他方のメモリセル３−１０には、ビット線／ＢＬ０を通して、反対のデータ“Ｌ”が書き込まれる。

この単位メモリセルからのデータの読み出しは、次の通りである。図２及び図３を参照して、まず、ビット線ＢＬ０及び／ＢＬ０が、プリチャージ回路６−０によって基準電位Ｖｒｅｆにプリチャージされる。基準電位Ｖｒｅｆは、典型的には、電源電位ＶＣＣとグランド電位ＧＮＤの中間電位（ＶＣＣ／２）である。その後、制御回路１は、２本のワード線ＷＬ０，ＷＬ１を再度マルチ選択する。これにより、ビット線ＢＬ０には、データ“Ｈ”に対応した第１電位が現れ、ビット線／ＢＬ０には、データ“Ｌ”に対応した第２電位が現れる。センスアンプ６−０は、第１電位と第２電位との差（第１電位−第２電位；図３中「本願マージン」で表されている）を増幅し、それによりデータ“Ｈ”を検出する。

比較として、通常通り１本のワード線だけが選択される場合を考える（通常領域における読み出し）。まず、ビット線ＢＬ０及び／ＢＬ０が、プリチャージ回路６−０によって基準電位Ｖｒｅｆにプリチャージされる。データ“Ｈ”が書き込まれたメモリセル３−００が選択されると、ビット線ＢＬ０にはデータ“Ｈ”に対応した第１電位が現れる。センスアンプ６−０においては、第１電位と基準電位Ｖｒｅｆとの差（第１電位−基準電位；図３中「従来マージン」で表されている）に基づいて、データの検出が行われる。ここで、メモリセル３−００のキャパシタから電荷がリークするにつれて、第１電位は小さくなり、センス性能が悪化する。最悪の場合、第１電位は基準電位Ｖｒｅｆより小さくなり、選択メモリセル３−００には反対のデータ“Ｌ”が書き込まれていると認識されてしまう。

一方、本実施の形態によれば、上述の通り、データ“Ｈ”に応じた第１電位とデータ“Ｌ”に応じた第２電位との差（第１電位−第２電位）に基づいて、データの検出が行われる。よって、メモリセル３−００のキャパシタから電荷がリークして第１電位が小さくなっても、第１電位と第２電位との差は充分であり、センスアンプ６−０によるセンス性能は維持される。たとえ第１電位が基準電位Ｖｒｅｆより小さくなったとしても、第１電位が第２電位より大きい限り、正確なデータ“Ｈ”が検出される。データが誤って読み出される可能性が大きく減少し、第１記憶領域２Ａのホールド特性が向上する。

データ“Ｈ”に対応したキャパシタからは電荷がリークし得るが、データ“Ｌ”に対応したキャパシタからは電荷はリークしようがない。その意味で、データ“Ｌ”が記録されたメモリセルのホールド特性（データ破壊耐性）は優れていると言える。データ“Ｌ”に対応するビット線に現れる第２電位は、必ず基準電位Ｖｒｅｆより小さくなることが保証されている。図３に示された例においては、従来の基準電位Ｖｒｅｆの代わりに、その基準電位Ｖｒｅｆより小さい第２電位を用いることによって、センス性能の向上が図られていると言うこともできる。

また、単位メモリセルは、相補ビット線対につながる２つのメモリセルに限られず、同じビット線につながる２つのメモリセルであってもよい。再度図２を参照して、例えば、ビット線ＢＬ１につながる２つのメモリセル３−０１，３−２１が、単位メモリセルとして扱われる。この単位メモリセル（ツインセル）にデータ“Ｈ”を書き込む場合、制御回路１は、単位メモリセルにつながる２本のワード線ＷＬ０とＷＬ２をマルチ選択する。これにより、両方のメモリセル３−０１，３−２１にデータ“Ｈ”が書き込まれる。

この単位メモリセルからのデータの読み出しは、次の通りである。図２及び図４を参照して、まず、ビット線ＢＬ１及び／ＢＬ１が、プリチャージ回路６−１によって基準電位Ｖｒｅｆにプリチャージされる。その後、制御回路１は、２本のワード線ＷＬ０，ＷＬ２を再度マルチ選択する。これにより、ビット線ＢＬ１には、データ“Ｈ”に対応した電位が現れる。センスアンプ６−１は、その電位と基準電位Ｖｒｅｆとの差を増幅し、それによりデータ“Ｈ”を検出する。ここで、ビット線ＢＬ１に現れる電位は、メモリセル３−０１による電位とメモリセル３−２１による電位の合計（図４中「本願マージン」）であり、１つのメモリセルだけが選択される通常の場合（図４中「従来マージン」）よりも大きくなっている。従って、キャパシタから電荷がリークしていても、データが誤って読み出される可能性が低減される。

また、上記例においては２個のメモリセル３（ツインセル）が単位メモリセルとして扱われていたが、３個の以上のメモリセル３が単位メモリセルとして扱われてもよい。単位メモリセルに含まれるメモリセル群は、同じセンスアンプ６につながるビット線ＢＬに接続される。また、データの読み書き時、単位メモリセルにつながる複数のワード線ＷＬがマルチ選択される。この場合、図３で示された効果と図４で示された効果の複合効果が得られ、ホールド特性は更に向上する。但し、単位面積あたりの単位メモリセルの数の観点からは、ツインセルが好適である。

以上に説明されたように、本実施の形態によれば、第１領域２Ａではワード線ＷＬのマルチ選択が行われ、第２領域２Ｂではワード線ＷＬのシングル選択が行われる。マルチ選択とシングル選択は、ロウデコーダ４で回路的に容易に切り替えることができる。マルチ選択により、第１記憶領域２Ａのホールド特性（データ破壊耐性）は向上し、第１記憶領域２Ａで保持されるデータの信頼性が向上する。言い換えれば、本実施の形態によれば、ＤＲＡＭ２の信頼性を部分的に向上させることが可能となる。第１記憶領域２Ａにおける単位面積あたりの記憶容量は第２記憶領域２Ｂより減少するが、第１記憶領域２Ａのホールド特性は第２記憶領域２Ｂよりも約３倍向上する。全ての領域の信頼性を向上させるわけではないので、いたずらに面積が増大することや、コストが増大することを防ぐことができる。

更に、本実施の形態によれば、メモリの信頼性を部分的に向上させるために、異なる形状のメモリセルを製造する必要がない。全てのメモリセル３が同一の構造を有していても、第１記憶領域２Ａのワード線ＷＬをマルチ選択するだけで、本実施の形態は実現可能である。

図５には、上述の特許文献２に記載された従来のメモリセルアレイと、本実施の形態に係るメモリセルアレイとの構成の比較が示されている。従来技術によれば、高信頼性領域のワード線ＷＬやビット線ＢＬの配列ピッチが、通常領域の配列ピッチよりも広くなるように設計される。これにより、高信頼性領域において、設計基準が緩和され、キャパシタサイズが大きくなる。電荷の蓄積容量が増加するため、ホールド特性が向上する。しかしながら、同じ基板上に異なる形状のセルを製造するためには、複雑な製造プロセスが必要となる。特に、異なる形状のセルに対する微細加工は、大変困難である。一方、本実施の形態によれば、高信頼性領域と通常領域におけるメモリセルは、全て同一の構造を有している。従って、製造プロセスの複雑化が回避される。

従来技術によれば、高信頼性領域において、通常より大きい１つのセルが１ビットとして扱われる。例えば図５に示されるように、１ビットを指定する際に１本のワード線ＷＬ０が選択される。一方、本実施の形態によれば、高信頼性領域において、通常と同じ複数のセルが１ビットとして扱われる。例えば図５に示されるように、１ビットを指定する際には２本のワード線ＷＬ０、ＷＬ１が選択される。単位面積あたりのビット数が減少することは従来と同じであるが、製造ははるかに容易になる。更に、従来技術によれば、高信頼性領域におけるビット線ＢＬ０〜ＢＬ３の配列ピッチが、通常領域におけるビット線ＢＬａ〜ＢＬｇの配列ピッチと異なるため、高信頼性領域と通常領域とでセンスアンプを別々に設ける必要がある。一方、本発明によれば、高信頼性領域と通常領域との間でビット線ＢＬ０〜ＢＬ６の配列ピッチは同じであり、それらビット線ＢＬ０〜ＢＬ６を共通に用いることが可能である。高信頼性領域と通常領域とでセンスアンプを別々に設ける必要はなく、共通のセンスアンプを用いることが可能である。

２．第２の実施の形態
図６は、第２の実施の形態に係る制御方法を説明するための概念図である。第２の実施の形態において、制御回路１は、第１記憶領域２Ａと第２記憶領域２Ｂに対して、異なるリフレッシュ制御を実施する。具体的には、制御回路１は、第２記憶領域２Ｂに対して、通常の周期（例えば６４ｍｓ）でリフレッシュを実行する。一方、高信頼性が要求される第１記憶領域２Ａに対しては、制御回路１は、より短い周期（例えば３２ｍｓ）でリフレッシュを実行する。すなわち、第１記憶領域２Ａに対するリフレッシュ操作は、第２記憶領域２Ｂに対するリフレッシュ操作よりも頻繁に実行される。これにより、第１記憶領域２Ａに記録されるデータの信頼性が、第２記憶領域２Ｂに記録されるデータの信頼性より向上する。

異なるリフレッシュ制御を実現するための方法として、次の方法が考えられる。例えば、図６に示されるように、第１記憶領域２Ａと第２記憶領域２Ｂに対して、異なるリフレッシュタイマーでパラレルにリフレッシュが行われる。この場合、第１記憶領域２Ａのあるワード線と第２記憶領域２Ｂのあるワード線が同時に駆動されるときもある。あるいは、リフレッシュタイマーは全体的に３２ｍｓに設定され、第２記憶領域２Ｂに対するリフレッシュだけが２回に一度だけ実行されてもよい。この場合は、ワード線は１本ずつ順番に駆動される。

以上に説明されたように、本実施の形態によれば、部分的にリフレッシュサイクルが短く設定される。これにより、ＤＲＡＭ２の信頼性を部分的に向上させることが可能となる。また、高信頼性領域において単位面積あたりのビット数が減少しない点で、第１の実施の形態より優れている。第１記憶領域２Ａ（プログラムエリア）は比較的小さいので、リフレッシュ頻度の上昇によるスタンバイ電流の増加は、大勢に影響を与えない。更に、本実施の形態においても、全てのメモリセル３が同一の構造を有している。従って、図５に示された効果が得られる。

尚、第１の実施の形態と第２の実施の形態を組み合わせることも可能である。これにより、第１記憶領域２Ａの信頼性が更に向上する。

図１は、本発明の実施の形態に係る半導体集積回路装置の構成を概略的に示すブロック図である。 図２は、本発明の第１の実施の形態に係るＤＲＡＭへのアクセス方法を説明するための図である。 図３は、第１の実施の形態における読み出し動作の一例を示すタイミングチャートである。 図４は、第１の実施の形態における読み出し動作の他の例を示すタイミングチャートである。 図５は、従来技術と本発明に係る技術との比較を模式的に示す図である。 図６は、本発明の第２の実施の形態に係るリフレッシュ操作を示す概念図である。

符号の説明

１ 制御回路
２ ＤＲＡＭ
２Ａ 第１記憶領域
２Ｂ 第２記憶領域
３ メモリセル
４ ロウデコーダ
５ カラムデコーダ
６ センスアンプ
ＷＬ ワード線
ＢＬ ビット線

Claims (15)

1. 第１記憶領域と第２記憶領域を含むＤＲＡＭ（Dynamic Random Access Memory）と、
   前記第１記憶領域のホールド特性が前記第２記憶領域のホールド特性より良くなるように、前記ＤＲＡＭに対するアクセスを制御する制御回路と
   を備える
   半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記ＤＲＡＭに含まれる全てのメモリセルは同一の構造を有する
   半導体集積回路装置。
3. 請求項１又は２に記載の半導体集積回路装置であって、
   前記制御回路は、前記第１記憶領域中のｎ個（ｎは２以上の整数）のメモリセルを単位としてデータの読み書きを実行し、また、前記第２記憶領域中の１個のメモリセルを単位としてデータの読み書きを実行する
   半導体集積回路装置。
4. 請求項３に記載の半導体集積回路装置であって、
   前記ｎは２である
   半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置であって、
   前記２個のメモリセルは、同じセンスアンプにつながる相補ビット線対のそれぞれに接続されている
   半導体集積回路装置。
6. 請求項１乃至５のいずれかに記載の半導体集積回路装置であって、
   前記第１記憶領域は、
   複数のメモリセルと、
   前記複数のメモリセルのそれぞれに接続された複数のワード線と
   を有し、
   データ読み書き時、前記制御回路は、前記複数のワード線のうちｎ本（ｎは２以上の整数）のワード線を一度に選択する
   半導体集積回路装置。
7. 請求項６に記載の半導体集積回路装置であって、
   前記ｎ本のワード線は、
   前記複数のメモリセルのうち第１メモリセルに接続された第１ワード線と、
   前記複数のメモリセルのうち第２メモリセルに接続された第２ワード線と
   を含み、
   前記第１メモリセルは、第１ビット線に接続され、
   前記第２メモリセルは、第２ビット線に接続された
   半導体集積回路装置。
8. 請求項７に記載の半導体集積回路装置であって、
   前記第１ビット線と前記第２ビット線は、相補ビット線対である
   半導体集積回路装置。
9. 請求項７に記載の半導体集積回路装置であって、
   前記第１ビット線と前記第２ビット線は、同じビット線である
   半導体集積回路装置。
10. 請求項１乃至９のいずれかに記載の半導体集積回路装置であって、
    前記制御回路は、前記第１記憶領域に対するリフレッシュ操作を、前記第２記憶領域に対するリフレッシュ操作よりも頻繁に実行する
    半導体集積回路装置。
11. （Ａ）第１記憶領域と第２記憶領域を含むＤＲＡＭを有する半導体集積回路装置を提供するステップと、
    （Ｂ）前記第１記憶領域のホールド特性が前記第２記憶領域のホールド特性より良くなるように、前記ＤＲＡＭに対するアクセスを制御するステップとを有する
    半導体集積回路装置の制御方法。
12. 請求項１１に記載の半導体集積回路装置の制御方法であって、
    前記（Ｂ）ステップは、
    （Ｂ１）前記第１記憶領域中のｎ個のメモリセル（ｎは２以上の整数）を単位としてデータの読み書きを実行するステップと、
    （Ｂ２）前記第２記憶領域中の１個のメモリセルを単位としてデータの読み書きを実行するステップとを含む
    半導体集積回路装置の制御方法。
13. 請求項１２に記載の半導体集積回路装置の制御方法であって、
    前記ｎは２である
    半導体集積回路装置の制御方法。
14. 請求項１２又は１３に記載の半導体集積回路装置の制御方法であって、
    前記第１記憶領域は、前記ｎ個のメモリセルのそれぞれに接続されたｎ本のワード線を有し、
    前記（Ｂ１）ステップは、前記ｎ本のワード線を一度に選択するステップを含む
    半導体集積回路装置の制御方法。
15. 請求項１１乃至１４のいずれかに記載の半導体集積回路装置の制御方法であって、
    前記（Ｂ）ステップは、
    （ｂ１）前記第１記憶領域に対して第１周期でリフレッシュ操作を行うステップと、
    （ｂ２）前記第２記憶領域に対して前記第１周期より長い第２周期でリフレッシュ操作を行うステップとを含む
    半導体集積回路装置の制御方法。

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