JP5623688B2 - 半導体記憶装置、および欠陥セルテスト方法 - Google Patents

半導体記憶装置、および欠陥セルテスト方法 Download PDF

Info

Publication number
JP5623688B2
JP5623688B2 JP2007280754A JP2007280754A JP5623688B2 JP 5623688 B2 JP5623688 B2 JP 5623688B2 JP 2007280754 A JP2007280754 A JP 2007280754A JP 2007280754 A JP2007280754 A JP 2007280754A JP 5623688 B2 JP5623688 B2 JP 5623688B2
Authority
JP
Japan
Prior art keywords
cell
bit line
reference level
level
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007280754A
Other languages
English (en)
Other versions
JP2009110580A (ja
Inventor
元 越田
元 越田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2007280754A priority Critical patent/JP5623688B2/ja
Priority to US12/289,357 priority patent/US8050123B2/en
Publication of JP2009110580A publication Critical patent/JP2009110580A/ja
Application granted granted Critical
Publication of JP5623688B2 publication Critical patent/JP5623688B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

本発明は、ＤＲＡＭ等の半導体記憶装置に関し、特に、セルの不良検出試験を精度よく行うことができる、半導体記憶装置、および欠陥セルテスト方法に関する。
ＤＲＡＭでは、そのメモリセル数が膨大なために、全てのメモリセルが完全な状態で製造できずに、製造時の問題により記憶容量が小さいメモリセルが少数発生する場合がある。このような欠陥を持った少数セルについては、テスト工程においてきちんと検出することが重要になる。検出できれば良好セルに置換することで良品化可能であり、仮に置換する工程を過ぎた後のテストであっても、検出できれば不良品の流出は防ぐことが出来る。
ところで、このような記憶容量の小さいセルについて、実際にワード線を活性化してセンスアンプへデータを出力するときの動作を考えてみる。メモリセル部に初期電位０ｖ（ゼロ・ボルト）が与えられている場合の動作波形を図１２に示す。
図１２において、ワード線が０ｖ（ＧＮＤレベル）からワード電位ＶＰＰに活性化されると、メモリセルデータはビット線へと流出する。このとき欠陥セルはほとんどセル容量を持たないために、電荷量が小さくビット線はわずかしか下がらない。
一方、通常セルであればメモリセルの容量は十分大きく保持している電荷量も大きいため、ビット線は欠陥セルの場合に比べて大きく下がる。結果として、ビット線のリファレンスレベルＶＢＬＲ（Voltage of Bit Line Reference)との差電位が、欠陥セルの場合は非常に小さく、通常セルの場合は十分に大きい。
以上より通常セルと欠陥セルではビット線差電位に違いが出てくることが分かった。この差電位が大きいとセンスアンプ動作の安定性につながる。小さいと逆に不安定な動作になり、場合によりセンスアンプ動作が失敗して所望とは逆のデータを読み出すことになる。
ただし、図１２の波形からも分かるように欠陥セルのビット線電位は一応ＶＢＬＲ（ビット線リファレンスレベル）より低い電位になるので、センスアンプが所望の動作をする可能性も十分にある。このことは、実際にテストをするときに欠陥セルを検出できないことを意味する。
欠陥セルは誤動作を引き起こす可能性があるので、テスト時に確実に検出したい。そのため通常は、不良を引き起こしやすい加速状態にした試験が用いられる。ＤＲＡＭ試験時に加速状態を作り出すテストモードは様々あるが、今回のように差電位が少ない時にセンスアンプをより確実に誤動作させる方向へ加速するテストモードとして、ＶＢＬＲレベルを変更するという手段がある。
ＶＢＬＲレベルを変更すると、読み出し動作時にセンスアンプが受ける差電位量が変化する。このときの差電位について考える。セルの容量をＣｓ、ビット線の容量をＣｂ、セルが持っている電位をＶｓ、ビット線のスタンバイ時の電位をＶＢＬＲ、ワード線活性化後のビット線電位をＶｂとすると、電荷量保存の法則から数式（１）が成り立つ。
よって差電位ΔＶは、
Cs x Vs + Cb x VBLR = (Cs + Cb) x Vb ・・・数式（１）
ΔV = ｜VBLR − Vb｜ =｜VBLR− (Cs x Vs + Cb x VBLR)/(Cs + Cb)｜ ・・・数式（２）
Ｌデータ読み出しの場合を考えると、セルが持っている電位Ｖｓは０ｖと出来るので、
ΔVL = VBLR x Cs/(Cs + Cb) ・・・数式（３）
Ｈデータ読み出しの場合を考えると、セルが持っている電位ＶｓはＶａとして、
ΔVH = ( Va −VBLR ) x Cs/(Cs + Cb) ・・・数式（４）
数式（３）よりＬデータ読み出しの場合、ＶＢＬＲを低く設定することで差電位が小さくなり加速条件作り出すことが出来る。逆にＨデータ読み出しの場合、数式（４）よりＶＢＬＲを高くすることで差電位を小さくなり加速条件を作り出すことが出来る。
なお、従来技術の半導体記憶装置としては、特許文献１、２、３のような技術がある。特許文献１は複数のセルでビット線を共有し同時読み出しを可能としたものであり、特許文献２はリファレンス電圧の生成回路を開示するものであり、特許文献３は複数のワード線を同時に活性化する技術を開示するものである。しかしながら、これらの従来技術は、本願で扱う欠陥セルテスト方法を使用した半導体記憶装置を開示するものではない。
特許第２７３２７６２号明細書 特開２００５−３３９５９０号公報 特開２００６−２６０７３５号公報
従来の半導体記憶装置の不良検出試験において、セル読み出しの加速を行う場合に、ＶＢＬＲを変更することでセンスアンプ動作時の差電位が通常より少ない加速状態を作り出しテストする方法について説明した。
しかしながら、このように加速したとしても、差電位は少なくなるもののリファレンスの電位に対して逆転する（Ｌ読み出しの場合にビット線電位がリファレンス電位よりも高い電位になる、あるいはＨ読み出しの場合にリファレンス電位よりも低くなる）という現象にはならない。従ってセンスアンプが誤動作せず不良を検出できない可能性は残る。特に欠陥セルの場合はＣｓが小さいので、このような場合は数式（３）（４）より、ＶＢＬＲ変動による差電位加速の効果は小さいことがわかる。
本発明はこのような問題を解決するためになされたものであり、本発明の目的は、欠陥セルをテストで確実に検出できる、半導体記憶装置、および欠陥セルテスト方法を提供することにある。
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、ワード線とビット線を選択することによりメモリセルアレイ中のセルを指定してデータを読み書きすると共に、データの読み出し時に前記ビット線に読み出されたセルデータのレベルと所定のビット線リファレンスレベルとの差電位を増幅してデータを出力するセンスアンプ回路を備える半導体記憶装置であって、前記ビット線リファレンスレベルを変更する回路と、前記変更されたビット線リファレンスレベルをメモリセルに書き込む回路と、共通のビット線に接続される複数メモリセルのワード線を同時に活性化する回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、ビット線をプリチャージするビット線リファレンスレベルを変更できるようにする。また、共通ビット線に接続される複数のメモリセル、例えば、テスト対象セルと相手セルとを同時に選択できるようにする。そして、テスト対象セルに所望のレベル（例えば、最小電位の０ｖ）を書き込んでおき、相手セルに変更されたビット線リファレンスレベルを書き込んでおく。その後に、テスト対象セルのワード線と、相手セルのワード線とを同時に活性化することで、テスト対象セルのデータと相手セルのデータとを共通ビット線で同時に読み出し、この共通ビット線の電位のレベルを基に、テスト対象セルの良否を判定する。
これにより、半導体記憶装置内に存在する欠陥セルをテストで確実に検出できるようになる。
また、本発明の半導体記憶装置は、テスト対象となるセルであるテスト対象セルを選択する第１のワード線と、前記テスト対象セルと共通のビット線に接続されるテスト用の相手セルを選択する第２のワード線とを、両方同時に活性化するワード線駆動回路と、前記ビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを生成するリファレンスレベル生成回路と、前記テスト用リファレンスレベルを前記相手セルに書き込むテスト用リファレンスレベル書込回路と、を備え、前記テスト対象セルのテストを行う場合に、前記相手セルに前記テスト用リファレンスレベルを書き込むと共に、前記テスト対象セルに最小電位のレベルを書き込んだ後に、前記第１のワード線と第２のワード線とを同時に活性化し、前記共通ビット線に同時に読み出されたセルデータのレベルと、前記ビット線リファレンスレベルとを基に、前記テスト対象セルの良否判定を行なうように構成されたこと、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、テスト対象セルを選択する第１のワード線と、テスト対象セルと共通のビット線に接続される相手セルを選択する第２のワード線とを、両方同時に活性化できるようにする。そして、通常のビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを相手セルに書き込み、テスト対象セルに最小電位のレベル（例えば、０ｖ）を書き込む。その後に、第１のワード線と第２のワード線とを同時に活性化し、共通ビット線に同時に読み出されたセルデータのレベルと、ビット線リファレンスレベルとを基に、テスト対象セルの良否判定を行なう。
これにより、半導体記憶装置内に存在する欠陥セルをテストで確実に検出できるようになる。
また、本発明の半導体記憶装置は、前記テスト対象セルに対し０ｖレベルを書き込む回路と、前記相手セルに対し、書込み可能な最高の電位レベルＶＡＲＲＡＹの１／２のレベル（ＶＡＲＲＡＹ／２）よりも所定の電位α（０＜α＜ＶＡＲＲＡＹ／２）だけ高いレベルを書き込む回路と、前記ビット線リファレンスレベルを前記電位レベルＶＡＲＲＡＹの１／２のレベル（ＶＡＲＲＡＹ／２）に設定する回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、相手セルに対しＶＡＲＲＡＹ／２よりも所定の電位αだけ高いレベルを書き込み、また、テスト対象セルに０ｖを書き込む。また、ビット線リファレンスレベルをＶＡＲＲＡＹ／２に設定する。そして、テスト対象セルのワード線と相手セルのワード線とを同時に活性化してテストを行う。このテストにおいて、テスト対象セルが欠陥セル（容量が小さいセル）である場合は、ビット線リファレンスレベルよりもセルにつながるビット線レベルの方が大きいというビット線間差電位の逆転現象が生じる。
これにより、半導体記憶装置内に存在する欠陥セルをテストで確実に検出できるようになる。
また、本発明の半導体記憶装置は、前記センスアンプ回路は、前記共通ビット線を前記テスト用リファレンスレベルにプリチャージするためのイコライズ部と、セルデータの読み出し時に、前記共通ビット線のレベルと前記ビット線リファレンスレベルとの差電位を増幅するセンスアンプ部と、前記イコライズ部と前記センスアンプ部とを接続または切り離すためのスイッチとなるシェアード部と、を備え、前記シェアード部により、前記イコライズ部とセンスアンプ部を切り離した状態において、前記イコライズ部により、前記相手セルに前記テスト用リファレンスレベルを書き込み、前記シェアード部により前記イコライズ部と前記センスアンプ部とを接続した状態において、前記テスト対象セルのワード線と前記相手セルのワード線とを同時に活性化し、前記センスアンプ部により、前記共通のビット線に同時に読み出されたセルデータのレベルと、前記ビット線リファレンスレベルとの差電位を増幅するように構成されたこと、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、センスアンプ回路のイコライズ部を使用して、相手セルにビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを書き込むようにする。
これにより、相手セルに対し、ビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを容易に書き込むことができる。
また、本発明の半導体記憶装置は、前記メモリセルアレイはクォーターピッチのセル配置であり、メモリセルの配置がワード線の４本単位でくり返されるように構成され、前記第１のワード線と前記第２のワード線とは４つのアドレス違いで選択されるように構成されたこと、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、メモリセルアレイの配置がワード線の４本単位でくり返されるように構成されるクォーターピッチのセル配置の半導体記憶装置において、テスト対象セルのワード線と相手セルのワード線とを４つのアドレス違いで選択するようにする。
これにより、共通ビット線に接続されるテスト対象セルと相手セルとを、容易に選択できるようになる。
また、本発明の欠陥セルテスト方法は、ワード線とビット線を選択することによりメモリセルアレイ中のセルを指定してデータを読み書きすると共に、データの読み出し時に前記ビット線に読み出されたセルデータのレベルと所定のビット線リファレンスレベルとの差電位を増幅してデータを出力するセンスアンプ回路を備える半導体記憶装置における欠陥セルテスト方法であって、前記ビット線リファレンスレベルを変更する手順と、前記変更されたビット線リファレンスレベルをメモリセルに書き込む手順と、共通のビット線に接続される複数メモリセルのワード線を同時に活性化する手順と、を含むことを特徴とする。
上記手順を含む本発明の欠陥セルテスト方法では、ビット線をプリチャージするビット線リファレンスレベルを変更できるようにする。また、共通ビット線に接続される複数のメモリセル、例えば、テスト対象セルと相手セルとを同時に選択できるようにする。そして、テスト対象セルに所望のレベル（例えば、最小電位の０ｖ）を書き込んでおき、相手セルに変更されたビット線リファレンスレベルを書き込んでおく。その後に、テスト対象セルのワード線と、相手セルのワード線とを同時に活性化することで、テスト対象セルのデータと相手セルのデータとを共通ビット線で同時に読み出し、この共通ビット線の電位のレベルを基に、テスト対象セルの良否を判定する。
これにより、半導体記憶装置内に存在する欠陥セルをテストで確実に検出できるようになる。
本発明の半導体記憶装置においては、ビット線リファレンスレベルを任意に変更でき、そのビット線レベルを相手セルにあらかじめ書き込むことができ、また、テスト対象セルのワード線と相手セルのワード線とを同時に２本活性化が可能な構成としたので、これにより、欠陥セルの読み出を行った場合、確実に不良として検出できる。
以下、本発明の実施の形態を添付図面を参照して説明する。
［本発明の半導体記憶装置の構成の説明］
図１は、本発明の実施の形態に係わる半導体記憶装置の構成を示す図であり、半導体記憶装置のテストを行うために必要な回路について、その全体構成を示すブロック図である。
図１に示す半導体記憶装置においては、中央にメモリセル部（メモリセルアレイ）１１、そのメモリセル部１１の上下にサブワード線駆動回路１２Ａ、１２Ｂ、左右にセンスアンプ列１３Ａ、１３Ｂが配置される。また、サブワード線駆動回路１２Ａの下にメインワード線駆動回路兼Ｘアドレスデコーダ１４が配置される。なお、「メインワード線駆動回路兼Ｘアドレスデコーダ」を、単に「メインワード線駆動回路」ともいう。
メモリセル部１１とセンスアンプ列１３Ａ、１３Ｂはビット線ＢＬを介してデータのやり取りが行われる。サブワード線駆動回路１２Ａ、１２Ｂからはサブワード線ＳＷＬがメモリセル部１１へ出力される。サブワード線駆動回路１２Ａ、１２Ｂにはメインワード線駆動回路１４から出力されるメインワード信号とＸＤ信号生成回路１５から出力されるＸＤ信号が入力される。
センスアンプ列１３Ａ、１３ＢにはセンスアンプＯＮ／ＯＦＦ制御回路（ＳＡ ＯＮ／ＯＦＦ制御回路）１６から出力されるセンスアンプ制御信号が入力される。また、ビット線リファレンスレベル生成回路１７より出力されるＶＢＬＲ（ビット線リファレンスレベル）が入力される。
図２は、メモリセル部（メモリセルアレイ）の構成を示す図である。以下、図２を用いて、メモリセル部１１の詳細について説明する。ここでは近年主流となっているクォーターピッチのメモリセル配置による構成としている。図２に示すように、メモリセル部１１は、サブワード線とビット線の交点部分に、選択トランジスタＱｓ（Ｎｃｈトランジスタ）と、Ｑｓのソースに接続されたセルＣｓ（容量素子）とが配列されてメモリセルアレイが構成される。
サブワード線０，２，４，６，・・・はメモリセル部１１の下側のサブワード線駆動回路１２Ａより入力され、サブワード線１，３，５，７，・・・はメモリセル部１１の上側のサブワード線駆動回路１２Ｂより入力される。
ビット線Ｔ０、Ｎ０、Ｔ２、Ｎ２、・・・（Ｔ０、Ｎ０のみ図示）はメモリセル部１１の右側のセンスアンプ列１３Ａに接続される。ビット線Ｔ１、Ｎ１、Ｔ３、Ｎ３、・・・（Ｔ１、Ｎ１のみ図示）はメモリセル部１１の左側のセンスアンプ列１３Ｂに接続される。
ビット線Ｔ０につながるサブワード線は０，１，４，５，・・・、ビット線Ｎ０につながるサブワード線は２，３，６，７，・・・、となる。また、ビット線Ｔ１につながるサブワード線は１，２，５，６，・・・、ビット線Ｎ１につながるサブワード線は０，３，４，７，・・・、となる。
本発明では同じビット線につながる２つのサブワード線を同時に活性化する必要がある。この場合に、どのワード線を同時に活性化すればよいかについて図２を見ながら考える。例えば、サブワード０を活性化するとそれにつながるセル００、セル０１は、それぞれビット線Ｔ０及びＮ１へとセルデータを掃き出す。このビット線Ｔ０及びＮ１につながるセルを持つサブワード線はサブワード４が該当する。これはメモリセルアレイの構成がワード線４本単位で繰り返されているためである。
図３は、サブワード線駆動回路の構成例を示す図である。以下、図３を用いて、サブワード線駆動回路の構成について説明する。なお、図３に示すサブワード線駆動回路は、図２において、メインワード線駆動回路１４の下側に位置するサブワード線駆動回路１２Ａの構成例である。また、サブワード線駆動回路１２Ｂについても同様な構成である。
ここでは４対のＸＤ信号が入力される場合について説明する。メインワード１本が４つのＮＯＲ素子２１に入力され、その４つのＮＯＲ素子は４対のＸＤ信号が１本ずつ入力される構成としている。
メインワード０とＸＤ信号０が入力されたＮＯＲ素子からはサブワード０が出力、メインワード０とＸＤ信号２が入力されたＮＯＲ素子からはサブワード２が出力される。また、メインワード１とＸＤ信号０が入力されたＮＯＲ素子からはサブワード８が出力される、という構成になっている。
前述した図２の説明において、サブワード０,４を同時に活性化できるような、あるいはサブワード１，５を同時に活性化できるような仕組みが必要であることを述べた。そのためには、サブワード線駆動回路においてメインワードは通常どおり１本選択でよいが、ＸＤ信号はマルチに選択するような（例えばＸＤ信号０、４を同時に選択するような）仕組みが必要とされる。
図４は、ＸＤ信号生成回路の構成例を示す図である。以下、図４を用いて、ＸＤ信号生成回路１５の詳細について説明する。
ここでは、ＸＤ信号生成回路１５は、Ｘアドレス０，１，２の３本についてデコードする役目を持っている。すなわち、「Ｘ０＝Ｌ、Ｘ１＝Ｌ、Ｘ２＝Ｌ」から「Ｘ０＝Ｈ、Ｘ１＝Ｈ、Ｘ２＝Ｈ」まで計８種類の信号へ変換する。
Ｘアドレス０、１のＴＲＵＥ信号であるＸ０Ｔ，Ｘ１ＴがＮＯＴ素子３１、３２に入力され、Ｘアドレス０、１のＢＡＲ信号（反転論理信号）であるＸ０Ｂ、Ｘ１Ｂが生成される。また、Ｘアドレス２のＴＲＵＥ信号であるＸ２ＴがＮＡＮＤ素子３３に入力され、Ｘアドレス２のＢＡＲ信号（反転論理信号）であるＸ２Ｂが生成される。
そして、Ｘアドレス０，１，２のＴＲＵＥ／ＢＡＲ信号がＮＡＮＤ素子３４へ入力される。また、ＮＡＮＤ素子３４へはＸＤ信号を起動するためのＸＤ活性化信号が入力される。
先に説明したように、本発明のテストを使用する際にはサブワード線を４違いで（例えば、サブワード０とサブワード４）、同時に活性化する必要がある。このため、テスト信号であるＸＤマルチ選択信号をＮＡＮＤ素子３３に入力しそのＮＡＮＤ素子３３のもう一つの入力をＸ２Ｔアドレスとし、Ｘ２Ｂを出力する構成としている。
図５は、センスアンプの回路の構成例を示す図であり、一般的なセンスアンプの回路例である。なお、図５に示すセンスアンプ回路は、図２において、メモリセル部１１の右側のセンスアンプ列１３Ａの回路構成を示しており、メモリセル部１１の左側のセンスアンプ列１３Ｂについても同様な回路構成である。
図５において、ビット線Ｔ０，Ｎ０は１対のペアビット線であり、ビット線Ｔ２，Ｎ２が１対のペアビット線である。ビット線Ｔ０，Ｎ０はイコライズ部（ビット線のプリチャージ回路部)４１に接続されている。イコライズ部４１では、ペアビット線ごとに、ビット線イコライズ信号線にゲートが接続される３つのＮｃｈトランジスタＱ１，Ｑ２，Ｑ３を備えている。トランジスタＱ１は、ペアビット線間にソースとドレインが接続されている。トランジスタＱ２、Ｑ３のそれぞれのドレインはＶＢＬＲの信号線に接続されており、トランジスタＱ２、Ｑ３のソースはそれぞれペアビット線に接続されている。
イコライズ部４１を制御するのはビット線イコライズ信号であり、またイコライズ時のレベルはＶＢＬＲ（ビット線リファレンスレベル）が入力される構成となっている。
ビット線はシェアード部４２のＮｃｈトランジスタＱ４によりセンスアンプ部４３と接続されている。シェアード部４２トランジスタＱ４のゲート入力はシェアード信号になる。センスアンプ部４３はＮｃｈトランジスタＱ５，Ｑ６、ＰｃｈトランジスタＱ７、Ｑ８の両方使用する構成をとっている。ＮｃｈトランジスタＱ５，Ｑ６のソースはＳＮＳ信号、ＰｃｈトランジスタＱ７、Ｑ８のソースはＳＰＳ信号となる。
図６は、センスアンプＯＮ／ＯＦＦ制御回路（ＳＡ ＯＮ／ＯＦＦ 制御回路）の構成例を示す図である。以下、図６を用いてセンスアンプＯＮ／ＯＦＦ制御回路１６の詳細について説明する。
センスアンプＯＮ／ＯＦＦ制御回路１６には、センスアンプ回路内のシェアード部４２をＯＦＦするためのシェアード線ＯＦＦ信号が入力される。また、ビット線イコライズを中止するためのビット線イコライズＯＦＦ信号、センスアンプを活性化するためのセンスアンプ活性信号０が入力される。また、本発明でのテストを行う際に使用するＴＳＡＳＴＯＰ信号が入力される。
ＴＳＡＳＴＯＰ信号＝Ｌのときは、ＮＯＴ素子５１の出力がＨになり、ＮＡＮＤ素子５３により、シェアードＯＦＦ信号の逆相になるシェアード信号が出力される。同様に、ＮＯＴ素子５１およびＮＡＮＤ素子５４により、ビット線イコライズＯＦＦ信号の逆相になるビット線イコライズ信号が出力される。また、ＮＯＴ素子５２とＮＯＲ素子５５により、センスアンプ活性信号０と同相のセンスアンプ活性化信号が出力される。
ＴＳＡＳＴＯＰ信号＝Ｈの場合は、ＮＯＴ素子５１の出力がＬとなり、ＮＯＴ素子５３、５４により、シェアード信号とビット線イコライズ信号は常にＨ、センスアンプ活性化信号はＮＯＲ素子５５により常にＬとなるような論理構成とする。なお、センスアンプ活性化信号はセンスアンプ部４３への信号線ＳＮＳ，ＳＰＳ（図５を参照）をそれぞれ、ビット線リファレンスレベルからＧＮＤ、あるいはＶＡＲＲＡＹレベルへと引き上げる役割を持つ。なお、信号線ＳＮＳ，ＳＰＳに関連する部分の構成は本発明とは特に関係しないので、その説明は省略する。なお、ＶＡＲＲＡＹは、図５に示すセンスアンプ回路における最高位の電圧（回路電源電圧等）である。
図７は、ビット線リファレンスレベル生成回路の構成例を示す図である。以下、図７を用いて、本発明に用いるビット線リファレンスレベル生成回路１７について説明する。
ＶＢＬＲ（ビット線リファレンスレベル）は、リファレンスレベル選択回路６１から出力される信号ＶＲ１をリファレンスとして外部電源ＶＤＤをソースとする電源ジェネレータ回路７１より発生する。リファレンス信号ＶＲ１はリファレンスレベル選択回路６１によって、信号ＶＲ０もしくは信号ＶＲＴに切り替え可能なものとする。信号ＶＲ０は通常動作時に使用するもので、その信号レベルはＶＡＲＲＡＹ／２に設定されている。
一方、信号ＶＲＴは本発明によるテスト時に使用するもので、外部ピン入力から直接引き込むようにして、任意のレベルを与えることが可能なものとする。なお、この信号ＶＲＴにより生成される変更されたビット線リファレンスレベルが、前述のテスト用リファレンスレベルとなる。
通常動作時はＴＥＳＴ信号＝Ｌであり、この場合は、ＮＯＴ素子６２の出力がＨとなり、ＰｃｈトランジスタＱ１１およびＮｃｈトランジスタＱ１２がオンし、ＶＲ０＝ＶＲ１となる。
ＴＥＳＴ信号＝Ｈとすると、ＮＯＴ素子６２の出力がＬとなり、ＰｃｈトランジスタＱ１３およびＮｃｈトランジスタＱ１４がオンし、ＶＲＴ＝ＶＲ１となる。
［本発明の半導体記憶装置の動作説明］
次に、図８のテストフローチャート及び図９、１０、１１に示す動作波形図を参照して、本発明の半導体記憶装置の回路動作について説明する。
図８は、本発明によるセルのテスト手順を示すフローチャートである。前述の半導体記憶装置の構成例で説明したとおり、本発明によるセルのテストにおいては、注目セルに対して、相手セルはワード線のアドレスが４つ違いのものを選ぶ。例えば、サブワード線０に対して、サブワード線４を選ぶ。
このことから最初のステップＳ１では、全メモリセルの半分にあたるＸ２＝０ワード、すなわちＸ＝０，１，２，３，８，９，Ａ，Ｂ・・・のワードにつながるセルに対してバックグラウンドとしてのデータを書き込む。この動作は通常時のデータ書込みと全く同じ動作でよい。
次に図８のステップＳ２〜ステップＳ８のステップにより相手セルへデータを書き込む。ステップＳ２のＶＢＬＲアップ（ＵＰ）では、ＶＢＬＲを任意のレベルに変更できるテストモードへとエントリーする。具体的には図７に示すビット線リファレンスレベル生成回路１７においてＴＥＳＴ信号をＨにすることで、ＶＢＬＲをＶＲＴレベルへと変化させる。これにより図９に示すタイミング（ＶＢＬＲ ＵＰのタイミング）から、ＶＢＬＲレベルは通常時のレベル（ＶＡＲＲＡＹ／２）からより高いレベル（テスト用リファレンスレベル）へと推移する。
続いて、ステップＳ３において、ＶＢＬＲの変化を待った後、ステップＳ４により、センスアンプストップのモードにエントリーする（図９に示すタイミング（ＳＡ ＳＴＯＰ ＥＮＴＲＹ）を参照）。これは回路的には図６に示すセンスアンプＯＮ／ＯＦＦ制御回路１６において、ＴＳＡＳＴＯＰ信号をＬ→Ｈに変化させることを意味する。これにより、センスアンプ活性化信号はＬ固定になり、シェアード信号、ビット線イコライズ信号はＨ固定となる。
続いて、ステップＳ５において、相手セルに相当するＸ２＝１ワード、すなわちＸ＝４，５，６，７，Ｃ，Ｄ，Ｅ，Ｆ，・・・のワードについてＲＯＲ動作、つまりワード線ＡＣＴ〜ワード線ＰＲＥの動作を行う。図９に示すように、ＡＣＴコマンドによりワード線はＶＰＰレベルへと遷移する。このときワード線につながるセル（相手セル）の電位は図９のようにＶＢＬＲレベルへと向かって遷移する。
通常動作のＡＣＴであれば図５に示すイコライズ部４１がＯＦＦしているが、ここでは事前にＳＡＳＴＯＰモードにエントリーしているためにイコライズ部４１がＯＮしており、ビット線にＶＢＬＲレベルをドライブしている。そのためワード線につながるセル（相手セル）はＶＢＬＲレベルへと変化する。
また、通常動作であればワード線立ち上がり後一定時間を置いてセンスアンプが動き出すが、これもＳＡＳＴＯＰにエントリーしているためにセンスアンプ活性化が行われない。すなわち、図５における信号ＳＮＳ，ＳＰＳは動作しない。十分相手セルにＶＢＬＲレベルを書き込んだ後ＰＲＥコマンドを入れると、ワード線が立ち下がり相手セルへのＶＢＬＲレベル書き込みが終了する。
その後、ステップＳ６において、コマンドＳＡＳＴＯＰ ＥＸＩＴによりセンスアンプストップの状態を解除する。続いて、ステップＳ７において、コマンドＶＢＬＲ ＤＥＦにより図７に示すテスト信号ＴＥＳＴをＬに戻してＶＢＬＲレベルをＶＲ０、すなわち通常時のＶＢＬＲレベル（ＶＡＲＲＡＹ／２）へと戻す。ステップＳ８で、ＶＢＬＲの遷移が終わるのを待つ。
ステップＳ９では、注目セル（Ｘ２＝０ワード）に対して、ステップＳ１で書いたデータと逆のデータを最小スペックのタイミングで書き込む。これにより注目セルデータの電荷量が通常動作において最小になる状況を作り出す。
次にステップＳ１０〜ステップＳ１２により、本発明の最も重要なポイントであるマルチワード動作による読み出しを行う。
ステップＳ１０における、Ｘ２マルチエントリーでは、Ｘ２違い（サブワードで４違い）のワードを同時に活性化するためのテストモードにエントリーする。具体的には図４において、ＸＤマルチ選択信号を通常時Ｈ→Ｌへと変化させＸ２ＢをＨに保つ。また、Ｘ２アドレス入力をＨにすることで、Ｘ２ＴをＨに保つ。これにより、ＸＤ信号０と４、１と５、２と６、３と７はそれぞれ同時に活性化される。
本発明のテスト方法による動作波形を図１０、１１に示す。図１０は、注目セルのセル容量がほとんどゼロである欠陥セルである場合の波形を示している。読み出し前は注目セルの電位は０ｖ、相手セルの電位はＶＢＬＲ＋αが蓄えられている。ＡＣＴコマンドを入力すると、図４に示すＸＤ信号生成回路１５の構成により、注目セル（テスト対象セル）のサブワード線と、４アドレス違いの相手セルのサブワード線とが同時に立ち上がる。
サブワード線が立ち上がるとセルデータビット線電位が変化するが、欠陥セルはセル容量がほとんどゼロである。このため、このセルから得られるデータ量が非常に少ないため、相手セルからのデータが支配的になり、ビット線電位がビット線リファレンスレベルよりも高くなる。すなわち、注目セルのＬデータを読み出したいのに、ビット線リファレンスレベルＶＢＬＲよりもセルにつながっているビット線レベルの方が大きいという、ビット線間差電位の逆転現象が起こる。これにより、センスアンプ誤動作を引き起こす。このことで欠陥セルの検出が可能になる。
例えば、ＶＰＰレベルを２．７Ｖ、ＶＡＲＲＡＹレベルを１．０ｖ、ＶＢＬＲレベルを０．５Ｖ、注目セルの容量を０ｆＦ、相手セルの容量を２５ｆＦ、相手セルはあらかじめ書き込んでおく電位を０．６Ｖとしたシミュレーション条件では、差電位６１ｍｖの逆転現象がおきている。このような差電位逆転があると、センスアンプは確実にＨ読み出しの動作となり、不良を検出できる。
図１１は、注目セルが通常の場合の読み出し動作波形を示している。注目セルが正常であれば、保持していたデータ量（電荷量）は十分大きい。このため、セルにつながるビット線レベルはリファレンスレベルＶＢＬＲよりも低い値に遷移し、センスアンプが正しくＬ読み出し動作できるのに十分な差電位が得られる。前述したシミュレーション条件では差電位８０ｍｖが得られ、安定したＬデータ読み出しが可能といえる。
上記の読み出し動作により不良検出を行った後、ステップＳ１２において、Ｘ２マルチのテストモードを抜ける。その後注目のＹアドレスを変えてステップＳ１から行う。ＹアドレスがＹＭＡＸまで達したらＸ２＝１のワードを注目ワードとして、Ｘ２＝０ワードを相手ワードにして、ステップＳ１よりテストシーケンスを実行する。以上の手順により本発明による全てのセルのテストを実施することができる。
以上説明したように、本発明の半導体記憶装置においては、ビット線リファレンスレベルを任意に変更でき、そのビット線レベルを相手セルにあらかじめ書き込むことができるように構成されている。また、注目セル（テスト対象セル）のワード線と相手セルのワード線とを同時に２本活性化が可能なように構成されているため、欠陥セルの読み出を行った場合、確実に不良として検出できる。
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の実施の形態に係わる半導体記憶装置の構成を示す図である。 メモリセル部の構成を示す図である。 サブワード線駆動回路の構成例を示す図である。 ＸＤ信号生成回路の構成例を示す図である。 センスアンプ回路の構成例を示す図である。 センスアンプＯＮ／ＯＦＦ制御回路の構成例を示す図である。 ビット線リファレンスレベル生成回路の構成例を示す図である。 本発明によるセルのテスト手順を示すフローチャートである。 本発明による相手セルへのデータ書き込み時の波形を示す図である。 本発明による欠陥セルの読み出し動作波形を示す図である。 注目セルが通常の場合の読み出し動作波形を示す図である。 従来の半導体記憶装置におけるセルの読み出し動作波形を示す図である。
符号の説明
１１・・・メモリセル部、１２Ａ、１２Ｂ・・・サブワード線駆動回路、１３Ａ、１３Ｂ・・・センスアンプ列、１４・・・メインワード線駆動回路兼Ｘアドレスデコーダ、１５・・・ＸＤ号生成回路、１６・・・センスアンプＯＮ／ＯＦＦ制御回路、１７・・・ビット線リファレンスレベル生成回路、４１・・・イコライズ部、４２・・・シェアード部、４３・・・センスアンプ部、６１・・・リファレンスレベル選択回路、７１・・・電源ジェネレータ回路

Claims (6)

  1. ワード線とビット線を選択することによりメモリセルアレイ中のセルを指定してデータを読み書きすると共に、データの読み出し時に前記ビット線に読み出されたセルデータのレベルと所定のビット線リファレンスレベルとの差電位を増幅してデータを出力する半導体記憶装置であって、
    前記ビット線リファレンスレベルを変更するリファレンスレベル生成回路と、
    前記変更されたビット線リファレンスレベルをメモリセルに書き込む書込回路と、
    共通のビット線に接続される複数メモリセルのワード線を同時に活性化するワード線駆動回路と、
    を備え、
    前記リファレンスレベル生成回路は、前記ビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを生成するように構成されることを特徴とする半導体記憶装置。
  2. 前記ワード駆動回路は、テスト対象となるセルであるテスト対象セルを選択する第１のワード線と、前記テスト対象セルと共通のビット線に接続されるテスト用の相手セルを選択する第２のワード線とを、両方同時に活性化するように構成され、
    前記書込回路は、前記テスト用リファレンスレベルを前記相手セルに書き込むように構成され、
    前記半導体記憶装置は、前記テスト対象セルのテストを行う場合に、
    前記相手セルに前記テスト用リファレンスレベルを書き込むと共に、前記テスト対象セルに最小電位のレベルを書き込んだ後に、
    前記第１のワード線と第２のワード線とを同時に活性化し、前記共通ビット線に同時に読み出されたセルデータのレベルと、前記ビット線リファレンスレベルとを基に、前記テスト対象セルの良否判定を行なうように構成されたこと、
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記書込回路は、前記テスト対象セルに対し０ｖレベルを書き込み、
    前記相手セルに対し、書込み可能な最高の電位レベルＶＡＲＲＡＹの１／２のレベル（ＶＡＲＲＡＹ／２）よりも所定の電位α（０＜α＜ＶＡＲＲＡＹ／２）だけ高いレベルを書き込み、
    前記ビット線リファレンスレベルは前記電位レベルＶＡＲＲＡＹの１／２のレベル（ＶＡＲＲＡＹ／２）に設定されることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記書込回路は、
    前記共通ビット線を前記テスト用リファレンスレベルにプリチャージするためのイコライズ部と、
    セルデータの読み出し時に、前記共通ビット線のレベルと前記ビット線リファレンスレベルとの差電位を増幅するセンスアンプ部と、
    前記イコライズ部と前記センスアンプ部とを接続または切り離すためのスイッチとなるシェアード部と、
    を備え、
    前記シェアード部により、前記イコライズ部とセンスアンプ部を切り離した状態において、前記イコライズ部により、前記相手セルに前記テスト用リファレンスレベルを書き込み、
    前記シェアード部により前記イコライズ部と前記センスアンプ部とを接続した状態において、前記テスト対象セルのワード線と前記相手セルのワード線とを同時に活性化し、前記センスアンプ部により、前記共通のビット線に同時に読み出されたセルデータのレベルと、前記ビット線リファレンスレベルとの差電位を増幅するように構成されたこと、
    を特徴とする請求項２または請求項３に記載の半導体記憶装置。
  5. 前記メモリセルアレイはクォーターピッチのセル配置であり、メモリセルの配置がワード線の４本単位でくり返されるように構成され、
    前記第１のワード線と前記第２のワード線とは４つのアドレス違いで選択されるように構成されたこと、
    を特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
  6. ワード線とビット線を選択することによりメモリセルアレイ中のセルを指定してデータを読み書きすると共に、データの読み出し時に前記ビット線に読み出されたセルデータのレベルと所定のビット線リファレンスレベルとの差電位を増幅してデータを出力するセンスアンプ回路を備える半導体記憶装置における欠陥セルテスト方法であって、
    前記ビット線リファレンスレベルよりも高い電位であるテスト用リファレンスレベルを生成するように構成されるリファレンスレベル生成回路を用いて前記ビット線リファレンスレベルを変更する手順と、
    前記変更されたビット線リファレンスレベルをメモリセルに書き込む手順と、
    共通のビット線に接続される複数メモリセルのワード線を同時に活性化する手順と、
    を含むことを特徴とする欠陥セルテスト方法。
JP2007280754A 2007-10-29 2007-10-29 半導体記憶装置、および欠陥セルテスト方法 Expired - Fee Related JP5623688B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007280754A JP5623688B2 (ja) 2007-10-29 2007-10-29 半導体記憶装置、および欠陥セルテスト方法
US12/289,357 US8050123B2 (en) 2007-10-29 2008-10-27 Semiconductor memory device and method of defective cell test by adjusting a bitline reference/precharge level

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007280754A JP5623688B2 (ja) 2007-10-29 2007-10-29 半導体記憶装置、および欠陥セルテスト方法

Publications (2)

Publication Number Publication Date
JP2009110580A JP2009110580A (ja) 2009-05-21
JP5623688B2 true JP5623688B2 (ja) 2014-11-12

Family

ID=40582619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007280754A Expired - Fee Related JP5623688B2 (ja) 2007-10-29 2007-10-29 半導体記憶装置、および欠陥セルテスト方法

Country Status (2)

Country Link
US (1) US8050123B2 (ja)
JP (1) JP5623688B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7643337B2 (en) * 2007-07-17 2010-01-05 Macronix International Co., Ltd. Multi-bit flash memory and reading method thereof
JP2009245497A (ja) * 2008-03-31 2009-10-22 Elpida Memory Inc 半導体記憶装置及びその不良検出方法
KR20180042489A (ko) * 2016-10-17 2018-04-26 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2732762B2 (ja) 1992-09-21 1998-03-30 株式会社東芝 半導体記憶装置
US6452855B1 (en) * 2001-01-05 2002-09-17 International Business Machines Corp. DRAM array interchangeable between single-cell and twin-cell array operation
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
JP4137060B2 (ja) * 2003-03-06 2008-08-20 富士通株式会社 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法
JP2005339590A (ja) 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 半導体集積回路
US7002874B1 (en) * 2005-03-16 2006-02-21 United Memories, Inc. Dual word line mode for DRAMs
JP2006323949A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 半導体記憶装置及びそのテスト方法
KR101183684B1 (ko) * 2005-07-13 2012-10-18 삼성전자주식회사 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
JP2007141286A (ja) * 2005-11-15 2007-06-07 Nec Electronics Corp 半導体集積回路装置及びその制御方法
JP2008140529A (ja) * 2006-12-05 2008-06-19 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20090109763A1 (en) 2009-04-30
JP2009110580A (ja) 2009-05-21
US8050123B2 (en) 2011-11-01

Similar Documents

Publication Publication Date Title
US10332587B1 (en) Dynamic random access memory device
US7898875B2 (en) Write assist circuit for improving write margins of SRAM cells
JP5032004B2 (ja) 半導体装置、半導体メモリ及びその読み出し方法
JP4870325B2 (ja) テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法
JP2007179639A (ja) 半導体記憶装置
JP5651292B2 (ja) 半導体記憶装置及びそのテスト方法
US7245542B2 (en) Memory device having open bit line cell structure using burn-in testing scheme and method therefor
KR100596436B1 (ko) 반도체 메모리 소자 및 그 테스트 방법
US6480435B2 (en) Semiconductor memory device with controllable operation timing of sense amplifier
US8730742B2 (en) Device
US8570822B2 (en) Semiconductor memory and semiconductor memory test method
JP2006331511A (ja) 半導体記憶装置およびその検査手法
JP5490359B2 (ja) 半導体記憶装置
JP2007102902A (ja) 半導体記憶装置、及びその検査方法
JP5623688B2 (ja) 半導体記憶装置、および欠陥セルテスト方法
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
KR100827444B1 (ko) 반도체 메모리 장치 및 이의 번인 테스트 방법
CN108010552B (zh) 半导体存储装置
JP5315090B2 (ja) 半導体記憶装置及びその検査方法
JP2016038921A (ja) 半導体装置
JP2011227969A (ja) 半導体集積回路及び不良ビットセル検出方法
JP4771610B2 (ja) メモリ回路及びその試験方法
JP2007035171A (ja) 半導体記憶装置およびその試験方法
WO2013080309A1 (ja) 半導体記憶装置、及び試験方法
JP2020123411A (ja) 半導体記憶装置及びその動作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100913

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20131030

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131213

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131225

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140314

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140730

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140826

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140925

R150 Certificate of patent or registration of utility model

Ref document number: 5623688

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees